JP2009192712A - プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置 - Google Patents
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Abstract
【課題】画質を損なうことなく消費電力の低減を行うことが可能なプラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置を提供することを目的とする。
【解決手段】各サブフィールドのアドレス行程において、PDPの複数の行電極対における一方の行電極に走査パルスを順次印加しつつ、入力映像信号に基づく画素データパルスを列電極に印加することにより放電セルを選択的にアドレス放電させて放電セル各々を点灯及び消灯モードの内の一方に設定するにあたり、上記画素データパルスにおけるピーク電位維持部の開始時点よりも後方の時点で走査パルスの印加を開始する。
【選択図】 図6
【解決手段】各サブフィールドのアドレス行程において、PDPの複数の行電極対における一方の行電極に走査パルスを順次印加しつつ、入力映像信号に基づく画素データパルスを列電極に印加することにより放電セルを選択的にアドレス放電させて放電セル各々を点灯及び消灯モードの内の一方に設定するにあたり、上記画素データパルスにおけるピーク電位維持部の開始時点よりも後方の時点で走査パルスの印加を開始する。
【選択図】 図6
Description
本発明は、入力映像信号に対応した画像を表示させる為のプラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置に関する。
現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル(以下、PDPと称する)を搭載したプラズマディスプレイ装置が製品化されている。
PDPは、表示画面を担う前面基板と背面基板との間に放電ガスが封入されている放電空間を挟んだ構造を有する。前面基板には、行電極X及び行電極Yの1対にて1画面の各表示ラインを担う行電極対(X、Y)がn個配置されており、背面基板には、上記行電極対各々に交叉する方向に伸張するm個の列電極が配置されている。この際、各行電極対(X、Y)と列電極との各交叉部に画素を担う放電セルが形成される構造となっている。各表示ライン上にはm個の放電セル、各列電極上にはn個の放電セルが夫々配置されていることになる。
プラズマディスプレイ装置には、このような構造を有するPDPに対して、画像表示を行わせる為の以下の如き各種駆動パルスを印加するドライバが搭載されている。
かかるドライバは、先ず、行電極対(X、Y)各々に対して順次、択一的に走査パルスを印加しつつ、各走査パルスの印加タイミングに同期させて、入力映像信号に応じた画素データパルスを列電極の各々に印加する(アドレス行程)。この際、ドライバは、入力映像信号に基づき、点灯モードの状態に設定すべき放電セルが属する列電極に対してはピーク電位が高い高電圧の画素データパルスを生成する一方、消灯モードの状態に設定すべき放電セルが属する列電極に対してはピーク電位が低い(0ボルト)低電圧の画素データパルスを生成する。かかるアドレス行程では、上記走査パルスと共に高電圧の画素データパルスが印加された放電セルにのみ放電(アドレス放電)が生起され、この放電セル内には所望量の壁電荷が形成され、この放電セルは点灯モードの状態に設定される。尚、アドレス放電が生起されなかった放電セルは、壁電荷の量が所望量に満たないので消灯モードの状態に維持される。次に、ドライバは、サスティンパルスを全ての行電極X、及び全ての行電極Yに対して交互に繰り返し印加する(サスティン行程)。この際、上記点灯モードの状態にある放電セルのみが、サスティンパルスが印加される度に放電(サスティン放電)し、そのサスティン放電の回数に対応した輝度が得られるようになる。
しかしながら、PDPの如き容量性発光素子を有する表示パネルの列電極に画素データパルスを印加すると、列電極間に生じる電位差により列電極間に存在する寄生容量において充放電が為されてしまい、無効電力が消費されるという問題があった。
そこで、このような無効電力を抑制させることが可能なドライバが提案された(例えば、特許文献1の図5参照)。かかるドライバは、所定の振幅を有する共振パルス電源電圧を発生して電源ライン2上に印加する電源回路21と、かかる共振パルス電源電圧に基づいて画素データパルスを発生する画素データパルス発生回路22を備える。電源回路21は、PDP10の寄生容量C0に蓄積された電荷を電源ライン2を介してコンデンサC1に回収させる電荷回収動作、画素データパルスのピーク電位を担う電源電位Vaを電源ライン2に印加する動作、及びコンデンサC1に回収された電荷に応じた電流を電源ライン2上に放出させる電荷放出動作を順次、繰り返し実行する。かかる電荷放出動作により、電源ライン2上の電位が0ボルトの状態から徐々に上昇して上記電源電位Vaに到る、共振パルス電源電圧の前縁部が生成される。又、上記電荷回収動作により、電源ライン2上の電位が上記電源電位Vaの状態から徐々に低下して0ボルトに到る、共振パルス電源電圧の後縁部が生成される。よって、上記電源電位Vaをピーク電位とする共振振幅V1の共振パルス電源電圧が電源ライン2上に生成されるのである(例えば、特許文献1の図4(a)参照)。
この間、画素データパルス発生回路22は、各列電極毎に、その列電極上に存在する放電セルを点灯モードに設定する場合には電源ライン2及びその列電極間を電気的に接続する一方、消灯モードに設定する場合には列電極を接地電位(0ボルト)に設定する。これにより、各列電極上において点灯モードに設定させるべき放電セルに対しては、電源ライン2上に生成された共振パルス電源電圧が高電圧の画素データパルスとして印加される。一方、消灯モードに設定させるべき放電セルに対しては、接地電位(0ボルト)が低電圧の画素データパルスとして印加される。
ここで、上記アドレス行程において、1つの列電極上に配置されている複数の放電セル各々を連続して点灯モードに設定させる場合には、この間、画素データパルス発生回路22は、その列電極及び電源ライン2間を電気的に接続させた状態を維持する。これにより、PDP10の負荷容量C0内に電荷が継続して蓄積されて行き、その結果、電源ライン2上に印加された共振パルス電源電圧の共振振幅V1が徐々に小さくなる(例えば、特許文献1の図4(b)参照)。よって、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の消費が抑えられるようになる。
ところで、電源回路21は、例えば夫々がk個(k<m/2)の列電極からなる列電極ブロック毎に1系統設けられているものである。よって、1つの列電極ブロックに属する列電極各々の内の1において、点灯モードに設定させるべき放電セルと消灯モードに設定させるべき放電セルとが混在していると、例えその他の列電極各々が全て点灯モードに設定させるべき放電セルが配置されたものであっても、上述した如き充放電動作が実施されてしまい、振幅を有する共振パルス電源電圧が電源ライン2上に生成されることになる。すると、この列電極ブロックに属する列電極各々に印加される高電圧の画素データパルスのピーク電位の維持期間は、k個の列電極各々に配置されている放電セルが全て点灯モードになる列電極ブロックに属する列電極各々に印加されるべき画素データパルスのピーク電位の維持期間よりも短くなる。その為、これら列電極ブロック同士では、画素データパルスによる電圧印加期間の違いにより、アドレス放電に応じて放電セル内に形成される壁電荷の量にも差異が生じ、これが次のサスティン行程でのサスティン放電の強度差として現れることになる。よって、このサスティン放電の強度差が輝度差として視覚されてしまうという問題が生じた。
特開2002−156941号公報
本発明は、画質を損なうことなく消費電力の低減を行うことが可能なプラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置を提供することを目的とする。
請求項1記載によるプラズマディスプレイパネルの駆動方法は、第1基板及び第2基板が対向配置されており前記第1基板に形成されている複数の行電極対と前記第2基板に形成されている複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルを、映像信号に基づく画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記行電極対における一方の行電極に走査パルスを順次印加しつつ前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより前記放電セル各々を選択的にアドレス放電させて前記放電セル各々を点灯モード及び消灯モードの内の一方に設定するアドレス行程と、サスティンパルスを前記行電極対に印加することにより前記点灯モードの状態にある前記放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、前記画素データパルスは、所定期間に亘り前記列電極上の電位をピーク電位に維持するピーク電位維持部を含み、前記アドレス行程では、前記画素データパルスにおける前記ピーク電位維持部の開始時点よりも後方の時点で前記走査パルスを印加する。
又、請求項5記載によるプラズマディスプレイ装置は、画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルの前記列電極各々に映像信号に基づく画素データに応じた画素データパルスを印加すると共に、前記画素データパルスに同期して前記行電極各々に順次走査パルスを印加するドライバを備えたプラズマディスプレイ装置であって、前記ドライバは、共振振幅を有する共振パルス電位を発生する共振電源回路と、直流の第1電位を発生する第1電源と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの前縁部を生成する第1スイッチング素子と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの後縁部を生成する第2スイッチング素子と、オン状態時に前記第1電位を前記列電極に印加することにより前記画素データパルスのピーク電位部を生成する第3スイッチング素子と、を有するアドレスドライバと、直流の第2電位を発生する第2電源と、オン状態時に前記第2電位を前記行電極に印加することにより前記走査パルスを生成する第4スイッチング素子と、を有する電極ドライバと、を含み、前記電極ドライバは、前記第3スイッチング素子がオン状態になった後に前記第4スイッチング素子をオン状態にする。
請求項11記載によるプラズマディスプレイ装置は、画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルの前記列電極各々に映像信号に基づく画素データに応じた画素データパルスを印加すると共に、前記画素データパルスに同期して前記行電極各々に順次走査パルスを印加するドライバを備えたプラズマディスプレイ装置であって、前記ドライバは、共振振幅を有する共振パルス電位を発生する共振電源回路と、直流の第1電位を発生する第1電源と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの前縁部を生成する第1スイッチング素子と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの後縁部を生成する第2スイッチング素子と、オン状態時に前記第1電位を前記列電極に印加することにより前記画素データパルスのピーク電位部を生成する第3スイッチング素子を含み、複数の列電極からなる列電極群毎に1つの前記共振電源回路を共用し、前記ドライバは、前記列電極群に属する列電極の全てに前記画素データパルスを連続して印加する場合には、前記第1スイッチング素子を第1期間だけオン状態に維持する第1駆動と、前記第1駆動に引き続き前記第3スイッチング素子を第2期間だけオン状態に維持する第2駆動と、前記第2駆動に引き続き前記第2スイッチング素子を第3期間だけオン状態に維持する第3駆動とを順次繰り返し実行することにより前記画素データパルスの生成を行う一方、前記列電極群に属する列電極各々の内の少なくとも1の列電極において前記画素データパルスを断続的に印加する場合には、前記第1〜第3駆動の内の前記第2駆動のみを実行することにより前記画素データパルスの生成を行う。
各サブフィールドのアドレス行程において、PDPの複数の行電極対における一方の行電極に走査パルスを順次印加しつつ、入力映像信号に基づく画素データパルスを列電極に印加することにより放電セルを選択的にアドレス放電させて放電セル各々を点灯及び消灯モードの内の一方に設定するにあたり、上記画素データパルスにおけるピーク電位維持部の開始時点よりも後方の時点で走査パルスの印加を開始する。又、この際、上記画素データパルスにおけるピーク電位維持部の終了時点よりも前方の時点で走査パルスの印加を終了する。
かかる駆動によれば、全ての行電極及び列電極間では、画素データパルス及び走査パルス双方のピーク電位維持部において印加された電圧に応じてアドレス放電が生起されるようになる。これにより、各列電極に印加される画素データパルスの前縁部、又は後縁部での電位推移の傾斜が列電極同士で異なるようになっても、全ての放電セルに対して均一な放電強度にてアドレス放電を生起させることが可能となる。従って、かかるアドレス放電によって点灯モードに設定された放電セルには、属する列電極に拘わらず均一な量の壁電荷が形成されるようになる。よって、点灯モードに設定された放電セルPCの全てが均一な発光輝度でサスティン放電することになり、輝度差が生じることのない良好な画像が表示されるようになる。
図1は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の構成を示す図である。
図1において、プラズマディスプレイパネルとしてのPDP50は、表示画面を担う前面基板(図示せぬ)と背面基板(図示せぬ)との間に放電ガスが封入されている放電空間を挟んだ構造を有する。前面基板上には、夫々が2次元表示画面の水平方向に伸張するn個の行電極X1〜Xn及びY1〜Ynが、XY交互に配置されている。この際、互いに隣接する一対の行電極対(X、Y)が、2次元表示画面における1表示ラインを担うものとなる。一方、背面基板上には、夫々が2次元表示画面の垂直方向に伸張するm個の列電極D1〜Dmが、図1に示すように、行電極X1〜Xn及びY1〜Ynに交叉した形態で配置されている。この際、1つの列電極Dが、2次元表示画面における1列を担うものとなる。そして、各行電極対(X、Y)と列電極Dとの各交叉部に、画素を担う放電セルPCが形成される構造となっている。つまり、PDP50には、m個の表示ライン(第1〜第n表示ライン)が形成されており、各表示ライン上にm個の放電セルPCが配置されている。又、PDP50の各列上にはn個の放電セルPCが配置されていることになる。
駆動制御回路56は、図2に示す如きサブフィールド法に基づく発光駆動シーケンスに従って、1フレーム又は1フィールド表示期間(以下、単位表示期間と称する)毎にN個のサブフィールドSF1〜SF(N)各々で、以下の如きアドレス行程Wc及びサスティン行程Icを順次実行する。尚、駆動制御回路56は、先頭のサブフィールドSF1に限りリセット行程Rcを実行する。
サブフィールドSF1のリセット行程Rcでは、駆動制御回路56は、PDP50の全ての放電セルPCに対して、その放電空間内に荷電粒子を発生させると共に残存する壁電荷の量を初期化させる為のリセットパルスを生成させるべき駆動制御信号をX電極ドライバ51及びY電極ドライバ53各々に供給する。かかる駆動制御信号に応じてX電極ドライバ51は、図3に示す如き負極性のピーク電位を有するリセットパルスRPXを生成し、これを全ての行電極X1〜Xn各々に一斉に印加する。更に、この間、Y電極ドライバ53は、図3に示す如き正極性のピーク電位を有するリセットパルスRPY1を生成し、これを全ての行電極Y1〜Yn各々に一斉に印加し、続いて図3に示す如き負極性のピーク電位を有するリセットパルスRPY2を生成し、これを全ての行電極Y1〜Yn各々に一斉に印加する。これらリセットパルスRPX及びRPY1の印加に応じて、PDP50の全放電セルPC内においてリセット放電が生起され、各放電セル内には所定量の壁電荷が形成され、続くリセットパルスRPY2の印加に応じて、PDP50の全放電セルPC内においてリセット放電が生起されて、形成された壁電荷が消去される。これにより、全ての放電セルPCは、消灯モードの状態に初期化される。
次に、各サブフィールドSFのアドレス行程Wcでは、駆動制御回路56は、アドレス対象となる表示ラインを選択する為の走査パルスを生成させるべき駆動制御信号をY電極ドライバ53に供給する。これにより、Y電極ドライバ53は、図3に示す如き負極性のピーク電位を有する走査パルスSPを生成し、これを行電極Y1、Y2、Y3、・・・・、Yn-1及びYn各々に順次、択一的に印加する。更に、この間、駆動制御回路56は、入力映像信号によって表される各画素毎の輝度レベルに基づき、サブフィールドSF1〜SF(N)各々毎に、そのSFで放電セルPCを点灯及び消灯モード状態の内のいずれの状態に設定するのかを各放電セルPC毎に示す画素駆動データビットDBを生成する。例えば、駆動制御回路56は、点灯モードに設定すべき放電セルPCに対しては論理レベル1、消灯モードに設定すべき放電セルPCに対しては論理レベル0の画素駆動データビットDBを生成する。そして、駆動制御回路56は、かかる画素駆動データビットDBを1表示ライン分(DB1〜DBm)ずつ、上記走査パルスSPの各印加タイミングに同期させてアドレスドライバ55に供給する。これにより、アドレスドライバ55は、画素駆動データビットDB1〜DBm各々毎に、その画素駆動データビットDBの論理レベルに対応したピーク電位を有する画素データパルスDP1〜DPmを夫々生成し、列電極D1〜Dmに夫々印加する。すなわち、アドレスドライバ55は、論理レベル1の画素駆動データビットDBに応じて所定の正極性高ピーク電位を有する高電圧の画素データパルスDPを生成する。一方、論理レベル0の画素駆動データビットDBに応じて、アドレスドライバ55は、所定の低ピーク電位(0ボルト)を有する低電圧の画素データパルスDPを生成する。この際、上記走査パルスSPと同時に、高電圧の画素データパルスDPが印加された放電セルPCではアドレス放電が生起され、この放電セルPCに所定量の壁電荷が形成される。よって、この放電セルPCは点灯モードの状態に設定される。一方、上記走査パルスSPと同時に低電圧の画素データパルスDPが印加された放電セルPCでは上述した如きアドレス放電は生起されないので、この放電セルPCは、その直前までの状態、つまり消灯モードの状態を維持する。
そして、各サブフィールドSFのサスティン行程Icでは、駆動制御回路56は、点灯モードの状態にある放電セルPCのみを発光させる為のサスティンパルスを生成させるべき駆動制御信号をX電極ドライバ51及びY電極ドライバ53各々に供給する。これにより、X電極ドライバ51及びY電極ドライバ53は、図3に示す如き正極性のピーク電位を有するサスティンパルスIPX及びIPYを交互に繰り返し、行電極X1〜Xn及びY1〜Yn各々に印加する。すると、放電セルPC各々の内で点灯モードの状態にあるものだけが、これらサスティンパルスIPX及びIPYが印加される度にサスティン放電し、その放電に伴う発光状態を維持する。この際、単位表示期間内において、かかるサスティン放電の生起された合計回数に対応した輝度が視覚されることになる。
図4は、アドレスドライバ55の内部構成を示す図である。
図4に示されるように、アドレスドライバ55は、所定周期にて電位変動する共振パルス電源電位を発生して電源ライン2上に印加する電源回路21a及び21bと、かかる共振パルス電源電位に基づいて画素データパルスDPを発生する画素データパルス発生回路22a及び22bから構成される。
電源回路21a及び21bは共に同一構成を有する。つまり、電源回路21a及び21bの各々は、直流の電源B1、スイッチング素子S1〜S3、コイルL1及びL2、ダイオードD1及びD2、並びにその一端が接地電位に接地されているコンデンサC1から構成される。電源B1は直流の電位Vaを発生する直流電源であり、その負端子は接地されている。スイッチング素子S1は、駆動制御回路56から供給された駆動制御信号としてのスイッチング信号SW1に応じてオンオフ制御される。スイッチング素子S1は、オン状態である場合に限り、コンデンサC1の他端の電位をコイルL1、ダイオードD1を介して電源ライン2a(又は2b)上に印加する。スイッチング素子S2は、駆動制御回路56から供給された駆動制御信号としてのスイッチング信号SW2に応じてオンオフ制御される。スイッチング素子S2は、オン状態である場合に限り、電源ライン2a(又は2b)上の電位をコイルL2、及びダイオードD2を介してコンデンサC1の他端に印加する。スイッチング素子S3は、駆動制御回路56から供給された駆動制御信号としてのスイッチング信号SW3に応じてオンオフ制御される。スイッチング素子S3は、オン状態である場合に限り、電源B1の正端子の電位Vaを電源ライン2a(又は2b)上に印加する。
画素データパルス発生回路22aは、駆動制御回路56から供給された1表示ライン分(m個)の画素駆動データビットDB1〜DBmの内のDB1〜DBk(k=m/2)各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子SWP1〜SWPk、及びSWN1〜SWNkから構成される。スイッチング素子SWP1〜SWPkは、夫々に供給された画素駆動データビットDBが論理レベル1である場合に限りオン状態となって、上記電源ライン2a上に生じている電位をPDP50の列電極D1〜Dk(第1列電極ブロック)に印加する。上記スイッチング素子SWN1〜SWNkは、夫々、画素駆動データビットDBが論理レベル0である場合に限りオン状態となって、各列電極D上の電位を接地電位Vs(0ボルト)に接地する。
画素データパルス発生回路22bは、画素データパルス発生回路22aと同様に、スイッチング素子SWP1〜SWPk、及びSWN1〜SWNkから構成される。ただし、画素データパルス発生回路22bのスイッチング素子SWP1〜SWPk、及びSWN1〜SWNkは、駆動制御回路56から供給された1表示ライン分(m個)の画素駆動データビットDB1〜DBmの内のDBk+1〜DBm各々に応じて、夫々独立してオン・オフ制御される。つまり、画素データパルス発生回路22bのスイッチング素子SWP1〜SWPkは、夫々に供給された画素駆動データビットDBk+1〜DBmが論理レベル1である場合に限りオン状態となって、上記電源ライン2b上に生じている電位をPDP50の列電極Dk+1〜Dm(第2列電極ブロック)に印加する。又、画素データパルス発生回路22bのスイッチング素子SWN1〜SWNkは、夫々、画素駆動データビットDBk+1〜DBmが論理レベル0である場合に限りオン状態となって、各列電極Dk+1〜Dm上の電位を接地電位Vs(0ボルト)に接地する。
このように、アドレスドライバ55は、PDP50の全列電極D1〜Dmの内の第1列電極ブロック(列電極D1〜Dk)の駆動を担う第1アドレス駆動部(電源回路21a及び画素データパルス発生回路22a)と、第2列電極ブロック(列電極Dk+1〜Dm)の駆動を担う第2アドレス駆動部(電源回路21b及び画素データパルス発生回路22b)を備えている。
図5は、上記Y電極ドライバ53の内部構成を示す図である。
図5に示されるように、Y電極ドライバ53は、PDP50の行電極Y1〜Yn各々毎に設けられた、夫々共通の内部構成を有するドライバYD1〜YDnからなる。各ドライバYDは、サスティンパルス発生回路531、リセットパルス発生回路532、走査パルス発生回路533及びベースパルス発生回路534を含む。
サスティンパルス発生回路531は、図3に示す如きサスティンパルスIPYを生成し、これを対応する行電極Yに印加する。リセットパルス発生回路532は、図3に示す如きリセットパルスRPY1及びリセットパルスRPY2を生成し、これを対応する行電極Yに印加する。
走査パルス発生回路533は、直流の電圧VSCNを発生する電源B2と、駆動制御回路56から供給された駆動制御信号としてのスイッチング信号SW4に応じてオン・オフ制御されるスイッチング素子S4とから構成される。電源B2は、その正極側の端子が接地されており、負極側の端子がスイッチング素子S4に接続されている。スイッチング素子S4は、オン状態である場合に限り、電源B2の負極端子の電位(−VSCN)を、対応する行電極Yに印加する。
ベースパルス発生回路534、直流の電圧Vhを発生する電源B3と、駆動制御回路56から供給された駆動制御信号としてのスイッチング信号SW5に応じてオン・オフ制御されるスイッチング素子S5とから構成される。電源B3は、その正極側の端子が接地されており、負極側の端子がスイッチング素子S5に接続されている。スイッチング素子S5は、オン状態である場合に限り、電源B3の負極端子の電位(−Vh)を、対応する行電極Yに印加する。
次に、駆動制御回路56による上記アドレスドライバ55及びY電極ドライバ53各々に対する駆動制御動作について、図6を参照しつつ説明する。
尚、図6は、列電極D1、行電極Yn及びYn-1を抜粋して、かかる列電極D1に印加される走査パルスSPと、行電極Yn及びYn-1各々に印加される正極性の高電圧の画素データパルスDPとを生成させる際の動作を示す図である。
駆動制御回路56は、アドレス行程Wcの実行期間に亘り、図5に示すドライバYD1〜YDn各々のベースパルス発生回路534のスイッチング素子S5を、オン状態に設定させるべきスイッチング信号SW5をドライバYD1〜YDn各々に供給する。これにより、アドレス行程Wcの実行期間に亘り、全ての行電極Y1〜Yn各々上の電位は、図3に示すように、負極性の電位(−Vh)に設定される。そして、駆動制御回路56は、Y電極ドライバ53のドライバYD1〜YDn各々を順次択一的に選択し、選択した1のドライバYDに対して、その走査パルス発生回路533のスイッチング素子S4を図6に示す如き所定期間T1だけオン状態に設定させるべきスイッチング信号SW4を供給する。これにより、アドレス対象となった行電極Y上の電位は、図6に示すように、かかる所定期間T1の間だけ、上記電位(−Vh)に、上記電位(−VSCN)を重畳した負極性の電位(−Vh−VSCN)となる。この際、行電極Y上の電位が、電位(−Vh)の状態から電位(−Vh−VSCN)の状態に推移し、所定期間T1の経過後、再び電位(−Vh)の状態に戻るパルス波形を有する走査パルスSPが生成される。つまり、パルス幅T1であり且つ振幅VSCNの負極性の走査パルスSPがアドレス対象となる行電極Yに印加されることになる。
又、アドレス行程Wcにおいて、駆動制御回路56は、各走査パルスSP毎に、図4に示す電源回路21a及び21b各々に対して、以下の駆動行程G1〜G3からなる一連の駆動制御を実行する。先ず、駆動行程G1では、駆動制御回路56は、図6に示すようにスイッチング素子S1をオン状態、S2及びS3各々をオフ状態に夫々設定させるべきスイッチング信号SW1〜SW3を電源回路21a及び21b各々に供給する。これにより、電源回路21a(21b)のコンデンサC1に回収されていた電荷に伴う電流が、スイッチング素子S1、コイルL1及びダイオードD1を介して電源ライン2a(2b)に送出される。そして、上述した如くスイッチング素子S4をオフ状態からオン状態に切り替える時点TSTよりも所定の第1期間だけ直前の時点TMST、つまり走査パルスSPにおける電位の立ち下がり部の開始時点よりも上記第1期間だけ直前の時点TMSTにて、駆動制御回路56は、駆動行程G2の実行を開始する。かかる駆動行程G2では、駆動制御回路56は、図6に示すようにスイッチング素子S1及びS2各々をオフ状態、S3をオン状態に夫々設定させるべきスイッチング信号SW1〜SW3を電源回路21a及び21b各々に供給する。これにより、電源B1によって生成された正極性の電位Vaがスイッチング素子S3を介して電源ライン2a(2b)に印加される。そして、上述した如くスイッチング素子S4をオン状態からオフ状態に切り替える時点TENDから所定の第2期間だけ経過した時点TMEND、つまり走査パルスSPにおける電位の立ち上がり部の開始時点から上記第2期間だけ経過した時点TMENDにて、駆動制御回路56は、駆動行程G3の実行を開始する。かかる駆動行程G3では、駆動制御回路56は、図6に示すようにスイッチング素子S1及びS3各々をオフ状態、S2をオン状態に夫々設定させるべきスイッチング信号SW1〜SW3を電源回路21a及び21bに供給する。これにより、PDP50の負荷容量にて蓄積された電荷に伴う電流が画素データパルス発生回路22a(22b)、電源ライン2a(2b)、コイルL2、ダイオードD2及びスイッチング素子S2を介してコンデンサC1に供給され、かかる電荷がコンデンサC1に回収される。
更に、アドレス行程Wcでは、駆動制御回路56は、列電極Dに高電圧の画素データパルスDPを印加する場合には、この列電極Dに接続されている上記スイッチング素子SWP及びSWNの内のSWPの方をオン状態に設定させるべき画素駆動データビットDBを画素データパルス発生回路22a(22b)に供給する。これにより、電源ライン2及び列電極D間が電気的に接続される。この際、上記駆動行程G1〜G3による一連の動作により、電源回路21a(21b)の電源ライン2a(2b)上には、コンデンサC1、コイルL1、L2及びPDP50の負荷容量による共振動作に伴う共振振幅を有するピーク電位Vaの共振パルス電源電位が生成される。すると、列電極D上には、高電圧の画素データパルスDPとして、図6(a)に示されるが如き波形を有するDPA、図6(b)に示されるが如き波形を有するDPB、又は図6(c)に示されるが如き波形を有するDPCが印加される。
すなわち、その直前までの段階で、高電圧の画素データパルスDP及び低電圧の画素データパルスDPが交互に繰り返し印加されてきた列電極Dに対しては、図6(a)に示す如き0ボルト及びピーク電位Va間で電位が推移する振幅Vaの画素データパルスDPAが高電圧の画素データパルスDPとして印加される。つまり、図6に示される駆動行程G1の実行によれば、電源回路21a(21b)のコンデンサC1に回収されていた電荷に伴う電流が電源ライン2a(2b)及び画素データパルス発生回路22a(22b)のスイッチング素子SWPを介して列電極Dに流れこみ、PDP50の負荷容量C0が充電される。このとき、電源回路21a(21b)のコイルL1及びPDP50の負荷容量C0で決まる時定数により、図6(a)に示すように列電極D上の電位が徐々に上昇する。この電位上昇区間が画素データパルスDPAにおけるパルス前縁部となる。次に、駆動行程G2の実行によれば、電源回路21a(21b)の電源B1によって生成された電位Vaがピーク電位として、電源ライン2a(2b)及び画素データパルス発生回路22a(22b)のスイッチング素子SWPを介して列電極Dに印加される。よって、この間、列電極D上の電位は図6(a)に示されるようにピーク電位としての電位Vaに維持される。このピーク電位の維持区間が、画素データパルスDPAにおけるピーク電位維持部となる。次に、駆動行程G3の実行によれば、PDP50の負荷容量C0に蓄積されていた電荷に伴う電流が、列電極D、画素データパルス発生回路22a(22b)のスイッチング素子SWP、及び電源ライン2a(2b)を介して電源回路21のコンデンサC1に流れ込み、コンデンサC1が充電される。このとき、電源回路21a(21b)のコイルL2及びPDP50の負荷容量C0で決まる時定数により、図6(a)に示すように列電極D上の電位が徐々に下降する。この電位下降区間が、画素データパルスDPAにおけるパルス後縁部となる。
一方、画素データパルス発生回路22aに接続されている列電極D1〜Dk中に、高電圧及び低電圧の画素データパルスDPが混在して印加されてきた列電極Dと、高電圧の画素データパルスDPのみが印加されてきた列電極Dとが混在する場合、この高電圧の画素データパルスDPのみが印加されてきた列電極Dには、図6(b)に示す画素データパルスDPBが高電圧の画素データパルスDPとして印加される。同様に、画素データパルス発生回路22bに接続されている列電極Dk+1〜Dm中に、高電圧及び低電圧の画素データパルスDPが混在して印加されてきた列電極Dと、高電圧の画素データパルスDPのみが印加されてきた列電極Dとが混在する場合にも、この高電圧の画素データパルスDPのみが印加されてきた列電極Dには、図6(b)に示す画素データパルスDPBが高電圧の画素データパルスDPとして印加される。
更に、画素データパルス発生回路22aに接続されている列電極D1〜Dkの全てが、高電圧の画素データパルスDPのみが印加されてきたものである場合、列電極Dには、図6(c)に示す画素データパルスDPCが高電圧の画素データパルスDPとして印加される。同様に、画素データパルス発生回路22bに接続されている列電極Dk+1〜Dmの全てが、高電圧の画素データパルスDPのみが印加されてきたものである場合にも、列電極Dには、図6(c)に示す画素データパルスDPCが高電圧の画素データパルスDPとして印加される。
すなわち、電源回路21a(又は21b)に接続されている画素データパルス発生回路22a(又は22b)内に、高電圧の画素データパルスDPを連続して列電極Dに印加させるべくオン状態固定となるスイッチング素子SWPが存在すると、この列電極D上ではスイッチング素子SWNによる放電動作が行われなくなる。これにより、PDP50に蓄積された電荷の全てをコンデンサC1で回収しきれなくなり、回収しきれなかった電荷が徐々にPDP50の負荷容量C0内に蓄積されて行く。その結果、電源ライン2上の電位はピーク電位Vaの状態を維持しつつも、画素データパルス発生回路22a(又は22b)内においてオン状態固定となるスイッチング素子SWPの数が多くなるほど、その共振振幅が図6(b)に示すように小さくなる。そして、画素データパルス発生回路22a(又は22b)内において全てのスイッチング素子SWPがオン状態固定となると、図6(c)に示す画素データパルスDPCの如く、列電極Dに印加される電位は実質的にDC状態となる。よって、この際、コンデンサC1、コイルL1、L2、及びPDP50の負荷容量での共振作用に伴う充放電動作が実施されなくなるので、無効電力の消費が抑えられるようになる。
更に、図6に示す駆動では、走査パルスSPに同期させて画素データパルスDPを列電極Dに印加するにあたり、画素データパルスDPにおけるピーク電位Vaの維持期間(T2)内に、走査パルスSPにおけるピーク電位の維持期間(T1)が必ず含まれるようなタイミングで、これら画素データパルスDP及び走査パルスSPを生成するようにしている。
よって、全ての行電極Y及び列電極D間では、画素データパルスDP及び走査パルスSP双方のピーク電位区間で印加された電圧に応じてアドレス放電が生起されることになる。すなわち、図6(a)に示す画素データパルスDPA或いは図6(b)に示す画素データパルスDPBの前縁部ではアドレス放電が生起されることはない。これにより、例え列電極D1〜Dkを担当する画素データパルス発生回路22aと、列電極Dk+1〜Dmを担当する画素データパルス発生回路22bとで、図6(a)〜図6(c)に示す如く生成される画素データパルスDPの波形が異なっていても、全ての放電セルPCに対して均一な放電強度にてアドレス放電を生起させることが可能となる。従って、その放電セルPCが上記第1列電極ブロック及び第2列電極ブロックのいずれに属するのかに拘わらず、かかるアドレス放電に伴い均一な量の壁電荷が形成されるようになる。これにより、点灯モードに設定された放電セルPCの全てが均一な発光輝度でサスティン放電することになり、輝度差が生じることのない良好な画像が表示されるようになる。
図7は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の他の構成を示す図である。
尚、図7に示されるプラズマディスプレイ装置においては、駆動制御回路56に代わり駆動制御回路560を採用した点を除く他の構成は、図1に示されるプラズマディスプレイ装置の動作を説明する。
駆動制御回路560は、駆動制御回路56と同様に、図2に示す発光駆動シーケンスに従って、図3に示す如き各種駆動パルス(リセットパルスRP、走査パルスSP、画素データパルスDP、サスティンパルスIP)をPDP50に印加されるべき駆動制御信号をX電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55各々に供給する。又、駆動制御回路560は、駆動制御回路56と同様に、入力映像信号によって表される各画素毎の輝度レベルに基づき、図2に示されるサブフィールドSF1〜SF(N)各々毎に、そのSFで放電セルPCを点灯及び消灯モード状態の内のいずれの状態に設定するのかを各放電セルPC毎に示す画素駆動データビットDBを生成する。
ここで、駆動制御回路560は、1フレーム分の画素駆動データビットDB毎に、図8に示す共振動作制御フローに従った制御を実行することにより、図3に示すアドレス行程WcにおいてPDP50に印加すべき画素データパルスDP及び走査パルスSPを生成する為のモード(共振モード、非共振モード)を設定する。
図8において、先ず、駆動制御回路560は、第1列電極ブロック(列電極D1〜Dk)に属する放電セルPC各々に対応した画素駆動データビットDBに基づき、アドレス行程Wcにおいて、列電極D1〜Dkの全てに高電圧の画素データパルスDPが連続印加されるか否かを判定する(ステップSTP1)。ステップSTP1において、全ての列電極D1〜Dk各々に高電圧の画素データパルスDPが連続印加されると判定された場合、駆動制御回路560は、内蔵されているモードレジスタ(図示せぬ)に、[共振モード]を表す論理レベル1の駆動モードデータGP1を記憶する(ステップSTP2)。一方、かかるステップSTP1において、全ての列電極D1〜Dkに対して高電圧の画素データパルスDPが連続印加される状態にはならないと判定された場合、駆動制御回路560は、上記モードレジスタに、[非共振モード]を表す論理レベル0の駆動モードデータGP1を記憶する(ステップSTP3)。
上記ステップSTP2又はSTP3の実行後、駆動制御回路560は、第2列電極ブロック(列電極Dk+1〜Dm)に属する放電セルPC各々に対応した画素駆動データビットDBに基づき、アドレス行程Wcにおいて列電極Dk+1〜Dmの全てに高電圧の画素データパルスDPが連続印加されるか否かを判定する(ステップSTP4)。ステップSTP4において、全ての列電極Dk+1〜Dmに高電圧の画素データパルスDPが連続印加されると判定された場合、駆動制御回路560は、上記モードレジスタに、[共振モード]を表す論理レベル1の駆動モードデータGP2を記憶する(ステップSTP5)。一方、上記ステップSTP4において、全ての列電極D1〜Dkに対して高電圧の画素データパルスDPが連続印加される状態にはならないと判定された場合、駆動制御回路560は、上記モードレジスタに、[非共振モード]を表す論理レベル0の駆動モードデータGP2を記憶する(ステップSTP6)。
上記ステップSTP5又はSTP6の実行後、駆動制御回路560は、かかる共振動作制御フローを抜ける。
そして、駆動制御回路560は、各サブフィールドSFのアドレス行程Wcにおいて、上記モードレジスタに記憶されている駆動モードデータGP1によって示される[共振モード]又は[非共振モード]に従って、図4に示す如きアドレスドライバ55の第1アドレス駆動部(電源回路21a及び画素データパルス発生回路22a)を制御する。すなわち、駆動制御回路560は、駆動モードデータGP1が[共振モード]を示す場合には、駆動制御回路56と同様に、図6に示す如き駆動行程G1〜G3に従って図4に示す如きアドレスドライバ55の電源回路21aのスイッチング素子S1〜S3をオン・オフ制御する。一方、駆動モードデータGP1が[非共振モード]を示す場合には、駆動制御回路560は、図9に示す如き駆動行程GG1〜GG3に従って図4に示す如きアドレスドライバ55の電源回路21aのスイッチング素子S1〜S3をオン・オフ制御する。すなわち、[非共振モード]では、図9に示すように、スイッチング素子S1〜S3の内のS1及びS2をオフ状態固定にすることにより、コンデンサC1、コイルL1、L2、及びPDP50の負荷容量による共振動作を強制的に停止させるのである。これにより、図9に示す如く、スイッチング素子S3がオン状態にある期間内において、急峻に0ボルトからピーク電位Vaの状態に到りこのピーク電位Vaの状態から0ボルトに推移する波形を有するパルスが、高電圧の画素データパルスDPとして生成される。
又、駆動制御回路560は、各サブフィールドSFのアドレス行程Wcにおいて、上記モードレジスタに記憶されている駆動モードデータGP2によって示される[共振モード]又は[非共振モード]に従って、図4に示す如きアドレスドライバ55の第2アドレス駆動部(電源回路21b及び画素データパルス発生回路22b)を制御する。すなわち、駆動制御回路560は、駆動モードデータGP2が[共振モード]を示す場合には、駆動制御回路56と同様に、図6に示す如き駆動行程G1〜G3に従って図4に示す如きアドレスドライバ55の電源回路21bのスイッチング素子S1〜S3をオン・オフ制御する。一方、駆動モードデータGP2が[非共振モード]を示す場合には、駆動制御回路560は、図9に示す如き駆動行程GG1〜GG3に従って図4に示す如きアドレスドライバ55の電源回路21bのスイッチング素子S1〜S3をオン・オフ制御する。
尚、上記[非共振モード]での駆動としては、図9に代わり図10に示される駆動を実行するようにしても良い。図10に示される[非共振モード]では、電源回路21a又は21bのスイッチング素子S1及びS2を共にオフ状態固定にすると共に、S3をオン状態固定にする。これにより、第1又は第2列電極ブロック内において高電圧の画素データパルスDPが連続して印加される列電極Dが存在していても、この列電極Dに対して図10に示す如く電位VaにてDC状態となる高電圧の画素データパルスDPが印加されるようになる。すなわち、図6に示される[共振モード]、図10に示される[非共振モード]のいずれが実施された場合においても、高電圧の画素データパルスDPが連続して印加される列電極では、その列電極上の電位がDC状態となるので、走査パルスSPの印加タイミングに拘わらず、全放電セルを均一な放電強度でアドレス放電させることが可能となる。換言すると、図6に示す[共振モード]では、無効電力を抑制させた低電力駆動が為され、図10に示す[非共振モード]では、均一なアドレス放電による表示輝度レベルの均一化が図られる駆動が為されるのである。
21a,21b 電源回路
22a,22b 画素データパルス発生回路
50 PDP
55 アドレスドライバ
56,560 駆動制御回路
22a,22b 画素データパルス発生回路
50 PDP
55 アドレスドライバ
56,560 駆動制御回路
Claims (11)
- 第1基板及び第2基板が対向配置されており前記第1基板に形成されている複数の行電極対と前記第2基板に形成されている複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルを、映像信号に基づく画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記行電極対における一方の行電極に走査パルスを順次印加しつつ前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより前記放電セル各々を選択的にアドレス放電させて前記放電セル各々を点灯モード及び消灯モードの内の一方に設定するアドレス行程と、サスティンパルスを前記行電極対に印加することにより前記点灯モードの状態にある前記放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、
前記画素データパルスは、所定期間に亘り前記列電極上の電位をピーク電位に維持するピーク電位維持部を含み、
前記アドレス行程では、前記画素データパルスにおける前記ピーク電位維持部の開始時点よりも後方の時点で前記走査パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。 - 前記アドレス行程では、前記画素データパルスにおける前記ピーク電位維持部の終了時点よりも前方の時点で前記走査パルスを印加し、
前記走査パルスのパルス幅は前記所定期間よりも短いことを特徴とする請求項1に記載のプラズマディスプレイパネルの駆動方法。 - 前記画素データパルスは、時間経過に伴い徐々に電位が上昇して前記ピーク電位に到る前縁部と、前記前縁部に後続する前記ピーク電位維持部と、時間経過に伴い前記ピーク電位の状態から電位が徐々に降下する後縁部と、からなることを特徴とする請求項1に記載のプラズマディスプレイパネルの駆動方法。
- 前記アドレス行程では、前記アドレス放電により前記放電セル各々を前記点灯モードに設定することを特徴とする請求項1に記載のプラズマディスプレイパネルの駆動方法。
- 画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルの前記列電極各々に映像信号に基づく画素データに応じた画素データパルスを印加すると共に、前記画素データパルスに同期して前記行電極各々に順次走査パルスを印加するドライバを備えたプラズマディスプレイ装置であって、
前記ドライバは、
共振振幅を有する共振パルス電位を発生する共振電源回路と、直流の第1電位を発生する第1電源と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの前縁部を生成する第1スイッチング素子と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの後縁部を生成する第2スイッチング素子と、オン状態時に前記第1電位を前記列電極に印加することにより前記画素データパルスのピーク電位部を生成する第3スイッチング素子と、を有するアドレスドライバと、
直流の第2電位を発生する第2電源と、オン状態時に前記第2電位を前記行電極に印加することにより前記走査パルスを生成する第4スイッチング素子と、を有する電極ドライバと、を含み、
前記電極ドライバは、前記第3スイッチング素子がオン状態になった後に前記第4スイッチング素子をオン状態にすることを特徴とするプラズマディスプレイ装置。 - 前記電極ドライバは、前記第3スイッチング素子がオン状態からオフ状態に遷移する前に前記第4スイッチング素子をオン状態からオフ状態に切り替えることを特徴とする請求項5に記載のプラズマディスプレイ装置。
- 前記アドレスドライバは、前記第1スイッチング素子を第1期間だけオン状態に維持する第1駆動と、前記第1駆動に引き続き前記第3スイッチング素子を第2期間だけオン状態に維持する第2駆動と、前記第2駆動に引き続き前記第2スイッチング素子を第3期間だけオン状態に維持する第3駆動とを順次繰り返し実行し、
前記電極ドライバは、前記第2期間内において前記第4スイッチング素子をオフ状態からオン状態に切り替えることにより前記走査パルスの印加を開始することを特徴とする請求項5に記載のプラズマディスプレイ装置。 - 前記電極ドライバは、前記第2期間内に前記第4スイッチング素子をオン状態からオフ状態に切り替えることにより前記走査パルスの印加を終了することを特徴とする請求項7に記載のプラズマディスプレイ装置。
- 前記共振電源回路を複数の前記列電極で共用することを特徴とする請求項5に記載のプラズマディスプレイ装置。
- 前記アドレスドライバは、オン状態時に前記列電極を接地電位とする第5スイッチング素子を備え、
前記列電極に前記画素データパルスが連続して印加されている場合には前記第5スイッチング素子をオフ状態に維持する一方、前記画素データパルスが断続的に印加される場合には前記画素データパルスの非印加時に前記第5スイッチング素子をオン状態にすることを特徴とする請求項5に記載のプラズマディスプレイ装置。 - 画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルの前記列電極各々に映像信号に基づく画素データに応じた画素データパルスを印加すると共に、前記画素データパルスに同期して前記行電極各々に順次走査パルスを印加するドライバを備えたプラズマディスプレイ装置であって、
前記ドライバは、共振振幅を有する共振パルス電位を発生する共振電源回路と、直流の第1電位を発生する第1電源と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの前縁部を生成する第1スイッチング素子と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの後縁部を生成する第2スイッチング素子と、オン状態時に前記第1電位を前記列電極に印加することにより前記画素データパルスのピーク電位部を生成する第3スイッチング素子を含み、
複数の列電極からなる列電極群毎に1つの前記共振電源回路を共用し、
前記ドライバは、前記列電極群に属する列電極の全てに前記画素データパルスを連続して印加する場合には、前記第1スイッチング素子を第1期間だけオン状態に維持する第1駆動と、前記第1駆動に引き続き前記第3スイッチング素子を第2期間だけオン状態に維持する第2駆動と、前記第2駆動に引き続き前記第2スイッチング素子を第3期間だけオン状態に維持する第3駆動とを順次繰り返し実行することにより前記画素データパルスの生成を行う一方、
前記列電極群に属する列電極各々の内の少なくとも1の列電極において前記画素データパルスを断続的に印加する場合には、前記第1〜第3駆動の内の前記第2駆動のみを実行することにより前記画素データパルスの生成を行うことを特徴とするプラズマディスプレイ装置。
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Legal Events
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