JP2003255885A - 表示パネルの駆動装置 - Google Patents
表示パネルの駆動装置Info
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- JP2003255885A JP2003255885A JP2002054058A JP2002054058A JP2003255885A JP 2003255885 A JP2003255885 A JP 2003255885A JP 2002054058 A JP2002054058 A JP 2002054058A JP 2002054058 A JP2002054058 A JP 2002054058A JP 2003255885 A JP2003255885 A JP 2003255885A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 セルデータ書込行程時における消費電力を低
減させることができる表示パネルの駆動装置を提供す
る。 【解決手段】 画像信号に応じて表示パネルの列電極毎
に列電極上のセル各々についての発光又は非発光を示す
ビット列からなるセルデータを作成し、共振作用によっ
て所定の最小電位を含む共振振幅信号を生成し、共振振
幅信号の立ち上がり期間と立ち下がり期間との間に所定
の最大電位を与えてセルデータの１ビット分に対応した
時間幅の電源パルスを順次生成し、列電極毎に設けられ
てセルデータのビット列の論理レベルをそのビット列順
に判別しその発光の論理レベルを示すビットであるとき
電源パルスを駆動パルスとして対応する列電極に供給
し、セルデータの書き込み時の電力の大小を判別し、そ
の判別結果に応じて共振振幅信号の立ち上がり期間と立
ち下がり期間を変化させる。
減させることができる表示パネルの駆動装置を提供す
る。 【解決手段】 画像信号に応じて表示パネルの列電極毎
に列電極上のセル各々についての発光又は非発光を示す
ビット列からなるセルデータを作成し、共振作用によっ
て所定の最小電位を含む共振振幅信号を生成し、共振振
幅信号の立ち上がり期間と立ち下がり期間との間に所定
の最大電位を与えてセルデータの１ビット分に対応した
時間幅の電源パルスを順次生成し、列電極毎に設けられ
てセルデータのビット列の論理レベルをそのビット列順
に判別しその発光の論理レベルを示すビットであるとき
電源パルスを駆動パルスとして対応する列電極に供給
し、セルデータの書き込み時の電力の大小を判別し、そ
の判別結果に応じて共振振幅信号の立ち上がり期間と立
ち下がり期間を変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、交流駆動型プラズ
マディスプレイパネル（以下、ＰＤＰと称する）又はエ
レクトロルミネセンス（以下、ＥＬと称する）等の容量
性負荷を有する表示パネルの駆動装置に関する。
マディスプレイパネル（以下、ＰＤＰと称する）又はエ
レクトロルミネセンス（以下、ＥＬと称する）等の容量
性負荷を有する表示パネルの駆動装置に関する。
【０００２】
【従来の技術】現在、壁掛ＴＶとして、プラズマディス
プレイパネル(以下、ＰＤＰと称する)、又はエレクトロ
ルミネセンスディスプレイパネル(以下、ＥＬＰと称す
る)等の如き容量性発光素子からなる表示パネルが製品
化されている。図１は、かかる表示パネルとしてＰＤＰ
を用いたプラズマディスプレイ装置の概略構成を示す図
である。
プレイパネル(以下、ＰＤＰと称する)、又はエレクトロ
ルミネセンスディスプレイパネル(以下、ＥＬＰと称す
る)等の如き容量性発光素子からなる表示パネルが製品
化されている。図１は、かかる表示パネルとしてＰＤＰ
を用いたプラズマディスプレイ装置の概略構成を示す図
である。
【０００３】図１において、プラズマディスプレイパネ
ルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の
各行（第１行〜第ｎ行）に対応した行電極対を為す行電
極Ｙ 1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１
０には、上記行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）
に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対
の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１
画素を担う放電セルが形成される。
ルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の
各行（第１行〜第ｎ行）に対応した行電極対を為す行電
極Ｙ 1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１
０には、上記行電極対に直交し、かつ図示せぬ誘電体層
及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）
に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対
の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１
画素を担う放電セルが形成される。
【０００４】この際、各放電セルは、その放電セル内に
おいて放電が生起されるか否かにより、"発光"及び"非
発光"の２つの状態しかもたない。すなわち、最低輝度
(非発光状態)、及び最高輝度(発光状態)の２階調分の輝
度しか表現出来ないのである。そこで、このような発光
素子を有するＰＤＰ１０に対して、入力された映像信号
に対応した中間調の輝度を得るべく、駆動装置１００
は、サブフィールド法を用いた階調駆動を実施する。
おいて放電が生起されるか否かにより、"発光"及び"非
発光"の２つの状態しかもたない。すなわち、最低輝度
(非発光状態)、及び最高輝度(発光状態)の２階調分の輝
度しか表現出来ないのである。そこで、このような発光
素子を有するＰＤＰ１０に対して、入力された映像信号
に対応した中間調の輝度を得るべく、駆動装置１００
は、サブフィールド法を用いた階調駆動を実施する。
【０００５】サブフィールド法では、入力された映像信
号を各画素毎に対応したＮビットの画素データに変換
し、このＮビットのビット桁各々に対応させて、１フィ
ールドの表示期間をＮ個のサブフィールドに分割する。
各サブフィールドには、そのサブフィールドの重み付け
に対応した放電実行回数が夫々割り当ててあり、映像信
号に応じたサブフィールドにおいてのみでこの放電を選
択的に生起させる。この際、各サブフィールドで生起さ
れた放電回数の合計(１フィールド表示期間内での)によ
り、映像信号に対応した中間調の輝度が得られるのであ
る。
号を各画素毎に対応したＮビットの画素データに変換
し、このＮビットのビット桁各々に対応させて、１フィ
ールドの表示期間をＮ個のサブフィールドに分割する。
各サブフィールドには、そのサブフィールドの重み付け
に対応した放電実行回数が夫々割り当ててあり、映像信
号に応じたサブフィールドにおいてのみでこの放電を選
択的に生起させる。この際、各サブフィールドで生起さ
れた放電回数の合計(１フィールド表示期間内での)によ
り、映像信号に対応した中間調の輝度が得られるのであ
る。
【０００６】尚、かかるサブフィールド法を利用して実
際にＰＤＰを階調駆動する方法として、選択消去アドレ
ス法が知られている。図２は、かかる選択消去アドレス
法に基づく階調駆動を実施する際に、駆動装置１００
が、１サブフィールド内においてＰＤＰ１０の列電極及
び行電極に印加する各種駆動パルスの印加タイミングを
示す図である。
際にＰＤＰを階調駆動する方法として、選択消去アドレ
ス法が知られている。図２は、かかる選択消去アドレス
法に基づく階調駆動を実施する際に、駆動装置１００
が、１サブフィールド内においてＰＤＰ１０の列電極及
び行電極に印加する各種駆動パルスの印加タイミングを
示す図である。
【０００７】先ず、駆動装置１００は、負極性のリセッ
トパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセッ
トパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する
(一斉リセット行程Ｒｃ)。これらリセットパルスＲＰx
及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電
セルがリセット放電されて、各放電セル内には一様に所
定量の壁電荷が形成される。これにより、全ての放電セ
ルは一旦、"発光セル"に初期設定される。
トパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセッ
トパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する
(一斉リセット行程Ｒｃ)。これらリセットパルスＲＰx
及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電
セルがリセット放電されて、各放電セル内には一様に所
定量の壁電荷が形成される。これにより、全ての放電セ
ルは一旦、"発光セル"に初期設定される。
【０００８】次に、駆動装置１００は、入力された映像
信号を各画素（セル）毎の例えば８ビットのセルデータ
に変換する。駆動装置１００は、かかるセルデータを各
ビット桁毎に分割してセルデータビットを求め、このセ
ルデータビットの論理レベルに応じたパルス電圧を有す
る駆動パルスを発生する。例えば、駆動装置１００は、
上記セルデータビットが論理レベル"１"である場合には
高電圧、論理レベル"０"である場合には低電圧(０ボル
ト)のセルデータパルスＤＰを発生する。そして、駆動
装置１００は、１画面分(ｎ行×ｍ列)のセルデータパル
スＤＰ11〜ＤＰ nmを１行分毎(ｍ個)にグループ化したセ
ルデータパルス群ＤＰ11-1m、ＤＰ21-2m、ＤＰ31-3m、・
・・・、ＤＰn1-nm各々を、図２に示す如く順次、列電極Ｚ
1〜Ｚmに印加して行く。更に、駆動装置１００は、上記
セルデータパルス群ＤＰ各々の印加タイミングにて、図
２に示されるが如き走査パルスＳＰを発生し、これを行
電極Ｙ1〜Ｙnへと順次印加して行く(セルデータ書込行
程Ｗｃ)。この際、走査パルスＳＰが印加された"行"
と、高電圧のセルデータパルスＤＰが印加された"列"と
の交差部の放電セルにのみ放電（選択消去放電）が生
じ、その放電セル内に残存していた壁電荷が選択的に消
去される。これにより、上記一斉リセット行程Ｒｃにお
いて"発光セル"の状態に初期化された放電セルは、"非
発光セル"に推移する。一方、走査パルスＳＰが印加さ
れたものの、低電圧のセルデータパルスＤＰが印加され
た"行"及び"列"に交叉して形成されている放電セルには
前述した如き選択消去放電は生起されず、上記一斉リセ
ット行程Ｒｃにて初期化された状態、つまり"発光セル"
の状態が保持される。
信号を各画素（セル）毎の例えば８ビットのセルデータ
に変換する。駆動装置１００は、かかるセルデータを各
ビット桁毎に分割してセルデータビットを求め、このセ
ルデータビットの論理レベルに応じたパルス電圧を有す
る駆動パルスを発生する。例えば、駆動装置１００は、
上記セルデータビットが論理レベル"１"である場合には
高電圧、論理レベル"０"である場合には低電圧(０ボル
ト)のセルデータパルスＤＰを発生する。そして、駆動
装置１００は、１画面分(ｎ行×ｍ列)のセルデータパル
スＤＰ11〜ＤＰ nmを１行分毎(ｍ個)にグループ化したセ
ルデータパルス群ＤＰ11-1m、ＤＰ21-2m、ＤＰ31-3m、・
・・・、ＤＰn1-nm各々を、図２に示す如く順次、列電極Ｚ
1〜Ｚmに印加して行く。更に、駆動装置１００は、上記
セルデータパルス群ＤＰ各々の印加タイミングにて、図
２に示されるが如き走査パルスＳＰを発生し、これを行
電極Ｙ1〜Ｙnへと順次印加して行く(セルデータ書込行
程Ｗｃ)。この際、走査パルスＳＰが印加された"行"
と、高電圧のセルデータパルスＤＰが印加された"列"と
の交差部の放電セルにのみ放電（選択消去放電）が生
じ、その放電セル内に残存していた壁電荷が選択的に消
去される。これにより、上記一斉リセット行程Ｒｃにお
いて"発光セル"の状態に初期化された放電セルは、"非
発光セル"に推移する。一方、走査パルスＳＰが印加さ
れたものの、低電圧のセルデータパルスＤＰが印加され
た"行"及び"列"に交叉して形成されている放電セルには
前述した如き選択消去放電は生起されず、上記一斉リセ
ット行程Ｒｃにて初期化された状態、つまり"発光セル"
の状態が保持される。
【０００９】次に、駆動装置１００は、図２に示される
が如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜
Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ
1〜Ｘnに印加されていない期間中に、図２に示されるが
如き正極性の維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙ
nに印加する(発光維持行程Ｉｃ)。この際、壁電荷が残
留したままとなっている放電セル、すなわち"発光セル"
状態にある放電セルのみが、これら維持パルスＩＰX及
びＩＰYが交互に印加される度に放電(維持放電)する。
つまり、上記セルデータ書込行程Ｗｃにおいて"発光セ
ル"に設定された放電セルのみが、このサブフィールド
の重み付けに対応した回数分だけ維持放電に伴う発光を
繰り返し、その発光状態を維持するのである。尚、これ
ら維持パルスＩＰX及びＩＰYが印加される回数は、各サ
ブフィールド毎の重み付けに応じて予め設定されている
回数である。
が如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜
Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ
1〜Ｘnに印加されていない期間中に、図２に示されるが
如き正極性の維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙ
nに印加する(発光維持行程Ｉｃ)。この際、壁電荷が残
留したままとなっている放電セル、すなわち"発光セル"
状態にある放電セルのみが、これら維持パルスＩＰX及
びＩＰYが交互に印加される度に放電(維持放電)する。
つまり、上記セルデータ書込行程Ｗｃにおいて"発光セ
ル"に設定された放電セルのみが、このサブフィールド
の重み付けに対応した回数分だけ維持放電に伴う発光を
繰り返し、その発光状態を維持するのである。尚、これ
ら維持パルスＩＰX及びＩＰYが印加される回数は、各サ
ブフィールド毎の重み付けに応じて予め設定されている
回数である。
【００１０】次に、駆動装置１００は、図２に示される
が如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消
去行程Ｅ)。これにより、全放電セルを一斉に消去放電
せしめて各放電セル内に残留している壁電荷を消滅させ
る。上述した如き一連の動作を１フィールド内において
複数回実行することにより、視覚状において、映像信号
に対応した中間輝度が得られるのである。
が如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消
去行程Ｅ)。これにより、全放電セルを一斉に消去放電
せしめて各放電セル内に残留している壁電荷を消滅させ
る。上述した如き一連の動作を１フィールド内において
複数回実行することにより、視覚状において、映像信号
に対応した中間輝度が得られるのである。
【００１１】
【発明が解決しようとする課題】ところが、ＰＤＰ又は
ＥＬＰの如き容量性表示パネルでは、セルデータを書き
込むべく列電極に印加されるセルデータパルスは、各行
のデータを書き込む毎に、データ書き込みが為されない
その他の行に対しても充放電を実施しなければならず、
更に隣接する列電極間の容量充放電をも行わなければな
らない。このため、このセルデータ書き込みの際の電力
消費が大きいという問題があった。
ＥＬＰの如き容量性表示パネルでは、セルデータを書き
込むべく列電極に印加されるセルデータパルスは、各行
のデータを書き込む毎に、データ書き込みが為されない
その他の行に対しても充放電を実施しなければならず、
更に隣接する列電極間の容量充放電をも行わなければな
らない。このため、このセルデータ書き込みの際の電力
消費が大きいという問題があった。
【００１２】本発明は、セルデータ書込行程時における
消費電力を低減させることができる表示パネルの駆動装
置を提供することを目的とする。
消費電力を低減させることができる表示パネルの駆動装
置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明による表示パネル
の駆動装置は、複数の行電極と、行電極に交差して配列
された複数の列電極とを有し、その交差部各々に容量性
負荷のセルが形成された表示パネルの列電極各々に、画
像信号に基づいた駆動パルスを印加する駆動装置であっ
て、画像信号に応じて表示パネルの列電極毎に列電極上
のセル各々についての発光又は非発光を示すビット列か
らなるセルデータを作成する手段と、セルデータの１ビ
ット分に対応したパルス幅の電源パルスを順次生成する
パルス生成手段と、列電極毎に設けられてセルデータの
１ビット毎にそのビットが発光の論理レベルを示すとき
電源パルスを駆動パルスとして対応する列電極に供給す
るパルス供給手段と、を備え、パルス生成手段は、セル
データの書き込み時の電力の大小を判別する判別手段
と、判別手段の判別結果に応じて電源パルスの立ち上が
り期間と立ち下がり期間とを変化させる調節手段とを有
することを特徴としている。
の駆動装置は、複数の行電極と、行電極に交差して配列
された複数の列電極とを有し、その交差部各々に容量性
負荷のセルが形成された表示パネルの列電極各々に、画
像信号に基づいた駆動パルスを印加する駆動装置であっ
て、画像信号に応じて表示パネルの列電極毎に列電極上
のセル各々についての発光又は非発光を示すビット列か
らなるセルデータを作成する手段と、セルデータの１ビ
ット分に対応したパルス幅の電源パルスを順次生成する
パルス生成手段と、列電極毎に設けられてセルデータの
１ビット毎にそのビットが発光の論理レベルを示すとき
電源パルスを駆動パルスとして対応する列電極に供給す
るパルス供給手段と、を備え、パルス生成手段は、セル
データの書き込み時の電力の大小を判別する判別手段
と、判別手段の判別結果に応じて電源パルスの立ち上が
り期間と立ち下がり期間とを変化させる調節手段とを有
することを特徴としている。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図３は、本発明による表示パ
ネルの表示装置の構成を示している。この表示装置は、
プラズマディスプレイパネルとしてのＰＤＰ１０と、各
種機能モジュールからなる駆動部とから構成されてい
る。
照しつつ詳細に説明する。図３は、本発明による表示パ
ネルの表示装置の構成を示している。この表示装置は、
プラズマディスプレイパネルとしてのＰＤＰ１０と、各
種機能モジュールからなる駆動部とから構成されてい
る。
【００１５】ＰＤＰ１０は、Ｘ及びＹの１対にて１画面
の各行（第１行〜第ｎ行）に対応した行電極対を為す行
電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ
１０には、上記行電極対に直交し、かつ図示せぬ誘電体
層及び放電空間を挟んで１画面の各列（第１列〜第ｍ
列）に対応した列電極Ｚ1〜Ｚmが形成されている。な
お、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交
差部に１つの放電セルＣ(i、j)が形成される。
の各行（第１行〜第ｎ行）に対応した行電極対を為す行
電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ
１０には、上記行電極対に直交し、かつ図示せぬ誘電体
層及び放電空間を挟んで１画面の各列（第１列〜第ｍ
列）に対応した列電極Ｚ1〜Ｚmが形成されている。な
お、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交
差部に１つの放電セルＣ(i、j)が形成される。
【００１６】駆動部は、Ａ／Ｄ変換器１、フレームメモ
リ３、駆動制御回路４、データ解析回路５、列電極駆動
回路６、Ｘ行電極駆動回路７及びＹ行電極駆動回路８か
ら構成される。Ａ／Ｄ変換器１は、アナログの入力映像
信号をサンプリングしてこれを各セルに対応した例えば
８ビットのセルデータＰＤに変換して、これをフレーム
メモリ３に供給する。フレームメモリ３は、駆動制御回
路４から供給された書込信号に従って上記セルデータＰ
Ｄを順次書き込む。そして、１画面（フレーム）分、す
なわち第１行・第１列の画素に対応したセルデータＰＤ
11から、第ｎ行・第ｍ列の画素に対応したセルデータＰ
Ｄnmまでの(ｎ×ｍ)個分のセルデータＰＤの書き込みが
終了すると、フレームメモリ３は、以下の如き読み出し
動作を行う。先ず、メモリ３は、セルデータＰＤ11〜Ｐ
Ｄnm各々の第１ビット目をセル駆動データビットＤＢ１
11〜ＤＢ１nmと捉え、これらを駆動制御回路４から供給
された読出アドレスに従って１表示ライン分ずつ読み出
して列電極駆動回路６に供給する。次に、フレームメモ
リ３は、セルデータＰＤ11〜ＰＤnm各々の第２ビット目
をセル駆動データビットＤＢ２11〜ＤＢ２nmと捉え、こ
れらを駆動制御回路４から供給された読出アドレスに従
って１表示ライン分ずつ読み出して列電極駆動回路６に
供給する。以下、同様にしてフレームメモリ３は、セル
データＰＤ11〜ＰＤnm各々の第３〜第Ｎビットを夫々セ
ル駆動データビットＤＢ３〜ＤＢ(Ｎ)と捉え、各ＤＢ毎
に１表示ライン分ずつ読み出して列電極駆動回路６に供
給して行く。
リ３、駆動制御回路４、データ解析回路５、列電極駆動
回路６、Ｘ行電極駆動回路７及びＹ行電極駆動回路８か
ら構成される。Ａ／Ｄ変換器１は、アナログの入力映像
信号をサンプリングしてこれを各セルに対応した例えば
８ビットのセルデータＰＤに変換して、これをフレーム
メモリ３に供給する。フレームメモリ３は、駆動制御回
路４から供給された書込信号に従って上記セルデータＰ
Ｄを順次書き込む。そして、１画面（フレーム）分、す
なわち第１行・第１列の画素に対応したセルデータＰＤ
11から、第ｎ行・第ｍ列の画素に対応したセルデータＰ
Ｄnmまでの(ｎ×ｍ)個分のセルデータＰＤの書き込みが
終了すると、フレームメモリ３は、以下の如き読み出し
動作を行う。先ず、メモリ３は、セルデータＰＤ11〜Ｐ
Ｄnm各々の第１ビット目をセル駆動データビットＤＢ１
11〜ＤＢ１nmと捉え、これらを駆動制御回路４から供給
された読出アドレスに従って１表示ライン分ずつ読み出
して列電極駆動回路６に供給する。次に、フレームメモ
リ３は、セルデータＰＤ11〜ＰＤnm各々の第２ビット目
をセル駆動データビットＤＢ２11〜ＤＢ２nmと捉え、こ
れらを駆動制御回路４から供給された読出アドレスに従
って１表示ライン分ずつ読み出して列電極駆動回路６に
供給する。以下、同様にしてフレームメモリ３は、セル
データＰＤ11〜ＰＤnm各々の第３〜第Ｎビットを夫々セ
ル駆動データビットＤＢ３〜ＤＢ(Ｎ)と捉え、各ＤＢ毎
に１表示ライン分ずつ読み出して列電極駆動回路６に供
給して行く。
【００１７】データ解析回路５は、Ａ／Ｄ変換器１から
順次出力されるセルデータＰＤ11〜ＰＤnmに基づいて列
方向に隣接する画素同士についてのセルデータの論理レ
ベルの反転が多いか否か及び少ないか否かを判別する。
その判別結果の信号は駆動制御回路４に供給される。セ
ルデータの論理レベルの反転が多い映像としては、パソ
コンの表示映像や市松模様映像がある。セルデータの論
理レベルの反転が少ない映像には、テレビジョン映像の
ような普通の映像信号のものがある。
順次出力されるセルデータＰＤ11〜ＰＤnmに基づいて列
方向に隣接する画素同士についてのセルデータの論理レ
ベルの反転が多いか否か及び少ないか否かを判別する。
その判別結果の信号は駆動制御回路４に供給される。セ
ルデータの論理レベルの反転が多い映像としては、パソ
コンの表示映像や市松模様映像がある。セルデータの論
理レベルの反転が少ない映像には、テレビジョン映像の
ような普通の映像信号のものがある。
【００１８】駆動制御回路４は、フレームメモリ３への
セルデータの書き込み及びフレームメモリ３からのセル
データビットの読み出しを制御する。更に、その書き込
み及び読み出し制御に同期して図２に示す如きサブフィ
ールド法に基づく発光駆動フォーマットに従ってＰＤＰ
１０を階調駆動すべき各種スイッチング信号を列電極駆
動回路６、Ｘ行電極駆動回路７及びＹ行電極駆動回路８
各々に供給する。
セルデータの書き込み及びフレームメモリ３からのセル
データビットの読み出しを制御する。更に、その書き込
み及び読み出し制御に同期して図２に示す如きサブフィ
ールド法に基づく発光駆動フォーマットに従ってＰＤＰ
１０を階調駆動すべき各種スイッチング信号を列電極駆
動回路６、Ｘ行電極駆動回路７及びＹ行電極駆動回路８
各々に供給する。
【００１９】なお、図２に示す発光駆動フォーマットで
は、１フィールドの表示期間をＮ個のサブフィールドＳ
Ｆ１〜ＳＦ(Ｎ)に分割し、各サブフィールド内において
前述した如きセルデータ書込行程Ｗc及び発光維持行程
Ｉcの各々を実行する。更に、先頭のサブフィールドＳ
Ｆ１においてのみで一斉リセット行程Ｒcを実行し、最
後尾のサブフィールドＳＦ(Ｎ)においてのみで、各放電
セル内に残留している壁電荷を消滅させる消去行程Ｅを
実行する。
は、１フィールドの表示期間をＮ個のサブフィールドＳ
Ｆ１〜ＳＦ(Ｎ)に分割し、各サブフィールド内において
前述した如きセルデータ書込行程Ｗc及び発光維持行程
Ｉcの各々を実行する。更に、先頭のサブフィールドＳ
Ｆ１においてのみで一斉リセット行程Ｒcを実行し、最
後尾のサブフィールドＳＦ(Ｎ)においてのみで、各放電
セル内に残留している壁電荷を消滅させる消去行程Ｅを
実行する。
【００２０】Ｘ行電極駆動回路７及びＹ行電極駆動回路
８各々は、上記駆動制御回路４から供給された各種スイ
ッチング信号に応じて各種駆動パルスを発生し、ＰＤＰ
１０の行電極Ｘ及びＹに印加する。図４は、列電極駆動
回路６の内部構成を示している。列電極駆動回路６はＰ
ＤＰ１０の列電極Ｚ1〜Ｚmの数分だけの同一回路を備え
ているので、図４の列電極駆動回路６ではＰＤＰ１０の
列電極Ｚｉ（Ｚ1〜Ｚmの１つ）に対応した部分だけを示
している。
８各々は、上記駆動制御回路４から供給された各種スイ
ッチング信号に応じて各種駆動パルスを発生し、ＰＤＰ
１０の行電極Ｘ及びＹに印加する。図４は、列電極駆動
回路６の内部構成を示している。列電極駆動回路６はＰ
ＤＰ１０の列電極Ｚ1〜Ｚmの数分だけの同一回路を備え
ているので、図４の列電極駆動回路６ではＰＤＰ１０の
列電極Ｚｉ（Ｚ1〜Ｚmの１つ）に対応した部分だけを示
している。
【００２１】図４の列電極駆動回路６は共振回路１１及
びパルス発生回路３１を備えている。共振回路１１は共
通ラインＣＬで互いに接続された第１共振ブロック１３
と第２共振ブロック１４とを有している。第１共振ブロ
ック１３はスイッチング素子ＳＷ１１，ＳＷ１２、コイ
ルＬ１１，Ｌ１２、ダイオードＤ１１，Ｄ１２及びコン
デンサＣ１１からなる。スイッチング素子ＳＷ１１、コ
イルＬ１１及びダイオードＤ１１はその順に直列に接続
されている。ダイオードＤ１１はコイルＬ１１側をアノ
ードとされている。その直列回路のダイオードＤ１１側
の一端は共通ラインＣＬに接続され、スイッチング素子
ＳＷ１１側の他端はコンデンサＣ１１を介してアース接
続されている。同様に、スイッチング素子ＳＷ１２、ダ
イオードＤ１２及びコイルＬ１２はその順に直列に接続
されている。ダイオードＤ１２はコイルＬ１２側をアノ
ードとされている。その直列回路のコイルＬ１２側の一
端は共通ラインＣＬに接続され、スイッチング素子ＳＷ
１２側の他端はコンデンサＣ１１を介してアース接続さ
れている。
びパルス発生回路３１を備えている。共振回路１１は共
通ラインＣＬで互いに接続された第１共振ブロック１３
と第２共振ブロック１４とを有している。第１共振ブロ
ック１３はスイッチング素子ＳＷ１１，ＳＷ１２、コイ
ルＬ１１，Ｌ１２、ダイオードＤ１１，Ｄ１２及びコン
デンサＣ１１からなる。スイッチング素子ＳＷ１１、コ
イルＬ１１及びダイオードＤ１１はその順に直列に接続
されている。ダイオードＤ１１はコイルＬ１１側をアノ
ードとされている。その直列回路のダイオードＤ１１側
の一端は共通ラインＣＬに接続され、スイッチング素子
ＳＷ１１側の他端はコンデンサＣ１１を介してアース接
続されている。同様に、スイッチング素子ＳＷ１２、ダ
イオードＤ１２及びコイルＬ１２はその順に直列に接続
されている。ダイオードＤ１２はコイルＬ１２側をアノ
ードとされている。その直列回路のコイルＬ１２側の一
端は共通ラインＣＬに接続され、スイッチング素子ＳＷ
１２側の他端はコンデンサＣ１１を介してアース接続さ
れている。
【００２２】第２共振ブロック１４はスイッチング素子
ＳＷ２１，ＳＷ２２、コイルＬ２１，Ｌ２２、ダイオー
ドＤ２１，Ｄ２２及びコンデンサＣ２１からなる。スイ
ッチング素子ＳＷ２１、コイルＬ２１及びダイオードＤ
２１はその順に直列に接続されている。ダイオードＤ２
１はコイルＬ２１側をアノードとされている。その直列
回路のダイオードＤ２１側の一端は共通ラインＣＬに接
続され、スイッチング素子ＳＷ２１側の他端はコンデン
サＣ２１を介してアース接続されている。同様に、スイ
ッチング素子ＳＷ２２、ダイオードＤ２２及びコイルＬ
２２はその順に直列に接続されている。ダイオードＤ２
２はコイルＬ２２側をアノードとされている。その直列
回路のコイルＬ２２側の一端は共通ラインＣＬに接続さ
れ、スイッチング素子ＳＷ２２側の他端はコンデンサＣ
２１を介してアース接続されている。
ＳＷ２１，ＳＷ２２、コイルＬ２１，Ｌ２２、ダイオー
ドＤ２１，Ｄ２２及びコンデンサＣ２１からなる。スイ
ッチング素子ＳＷ２１、コイルＬ２１及びダイオードＤ
２１はその順に直列に接続されている。ダイオードＤ２
１はコイルＬ２１側をアノードとされている。その直列
回路のダイオードＤ２１側の一端は共通ラインＣＬに接
続され、スイッチング素子ＳＷ２１側の他端はコンデン
サＣ２１を介してアース接続されている。同様に、スイ
ッチング素子ＳＷ２２、ダイオードＤ２２及びコイルＬ
２２はその順に直列に接続されている。ダイオードＤ２
２はコイルＬ２２側をアノードとされている。その直列
回路のコイルＬ２２側の一端は共通ラインＣＬに接続さ
れ、スイッチング素子ＳＷ２２側の他端はコンデンサＣ
２１を介してアース接続されている。
【００２３】共通ラインＣＬには電源Ｂ１１の正端子が
スイッチング素子ＳＷ１３を介して接続されている。ま
た、共通ラインＣＬには図６に示すように回路容量Ｃｋ
があるとする。パルス発生回路３１は、スイッチング素
子ＳＷ３１，ＳＷ３２を有している。スイッチング素子
ＳＷ３１，ＳＷ３２は直列に接続され、その直列回路の
スイッチング素子ＳＷ３１側の一端は共通ラインＣＬに
接続され、スイッチング素子ＳＷ３２側の他端はアース
接続されている。スイッチング素子ＳＷ３１，ＳＷ３２
同士の接続ラインはＰＤＰ１０の列電極Ｚｉに接続され
ている。列電極Ｚｉにおいては、負荷容量Ｃｐがあると
する。
スイッチング素子ＳＷ１３を介して接続されている。ま
た、共通ラインＣＬには図６に示すように回路容量Ｃｋ
があるとする。パルス発生回路３１は、スイッチング素
子ＳＷ３１，ＳＷ３２を有している。スイッチング素子
ＳＷ３１，ＳＷ３２は直列に接続され、その直列回路の
スイッチング素子ＳＷ３１側の一端は共通ラインＣＬに
接続され、スイッチング素子ＳＷ３２側の他端はアース
接続されている。スイッチング素子ＳＷ３１，ＳＷ３２
同士の接続ラインはＰＤＰ１０の列電極Ｚｉに接続され
ている。列電極Ｚｉにおいては、負荷容量Ｃｐがあると
する。
【００２４】１フィールドのうちのいずれか１サブフィ
ールドにおいて駆動制御回路４の読み出し制御によって
フレームメモリ４から読み出されたセルビットデータＤ
Ｂの列電極Ｚｉ用のビット列をＤＢ1i，ＤＢ2i，Ｄ
Ｂ3i，ＤＢ4i，……，ＤＢniによって表す。ＤＢ1i＝
１，ＤＢ2i＝１，ＤＢ3i＝１，ＤＢ4i＝１，……，ＤＢ
ni＝１のようにセルビットデータＤＢの列電極Ｚｉ用の
ビット列が全て論理１を示す場合、或いはＤＢ1i＝０，
ＤＢ2i＝０，ＤＢ3i＝０，ＤＢ4i＝０，……，ＤＢni＝
０のようにセルビットデータのビット列が全て論理０を
示す場合にはセルビットデータにおける論理レベルの反
転が少ない状態である。一方、ＤＢ1i＝１，ＤＢ2i＝
０，ＤＢ3i＝１，ＤＢ4i＝０，……，ＤＢn-1i＝１，Ｄ
Ｂni＝０或いはＤＢ1i＝０，ＤＢ2i＝１，ＤＢ3i＝０，
ＤＢ4i＝１，……，ＤＢn-1i＝０，ＤＢni＝１のように
論理１と論理０とが交互に生ずる場合にはセルビットデ
ータにおける論理レベルの反転が多い状態である。
ールドにおいて駆動制御回路４の読み出し制御によって
フレームメモリ４から読み出されたセルビットデータＤ
Ｂの列電極Ｚｉ用のビット列をＤＢ1i，ＤＢ2i，Ｄ
Ｂ3i，ＤＢ4i，……，ＤＢniによって表す。ＤＢ1i＝
１，ＤＢ2i＝１，ＤＢ3i＝１，ＤＢ4i＝１，……，ＤＢ
ni＝１のようにセルビットデータＤＢの列電極Ｚｉ用の
ビット列が全て論理１を示す場合、或いはＤＢ1i＝０，
ＤＢ2i＝０，ＤＢ3i＝０，ＤＢ4i＝０，……，ＤＢni＝
０のようにセルビットデータのビット列が全て論理０を
示す場合にはセルビットデータにおける論理レベルの反
転が少ない状態である。一方、ＤＢ1i＝１，ＤＢ2i＝
０，ＤＢ3i＝１，ＤＢ4i＝０，……，ＤＢn-1i＝１，Ｄ
Ｂni＝０或いはＤＢ1i＝０，ＤＢ2i＝１，ＤＢ3i＝０，
ＤＢ4i＝１，……，ＤＢn-1i＝０，ＤＢni＝１のように
論理１と論理０とが交互に生ずる場合にはセルビットデ
ータにおける論理レベルの反転が多い状態である。
【００２５】このセルビットデータの論理レベル反転状
態はデータ解析回路５によって判断される。駆動制御回
路４は、セルビットデータＤＢデータ及び解析回路５に
よる判断結果に応じてスイッチング素子ＳＷ１１，ＳＷ
１２，ＳＷ１３，ＳＷ２１，ＳＷ２２，ＳＷ３１，ＳＷ
３２に対してスイッチング信号Ｓｈ１１，Ｓｈ１２，Ｓ
ｈ１３，Ｓｈ２１，Ｓｈ２２，Ｓｈ３１，Ｓｈ３２を供
給してオン又はオフ制御を行う。
態はデータ解析回路５によって判断される。駆動制御回
路４は、セルビットデータＤＢデータ及び解析回路５に
よる判断結果に応じてスイッチング素子ＳＷ１１，ＳＷ
１２，ＳＷ１３，ＳＷ２１，ＳＷ２２，ＳＷ３１，ＳＷ
３２に対してスイッチング信号Ｓｈ１１，Ｓｈ１２，Ｓ
ｈ１３，Ｓｈ２１，Ｓｈ２２，Ｓｈ３１，Ｓｈ３２を供
給してオン又はオフ制御を行う。
【００２６】セルビットデータＤＢの各ビットは行電極
駆動回路７及び８による走査に同期してＤＢ1i，Ｄ
Ｂ2i，ＤＢ3i，ＤＢ4i，……，ＤＢniの順にそのビット
の論理レベルに対応したデータパルスＤＰ1i，ＤＰ2i，
ＤＰ3i，ＤＰ4i，……，ＤＰniとして列電極駆動回路６
から列電極Ｚｉに出力される。ただし、データパルスＤ
Ｐ 1i〜ＤＰni各々は対応するＤＢ1i〜ＤＢniの論理レベ
ルが１の場合だけ生成される。
駆動回路７及び８による走査に同期してＤＢ1i，Ｄ
Ｂ2i，ＤＢ3i，ＤＢ4i，……，ＤＢniの順にそのビット
の論理レベルに対応したデータパルスＤＰ1i，ＤＰ2i，
ＤＰ3i，ＤＰ4i，……，ＤＰniとして列電極駆動回路６
から列電極Ｚｉに出力される。ただし、データパルスＤ
Ｐ 1i〜ＤＰni各々は対応するＤＢ1i〜ＤＢniの論理レベ
ルが１の場合だけ生成される。
【００２７】行電極各々の走査期間において生じる共通
ラインＣＬの電位の状態（すなわち、電源パルス）は立
ち上がり期間、一定レベル期間及び立ち下がり期間から
なる。先ず、図５に示すように、全てのセルビットデー
タＤＢが論理１を示してセルビットデータの反転が少な
い状態の場合には、行電極駆動回路７及び８による１行
目の走査期間にはＤＢ1i＝１によってスイッチング素子
ＳＷ３１はオンとなり、ＳＷ３２はオフとなる。
ラインＣＬの電位の状態（すなわち、電源パルス）は立
ち上がり期間、一定レベル期間及び立ち下がり期間から
なる。先ず、図５に示すように、全てのセルビットデー
タＤＢが論理１を示してセルビットデータの反転が少な
い状態の場合には、行電極駆動回路７及び８による１行
目の走査期間にはＤＢ1i＝１によってスイッチング素子
ＳＷ３１はオンとなり、ＳＷ３２はオフとなる。
【００２８】１行目の走査期間の開始と同時に立ち上が
り期間になり、スイッチング素子ＳＷ１１及びＳＷ２１
が同時にオンとなる。スイッチング素子ＳＷ１１のオン
によってコンデンサ１１に蓄積されている電荷によりス
イッチング素子ＳＷ１１、コイルＬ１１、ダイオードＤ
１１、そして共通ラインＣＬを介して回路容量Ｃｋに電
流が流れ込み、更に、スイッチング素子Ｓ３１を介して
電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。ス
イッチング素子ＳＷ２１のオンによってコンデンサ２１
に蓄積されている電荷によりスイッチング素子ＳＷ２
１、コイルＬ２１、ダイオードＤ２１、そして共通ライ
ンＣＬを介して回路容量Ｃｋに電流が流れ込み、更に、
スイッチング素子Ｓ３１を介して電流が列電極Ｚｉに達
して負荷容量Ｃｐに流れ込む。すなわち、回路容量Ｃｋ
及び負荷容量Ｃｐには第１共振ブロック１３と第２共振
ブロック１４とから立ち上がり電流が流れ込み、回路容
量Ｃｋ及び負荷容量Ｃｐを充電させる。この立ち上がり
期間にはコイルＬ１１，Ｌ１２、回路容量Ｃｋ及び負荷
容量Ｃｐによる時定数に応じて共通ラインＣＬ及び列電
極Ｚｉの電位は徐々に上昇する。
り期間になり、スイッチング素子ＳＷ１１及びＳＷ２１
が同時にオンとなる。スイッチング素子ＳＷ１１のオン
によってコンデンサ１１に蓄積されている電荷によりス
イッチング素子ＳＷ１１、コイルＬ１１、ダイオードＤ
１１、そして共通ラインＣＬを介して回路容量Ｃｋに電
流が流れ込み、更に、スイッチング素子Ｓ３１を介して
電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。ス
イッチング素子ＳＷ２１のオンによってコンデンサ２１
に蓄積されている電荷によりスイッチング素子ＳＷ２
１、コイルＬ２１、ダイオードＤ２１、そして共通ライ
ンＣＬを介して回路容量Ｃｋに電流が流れ込み、更に、
スイッチング素子Ｓ３１を介して電流が列電極Ｚｉに達
して負荷容量Ｃｐに流れ込む。すなわち、回路容量Ｃｋ
及び負荷容量Ｃｐには第１共振ブロック１３と第２共振
ブロック１４とから立ち上がり電流が流れ込み、回路容
量Ｃｋ及び負荷容量Ｃｐを充電させる。この立ち上がり
期間にはコイルＬ１１，Ｌ１２、回路容量Ｃｋ及び負荷
容量Ｃｐによる時定数に応じて共通ラインＣＬ及び列電
極Ｚｉの電位は徐々に上昇する。
【００２９】次いで、一定レベル期間になると、スイッ
チング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電
圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加さ
れ、更にスイッチング素子ＳＷ３１及び列電極Ｚｉを介
して負荷容量Ｃｐにも印加される。共通ラインＣＬ及び
列電極Ｚｉの電位は最高電位である電圧ＶＢに維持され
る。
チング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電
圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加さ
れ、更にスイッチング素子ＳＷ３１及び列電極Ｚｉを介
して負荷容量Ｃｐにも印加される。共通ラインＣＬ及び
列電極Ｚｉの電位は最高電位である電圧ＶＢに維持され
る。
【００３０】その後、立ち下がり期間になると、スイッ
チング素子ＳＷ１３がオフとなり、スイッチング素子Ｓ
Ｗ１１及びＳＷ２１が同時にオフなり、更に、スイッチ
ング素子ＳＷ１２及びＳＷ２２がオンとなる。スイッチ
ング素子ＳＷ１２のオンによって回路容量Ｃｋ及び負荷
容量Ｃｐに蓄積された電荷により負荷容量Ｃｐからはス
イッチング素子ＳＷ３１を介した後、共通ラインＣＬ、
コイルＬ１２、ダイオードＤ１２、スイッチング素子Ｓ
Ｗ１２を介してコンデンサＣ１１に電流が流れ込む。ス
イッチング素子ＳＷ２２のオンによって回路容量Ｃｋ及
び負荷容量Ｃｐに蓄積された電荷により負荷容量Ｃｐか
らはスイッチング素子ＳＷ３１を介した後、共通ライン
ＣＬ、コイルＬ２２、ダイオードＤ２２、スイッチング
素子ＳＷ２２を介してコンデンサＣ２１に電流が流れ込
む。すなわち、回路容量Ｃｋ及び負荷容量Ｃｐからの立
ち下がり電流が第１共振ブロック１３と第２共振ブロッ
ク１４へ流れ込み、コンデンサＣ１１及びＣ２１を充電
させる。この立ち下がり期間にはコイルＬ１２及びコン
デンサＣ１１の時定数と、コイルＬ２２及びコンデンサ
Ｃ２１の時定数とに応じて共通ラインＣＬ及び列電極Ｚ
ｉの電位は徐々に降下する。よって、列電極ＺｉにはＤ
Ｂ1i＝１に対応したデータパルスＤＰ1iが形成されたこ
とになる。
チング素子ＳＷ１３がオフとなり、スイッチング素子Ｓ
Ｗ１１及びＳＷ２１が同時にオフなり、更に、スイッチ
ング素子ＳＷ１２及びＳＷ２２がオンとなる。スイッチ
ング素子ＳＷ１２のオンによって回路容量Ｃｋ及び負荷
容量Ｃｐに蓄積された電荷により負荷容量Ｃｐからはス
イッチング素子ＳＷ３１を介した後、共通ラインＣＬ、
コイルＬ１２、ダイオードＤ１２、スイッチング素子Ｓ
Ｗ１２を介してコンデンサＣ１１に電流が流れ込む。ス
イッチング素子ＳＷ２２のオンによって回路容量Ｃｋ及
び負荷容量Ｃｐに蓄積された電荷により負荷容量Ｃｐか
らはスイッチング素子ＳＷ３１を介した後、共通ライン
ＣＬ、コイルＬ２２、ダイオードＤ２２、スイッチング
素子ＳＷ２２を介してコンデンサＣ２１に電流が流れ込
む。すなわち、回路容量Ｃｋ及び負荷容量Ｃｐからの立
ち下がり電流が第１共振ブロック１３と第２共振ブロッ
ク１４へ流れ込み、コンデンサＣ１１及びＣ２１を充電
させる。この立ち下がり期間にはコイルＬ１２及びコン
デンサＣ１１の時定数と、コイルＬ２２及びコンデンサ
Ｃ２１の時定数とに応じて共通ラインＣＬ及び列電極Ｚ
ｉの電位は徐々に降下する。よって、列電極ＺｉにはＤ
Ｂ1i＝１に対応したデータパルスＤＰ1iが形成されたこ
とになる。
【００３１】１行目の走査期間が終了すると、２行目の
走査に移り、ＤＢ2i＝１に対する立ち上がり期間とな
り、その後の一定レベル期間及び立ち下がり期間に亘っ
て上記の動作が繰り返される。次に、図６に示すよう
に、セルビットデータＤＢが論理１と論理０との繰り返
すビット反転の多い状態の場合には、行電極駆動回路７
及び８による１行目の走査期間にはＤＢ1i＝１によって
スイッチング素子ＳＷ３１はオンとなり、ＳＷ３２はオ
フとなる。
走査に移り、ＤＢ2i＝１に対する立ち上がり期間とな
り、その後の一定レベル期間及び立ち下がり期間に亘っ
て上記の動作が繰り返される。次に、図６に示すよう
に、セルビットデータＤＢが論理１と論理０との繰り返
すビット反転の多い状態の場合には、行電極駆動回路７
及び８による１行目の走査期間にはＤＢ1i＝１によって
スイッチング素子ＳＷ３１はオンとなり、ＳＷ３２はオ
フとなる。
【００３２】１行目の走査期間の開始と同時に立ち上が
り期間になり、スイッチング素子ＳＷ１１が先ずオンと
なる。スイッチング素子ＳＷ１１のオンによってコンデ
ンサ１１に蓄積されている電荷によりスイッチング素子
ＳＷ１１、コイルＬ１１、ダイオードＤ１１、そして共
通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、
更に、スイッチング素子Ｓ３１を介して電流が列電極Ｚ
ｉに達して負荷容量Ｃｐに流れ込む。すなわち、回路容
量Ｃｋ及び負荷容量Ｃｐには第１共振ブロック１３から
立ち上がり電流が流れ込み、回路容量Ｃｋ及び負荷容量
Ｃｐを充電させる。この第１共振ブロック１３による立
ち上がり期間にはコイルＬ１１、回路容量Ｃｋ及び負荷
容量Ｃｐによる時定数に応じて共通ラインＣＬ及び列電
極Ｚｉの電位は徐々に上昇する。
り期間になり、スイッチング素子ＳＷ１１が先ずオンと
なる。スイッチング素子ＳＷ１１のオンによってコンデ
ンサ１１に蓄積されている電荷によりスイッチング素子
ＳＷ１１、コイルＬ１１、ダイオードＤ１１、そして共
通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、
更に、スイッチング素子Ｓ３１を介して電流が列電極Ｚ
ｉに達して負荷容量Ｃｐに流れ込む。すなわち、回路容
量Ｃｋ及び負荷容量Ｃｐには第１共振ブロック１３から
立ち上がり電流が流れ込み、回路容量Ｃｋ及び負荷容量
Ｃｐを充電させる。この第１共振ブロック１３による立
ち上がり期間にはコイルＬ１１、回路容量Ｃｋ及び負荷
容量Ｃｐによる時定数に応じて共通ラインＣＬ及び列電
極Ｚｉの電位は徐々に上昇する。
【００３３】共通ラインＣＬ及び列電極Ｚｉの電位上昇
が終了してほぼ安定した電位となると、スイッチング素
子ＳＷ１１のオンが継続した状態でスイッチング素子Ｓ
Ｗ２１がオンとなる。スイッチング素子ＳＷ２１のオン
によってコンデンサ２１に蓄積されている電荷によりス
イッチング素子ＳＷ２１、コイルＬ２１、ダイオードＤ
２１、そして共通ラインＣＬを介して回路容量Ｃｋに電
流が流れ込み、更に、スイッチング素子Ｓ３１を介して
電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。す
なわち、回路容量Ｃｋ及び負荷容量Ｃｐには第２共振ブ
ロック１４から立ち上がり電流が流れ込み、回路容量Ｃ
ｋ及び負荷容量Ｃｐを更に充電させる。この第２共振ブ
ロック１４による立ち上がり期間にはコイルＬ２１、回
路容量Ｃｋ及び負荷容量Ｃｐによる時定数に応じて共通
ラインＣＬ及び列電極Ｚｉの電位は更に徐々に上昇す
る。
が終了してほぼ安定した電位となると、スイッチング素
子ＳＷ１１のオンが継続した状態でスイッチング素子Ｓ
Ｗ２１がオンとなる。スイッチング素子ＳＷ２１のオン
によってコンデンサ２１に蓄積されている電荷によりス
イッチング素子ＳＷ２１、コイルＬ２１、ダイオードＤ
２１、そして共通ラインＣＬを介して回路容量Ｃｋに電
流が流れ込み、更に、スイッチング素子Ｓ３１を介して
電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。す
なわち、回路容量Ｃｋ及び負荷容量Ｃｐには第２共振ブ
ロック１４から立ち上がり電流が流れ込み、回路容量Ｃ
ｋ及び負荷容量Ｃｐを更に充電させる。この第２共振ブ
ロック１４による立ち上がり期間にはコイルＬ２１、回
路容量Ｃｋ及び負荷容量Ｃｐによる時定数に応じて共通
ラインＣＬ及び列電極Ｚｉの電位は更に徐々に上昇す
る。
【００３４】次いで、一定レベル期間になると、スイッ
チング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電
圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加さ
れ、更にスイッチング素子ＳＷ３１及び列電極Ｚｉを介
して負荷容量Ｃｐにも印加される。共通ラインＣＬ及び
列電極Ｚｉの電位は電圧ＶＢに維持される。その後、立
ち下がり期間になると、スイッチング素子ＳＷ１３がオ
フとなり、スイッチング素子ＳＷ１１及びＳＷ２１が同
時にオフなり、更に、スイッチング素子ＳＷ２２がオン
となる。スイッチング素子ＳＷ２２のオンによって回路
容量Ｃｋ及び負荷容量Ｃｐに蓄積された電荷により負荷
容量Ｃｐからはスイッチング素子ＳＷ３１を介した後、
共通ラインＣＬ、コイルＬ２２、ダイオードＤ２２、ス
イッチング素子ＳＷ２２を介してコンデンサＣ２１に電
流が流れ込む。すなわち、回路容量Ｃｋ及び負荷容量Ｃ
ｐからの立ち下がり電流が第２共振ブロック１４へ流れ
込み、コンデンサＣ２１を充電させる。この第２共振ブ
ロック１４による立ち下がり期間にはコイルＬ２２及び
コンデンサＣ２１の時定数とに応じて共通ラインＣＬ及
び列電極Ｚｉの電位は徐々に降下する。
チング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電
圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加さ
れ、更にスイッチング素子ＳＷ３１及び列電極Ｚｉを介
して負荷容量Ｃｐにも印加される。共通ラインＣＬ及び
列電極Ｚｉの電位は電圧ＶＢに維持される。その後、立
ち下がり期間になると、スイッチング素子ＳＷ１３がオ
フとなり、スイッチング素子ＳＷ１１及びＳＷ２１が同
時にオフなり、更に、スイッチング素子ＳＷ２２がオン
となる。スイッチング素子ＳＷ２２のオンによって回路
容量Ｃｋ及び負荷容量Ｃｐに蓄積された電荷により負荷
容量Ｃｐからはスイッチング素子ＳＷ３１を介した後、
共通ラインＣＬ、コイルＬ２２、ダイオードＤ２２、ス
イッチング素子ＳＷ２２を介してコンデンサＣ２１に電
流が流れ込む。すなわち、回路容量Ｃｋ及び負荷容量Ｃ
ｐからの立ち下がり電流が第２共振ブロック１４へ流れ
込み、コンデンサＣ２１を充電させる。この第２共振ブ
ロック１４による立ち下がり期間にはコイルＬ２２及び
コンデンサＣ２１の時定数とに応じて共通ラインＣＬ及
び列電極Ｚｉの電位は徐々に降下する。
【００３５】共通ラインＣＬ及び列電極Ｚｉの電位降下
が終了してほぼ安定した電位となると、スイッチング素
子ＳＷ２２のオンが継続した状態でスイッチング素子Ｓ
Ｗ１２がオンとなる。スイッチング素子ＳＷ１２のオン
によって回路容量Ｃｋ及び負荷容量Ｃｐに蓄積された電
荷により負荷容量Ｃｐからはスイッチング素子ＳＷ３１
を介した後、共通ラインＣＬ、コイルＬ１２、ダイオー
ドＤ１２、スイッチング素子ＳＷ１２を介してコンデン
サＣ１１に電流が流れ込む。すなわち、回路容量Ｃｋ及
び負荷容量Ｃｐからの立ち下がり電流が第１共振ブロッ
ク１３へ流れ込み、コンデンサＣ１１を充電させる。こ
の第１共振ブロック１３による立ち下がり期間にはコイ
ルＬ１２及びコンデンサＣ１１の時定数とに応じて共通
ラインＣＬ及び列電極Ｚｉの電位は更に徐々に降下す
る。よって、列電極ＺｉにはＤＢ1i＝１に対応したデー
タパルスＤＰ1iが形成されたことになる。
が終了してほぼ安定した電位となると、スイッチング素
子ＳＷ２２のオンが継続した状態でスイッチング素子Ｓ
Ｗ１２がオンとなる。スイッチング素子ＳＷ１２のオン
によって回路容量Ｃｋ及び負荷容量Ｃｐに蓄積された電
荷により負荷容量Ｃｐからはスイッチング素子ＳＷ３１
を介した後、共通ラインＣＬ、コイルＬ１２、ダイオー
ドＤ１２、スイッチング素子ＳＷ１２を介してコンデン
サＣ１１に電流が流れ込む。すなわち、回路容量Ｃｋ及
び負荷容量Ｃｐからの立ち下がり電流が第１共振ブロッ
ク１３へ流れ込み、コンデンサＣ１１を充電させる。こ
の第１共振ブロック１３による立ち下がり期間にはコイ
ルＬ１２及びコンデンサＣ１１の時定数とに応じて共通
ラインＣＬ及び列電極Ｚｉの電位は更に徐々に降下す
る。よって、列電極ＺｉにはＤＢ1i＝１に対応したデー
タパルスＤＰ1iが形成されたことになる。
【００３６】１行目の走査期間が終了すると、行電極駆
動回路７及び８による２行目の走査期間にはＤＢ2i＝０
によってスイッチング素子ＳＷ３１がオフとなり、スイ
ッチング素子ＳＷ３２がオンとなる。２行目の走査期間
に亘って負荷容量Ｃｐはスイッチング素子ＳＷ３２によ
って短絡されるので、列電極Ｚｉの電位は０となり、デ
ータパルスは生成しない。
動回路７及び８による２行目の走査期間にはＤＢ2i＝０
によってスイッチング素子ＳＷ３１がオフとなり、スイ
ッチング素子ＳＷ３２がオンとなる。２行目の走査期間
に亘って負荷容量Ｃｐはスイッチング素子ＳＷ３２によ
って短絡されるので、列電極Ｚｉの電位は０となり、デ
ータパルスは生成しない。
【００３７】２行目の走査期間の開始と同時に立ち上が
り期間になり、スイッチング素子ＳＷ１１が先ずオンと
なる。スイッチング素子ＳＷ１１のオンによってコンデ
ンサ１１に蓄積されている電荷によりスイッチング素子
ＳＷ１１、コイルＬ１１、ダイオードＤ１１、そして共
通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、
回路容量Ｃｋを充電させる。負荷容量Ｃｐには電流は流
れ込まない。第１共振ブロック１３による立ち上がり期
間にはコイルＬ１１及び回路容量Ｃｋによる時定数に応
じて共通ラインＣＬの電位は徐々に上昇する。
り期間になり、スイッチング素子ＳＷ１１が先ずオンと
なる。スイッチング素子ＳＷ１１のオンによってコンデ
ンサ１１に蓄積されている電荷によりスイッチング素子
ＳＷ１１、コイルＬ１１、ダイオードＤ１１、そして共
通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、
回路容量Ｃｋを充電させる。負荷容量Ｃｐには電流は流
れ込まない。第１共振ブロック１３による立ち上がり期
間にはコイルＬ１１及び回路容量Ｃｋによる時定数に応
じて共通ラインＣＬの電位は徐々に上昇する。
【００３８】共通ラインＣＬの電位上昇が終了してほぼ
安定した電位となると、スイッチング素子ＳＷ１１のオ
ンが継続した状態でスイッチング素子ＳＷ２１がオンと
なる。スイッチング素子ＳＷ２１のオンによってコンデ
ンサ２１に蓄積されている電荷によりスイッチング素子
ＳＷ２１、コイルＬ２１、ダイオードＤ２１、そして共
通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、
回路容量Ｃｋを更に充電させる。第２共振ブロック１４
による立ち上がり期間にはコイルＬ２１及び回路容量Ｃ
ｋによる時定数に応じて共通ラインＣＬの電位は更に徐
々に上昇する。
安定した電位となると、スイッチング素子ＳＷ１１のオ
ンが継続した状態でスイッチング素子ＳＷ２１がオンと
なる。スイッチング素子ＳＷ２１のオンによってコンデ
ンサ２１に蓄積されている電荷によりスイッチング素子
ＳＷ２１、コイルＬ２１、ダイオードＤ２１、そして共
通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、
回路容量Ｃｋを更に充電させる。第２共振ブロック１４
による立ち上がり期間にはコイルＬ２１及び回路容量Ｃ
ｋによる時定数に応じて共通ラインＣＬの電位は更に徐
々に上昇する。
【００３９】次いで、一定レベル期間になると、スイッ
チング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電
圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加さ
れる。共通ラインＣＬの電位は電圧ＶＢに維持される。
その後、立ち下がり期間になると、スイッチング素子Ｓ
Ｗ１３がオフとなり、スイッチング素子ＳＷ１１及びＳ
Ｗ２１が同時にオフなり、更に、スイッチング素子ＳＷ
２２がオンとなる。スイッチング素子ＳＷ２２のオンに
よって回路容量Ｃｋに蓄積された電荷により共通ライン
ＣＬ、コイルＬ２２、ダイオードＤ２２、スイッチング
素子ＳＷ２２を介して第２共振ブロック１４のコンデン
サＣ２１に電流が流れ込み、コンデンサＣ２１を充電さ
せる。この第２共振ブロック１４による立ち下がり期間
にはコイルＬ２２及びコンデンサＣ２１の時定数とに応
じて共通ラインＣＬの電位は徐々に降下する。
チング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電
圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加さ
れる。共通ラインＣＬの電位は電圧ＶＢに維持される。
その後、立ち下がり期間になると、スイッチング素子Ｓ
Ｗ１３がオフとなり、スイッチング素子ＳＷ１１及びＳ
Ｗ２１が同時にオフなり、更に、スイッチング素子ＳＷ
２２がオンとなる。スイッチング素子ＳＷ２２のオンに
よって回路容量Ｃｋに蓄積された電荷により共通ライン
ＣＬ、コイルＬ２２、ダイオードＤ２２、スイッチング
素子ＳＷ２２を介して第２共振ブロック１４のコンデン
サＣ２１に電流が流れ込み、コンデンサＣ２１を充電さ
せる。この第２共振ブロック１４による立ち下がり期間
にはコイルＬ２２及びコンデンサＣ２１の時定数とに応
じて共通ラインＣＬの電位は徐々に降下する。
【００４０】共通ラインＣＬの電位降下が終了してほぼ
安定した電位となると、スイッチング素子ＳＷ２２のオ
ンが継続した状態でスイッチング素子ＳＷ１２がオンと
なる。スイッチング素子ＳＷ１２のオンによって回路容
量Ｃｋに蓄積された電荷により、共通ラインＣＬ、コイ
ルＬ１２、ダイオードＤ１２、スイッチング素子ＳＷ１
２を介してコンデンサＣ１１に電流が流れ込み、コンデ
ンサＣ１１を充電させる。この第１共振ブロック１３に
よる立ち下がり期間にはコイルＬ１２及びコンデンサＣ
１１の時定数とに応じて共通ラインＣＬの電位は更に徐
々に降下する。
安定した電位となると、スイッチング素子ＳＷ２２のオ
ンが継続した状態でスイッチング素子ＳＷ１２がオンと
なる。スイッチング素子ＳＷ１２のオンによって回路容
量Ｃｋに蓄積された電荷により、共通ラインＣＬ、コイ
ルＬ１２、ダイオードＤ１２、スイッチング素子ＳＷ１
２を介してコンデンサＣ１１に電流が流れ込み、コンデ
ンサＣ１１を充電させる。この第１共振ブロック１３に
よる立ち下がり期間にはコイルＬ１２及びコンデンサＣ
１１の時定数とに応じて共通ラインＣＬの電位は更に徐
々に降下する。
【００４１】２行目の走査期間が終了すると、３行目の
走査以降においては、上記のＤＢ1i＝１とＤＢ2i＝０と
同一の動作が交互に繰り返される。以上のように、図５
に示したように、セルビットデータＤＢに論理レベルの
反転が少ない場合には、すなわち、アドレス電力が少な
い場合には、スイッチング素子ＳＷ１１とＳＷ２１とが
同一タイミングでオンオフし、またスイッチング素子Ｓ
Ｗ１２とＳＷ２２とが同一タイミングでオンオフする。
これにより、データパルスの立ち上がり期間及び立ち下
がり期間が短くなり、結果としてセルデータ書込行程Ｗ
ｃの期間が短くなる。その短縮されたことによる余った
時間を同一のサブフィールドの発光維持行程Ｉｃに割り
当てることができる。発光維持行程Ｉｃの維持パルスを
発生する共振回路において共振作用によって形成する維
持パルスの立ち上がり期間及び立ち下がり期間を例え
ば、その共振回路のインダクタンス値を大きくすること
によって長くすることができる。よって、共振作用にお
ける電力回収率を上げることができ、無効電力を削減す
ることができる。
走査以降においては、上記のＤＢ1i＝１とＤＢ2i＝０と
同一の動作が交互に繰り返される。以上のように、図５
に示したように、セルビットデータＤＢに論理レベルの
反転が少ない場合には、すなわち、アドレス電力が少な
い場合には、スイッチング素子ＳＷ１１とＳＷ２１とが
同一タイミングでオンオフし、またスイッチング素子Ｓ
Ｗ１２とＳＷ２２とが同一タイミングでオンオフする。
これにより、データパルスの立ち上がり期間及び立ち下
がり期間が短くなり、結果としてセルデータ書込行程Ｗ
ｃの期間が短くなる。その短縮されたことによる余った
時間を同一のサブフィールドの発光維持行程Ｉｃに割り
当てることができる。発光維持行程Ｉｃの維持パルスを
発生する共振回路において共振作用によって形成する維
持パルスの立ち上がり期間及び立ち下がり期間を例え
ば、その共振回路のインダクタンス値を大きくすること
によって長くすることができる。よって、共振作用にお
ける電力回収率を上げることができ、無効電力を削減す
ることができる。
【００４２】なお、図５のように同一の論理レベルが連
続するときコンデンサＣ１１，Ｃ１２の電位が徐々に上
昇して共通ラインＣＬの電位（共振電位）の振幅が小さ
くなるため、アドレス電力が低減される。一方、図６に
示したように、セルビットデータＤＢに論理レベルの反
転が多い場合には、すなわち、アドレス電力が大きい場
合には、スイッチング素子ＳＷ１１とＳＷ２１とが独立
したタイミングでオンオフし、またスイッチング素子Ｓ
Ｗ１２とＳＷ２２とが独立したタイミングでオンオフす
る。これにより、データパルスの立ち上がり期間及び立
ち下がり期間が長くなり、結果としてセルデータ書込行
程Ｗｃにおれる共振作用における電力回収率を上げるこ
とができ、無効電力を削減することができる。
続するときコンデンサＣ１１，Ｃ１２の電位が徐々に上
昇して共通ラインＣＬの電位（共振電位）の振幅が小さ
くなるため、アドレス電力が低減される。一方、図６に
示したように、セルビットデータＤＢに論理レベルの反
転が多い場合には、すなわち、アドレス電力が大きい場
合には、スイッチング素子ＳＷ１１とＳＷ２１とが独立
したタイミングでオンオフし、またスイッチング素子Ｓ
Ｗ１２とＳＷ２２とが独立したタイミングでオンオフす
る。これにより、データパルスの立ち上がり期間及び立
ち下がり期間が長くなり、結果としてセルデータ書込行
程Ｗｃにおれる共振作用における電力回収率を上げるこ
とができ、無効電力を削減することができる。
【００４３】なお、図５及び図６においてはセルビット
データＤＢのＤＢ1i，ＤＢ2i，ＤＢ 3i，ＤＢ4iまでの各
スイッチング素子のオンオフと、共通ラインＣＬ及び列
電極Ｚｉ各々の電位変化とを示し、それ以降のＤＢ5i〜
ＤＢniは同様の変化であるので省略している。上記の例
では、データ書き込み時の電力（アドレス電力）をセル
データの論理レベルの反転状態に基づいて判別してい
る。すなわち、セルデータの論理レベルの反転が少ない
場合にはアドレス電力小と判別し、一方、セルデータの
論理レベルの反転が多い場合にはアドレス電力大と判別
しているが、これに限らず、入力画像信号の種類（入力
切替）又はデータ書き込み時に流れる電流（アドレス電
流）を検出しその大小に基づいてアドレス電力の大小判
別するようにしても良い。
データＤＢのＤＢ1i，ＤＢ2i，ＤＢ 3i，ＤＢ4iまでの各
スイッチング素子のオンオフと、共通ラインＣＬ及び列
電極Ｚｉ各々の電位変化とを示し、それ以降のＤＢ5i〜
ＤＢniは同様の変化であるので省略している。上記の例
では、データ書き込み時の電力（アドレス電力）をセル
データの論理レベルの反転状態に基づいて判別してい
る。すなわち、セルデータの論理レベルの反転が少ない
場合にはアドレス電力小と判別し、一方、セルデータの
論理レベルの反転が多い場合にはアドレス電力大と判別
しているが、これに限らず、入力画像信号の種類（入力
切替）又はデータ書き込み時に流れる電流（アドレス電
流）を検出しその大小に基づいてアドレス電力の大小判
別するようにしても良い。
【００４４】すなわち、ビデオ入力（ＮＴＳＣ入力、Ｐ
ＡＬ入力）の場合アドレス電力小と判別してデータパル
スの立ち上がり期間及び立下り期間を短くし、ＰＣ（パ
ソコン）入力の場合にはアドレス電力大と判別してデー
タパルスの立ち上がり期間及び立下がり期間を長くす
る。また、データ書込み時に流れる電流（アドレス電
流）が小の場合にはアドレス電力小と判別してデータパ
ルスの立ち上がり期間及び立下り期間を短くし、データ
書込み時に流れる電流（アドレス電流）が大の場合には
アドレス電力大と判別してデータパルスの立ち上がり期
間及び立下がり期間を長くする。
ＡＬ入力）の場合アドレス電力小と判別してデータパル
スの立ち上がり期間及び立下り期間を短くし、ＰＣ（パ
ソコン）入力の場合にはアドレス電力大と判別してデー
タパルスの立ち上がり期間及び立下がり期間を長くす
る。また、データ書込み時に流れる電流（アドレス電
流）が小の場合にはアドレス電力小と判別してデータパ
ルスの立ち上がり期間及び立下り期間を短くし、データ
書込み時に流れる電流（アドレス電流）が大の場合には
アドレス電力大と判別してデータパルスの立ち上がり期
間及び立下がり期間を長くする。
【００４５】ビデオ入力（ＮＴＳ入力、ＰＡＬ入力）の
ように隣接ラインで相関がある画像の場合には、１段共
振としてデータパルスの立ち上がり期間及び立下り期間
を短くし、よってアドレス期間を短くし、その余った時
間をサスティン期間に振り分けサスティンパルスの立ち
上がり期間及び立下り期間を長くしてサスティンの無効
電力を削減することができる。
ように隣接ラインで相関がある画像の場合には、１段共
振としてデータパルスの立ち上がり期間及び立下り期間
を短くし、よってアドレス期間を短くし、その余った時
間をサスティン期間に振り分けサスティンパルスの立ち
上がり期間及び立下り期間を長くしてサスティンの無効
電力を削減することができる。
【００４６】ＰＣ入力のように隣接ラインで相関がない
画像の場合には、複数段共振（例えば２段共振）として
データパルスの立ち上がり期間及び立下り期間を長くし
てアドレス電力のより一層の削減を図る。この場合、ア
ドレス期間が長くなるため、相対的にサスティン期間を
短くする必要があるが、これはサスティンパルス数を削
減することにより対応することができる。
画像の場合には、複数段共振（例えば２段共振）として
データパルスの立ち上がり期間及び立下り期間を長くし
てアドレス電力のより一層の削減を図る。この場合、ア
ドレス期間が長くなるため、相対的にサスティン期間を
短くする必要があるが、これはサスティンパルス数を削
減することにより対応することができる。
【００４７】このようにアドレス電力に応じてデータパ
ルスの立ち上がり期間及び立下り期間を調整することに
より、アドレス期間と、サスティン期間とのバランスを
最適化して表示装置全体の無効電力を削減することが可
能となる。
ルスの立ち上がり期間及び立下り期間を調整することに
より、アドレス期間と、サスティン期間とのバランスを
最適化して表示装置全体の無効電力を削減することが可
能となる。
【図１】ＰＤＰを用いた表示装置の概略構成を示す図で
ある。
ある。
【図２】１サブフィールド内においてＰＤＰに印加され
る各駆動パルスの印加タイミングを示す図である。
る各駆動パルスの印加タイミングを示す図である。
【図３】本発明を適用した駆動装置の構成を示すブロッ
ク図である。
ク図である。
【図４】図３の装置中の列電極駆動回路の構成を示す回
路図である。
路図である。
【図５】セルビットデータにおける論理レベル反転が少
ない場合の列電極駆動回路の各スイッチング素子のオン
オフと、共通ラインＣＬ及び列電極Ｚｉ各々の電位変化
とを示す図である。
ない場合の列電極駆動回路の各スイッチング素子のオン
オフと、共通ラインＣＬ及び列電極Ｚｉ各々の電位変化
とを示す図である。
【図６】セルビットデータにおける論理レベル反転が多
い場合の列電極駆動回路の各スイッチング素子のオンオ
フと、共通ラインＣＬ及び列電極Ｚｉ各々の電位変化と
を示す図である。
い場合の列電極駆動回路の各スイッチング素子のオンオ
フと、共通ラインＣＬ及び列電極Ｚｉ各々の電位変化と
を示す図である。
１ Ａ／Ｄ変換器
３ フレームメモリ
４ 駆動制御回路
５ データ解析回路
６ 列電極駆動回路
７ Ｘ行電極駆動回路
８ Ｙ行電極駆動回路
１０ ＰＤＰ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/288 Ｈ０４Ｎ 5/70 Ａ
Ｈ０４Ｎ 5/66 １０１ Ｇ０９Ｇ 3/28 Ｈ
5/70 Ｂ
Ｆターム(参考） 5C058 AA11 AA12 BA02 BA26 BB01
BB25
5C080 AA05 AA06 BB05 DD26 EE01
EE17 EE19 EE29 FF12 GG08
HH01 HH09 JJ02 JJ03 JJ04
KK02 KK04 KK43
Claims (9)
- 【請求項１】 複数の行電極と、前記行電極に交差して
配列された複数の列電極とを有し、その交差部各々に容
量性負荷のセルが形成された表示パネルの前記列電極各
々に、画像信号に基づいた駆動パルスを印加する駆動装
置であって、 前記画像信号に応じて表示パネルの前記列電極毎に列電
極上のセル各々についての発光又は非発光を示すビット
列からなるセルデータを作成する手段と、 前記セルデータの１ビット分に対応したパルス幅の電源
パルスを順次生成するパルス生成手段と、 前記列電極毎に設けられて前記セルデータの１ビット毎
にそのビットが発光の論理レベルを示すとき前記電源パ
ルスを前記駆動パルスとして対応する列電極に供給する
パルス供給手段と、を備え、 前記パルス生成手段は、前記セルデータの書き込み時の
電力の大小を判別する判別手段と、前記判別手段の判別
結果に応じて前記電源パルスの立ち上がり期間と立ち下
がり期間とを変化させる調節手段とを有することを特徴
とする表示パネルの駆動装置。 - 【請求項２】 前記パルス生成手段は、共通の出力端を
有する複数の共振回路を含み、前記判別手段の判別結果
に応じて前記複数の共振回路の動作タイミングを互いに
変化させることによって前記電源パルスの立ち上がり期
間と立ち下がり期間とを変化させることを特徴とする請
求項１記載の表示パネルの駆動装置。 - 【請求項３】 前記パルス生成手段は、前記判別手段に
よって前記セルデータの書き込み時の電力が小と判別さ
れたとき前記電源パルスの立ち上がり期間と立ち下がり
期間とを短くし、前記判別手段によって前記セルデータ
の書き込み時の電力が大と判別されたとき前記電源パル
スの立ち上がり期間と立ち下がり期間とを長くすること
を特徴とする請求項１記載の表示パネルの駆動装置。 - 【請求項４】 前記複数の共振回路各々は、一端が接地
されたコンデンサと、前記コンデンサの他端と前記出力
端との間に直列接続された第１スイッチング素子及び第
１インダクタンス素子からなり前記コンデンサの蓄積電
荷を放電する放電路と、前記コンデンサの他端と前記出
力端との間に直列接続された第２スイッチング素子及び
第２インダクタンス素子からなり前記コンデンサに電荷
を充電する充電路と、を備え、 前記パルス生成手段は、前記出力端に所定の最高電位が
印加する第３スイッチング素子を有することを特徴とす
る請求項２記載の表示パネルの駆動装置。 - 【請求項５】 前記パルス生成手段は、前記第３スイッ
チング素子をオフ状態にせしめかつ前記複数の共振回路
各々の前記第１スイッチング素子のみをオン状態にせし
める立ち上がり行程と、前記第３スイッチング素子をオ
ン状態にせしめる一定レベル行程と、前記第３スイッチ
ング素子をオフ状態にせしめかつ前記複数の共振回路各
々の前記第２スイッチング素子のみをオン状態にせしめ
る立ち下がり行程と、を周期的に繰り返すことを特徴と
する請求項４記載の表示パネルの駆動装置。 - 【請求項６】 前記パルス生成手段は、前記判別手段に
よって前記セルデータの書き込み時の電力が小と判別さ
れたとき前記第１スイッチング素子及び第２スイッチン
グ素子のオンオフを複数の共振回路各々で同一タイミン
グで行って前記電源パルスの立ち上がり期間及び立ち下
がり期間を短くし、前記判別手段によって前記セルデー
タの書き込み時の電力が大と判別されたとき前記第１ス
イッチング素子及び第２スイッチング素子のオンオフを
複数の共振回路各々で異なるタイミングで行って前記電
源パルスの立ち上がり期間及び立ち下がり期間を長くす
ることを特徴とする請求項４記載の表示パネルの駆動装
置。 - 【請求項７】 前記判別手段は、前記画像信号がパソコ
ン入力である場合には前記セルデータの書き込み時の電
力が大と判別し、前記画像信号がビデオ入力である場合
には前記セルデータの書き込み時の電力が小と判別する
ことを特徴とする請求項１記載の表示パネルの駆動装
置。 - 【請求項８】 前記判別手段は、前記セルデータ中の少
なくとも２ビットの論理レベルが同一レベルで連続しな
い又は論理レベルの反転が多い場合には前記セルデータ
の書き込み時の電力が大と判別し、前記セルデータ中の
少なくとも２ビットの論理レベルが同一レベルで連続す
る又は論理レベルの反転が少ない場合には前記セルデー
タの書き込み時の電力が小と判別することを特徴とする
請求項１記載の表示パネルの駆動装置。 - 【請求項９】 前記判別手段は、前記前記セルデータの
書き込み時に流れる電流に基づいて書き込み電力の大小
を判別することを特徴とする請求項１記載の表示パネル
の駆動装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002054058A JP2003255885A (ja) | 2002-02-28 | 2002-02-28 | 表示パネルの駆動装置 |
| JP2002273327A JP4268390B2 (ja) | 2002-02-28 | 2002-09-19 | 表示パネルの駆動装置 |
| DE60306224T DE60306224T2 (de) | 2002-02-28 | 2003-02-12 | Treiber für Datenleitungen eines Anzeigepaneels |
| EP03003104A EP1341145B1 (en) | 2002-02-28 | 2003-02-12 | Data line driver for a display panel |
| US10/365,604 US7042423B2 (en) | 2002-02-28 | 2003-02-13 | Driving apparatus for a display panel |
| TW092103305A TWI225631B (en) | 2002-02-28 | 2003-02-18 | Driving apparatus for a display panel |
| CNB031064469A CN1240038C (zh) | 2002-02-28 | 2003-02-27 | 显示面板的驱动设备 |
| KR10-2003-0012805A KR100473678B1 (ko) | 2002-02-28 | 2003-02-28 | 표시패널 구동장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002054058A JP2003255885A (ja) | 2002-02-28 | 2002-02-28 | 表示パネルの駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003255885A true JP2003255885A (ja) | 2003-09-10 |
| JP2003255885A6 JP2003255885A6 (ja) | 2008-10-16 |
Family
ID=28665314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002054058A Pending JP2003255885A (ja) | 2002-02-28 | 2002-02-28 | 表示パネルの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003255885A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100740089B1 (ko) * | 2005-10-18 | 2007-07-16 | 삼성에스디아이 주식회사 | 플라즈마 표시 장치 및 그의 구동 방법 |
| JP2010139988A (ja) * | 2008-12-15 | 2010-06-24 | Hitachi Plasma Display Ltd | プラズマディスプレイ装置 |
| JP2016212222A (ja) * | 2015-05-07 | 2016-12-15 | パナソニックＩｐマネジメント株式会社 | 光学デバイス駆動装置及び光学デバイス駆動システム |
-
2002
- 2002-02-28 JP JP2002054058A patent/JP2003255885A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100740089B1 (ko) * | 2005-10-18 | 2007-07-16 | 삼성에스디아이 주식회사 | 플라즈마 표시 장치 및 그의 구동 방법 |
| US7479936B2 (en) | 2005-10-18 | 2009-01-20 | Samsung Sdi Co., Ltd. | Plasma display and its driving method and circuit |
| JP2010139988A (ja) * | 2008-12-15 | 2010-06-24 | Hitachi Plasma Display Ltd | プラズマディスプレイ装置 |
| JP2016212222A (ja) * | 2015-05-07 | 2016-12-15 | パナソニックＩｐマネジメント株式会社 | 光学デバイス駆動装置及び光学デバイス駆動システム |
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