JP3511475B2 - 表示パネルの駆動方法及び集積回路デバイス - Google Patents

表示パネルの駆動方法及び集積回路デバイス

Info

Publication number
JP3511475B2
JP3511475B2 JP00712599A JP712599A JP3511475B2 JP 3511475 B2 JP3511475 B2 JP 3511475B2 JP 00712599 A JP00712599 A JP 00712599A JP 712599 A JP712599 A JP 712599A JP 3511475 B2 JP3511475 B2 JP 3511475B2
Authority
JP
Japan
Prior art keywords
switch
data
electrodes
switches
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP00712599A
Other languages
English (en)
Other versions
JP2000206929A (ja
Inventor
健司 粟本
康一 崎田
和生 吉川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP00712599A priority Critical patent/JP3511475B2/ja
Priority to KR1019990049759A priority patent/KR20000052359A/ko
Priority to US09/438,783 priority patent/US6452590B1/en
Priority to EP99309410A priority patent/EP1022716A3/en
Publication of JP2000206929A publication Critical patent/JP2000206929A/ja
Application granted granted Critical
Publication of JP3511475B2 publication Critical patent/JP3511475B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/293—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for address discharge
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＤＰ（プラズマ
ディスプレイパネル），ＰＡＬＣ（プラズマアドレス液
晶），ＬＣＤ（液晶ディスプレイ），ＦＥＤ（フィール
ドエミッションディスプレイ）などの表示パネルの駆動
方法及び駆動装置に関する。
【０００２】表示パネルはＣＲＴに代わるデバイスとし
て各種分野で用いられている。例えばＰＤＰは４０イン
チを越える大型画面の壁掛けテレビジョン受像機として
商品化されている。画面の高精細化及び大型化における
課題の１つは電極間の静電容量の対策である。
【０００３】
【従来の技術】表示パネルは行選択のためのスキャン電
極群と列選択のためのデータ電極群とからなる電極マト
リクスを有する。スキャン電極とデータ電極との交点毎
に単位表示領域が画定され、これら単位表示領域のそれ
ぞれに１個ずつ表示素子が配置される。ＰＤＰ及びＰＡ
ＬＣにおける表示素子は放電セルである。ＬＣＤでは液
晶セルが、ＦＥＤではフィールドエミッタが表示素子で
ある。なお、商品化されている面放電形式のＰＤＰでは
行毎に２本ずつ電極が配列されているが、それらの一方
のみが行選択に用いられるので、表示素子の択一選択の
観点では面放電型ＰＤＰの電極構成も他と同様の単純マ
トリクスとみなすことができる。
【０００４】表示する内容は選択的アドレッシング（つ
まり、行単位のアドレッシング）によって設定される。
１フレームのアドレス期間は画面（スクリーン）の行数
と同数個の行選択期間に分割され、各スキャン電極はい
ずれか１つの行選択期間に所定電位にバイアスされてア
クティブとなる。この行選択に同期して、全てのデータ
電極から並列に１行分の表示データが出力される。すな
わち、表示データに応じて全てのデータ電極の電位が一
斉に制御される。データ電極の電位制御の最も一般的な
方法は、電位の異なる複数の電源出力端子のそれぞれと
データ電極との間にスイッチング素子を設け、行選択に
同期したパルス信号でスイッチング素子を制御して電源
出力端子とデータ電極とを電気的に接続し又は切り離す
方法である。
【０００５】ところで、ＡＣ型ＰＤＰでは、アドレッシ
ングとＡＣ型に特有の点灯維持とを時間的に分離する駆
動方法が広く採用されている。表示データに応じた電荷
分布を形成するアドレッシングを行い、その後に壁電荷
を利用して輝度に応じた回数のガス放電を生じさせる。
点灯維持期間（サステイン期間）では、対をなす電極に
交互に電圧パルスが印加され、電極対の電位関係が周期
的に反転する。そして、この電位変化にともなって、電
極間に存在する静電容量（以下、電極間容量という）の
充放電が繰り返される。電極間容量の充放電は発光に直
接に寄与しない無駄な電力消費である。したがって、電
力損失を低減するため、ＰＤＰには、所定容量値のコン
デンサ及びインダクタを含む電力回収回路が設けられて
いる。電極間容量に蓄積した電荷をコンデンサへ放電さ
せて回収し、コンデンサから電荷を戻して電極間容量を
充電（再利用）する動作を繰り返すのである。インダク
タはコンデンサと電極間容量との間に設けられ、電極間
容量とともに共振回路を形成して電荷の移動を高速化
し、加えて振幅を拡大して電荷の再利用率（電力回収
率）を高めている。
【０００６】
【発明が解決しようとする課題】上述の点灯維持の場合
には、表示データに係わらず複数の電極に対して共通に
一定のパターンで電圧パルスを印加するので、これらの
電極に対して１つの電力回収回路を設ければよい。これ
に対して、アドレッシングの場合には、各データ電極の
電位は表示データによって決まり、隣接するデータ電極
どうしの電位関係は一定ではない。したがって、アドレ
ッシングにおける電極間容量による電力消費を十分に低
減するには、基本的には各データ電極に１つずつ電力回
収回路を設ければならなかった。十分な容量値のコンデ
ンサやインダクタは集積化が困難であるので、必然的に
駆動装置が大型になり、組立て工数も多くなるという問
題があった。また、スイッチング信号を生成するロジッ
ク回路のフローティングを避けるため、ロジック回路と
電力回収回路とのアイソレーションが必要になり、回路
構成が複雑で高価になるという問題もあった。このよう
な理由から、従来の商品化された表示パネルでは、アド
レッシングについては電力の回収が行われていなかっ
た。
【０００７】表示パネルにおいては画面の高精細化及び
大型化が進んでおり、データ電極数及び駆動周波数は増
大する傾向にある。すなわち、電極間容量による電力消
費が大きな問題となりつつある。特にＰＤＰではアドレ
ッシングにおける電力消費が点灯維持における電力消費
に近づき、アドレッシングについても電力の回収が不可
欠となる。電力の回収を行わずに消費電力を抑えるに
は、表示品質に係わる表示色数や輝度を制限しなければ
ならない。
【０００８】本発明は、アドレッシングにおける電極間
容量による電力消費を低減し、且つ駆動回路の部品点数
をできるだけ少なくすることを目的としている。
【０００９】
【課題を解決するための手段】本発明においては、複数
のデータ電極のそれぞれに対して、電力回収回路への放
電経路と電力回収回路からの充電経路とを設け、表示デ
ータに応じてこれら経路を使い分ける。また、アドレッ
シングにおける行選択に同期して各データ電極に順に与
えられる表示データのうち、ｑ番目のデータ値と（ｑ＋
１）番目のデータ値が等しい場合には、放電経路及び充
電経路の両方を開いて電極電位を保持する。
【００１０】基本的には各データ電極に合計４個のスイ
ッチを設けることにより、データ電極と電源ライン又は
接地ラインとの接続制御、及び電力回収回路との接続制
御を行うことができ、複数のデータ電極が１つの電力回
収回路を共用することができる。
【００１１】また、各データ電極に対しては電力回収回
路との接続制御のための２個のスイッチを設け、電源ラ
イン又は接地ラインとの接続制御のためのスイッチを複
数のデータ電極が共用する構成としてもよい。この構成
では、適切にダイオードを設けてデータ電極どうしの間
の通電を防止すれば、表示データの組合せに係わらず電
力を回収することができる。ただし、必ずしもデータ電
極どうしの間の通電を防止する必要はない。つまり、１
個の電力回収回路を共用する複数のデータ電極のうち、
充電対象の数と放電対象の数とが異なれば、複数のデー
タ電極の共通接続点と回収用コンデンサとの間に電位差
が生じて充電電流又は放電電流が流れる。したがって、
回収効率は零とはならない。偶然に充電対象と放電対象
とが同数となったときだけ、データ電極どうしの間の通
電によって共通接続点の電位が電源電位と接地電位との
ほぼ中間の電位になり、充電電流も放電電流もほとんど
流れない。
【００１２】各データ電極に対するスイッチを、これら
の制御回路とともに集積化する。これにより、多数のデ
ータ電極を有する表示パネルの駆動回路を小型化するこ
とができる。なお、複数のデータ電極が共用するスイッ
チも集積化してもよいが、電流容量の制約で集積化が困
難である場合は、ディスクリート部品で構成すればよ
い。
【００１３】請求項１の発明の方法は、画面内に配列さ
れた電極群に対してアドレッシングのための電位制御を
行う、表示パネルの駆動方法であって、前記電極群のう
ちの表示データに応じて制御する複数のデータ電極のそ
れぞれに対して、第１乃至第４の４個のスイッチを設
け、前記第１のスイッチによって、バイアス電位ライン
から当該第１のスイッチに対応した１本のデータ電極へ
の通電のための電流路を開閉し、前記第２のスイッチに
よって、電力回収用のコンデンサから当該第２のスイッ
チに対応した１本のデータ電極への通電のための第１の
共振電流路を開閉し、前記第３のスイッチによって、当
該第３のスイッチに対応した１本のデータ電極から前記
コンデンサへの通電のための第２の共振電流路を開閉
し、前記第４のスイッチによって、当該第４のスイッチ
に対応した１本のデータ電極から接地電位ラインへの通
電のための電流路を開閉するとともに、全ての前記第１
のスイッチを一括にバイアス制御スイッチを介して前記
バイアス電位ラインに共通接続し、全ての前記第４のス
イッチを一括に接地制御スイッチを介して前記接地電位
ラインに共通接続し、前記バイアス制御スイッチの制御
により、前記バイアス電位ラインから前記複数のデータ
電極への通電を一斉に開始し、前記接地制御スイッチの
制御により、前記複数のデータ電極から前記接地電位ラ
インへの通電を一斉に開始し、全ての前記第２のスイッ
チを一括に第１補助スイッチを介して前記コンデンサに
共通接続し、全ての前記第３のスイッチを一括に第２補
助スイッチを介して前記コンデンサに共通接続し、前記
第１補助スイッチの制御により、前記コンデンサから前
記複数のデータ電極への通電を一斉に開始し、前記第２
補助スイッチの制御により、前記複数のデータ電極から
前記コンデンサへの通電を一斉に開始するものである。
【００１４】
【００１５】
【００１６】
【００１７】請求項２の発明の駆動方法においては、前
記第１補助スイッチと前記第２補助スイッチとを同一の
タイミングで制御する。
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】請求項３の発明の装置は、表示パネルの画
面内に配列された電極群のうちのｍ（ｍ≧２）本のデー
タ電極の電位を表示データに応じて制御するための集積
回路デバイスであって、前記ｍ本のデータ電極のそれぞ
れに１個ずつ対応した計ｍ個の出力端子と、外部の電力
回収回路と接続するための４個の接続端子と、前記ｍ個
の出力端子のそれぞれと前記４個の接続端子のそれぞれ
との導通制御のための計４×ｍ個のスイッチと、前記４
×ｍ個のスイッチを制御するスイッチドライバ回路とを
有し、前記スイッチドライバ回路が、２×ｍビットの制
御データの記憶が可能なレジスタを有し、前記制御デー
タのうちの前記ｍ個の出力端子のそれぞれに対応した２
ビットに基づいて、４ビットのデータを生成して当該１
個の出力端子に対応した４個のスイッチに１ビットずつ
与えるものである。
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】請求項４の発明の装置は、画面内にＭ本
（２≦Ｍ≦ｍ×ｋ，ｍは２以上の整数，ｋは１以上の整
数）のデータ電極とＮ本（２≦Ｎ）のスキャン電極とが
配列された表示パネルと、前記データ電極及びスキャン
電極に対して選択的アドレッシングのための電位制御を
行う駆動装置とを備えた表示装置であって、前記駆動装
置は、ｋ個の集積回路デバイスと、ｉ個（１≦ｉ≦ｋ）
の電力回収回路とで構成されるアドレスドライバ回路を
有し、前記電力回収回路は、前記画面内の静電容量との
共振のための第１及び第２のインダクタンス素子を有
し、前記集積回路デバイスが、前記ｍ本のデータ電極の
それぞれに１個ずつ対応した計ｍ個の出力端子と、外部
の電力回収回路と接続するための４個の接続端子と、前
記ｍ個の出力端子のそれぞれと前記４個の接続端子のそ
れぞれとの導通制御のための計４×ｍ個のスイッチと、
前記４×ｍ個のスイッチを制御するスイッチドライバ回
路とを有し、さらに前記スイッチドライバ回路が、２×
ｍビットの制御データの記憶が可能なレジスタを有し、
前記制御データのうちの前記ｍ個の出力端子のそれぞれ
に対応した２ビットに基づいて、４ビットのデータを生
成して当該１個の出力端子に対応した４個のスイッチに
１ビットずつ与えるものである。
【００３６】
【発明の実施の形態】図１は本発明に係る表示装置１の
構成図である。
【００３７】表示装置１は、薄型カラー表示デバイスで
あるＡＣ型のＰＤＰ（プラズマディスプレイパネル）１
０と、Ｍ列Ｎ行の画面を構成する縦横に並んだセルを選
択的に点灯させるためのドライブユニット２０とから構
成されており、壁掛け式テレビジョン受像機、コンピュ
ータシステムのモニターなどとして利用される。
【００３８】ＰＤＰ１０は、点灯維持放電（表示放電と
もいう）を生じさせるための電極対をなす第１及び第２
の主電極Ｘ，Ｙが平行配置され、各セルにおいて主電極
Ｘ，Ｙと第３の電極としてのアドレス電極Ａとが交差す
る３電極面放電構造をとる。主電極Ｘ，Ｙは画面の行方
向（水平方向）に延び、これらのうちの主電極Ｙはアド
レッシングに際して行単位にセルを選択するためのスキ
ャン電極として用いられる。アドレス電極Ａは列方向
（垂直方向）に延びており、列単位にセルを選択するた
めのデータ電極として用いられる。基板面のうちの主電
極群とアドレス電極群との交差範囲が表示領域（すなわ
ち画面）となる。
【００３９】ドライブユニット２０は、コントローラ２
１、データ処理回路２３、電源回路２５、Ｘドライバ回
路２７、Ｙドライバ回路２８、及び本発明を適用したア
ドレスドライバ回路２９を有している。なお、ドライブ
ユニット２０はＰＤＰ１０の背面側に配置され、各ドラ
イバとＰＤＰ１０の電極とが図示しないフレキシブルケ
ーブルで電気的に接続される。ドライブユニット２０に
はＴＶチューナ、コンピュータなどの外部装置からＲ，
Ｇ，Ｂの各色の輝度レベル（階調レベル）を示す画素単
位のフィールドデータＤｆが、各種の同期信号とともに
入力される。
【００４０】フィールドデータＤｆは、データ処理回路
２３におけるフレームメモリ２３１に一旦格納された
後、フィールドを所定数のサブフィールドに分割して階
調表示を行うためのサブフィールドデータＤｓｆに変換
される。サブフィールドデータＤｓｆはフレームメモリ
２３２に格納され、表示の進行に合わせてタイミング回
路２３３へシリアル転送される。サブフィールドデータ
Ｄｓｆの各ビット値は、サブフィールドにおけるセルの
点灯の要否を示す情報、厳密にはアドレス放電の要否を
示す情報である。タイミング回路２３３は、入力された
サブフィールドデータＤｓｆを逐次に所定ビット数の制
御データＤＡに変換してアドレスドライバ回路２９へ転
送する。制御データＤＡはアドレスドライバ回路２９に
おけるスイッチ制御に用いられ、そのビット数はアドレ
スドライバ回路２９の構成に適合する。
【００４１】Ｘドライバ回路２７は主電極Ｘの電位を制
御し、Ｙドライバ回路２８は主電極Ｙの電位を制御す
る。Ｘドライバ回路２７及びＹドライバ回路２８は電力
回収回路を備えており、サステイン期間において主電極
間の静電容量の充電に費やした電力の回収及び再利用を
行う。アドレスドライバ回路２９は制御データＤＡに基
づいて計Ｍ本のアドレス電極（データ電極）Ａの電位を
制御する。これらドライバ回路には電源回路２５から図
示しない配線導体を介して所定の電力が供給される。
【００４２】図２は駆動シーケンスの概要を示す図であ
る。
【００４３】テレビジョン映像の表示においては、２値
の点灯制御によって階調再現を行うために、入力画像で
ある時系列の各フィールドｆ（符号の添字は表示順位を
表す）を例えば８個のサブフレームｓｆ１，ｓｆ２，ｓ
ｆ３，ｓｆ４，ｓｆ５，ｓｆ６，ｓｆ７，ｓｆ８に分割
する。言い換えれば、フレームを構成する各フィールド
ｆを８個のサブフレームｓｆ１〜ｓｆ８の集合に置き換
える。なお、コンピュータ出力などのノンインタレース
形式の画像を再生する場合には、各フレームを８分割す
る。そして、これらサブフィールドｓｆ１〜ｓｆ８にお
ける輝度の相対比率がおおよそ１：２：４：８：１６：
３２：６４：１２８となるように重み付けをして各サブ
フィールドｓｆ１〜ｓｆ８の点灯維持放電の回数を設定
する。サブフィールド単位の点灯／非点灯の組合せでＲ
ＧＢの各色毎に２５６段階の輝度設定を行うことができ
るので、表示可能な色の数は２５６3 となる。
【００４４】各サブフィールドｓｆ１〜ｓｆ８に割り当
てるサブフィールド期間は、帯電分布を初期化する準備
期間ＴＲ、表示内容に応じた帯電分布を形成するアドレ
ス期間ＴＡ、及び階調レベルに応じた輝度を確保するた
めに点灯状態を維持するサステイン期間ＴＳからなる。
準備期間ＴＲ及びアドレス期間ＴＡの長さは輝度の重み
に係わらず一定であるが、サステイン期間ＴＳの長さは
輝度の重みが大きいほど長い。つまり、１つのフィール
ドｆに対応する８個のサブフィールド期間の長さは互い
に異なる。
【００４５】駆動波形については振幅、極性、及びタイ
ミングを種々変更することが可能であり、図２の波形は
一例である。ここでは書込み形式のアドレッシングを行
うものとして例示の波形を説明する。図では電極の参照
符号に配列順位を示す添字が付されている。
【００４６】準備期間ＴＲにおいては、全ての主電極Ｘ
1 〜ＸN に一斉に波高値ＶｒのパルスＰｒを印加する。
同時に全てのアドレス電極Ａ1 〜ＡM に主電極Ｘ1 〜Ｘ
N との間の放電を防止するためのパルスＰｒａを印加す
る。パルスＰｒの印加により画面全体で主電極間の面放
電が生じる。そして、パルスＰｒの立下がりで過剰の壁
電荷による自己放電が生じて壁電荷がほぼ完全に消失す
る。
【００４７】アドレス期間ＴＡにおいては、点灯すべき
セルのみに点灯維持に必要な壁電荷を形成する。全ての
主電極Ｘ1 〜ＸN 及び全ての主電極Ｙ1 〜ＹN を所定電
位Ｖａ，−Ｖｃにバイアスした状態で、行選択期間（１
行分のスキャン時間）Ｔｙ毎に選択行に対応した１つの
主電極ＹにスキャンパルスＰｙを印加する。すなわち、
主電極Ｙを電位−Ｖｙにバイアスする。これと同時に点
灯すべきセルに対応したアドレス電極Ａのみにアドレス
パルスＰａを印加する。つまり、選択行のＭ列分のサブ
フィールドデータＤｓｆに対応した制御データＤＡに基
づいてアドレス電極Ａ1 〜ＡM の電位を０又はＶａに制
御する。点灯すべきセルでは主電極Ｙとアドレス電極Ａ
との間の放電が生じ、それがトリガとなって主電極間の
面放電が生じる。これら一連の放電がアドレス放電であ
る。アドレス放電により所望の壁電荷が形成される。な
お、消去アドレス形式の場合は、準備期間ＴＲで全面を
均一に帯電させておき、非点灯とすべきセルのみでアド
レス放電を生じさせて不要の壁電荷を消去し、点灯すべ
きセルに壁電荷を残すようにする。
【００４８】サステイン期間ＴＳにおいては、不要の放
電を防止するために全てのアドレス電極Ａ1 〜ＡM を電
位Ｖａにバイアスする。そして、主電極Ｙ1 〜ＹN と主
電極Ｘ1 〜ＸN とに交互にサステインパルスＰｓを印加
する。サステインパルスＰｓの波高値Ｖｓは放電開始電
圧より低いので、壁電圧が重畳しなければ放電は生じな
い。したがって、アドレス期間ＴＡに壁電荷が形成され
た点灯すべきセルのみで、サステインパルスＰｓの印加
毎に面放電が生じる。このとき、放電ガスが紫外線を放
ち、セル内の蛍光体が紫外線で励起されて発光する。
【００４９】以下、本発明に係わる電力回収について説
明する。
【００５０】図３はアドレスドライバ回路２９の概略図
である。図３（ａ）は全体構成を示し、図３（ｂ）は１
個の電力回収回路に対応する部分の構成を示している。
図において、同一機能の構成要素には配列順位を示す小
文字を添えた同一の数字列を参照符号として付してあ
る。ただし、以下の説明において、配列順位の区別する
必要がないときには添字を省略することがある。
【００５１】ここで、ＰＤＰ１の画面をＳＸＧＡ仕様
（１０２４×１２８０画素）とする。色再現のために１
画素は水平方向に並ぶ３個のサブピクセルで構成され、
各サブピクセルに１本のアドレス電極Ａが対応付けられ
るので、アドレス電極Ａの総数Ｍは３８４０（＝１２８
０×３）である。本例では３８４０本のアドレス電極Ａ
1 〜Ａ3840の電位が計６０個のドライバ３２によって制
御される。各ドライバ３２は集積回路デバイスであり、
図３（ｂ）のように６４本のアドレス電極Ａの制御を受
け持つ。６０個のドライバ３２は１０個ずつ計６個のド
ライバ群３１1 〜３１6 に区分され、ドライバ群３１1
〜３１6 のそれぞれに対して１個ずつ、つまり６４０本
のアドレス電極Ａに１個の割合で電力回収回路３３1 〜
３３6 が設けられている。アドレスドライバ回路２９
は、６０個のドライバ３２と６個の電力回収回路３３と
で構成されている。電力回収回路３３は、アドレス電極
Ａ1 〜Ａ3840のそれぞれに付随する電極間容量ＣA によ
る電力消費を低減するための構成要素である。電極間容
量ＣA は隣接するアドレス電極どうしの間及びアドレス
電極Ａと主電極Ｘ，Ｙとの間の静電容量である。なお、
各ドライバ３２が受け持つアドレス電極Ａの数ｍ、電力
回収回路３３の個数ｉについては、次の関係を満たす範
囲内で任意に選定することができる。
【００５２】１≦ｍ≦Ｍ （Ｍ：アドレス電極の総数） １≦ｉ≦ｋ （ｋ：ドライバ３２の個数） なお、ｋはＭ／ｍが整数の場合はその値であり、Ｍ／ｍ
が小数の場合は小数点以下を切り上げた整数である。
【００５３】６０個のドライバ３２の構成は同一である
ので、以下では代表として第１番目のドライバ３２に注
目して駆動回路の構成（５通り）を説明する。各例を区
別するため、上述の構成要素の参照符号にはａ（第１
例），ｂ（第２例），ｃ（第３例），ｄ（第４例），ｅ
（第５例）の文字を付加する。また、シンボルで表記さ
れる回路構成要素には、全ての例にわたって共通の参照
符号を付し、図面及び説明が煩雑になるのを避ける。
【００５４】〔第１の構成〕図４は駆動回路の第１例を
示す図である。
【００５５】ドライバ３２ａは、ｍ本のアドレス電極Ａ
1 〜Ａm のそれぞれに１個ずつ対応した計ｍ個の出力端
子ＯＵＴ1 〜ＯＵＴm と、電力回収回路３３ａと接続す
るための４個の接続端子ＣＵ，ＬＵ，ＬＤ，ＣＤと、計
４×ｍ個のスイッチ４１1 〜４１m ，４２1 〜４２m ，
４２1 〜４２m ，４２1 〜４２m と、スイッチドライバ
回路４９とを有している。各出力端子ＯＵＴに対して４
個のスイッチ４１，４２，４３，４４が設けられ、各出
力端子ＯＵＴと各接続端子ＣＵ，ＬＵ，ＬＤ，ＣＤとの
独立の導通制御が可能である。スイッチドライバ回路４
９は、上述の制御データＤＡに応じてスイッチ４１，４
２，４３，４４のオンオフ制御を行う。電源の短絡を避
けるため、スイッチ４１，４４の一方がオンのときには
必ず他方はオフとされる。また、スイッチ４２，４３も
択一的にオンとされる。
【００５６】電力回収回路３３ａは、共振のための２個
のインダクタ５１，５２、回収用のコンデンサ５５、共
振電流の方向を規制するダイオード６１，６２、及び電
源を保護するダイオード６３，６４から構成されてい
る。ただし、ダイオード６３，６４は無くてもよい。コ
ンデンサ５５の容量については、電力回収動作において
コンデンサ５５の端子間電圧がほとんど変化しないよう
に、ｍ本のアドレス電極Ａ1 〜Ａm に付随する電極間容
量ＣA （図３参照）の総和に比べて十分に大きい値に選
定するのが望ましい。また、インダクタ５１，５２につ
いては、充電又は放電の対象が電極間容量ＣA の総和と
なる最大負荷の場合において、充放電の所要時間が十分
に短くなるように選定する必要がある。具体的には、例
えばアドレス電極Ａの１本分の電極間容量ＣA の値が２
０ｐＦ程度であれば、ｍ＝６４０の場合の電極間容量Ｃ
A の総和の値は０．００１２８μＦ程度である。この場
合、１０μＦのコンデンサ５５を設ければ十分である。
また、インダクタ５１，５２のそれぞれのインダクタン
ス値の実用範囲は３００〜５００ｎＨである。ただし、
充放電時間を優先させるか電力回収率を優先させるかの
設計により、インダクタンス値はこの範囲にとどまらず
他の数値をとることもある。
【００５７】なお、ダイオード６３は接続端子ＣＵの電
位が電源ライン（バイアス電位ライン）８１の電位Ｖａ
より高くなることを防ぐ必要がある場合には取り外す。
同様にダイオード６４は接続端子ＣＤの電位が接地ライ
ン８２の電位より低くなることを防ぐ必要がある場合に
は取り外せばよい。
【００５８】図２で説明したアドレス期間ＴＡにおい
て、ドライバ３２ａは次のように動作する。
【００５９】ドライバ３２ａの基本動作は出力端子ＯＵ
Ｔ毎に独立したスイッチ４１，４４のオンオフ制御であ
る。アドレス期間ＴＡにおいて、あるアドレス電極Ａに
アドレスパルスＰａを印加するときには、スイッチ４１
をオンする。これにより、電源ライン８１から接続端子
ＣＵを経て出力端子ＯＵＴへ至る電流路ｐ１が閉じら
れ、出力端子ＯＵＴは電位Ｖａにバイアスされる。アド
レスパルスＰａを印加しないときには、スイッチ４４を
オンする。これにより、出力端子ＯＵＴから接続端子Ｃ
Ｄを経て接地ライン８２に至る電流路ｐ４が閉じられ、
出力端子ＯＵＴは接地される。このようなスイッチ４
１，４４のオンオフに同期したタイミングで、ドライバ
３２ａは電力回収動作としてスイッチ４２，４３のオン
オフ制御を行う。
【００６０】各出力端子ＯＵＴにおいて、スイッチ４１
のオンに先立ってスイッチ４２をオンする。これによ
り、コンデンサ５５からインダクタ５１及び接続端子Ｌ
Ｕを経て出力端子ＯＵＴへ至る共振電流路ｐ２が閉じ
る。この時点で既にコンデンサ５５に電荷が蓄積されて
いると、インダクタ５１と電極間容量ＣA との共振によ
る電流がコンデンサ５５からアドレス電極Ａへ流れ、ア
ドレス電極Ａの電位が上昇する。つまり、電極間容量Ｃ
A の充電にコンデンサ５５による蓄積電荷が利用され
る。この後、アドレス電極Ａの電位がバイアス電位Ｖａ
に近づいた時点で上述のとおりスイッチ４１をオンすれ
ば、電源ライン８１によって電極間容量ＣA の充電が補
足され、アドレス電極Ａの電位がバイアス電位Ｖａにな
る。充電の補足分が電極間容量ＣA に係わる消費電力と
なる。
【００６１】また、出力端子ＯＵＴにおいて、スイッチ
４４のオンに先立ってスイッチ４３をオンする。これに
より、出力端子ＯＵＴから接続端子ＬＤ及びインダクタ
５２を経てコンデンサ５５へ至る共振電流路ｐ３が閉じ
る。インダクタ５２と電極間容量ＣA との共振による電
流がアドレス電極Ａからコンデンサ５５へ流れ、アドレ
ス電極Ａの電位が降下する。つまり、電極間容量ＣA の
蓄積電荷がコンデンサ５５へ回収される。この後、アド
レス電極Ａの電位が接地電位に近づいた時点で上述のと
おりスイッチ４４をオンすれば、電源ライン８１によっ
て電極間容量Ｃ A の残留電荷が接地ライン８２へ放出さ
れ、アドレス電極Ａの電位が接地電位になる。
【００６２】〔第２の構成〕図５は駆動回路の第２例を
示す図である。
【００６３】ドライバ３２ｂのブロック構成は第１例と
同様であるので説明を省略する。第２例の特徴は、電力
回収回路３３ｂがスイッチ７３，７４を有することであ
る。スイッチ７３は電源ライン８１とダイオード６３と
の間に設けられ、制御信号ＣＵに従って電流路ｐ１を開
閉する。スイッチ７４は接地ライン８２とダイオード６
４との間に設けられ、制御信号ＣＤに従って電流路ｐ４
を開閉する。スイッチ７３，７４としてはＦＥＴに代表
されるスイッチングデバイスが好適である。制御信号Ｃ
Ｕ，ＣＤはコントローラ２１（図１参照）から与えられ
る。第１の構成と同様にダイオード６３，６４は無くて
もよい。
【００６４】スイッチ７３，７４を設けることにより、
スイッチ４１〜４４の制御に係わる回路構成を簡単化す
ることができる。すなわち、スイッチ４１〜４４につい
てオンにするかオンにするかは独立に設定できるが、オ
ンオフの切換えのタイミングが一律となってしまう制御
回路構成であっても、スイッチ４２又はスイッチ４３を
オンして電力の再利用又は回収を行う期間にスイッチ７
３及びスイッチ７４をオフとすれば、スイッチ４２と同
時にスイッチ４１をオンとし、スイッチ４３と同時にス
イッチ４４をオンとしてもよい。
【００６５】〔第３の構成〕図６は駆動回路の第３例を
示す図である。
【００６６】ドライバ３２ｃのブロック構成は第１例と
同様であるので説明を省略する。第３例の特徴は、電力
回収回路３３ｃがスイッチ７３，７４に加えてスイッチ
７２，７１を有することである。スイッチ７１はコンデ
ンサ５５とダイオード６１との間に設けられ、制御信号
ＬＵに従って共振電流路ｐ２を開閉する。スイッチ７２
はダイオード６４とコンデンサ５５との間に設けられ、
制御信号ＬＤに従って共振電流路ｐ３を開閉する。制御
信号ＬＵ，ＬＤはコントローラ２１（図１参照）から与
えられる。
【００６７】スイッチ７１，７２を設けることにより、
出力端子ＯＵＴどうしの間でスイッチ４２，４３の特性
にバラツキがあったとしても、共振電流の通電開始時期
を揃えることができる。電位を切り換えるべき出力端子
ＯＵＴに対応したスイッチ４２又はスイッチ４３をオン
した後、スイッチ７１又はスイッチ７２をオンする。
【００６８】〔第４の構成〕図７は駆動回路の第４例を
示す図である。
【００６９】ドライバ３２ｄは、ｍ本のアドレス電極Ａ
1 〜Ａm のそれぞれに１個ずつ対応した計ｍ個の出力端
子ＯＵＴ1 〜ＯＵＴm と、電力回収回路３３ｄと接続す
るための２個の接続端子ＬＵ，ＬＤと、計２×ｍ個のス
イッチ４５1 〜４５m ，４６ 1 〜４６m と、計２×ｍ個
のダイオード４７1 〜４７m ，４８1 〜４８m と、スイ
ッチドライバ回路４９とを有している。各出力端子ＯＵ
Ｔに対して２個のスイッチ４５，４６が設けられ、各出
力端子ＯＵＴと各接続端子ＬＵ，ＬＤとの独立の導通制
御が可能である。スイッチドライバ回路４９は、上述の
制御データＤＡに応じてスイッチ４５，４６のオンオフ
制御を行う。電源の短絡を避けるため、スイッチ４５，
４６の一方がオンのときには必ず他方はオフとされる。
【００７０】電力回収回路３３ｄは、共振のための２個
のインダクタ５１，５２、回収用のコンデンサ５５、共
振電流の方向を規制するダイオード６１，６２、電位制
御用のスイッチ７３，７４、及び電源を保護するダイオ
ード６３，６４から構成されている。本例においても、
ダイオード６３は接続端子ＣＵの電位が電源ライン８１
の電位Ｖａより高くなることを防ぐ必要がある場合には
取り外し、同様にダイオード６４は接続端子ＣＤの電位
が接地ライン８２の電位より低くなることを防ぐ必要が
ある場合には取り外せばよい。
【００７１】図２で説明したアドレス期間ＴＡにおい
て、ドライバ３２ｄは次のように動作する。
【００７２】ドライバ３２ｄの動作は出力端子ＯＵＴ毎
に独立したスイッチ４５，４６のオンオフ制御である。
アドレス期間ＴＡにおいて、あるアドレス電極Ａにアド
レスパルスＰａを印加するときには、スイッチ７３，７
４がオフの状態でスイッチ４５をオンする。これによ
り、コンデンサ５５からインダクタ５１及び接続端子Ｌ
Ｕを経て出力端子ＯＵＴへ至る共振電流路ｐ３が閉じ
る。この時点で既にコンデンサ５５に電荷が蓄積されて
いると、インダクタ５１と電極間容量ＣA との共振によ
る電流がコンデンサ５５からアドレス電極Ａへ流れ、ア
ドレス電極Ａの電位が上昇する。この後、アドレス電極
Ａの電位がバイアス電位Ｖａに近づいた時点でスイッチ
７３をオンすれば、電源ライン８１から接続端子ＬＵを
経て出力端子ＯＵＴへ至る電流路ｐ１が閉じるので、電
源ライン８１によって電極間容量ＣAの充電が補足さ
れ、アドレス電極Ａの電位がバイアス電位Ｖａになる。
充電の補足分が電極間容量ＣA に係わる消費電力とな
る。
【００７３】また、アドレスパルスＰａを印加しないと
きには、スイッチ７３，７４がオフの状態でスイッチ４
６をオンする。これにより、出力端子ＯＵＴから接続端
子ＬＤ及びインダクタ５２を経てコンデンサ５５へ至る
共振電流路ｐ３が閉じる。インダクタ５２と電極間容量
ＣA との共振による電流がアドレス電極Ａからコンデン
サ５５へ流れ、アドレス電極Ａの電位が降下する。つま
り、電極間容量ＣA の蓄積電荷がコンデンサ５５へ回収
される。この後、アドレス電極Ａの電位が接地電位に近
づいた時点でスイッチ７４をオンすれば、出力端子ＯＵ
Ｔから接続端子ＬＤを経て接地ライン８２へ至る電流路
ｐ４が閉じるので、電極間容量ＣA の残留電荷が接地ラ
イン８２へ放出され、アドレス電極Ａの電位が接地電位
になる。
【００７４】ここで、仮にダイオード４７，４８が無け
れば、スイッチ４５，４６のオンによって出力端子ＯＵ
Ｔどうしの間に共振回路を構成しない電流路が形成され
て電荷が移動する。このため、接続端子ＬＵ，ＬＤとコ
ンデンサ５５とが同電位となる場合が起こりうる。この
場合は電力の回収も再利用も行われないことになる。ダ
イオード４７，４８によって電流方向を規制することに
より、このような問題が起こらず、電力の回収と再利用
とを並行して行うことができる。ただし、ダイオード４
７，４８を省略したとしても、放電（回収）対象の出力
端子ＯＵＴと充電（再利用）対象の出力端子ＯＵＴとが
同数でなければ、接続端子ＬＵ，ＬＤとコンデンサ５５
との間に電位差が生じるので、回収又は再利用が行われ
る。
【００７５】〔第５の構成〕図８は駆動回路の第５例を
示す図である。
【００７６】ドライバ３２ｅのブロック構成は第４例と
同様であるので説明を省略する。第５例の特徴は、電力
回収回路３３ｅがスイッチ７１，７２を有することであ
る。スイッチ７１はコンデンサ５５とダイオード６１と
の間に設けられ、制御信号ＬＵに従って共振電流路ｐ２
を開閉する。スイッチ７２はダイオード６２とコンデン
サ５５との間に設けられ、制御信号ＬＤに従って共振電
流路ｐ３を開閉する。制御信号ＬＵ，ＬＤはコントロー
ラ２１から与えられる。
【００７７】スイッチ７１，７２を設けることにより、
出力端子ＯＵＴどうしの間でスイッチ４５，４６の特性
にバラツキがあったとしても、共振電流の通電開始時期
を揃えることができる。電位を切り換えるべき出力端子
ＯＵＴに対応したスイッチ４５又はスイッチ４６をオン
した後、スイッチ７１又はスイッチ７２をオンする。
【００７８】次にドライバ３２の具体例を説明する。
【００７９】図９はドライバの第１例を示す図、図１０
はドライバの第１例のタイムチャートである。図１０及
び以下のタイムチャートではスイッチをＳＷと記述す
る。
【００８０】図９のドライバ３２ｆは、上述の図４、図
５、及び図６の回路構成に適用可能である。ドライバ３
２ｆは、４×ｍビットの制御データＤＡのシリアル／パ
ラレル変換をするシフトレジスタ９１、４×ｍビットの
制御データＤＡをラッチするラッチ回路９４、計２×ｍ
個のＡＮＤ回路９８、及び各スイッチ４１〜４４に対応
した計４×ｍ個のスイッチドライバ９７を有している。
これらシフトレジスタ９１、ラッチ回路９４、ＡＮＤ回
路９８、及びスイッチドライバ９７によって上述のスイ
ッチドライバ回路４９が構成される。ラッチ回路９４は
フリップフロップの集合である。各出力端子ＯＵＴに
は、ラッチ信号ＳＬに呼応してラッチ回路９４でラッチ
される４×ｍビットの制御データＤＡのうちの４ビット
が対応し、これら４ビットがスイッチ４１〜４４に１ビ
ットずつ与えられる。スイッチ４１〜４４のそれぞれは
ＦＥＴとダイオードとで構成され、そのＦＥＴのゲート
にはスイッチドライバ９７から制御電圧が加えられる。
ここで、ダイオードは無くてもよい。スイッチドライバ
９７は対応するＦＥＴのソース電位を基準とした制御電
圧を出力する。ＡＮＤ回路９８は、スイッチ４１，４４
に対して設けられ、イネーブル信号ＳＥがアクティブの
ときのみ、ラッチ回路９４からの制御データＤＡをスイ
ッチ４１，４４に対応したスイッチドライバ９７へ伝え
る。スイッチ４２，４３に対応したスイッチドライバ９
７には、ラッチ回路９４から直接に制御データＤＡが入
力される。ＡＮＤ回路９８を設けることにより、コント
ローラ２１から２値のイネーブル信号ＳＥを与えるだけ
で、電力の回収及び再利用を行う期間に全ての出力端子
ＯＵＴを電源ライン８１及び接地ライン８２から切り離
すことができる。
【００８１】図１０の例示は、ある行選択期間Ｔｙにｊ
番目の出力端子ＯＵＴj 及び（ｊ＋１）番目の出力端子
ＯＵＴj+1 を電位Ｖａにバイアスし、次の行選択期間Ｔ
ｙに出力端子ＯＵＴj を接地電位に戻し且つ出力端子Ｏ
ＵＴj+1 を電位Ｖａに保つというアドレッシングであ
る。共振によって出力端子ＯＵＴj ，ＯＵＴj+1 の電位
が接地電位から電位Ｖａ’に上昇した後、スイッチ（Ｓ
Ｗ）４１のオン（閉）によって電位Ｖａ’から電位Ｖａ
に達した時点からスイッチ４１をオフ（開）するまでの
期間がアドレスパスルＰａの有効パルス幅Ｔｄとなる。
そして、スイッチ４１のオフからスイッチ４２をオンし
て回収を開始するまでの期間Ｔｚでは出力端子ＯＵＴは
ハイインピーダンス状態となる。
【００８２】本例では、各アドレス電極Ａに対応する４
個のスイッチ４１〜４４を独立制御することができるの
で、電位を切り換える場合及び保持する場合のそれぞれ
に対して最適なタイミングを与えることができる。ま
た、外部のインダクタンス５１，５２を用いて電力の回
収と再利用とを同時に行うことができるので、有効パル
ス幅Ｔｄを十分に長くすることができる。
【００８３】図１１はドライバの第２例を示す図、図１
２はドライバの第２例のタイムチャートである。
【００８４】図１１のドライバ３２ｇは、上述の図４、
図５、及び図６の回路構成に適用可能である。ドライバ
３２ｇは、２×ｍビットの制御データＤＡのシリアル／
パラレル変換をするシフトレジスタ９２、２×ｍビット
の制御データＤＡをラッチするラッチ回路９５、計ｍ個
のインバータ９９、計２×ｍ個のＡＮＤ回路９８、及び
各スイッチ４１〜４４に対応した計４×ｍ個のスイッチ
ドライバ９７を有している。これらシフトレジスタ９
２、ラッチ回路９５、インバータ９９、ＡＮＤ回路９
８、及びスイッチドライバ９７によって上述のスイッチ
ドライバ回路４９が構成される。各出力端子ＯＵＴに
は、ラッチ信号ＳＬに呼応してラッチ回路９５でラッチ
される２×ｍビットの制御データＤＡのうちの２ビット
が対応し、これら２ビットに応じてスイッチ４１〜４４
が制御される。スイッチ４１には第１の１ビットがその
まま与えられ、スイッチ４４には当該１ビットをインバ
ータ９９で反転して与えられる。スイッチ４２にはＡＮ
Ｄ回路９８で得られた第１及び第２のビットの論理積が
与えられる。スイッチ４３には第２の１ビットと第１の
ビットの反転データとの論理積が与えられる。制御デー
タＤＡは、第１ビット＝１のとき出力＝１であって、第
２ビット＝０のとき出力は前回と同じで第２ビット＝１
のとき出力は前回と変化することを示すデータであれば
よい。本例では、外部のスイッチ７３，７４を用いるこ
とで、スイッチ４１〜４４を同一タイミングで動作させ
ることができる。また、スイッチ４１〜４４の状態の組
合せは、開を０で閉を１で表して、（１，１，０，
０）、（０，０，１，１）、（１，０，０，０）、
（０，０，０，１）の４とおりのみである。したがっ
て、本例は、図９の例と比べて、シフトレジスタ及びラ
ッチ回路のビット数が半分であるので、集積化に有利で
あり、本発明の実施における最適例である。
【００８５】図１３はドライバの第３例を示す図、図１
４はドライバの第３例のタイムチャートである。
【００８６】図１３のドライバ３２ｈは、上述の図５及
び図６の回路構成に適用可能である。ドライバ３２ｈ
は、１×ｍビットの制御データＤＡのシリアル／パラレ
ル変換をするシフトレジスタ９３、１×ｍビットの制御
データＤＡをラッチするラッチ回路９６、計ｍ個のイン
バータ９９、及び各スイッチ４１〜４４に対応した計４
×ｍ個のスイッチドライバ９７を有している。これらシ
フトレジスタ９３、ラッチ回路９６、インバータ９９、
及びスイッチドライバ９７によって上述のスイッチドラ
イバ回路４９が構成される。各出力端子ＯＵＴには、ラ
ッチ信号ＳＬに呼応してラッチ回路９６でラッチされる
１×ｍビットの制御データＤＡのうちの１ビットが対応
し、この１ビットに応じてスイッチ４１〜４４が制御さ
れる。スイッチ４１，４２には１ビットがそのまま与え
られ、スイッチ４３，４４には当該１ビットをインバー
タ９９で反転したデータが与えられる。スイッチ４１，
４２のオンオフのタイミングは同一であり、スイッチ４
３，４４のオンオフのタイミングは同一である。
【００８７】本例では、外部のスイッチ７３，７４を用
いることで、スイッチ４１〜４４を同一タイミングで動
作させることができる。また、制御データＤＡの各ビッ
トを２個のスイッチに適用するので、本例は図９の例と
比べてシフトレジスタ及びラッチ回路のビット数が１／
４である以上の図９、図１１、図１３のスイッチ４１，
４４においてＦＥＴに直列接続したダイオードは、出力
端子ＯＵＴの電位がＶａより高くなること又は接地電位
より低くなることを防ぐ必要がある場合は取り外せばよ
い。また、スイッチ４２，４３においてＦＥＴに接続し
たダイオードは、外部の電力回収回路３３に備わってい
る場合は省略できる。
【００８８】図１５はドライバの第４例を示す図、図１
６はドライバの第４例のタイムチャートである。
【００８９】図１５のドライバ３２ｉは上述の図７及び
図８の回路構成に適用可能である。ドライバ３２ｉは、
２×ｍビットの制御データＤＡのシリアル／パラレル変
換をするシフトレジスタ９２、ラッチ信号ＳＬ１，ＳＬ
２に呼応して２×ｍビットの制御データＤＡをラッチす
るラッチ回路９５Ｂ、及び各スイッチ４１〜４４に対応
した計２×ｍ個のスイッチドライバ９７を有している。
これらシフトレジスタ９２、ラッチ回路９５Ｂ、及びス
イッチドライバ９７によって上述のスイッチドライバ回
路４９が構成される。各出力端子ＯＵＴには、ラッチ回
路９４でラッチされる２×ｍビットの制御データＤＡの
うちの２ビットが対応する。これら２ビットのうち、ラ
ッチ信号ＳＬ１に呼応してラッチされる一方のビットが
スイッチ４５に与えられ、ラッチ信号ＳＬ２に呼応して
ラッチされる他方のビットがスイッチ４６に与えられ
る。スイッチ４５，４６のそれぞれはＦＥＴとダイオー
ドとで構成され、そのＦＥＴのゲートにはスイッチドラ
イバ９７から制御電圧が加えられる。スイッチドライバ
９７は対応するＦＥＴのソース電位を基準とした制御電
圧を出力する。
【００９０】図１７はドライバの第５例を示す図、図１
８はドライバの第５例のタイムチャートである。
【００９１】図１７のドライバ３２ｊは上述の図８の回
路構成に適用可能である。ドライバ３２ｊは、１×ｍビ
ットの制御データＤＡのシリアル／パラレル変換をする
シフトレジスタ９３、ラッチ信号ＳＬに呼応して１×ｍ
ビットの制御データＤＡをラッチするラッチ回路９６、
計ｍ個のインバータ９９、及び各スイッチ４１〜４４に
対応した計２×ｍ個のスイッチドライバ９７を有してい
る。これらシフトレジスタ９２、ラッチ回路９６、イン
バータ９９、及びスイッチドライバ９７によって上述の
スイッチドライバ回路４９が構成される。各出力端子Ｏ
ＵＴには、ラッチ回路９４でラッチされる１×ｍビット
の制御データＤＡのうちの１ビットが対応し、この１ビ
ットに応じてスイッチ４５，４６が制御される。スイッ
チ４５には１ビットがそのまま与えられ、スイッチ４６
には当該１ビットをインバータ９９で反転したデータが
与えられる。スイッチ４５，４６のオンオフのタイミン
グは同一である。
【００９２】以上の回路構成において、制御信号ＣＵ，
ＣＤ，ＬＵ，ＬＤは、ＲＯＭに波形を記憶しておいて所
定のタイミングで読み出すことで発生させることができ
る。また、サブフィールドデータＤｓｆに基づいて制御
信号ＣＵ，ＣＤ，ＬＵ，ＬＤの出力の要否を判定し、判
定結果に応じて出力する構成としてもよい。アドレス電
極Ａの１本当たりのスイッチ数を２又は４の例を示した
が、２以上のｋ個であればよい。ドライバ３２の内部の
スイッチはトランジスタとダイオードを直列接続したも
のに限られず、スイッチの機能を有するものであればよ
い。
【００９３】図１９は負荷と回収効率との関係を説明す
るための図である。
【００９４】本発明の回路構成では電力回収回路３３の
インダクタンスが固定である。一方、回収及び再利用の
対象となるアドレス電極Ａの数（負荷）は表示データに
よって変わるので、共振周波数は一定ではない。しか
し、インダクタ５１，５２のインダクタンスを上述のよ
うに最大負荷に合わせて選定しておけば、負荷変動に係
わらず実用的な回収効率を得ることができる。負荷の変
化によって電極電位の立上がり及び立下がりの波形は乱
れるが、図１９のように最小負荷の場合であっても最大
負荷の場合と同様の電位まで、共振によって電極電位を
遷移させることができるからである。有効パルス幅Ｔｄ
が十分に長ければ、主電極Ｙの電位制御とタイミングを
合わせることにより、アドレスパルスＰａのエッジの乱
れに係わらず確実にアドレス放電を生じさせることがで
きる。
【００９５】
【発明の効果】請求項１乃至請求項４の発明によれば、
データ電極数より少ない数の電力回収回路で、アドレッ
シングにおける電極間容量による電力消費を確実に低減
することができる。加えて、請求項１または請求項２に
発明によれば、複数のデータ電極の間でそれらに対応し
たスイッチの状態遷移特性にバラツキがあったとして
も、バラツキがない場合と同様の共振現象を生じさせる
ことができる。請求項３または請求項４の発明によれ
ば、回路の集積化に際してビットデータの一時記憶に必
要な素子数を減らすことができる。
【００９６】
【００９７】
【００９８】
【００９９】
【０１００】
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】駆動シーケンスの概要を示す図である。
【図３】アドレスドライバ回路の概略図である。
【図４】駆動回路の第１例を示す図である。
【図５】駆動回路の第２例を示す図である。
【図６】駆動回路の第３例を示す図である。
【図７】駆動回路の第４例を示す図である。
【図８】駆動回路の第５例を示す図である。
【図９】ドライバの第１例を示す図である。
【図１０】ドライバの第１例のタイムチャートである。
【図１１】ドライバの第２例を示す図である。
【図１２】ドライバの第２例のタイムチャートである。
【図１３】ドライバの第３例を示す図である。
【図１４】ドライバの第３例のタイムチャートである。
【図１５】ドライバの第４例を示す図である。
【図１６】ドライバの第４例のタイムチャートである。
【図１７】ドライバの第５例を示す図である。
【図１８】ドライバの第５例のタイムチャートである。
【図１９】負荷と回収効率との関係を説明するための図
である。
【符号の説明】
１ 表示装置 １０ ＰＤＰ（表示パネル） Ｄｓｆ サブフィールドデータ（表示データ） Ａ1 〜ＡM アドレス電極（データ電極） ４１1 〜４１m 第１のスイッチ ４２1 〜４２m 第２のスイッチ ４３1 〜４３m 第３のスイッチ ４４1 〜４４m 第４のスイッチ ８１ バイアス電位ライン ８２ 接地ライン ｐ１，ｐ４ 電流路 ｐ２，ｐ３ 共振電流路 ７３ スイッチ（バイアス制御スイッチ） ７４ スイッチ（接地制御スイッチ） ７１ スイッチ（第１補助スイッチ） ７２ スイッチ（第２補助スイッチ） ２０ ドライバユニット（駆動装置） ５５ コンデンサ ５１ インダクタ（第１のインダクタンス素子） ５２ インダクタ（第２のインダクタンス素子） ＣA 電極間容量（静電容量） ４５1 〜４５m 第１のスイッチ ４６1 〜４６m 第２のスイッチ ４７1 〜４７m ダイオード ４８1 〜４８m ダイオード ３２，３２ａ〜３２ｊ ドライバ（集積回路デバイス） ＯＵＴ1 〜ＯＵＴm 出力端子 ＣＵ，ＣＤ，ＬＵ，ＬＤ 接続端子 ４９ スイッチドライバ回路 ９１〜９３ シフトレジスタ（レジスタ） ９８ ＡＮＤ回路（信号ゲート）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−146490（ＪＰ，Ａ) 特開 平８−314406（ＪＰ，Ａ) 特開 平10−105113（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/28 G09G 3/20 611 G09G 3/20 621 G09G 3/20 623

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】画面内に配列された電極群に対して選択的
    アドレッシングのための電位制御を行う、表示パネルの
    駆動方法であって、 前記電極群のうちの表示データに応じて制御する複数の
    データ電極のそれぞれに対して、第１乃至第４の４個の
    スイッチを設け、 前記第１のスイッチによって、バイアス電位ラインから
    当該第１のスイッチに対応した１本のデータ電極への通
    電のための電流路を開閉し、 前記第２のスイッチによって、電力回収用のコンデンサ
    から当該第２のスイッチに対応した１本のデータ電極へ
    の通電のための第１の共振電流路を開閉し、 前記第３のスイッチによって、当該第３のスイッチに対
    応した１本のデータ電極から前記コンデンサへの通電の
    ための第２の共振電流路を開閉し、 前記第４のスイッチによって、当該第４のスイッチに対
    応した１本のデータ電極から接地電位ラインへの通電の
    ための電流路を開閉し、全ての前記第１のスイッチを一括にバイアス制御スイッ
    チを介して前記バイアス電位ラインに共通接続し、 全ての前記第４のスイッチを一括に接地制御スイッチを
    介して前記接地電位ラインに共通接続し、 前記バイアス制御スイッチの制御により、前記バイアス
    電位ラインから前記複数のデータ電極への通電を一斉に
    開始し、 前記接地制御スイッチの制御により、前記複数のデータ
    電極から前記接地電位ラインへの通電を一斉に開始し、 全ての前記第２のスイッチを一括に第１補助スイッチを
    介して前記コンデンサに共通接続し、 全ての前記第３のスイッチを一括に第２補助スイッチを
    介して前記コンデンサに共通接続し、 前記第１補助スイッチの制御により、前記コンデンサか
    ら前記複数のデータ電極への通電を一斉に開始し、 前記第２補助スイッチの制御により、前記複数のデータ
    電極から前記コンデンサへの通電を一斉に開始する こと
    を特徴とする表示パネルの駆動方法。
  2. 【請求項２】前記第１補助スイッチと前記第２補助スイ
    ッチとを同一のタイミングで制御する請求項１記載の表
    示パネルの駆動方法。
  3. 【請求項３】表示パネルの画面内に配列された電極群の
    うちのｍ（ｍ≧２）本のデータ電極の電位を表示データ
    に応じて制御するための集積回路デバイスであって、 前記ｍ本のデータ電極のそれぞれに１個ずつ対応した計
    ｍ個の出力端子と、 外部の電力回収回路と接続するための４個の接続端子
    と、 前記ｍ個の出力端子のそれぞれと前記４個の接続端子の
    それぞれとの導通制御のための計４×ｍ個のスイッチ
    と、 前記４×ｍ個のスイッチを制御するスイッチドライバ回
    路とを有し、 前記スイッチドライバ回路は、 ２×ｍビットの制御データの記憶が可能なレジスタを有
    し、 前記制御データのうちの前記ｍ個の出力端子のそれぞれ
    に対応した２ビットに基づいて、４ビットのデータを生
    成して当該１個の出力端子に対応した４個のスイッチに
    １ビットずつ与えることを特徴とする集積回路デバイ
    ス。
  4. 【請求項４】画面内にＭ本（２≦Ｍ≦ｍ×ｋ，ｍは２以
    上の整数，ｋは１以上の整数）のデータ電極とＮ本（２
    ≦Ｎ）のスキャン電極とが配列された表示パネルと、前
    記データ電極及びスキャン電極に対して選択的アドレッ
    シングのための電位制御を行う駆動装置とを備えた表示
    装置であって、 前記駆動装置は、ｋ個の集積回路デバイスと、ｉ個（１
    ≦ｉ≦ｋ）の電力回収回路とで構成されるアドレスドラ
    イバ回路を有し、 前記電力回収回路は、前記画面内の静電容量との共振の
    ための第１及び第２のインダクタンス素子を有し、 前記集積回路デバイスは、 前記ｍ本のデータ電極のそれぞれに１個ずつ対応した計
    ｍ個の出力端子と、 外部の電力回収回路と接続するための４個の接続端子
    と、 前記ｍ個の出力端子のそれぞれと前記４個の接続端子の
    それぞれとの導通制御のための計４×ｍ個のスイッチ
    と、 前記４×ｍ個のスイッチを制御するスイッチドライバ回
    路とを有し、 前記スイッチドライバ回路は、 ２×ｍビットの制御データの記憶が可能なレジスタを有
    し、 前記制御データのうちの前記ｍ個の出力端子のそれぞれ
    に対応した２ビットに基づいて、４ビットのデータを生
    成して当該１個の出力端子に対応した４個のスイッチに
    １ビットずつ与える ことを特徴とする表示装置。
JP00712599A 1999-01-14 1999-01-14 表示パネルの駆動方法及び集積回路デバイス Expired - Fee Related JP3511475B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP00712599A JP3511475B2 (ja) 1999-01-14 1999-01-14 表示パネルの駆動方法及び集積回路デバイス
KR1019990049759A KR20000052359A (ko) 1999-01-14 1999-11-10 표시 패널의 구동 방법 및 구동 장치
US09/438,783 US6452590B1 (en) 1999-01-14 1999-11-12 Method and device for driving a display panel
EP99309410A EP1022716A3 (en) 1999-01-14 1999-11-25 Method and device for driving a display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00712599A JP3511475B2 (ja) 1999-01-14 1999-01-14 表示パネルの駆動方法及び集積回路デバイス

Publications (2)

Publication Number Publication Date
JP2000206929A JP2000206929A (ja) 2000-07-28
JP3511475B2 true JP3511475B2 (ja) 2004-03-29

Family

ID=11657368

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00712599A Expired - Fee Related JP3511475B2 (ja) 1999-01-14 1999-01-14 表示パネルの駆動方法及び集積回路デバイス

Country Status (4)

Country Link
US (1) US6452590B1 (ja)
EP (1) EP1022716A3 (ja)
JP (1) JP3511475B2 (ja)
KR (1) KR20000052359A (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3511475B2 (ja) * 1999-01-14 2004-03-29 富士通株式会社 表示パネルの駆動方法及び集積回路デバイス
JP3993725B2 (ja) * 1999-12-16 2007-10-17 松下電器産業株式会社 液晶駆動回路，半導体集積回路及び液晶パネル
JP3603712B2 (ja) * 1999-12-24 2004-12-22 日本電気株式会社 プラズマディスプレイパネルの駆動装置とその駆動方法
KR20010077740A (ko) * 2000-02-08 2001-08-20 박종섭 디스플레이 패널의 전력 절감회로
KR100490532B1 (ko) * 2000-04-28 2005-05-17 삼성에스디아이 주식회사 어드레스 전극 구동 전력 회수 회로를 갖는 플라즈마표시패널의 구동장치
JP2002014651A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 表示装置
JP4660026B2 (ja) * 2000-09-08 2011-03-30 パナソニック株式会社 表示パネルの駆動装置
JP3485874B2 (ja) * 2000-10-04 2004-01-13 富士通日立プラズマディスプレイ株式会社 Ｐｄｐの駆動方法および表示装置
TW511049B (en) * 2000-11-08 2002-11-21 Koninkl Philips Electronics Nv Display device
JP4610720B2 (ja) 2000-11-21 2011-01-12 株式会社日立製作所 プラズマディスプレイ装置
KR100792447B1 (ko) * 2001-09-12 2008-01-10 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동회로
KR100425314B1 (ko) * 2001-12-11 2004-03-30 삼성전자주식회사 전압 스트레스를 개선한 고효율 플라즈마 디스플레이 패널구동 장치 및 방법
JP4268390B2 (ja) * 2002-02-28 2009-05-27 パイオニア株式会社 表示パネルの駆動装置
JP4027691B2 (ja) * 2002-03-18 2007-12-26 株式会社日立製作所 液晶表示装置
JP4188618B2 (ja) 2002-04-01 2008-11-26 パイオニア株式会社 表示パネルの駆動装置
JP2004126523A (ja) * 2002-07-31 2004-04-22 Seiko Epson Corp 電子回路、電気光学装置及び電子機器
JP2004252017A (ja) * 2003-02-19 2004-09-09 Pioneer Electronic Corp 表示パネル駆動装置
WO2005081779A2 (en) * 2004-02-19 2005-09-09 Kent Displays Incorporated Staked display with shared electrode addressing
US7236151B2 (en) * 2004-01-28 2007-06-26 Kent Displays Incorporated Liquid crystal display
US7190337B2 (en) * 2003-07-02 2007-03-13 Kent Displays Incorporated Multi-configuration display driver
JP4649825B2 (ja) * 2003-07-31 2011-03-16 パナソニック株式会社 プラズマディスプレイ装置の駆動方法
KR100515340B1 (ko) * 2003-09-02 2005-09-15 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 어드레스 전력 제어 방법 및그 장치
KR100551051B1 (ko) * 2003-11-27 2006-02-09 삼성에스디아이 주식회사 플라즈마 표시 패널의 구동 방법 및 플라즈마 표시 장치
US8199086B2 (en) * 2004-01-28 2012-06-12 Kent Displays Incorporated Stacked color photodisplay
CN1914031B (zh) * 2004-01-28 2011-11-16 肯特显示器公司 可悬垂液晶转移显示膜
CN100513158C (zh) * 2004-01-28 2009-07-15 肯特显示器公司 液晶显示膜
FR2872618A1 (fr) * 2004-07-01 2006-01-06 Thomson Licensing Sa Procede de commande d'un dispositif d'affichage d'images
KR100578933B1 (ko) * 2005-01-25 2006-05-11 삼성에스디아이 주식회사 플라즈마 표시 장치와 플라즈마 표시 패널의 구동 장치 및구동 방법
KR100612504B1 (ko) * 2005-03-03 2006-08-14 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동 장치
US7791700B2 (en) * 2005-09-16 2010-09-07 Kent Displays Incorporated Liquid crystal display on a printed circuit board
KR100804639B1 (ko) * 2005-11-28 2008-02-21 삼성전자주식회사 디스플레이 장치 구동 방법
KR100867598B1 (ko) * 2006-03-14 2008-11-10 엘지전자 주식회사 플라즈마 디스플레이 패널 및 그의 구동 방법
KR100793038B1 (ko) * 2006-05-29 2008-01-10 엘지전자 주식회사 플라즈마 디스플레이 장치
KR20080033716A (ko) * 2006-10-13 2008-04-17 엘지전자 주식회사 플라즈마 디스플레이 장치
JP2008175953A (ja) * 2007-01-17 2008-07-31 Hitachi Plasma Display Ltd プラズマディスプレイ装置
KR100879879B1 (ko) * 2007-09-28 2009-01-22 삼성에스디아이 주식회사 플라즈마 디스플레이 장치 및 그 구동 방법
JP5191724B2 (ja) * 2007-12-14 2013-05-08 株式会社日立製作所 アドレス駆動回路及びプラズマディスプレイ装置
TWI466087B (zh) * 2012-12-12 2014-12-21 Novatek Microelectronics Corp 源極驅動器
CN103886822A (zh) * 2012-12-19 2014-06-25 联咏科技股份有限公司 源极驱动器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866349A (en) 1986-09-25 1989-09-12 The Board Of Trustees Of The University Of Illinois Power efficient sustain drivers and address drivers for plasma panel
EP0696024A3 (en) 1994-08-01 1996-08-21 At & T Corp Liquid crystal display control method and device
JP2735014B2 (ja) * 1994-12-07 1998-04-02 日本電気株式会社 表示パネルの駆動回路
JP3364066B2 (ja) * 1995-10-02 2003-01-08 富士通株式会社 Ａｃ型プラズマディスプレイ装置及びその駆動回路
JP3241577B2 (ja) * 1995-11-24 2001-12-25 日本電気株式会社 表示パネル駆動回路
KR19980023076A (ko) * 1996-09-25 1998-07-06 배순훈 피디피(pdp)의 전력회수장치
JPH10105113A (ja) * 1996-09-26 1998-04-24 Hitachi Ltd 容量性負荷の駆動方法及び回路
JPH10268831A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp プラズマディスプレイパネル用電力回収回路
JP3006534B2 (ja) * 1997-03-31 2000-02-07 日本電気株式会社 半導体装置
JP3070553B2 (ja) * 1997-11-26 2000-07-31 日本電気株式会社 データライン駆動装置
JP3511475B2 (ja) * 1999-01-14 2004-03-29 富士通株式会社 表示パネルの駆動方法及び集積回路デバイス

Also Published As

Publication number Publication date
EP1022716A3 (en) 2000-12-27
US6452590B1 (en) 2002-09-17
JP2000206929A (ja) 2000-07-28
EP1022716A2 (en) 2000-07-26
KR20000052359A (ko) 2000-08-25
US20020070928A1 (en) 2002-06-13

Similar Documents

Publication Publication Date Title
JP3511475B2 (ja) 表示パネルの駆動方法及び集積回路デバイス
JP3499058B2 (ja) プラズマディスプレイの駆動方法及びプラズマディスプレイ装置
KR100343360B1 (ko) 플라즈마 디스플레이 패널의 구동방법 및 구동회로
JPH0643829A (ja) プラズマディスプレイの駆動方法
JP2002215086A (ja) プラズマディスプレイ装置の駆動方法およびプラズマディスプレイ装置
JP2001013912A (ja) 容量性負荷の駆動方法及び駆動回路
EP1585095A2 (en) Method and apparatus for driving display panel
JP4240163B2 (ja) プラズマディスプレイパネルの駆動方法
US20050093470A1 (en) Method and apparatus for driving plasma display panel
KR100605763B1 (ko) 플라즈마 디스플레이 패널 구동 장치 및 방법
JP2000338934A (ja) 容量性負荷の駆動方法及び駆動回路
KR20050078470A (ko) 어드레스-디스플레이 혼합에 의한 방전 디스플레이 패널의구동 방법
KR100751314B1 (ko) 어드레싱 전력을 최소화한 방전 디스플레이 장치 및 그구동 방법
KR100490532B1 (ko) 어드레스 전극 구동 전력 회수 회로를 갖는 플라즈마표시패널의 구동장치
KR100787446B1 (ko) 디스플레이 패널의 구동장치 및 그 구동방법
JP2000181405A (ja) 表示パネルの駆動方法及び表示装置
KR100363679B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR100670183B1 (ko) 플라즈마 표시 장치 및 그의 구동 방법
KR100322089B1 (ko) 어드레스 전극 구동 전력 회수 회로를 갖는 플라즈마 표시 패널의 구동장치
KR100829749B1 (ko) 효과적인 어드레싱을 위한 방전 디스플레이 패널의 구동방법
KR100615213B1 (ko) 전원 공급이 효율적으로 수행되는 방전 표시 장치
KR100528931B1 (ko) 리셋 기능이 향상된 방전 디스플레이 장치
KR100467693B1 (ko) 플라즈마 디스플레이 패널의 어드레스 전력을 효율적으로회생시키는 회로
KR100647684B1 (ko) 플라즈마 디스플레이 패널 구동장치
EP1876580A2 (en) Apparatus for driving plasma display panel

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031225

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313131

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080116

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090116

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090116

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100116

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110116

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees