JP3070553B2 - データライン駆動装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、プラズマディスプレイ
パネル、液晶パネル、エレクトロルミネセントパネル等
のマトリクス表示パネルに関し、特にマトリクスを駆動
するためのデータライン駆動装置に関する。
パネル、液晶パネル、エレクトロルミネセントパネル等
のマトリクス表示パネルに関し、特にマトリクスを駆動
するためのデータライン駆動装置に関する。
【０００２】
【従来の技術】マトリクス表示パネルとしてプラズマデ
ィスプレイパネルや液晶パネル、エレクトロルミネセン
トパネルなどが代表的である。この中でプラズマディス
プレイパネルを例に取って説明する。プラズマディスプ
レイパネルのラインのみに着目した図７を参照すると、
ＰＤＰはプラズマディスプレイパネルであり、その周辺
に設けたシール部１０において後述する第１絶縁基板１
１と第２絶縁基板１２を張り合わせ、内部に放電ガスを
封入している。また、Ｓ1 ，Ｓ2 ，…，Ｓm は走査ライ
ン１、Ｃ a1 ，Ｃ a2 ，…，Ｃ am は維持ライン、Ｄ a1 ，
Ｄ a2 ，…，Ｄ an はデータラインである。そして、ＳＤＲ
は前記走査ラインを駆動する回路、ＣＤＲは前記維持ラ
インを駆動する回路、ＤＤＲは前記データラインを駆動
する回路である。ここで、ｉ番目の走査ラインと、ｊ番
目のデータラインの交点の表示セルＣＥＬＬをａijで示
す。
ィスプレイパネルや液晶パネル、エレクトロルミネセン
トパネルなどが代表的である。この中でプラズマディス
プレイパネルを例に取って説明する。プラズマディスプ
レイパネルのラインのみに着目した図７を参照すると、
ＰＤＰはプラズマディスプレイパネルであり、その周辺
に設けたシール部１０において後述する第１絶縁基板１
１と第２絶縁基板１２を張り合わせ、内部に放電ガスを
封入している。また、Ｓ1 ，Ｓ2 ，…，Ｓm は走査ライ
ン１、Ｃ a1 ，Ｃ a2 ，…，Ｃ am は維持ライン、Ｄ a1 ，
Ｄ a2 ，…，Ｄ an はデータラインである。そして、ＳＤＲ
は前記走査ラインを駆動する回路、ＣＤＲは前記維持ラ
インを駆動する回路、ＤＤＲは前記データラインを駆動
する回路である。ここで、ｉ番目の走査ラインと、ｊ番
目のデータラインの交点の表示セルＣＥＬＬをａijで示
す。
【０００３】前記プラズマディスプレイパネルＰＤＰの
断面構造を図８に示す。なお、図８は、図７のデータラ
インに沿った構造断面図となっている。図８において、
１１はガラスよりなる第１絶縁基板、１２は同じくガラ
スよりなる第２絶縁基板、１３は金属電極よりなるデー
タライン、１４はデータライン１３を覆う絶縁層、１５
はガラスなどの絶縁材よりなる隔壁、１６は蛍光体、１
７はネサ電極などの透明電極などよりなる走査ライン、
１８はネサ電極などの透明電極などよりなる維持ライ
ン、１９は走査ライン１７や維持ライン１８の抵抗値を
下げるために用いる金属のバスライン、２０は厚膜の絶
縁層、２１は絶縁材よりなる隔壁、２２はガス放電より
絶縁層を保護するＭｇＯ等からなる保護層、２３は放電
により蛍光体を励起する希ガス等の放電ガスが充填され
る放電ガス空間である。画像の表示方向は図８の矢印方
向が好適である。
断面構造を図８に示す。なお、図８は、図７のデータラ
インに沿った構造断面図となっている。図８において、
１１はガラスよりなる第１絶縁基板、１２は同じくガラ
スよりなる第２絶縁基板、１３は金属電極よりなるデー
タライン、１４はデータライン１３を覆う絶縁層、１５
はガラスなどの絶縁材よりなる隔壁、１６は蛍光体、１
７はネサ電極などの透明電極などよりなる走査ライン、
１８はネサ電極などの透明電極などよりなる維持ライ
ン、１９は走査ライン１７や維持ライン１８の抵抗値を
下げるために用いる金属のバスライン、２０は厚膜の絶
縁層、２１は絶縁材よりなる隔壁、２２はガス放電より
絶縁層を保護するＭｇＯ等からなる保護層、２３は放電
により蛍光体を励起する希ガス等の放電ガスが充填され
る放電ガス空間である。画像の表示方向は図８の矢印方
向が好適である。
【０００４】次に、図７、図８に示したプラズマディス
プレイパネルの駆動電圧波形及び発光波形の一例を示す
図９を参照すると、波形（Ａ）は維持ラインＣ a1 ，
Ｃ a2 ，…，Ｃ am に印加する電圧波形、波形（Ｂ）は走査
ラインＳ1 に印加する電圧波形、波形（Ｃ）は走査ライ
ンＳ2 に印加する電圧波形、波形（Ｄ）は走査ラインＳ
mに印加する電圧波形、波形（Ｅ）はデータラインＤ a1
に印加する電圧波形、波形（Ｆ）はデータラインＤ a2 に
印加する電圧波形、波形（Ｇ）は表示セルａ11の発光波
形を示す。なお、波形（Ｅ）や波形（Ｆ）の斜線を有す
るパルスは、書き込みすべきデータの有無に従ってパル
スの有無が決定されていることを示す。
プレイパネルの駆動電圧波形及び発光波形の一例を示す
図９を参照すると、波形（Ａ）は維持ラインＣ a1 ，
Ｃ a2 ，…，Ｃ am に印加する電圧波形、波形（Ｂ）は走査
ラインＳ1 に印加する電圧波形、波形（Ｃ）は走査ライ
ンＳ2 に印加する電圧波形、波形（Ｄ）は走査ラインＳ
mに印加する電圧波形、波形（Ｅ）はデータラインＤ a1
に印加する電圧波形、波形（Ｆ）はデータラインＤ a2 に
印加する電圧波形、波形（Ｇ）は表示セルａ11の発光波
形を示す。なお、波形（Ｅ）や波形（Ｆ）の斜線を有す
るパルスは、書き込みすべきデータの有無に従ってパル
スの有無が決定されていることを示す。
【０００５】次に動作を説明する。先ず、消去パルスＰ
１により、それまでの維持放電を一旦消去する。つぎ
に、プライミングパルスＰ２を全ての維持ライン１８に
印加し、表示データの書き込み時の放電の種となるプラ
イミング粒子を生成するプライミング放電をパネル全面
で行う。つぎに、プライミング放電が維持放電にそのま
まつながらないように、プライミング消去パルス３７を
全ての走査ラインに印加する。次に、走査ラインＳ1 ，
Ｓ2 ，…，、Ｓm に印加される走査パルスＰ３、とこの
パルスに同期してデータラインＤ1 ，Ｄ2 ，…，、Ｄ
n-1 ，Ｄn に印加されるデータパルスＰ４とにより表示
データの書き込み放電を起こす。データ電圧波形とし
て、図９では表示セルａ11，ａ22にはデータを書き込
み、表示セルａ12，ａ21にはデータを書き込まず、１行
目、２行目のａ11，ａ22，ａ12，ａ21以外の表示セル、
およぴ３行目以降の表示セルについては、データの有無
により表示が行われる場合を示している。書込放電があ
った表示セル２４では、維持パルスＰ５，Ｐ６によって
走査ライン１７と維持ライン１８との間で維持放電を行
う。これらの維持パルスＰ５，Ｐ６を印加する回数によ
り、表示輝度の制御を行う。
１により、それまでの維持放電を一旦消去する。つぎ
に、プライミングパルスＰ２を全ての維持ライン１８に
印加し、表示データの書き込み時の放電の種となるプラ
イミング粒子を生成するプライミング放電をパネル全面
で行う。つぎに、プライミング放電が維持放電にそのま
まつながらないように、プライミング消去パルス３７を
全ての走査ラインに印加する。次に、走査ラインＳ1 ，
Ｓ2 ，…，、Ｓm に印加される走査パルスＰ３、とこの
パルスに同期してデータラインＤ1 ，Ｄ2 ，…，、Ｄ
n-1 ，Ｄn に印加されるデータパルスＰ４とにより表示
データの書き込み放電を起こす。データ電圧波形とし
て、図９では表示セルａ11，ａ22にはデータを書き込
み、表示セルａ12，ａ21にはデータを書き込まず、１行
目、２行目のａ11，ａ22，ａ12，ａ21以外の表示セル、
およぴ３行目以降の表示セルについては、データの有無
により表示が行われる場合を示している。書込放電があ
った表示セル２４では、維持パルスＰ５，Ｐ６によって
走査ライン１７と維持ライン１８との間で維持放電を行
う。これらの維持パルスＰ５，Ｐ６を印加する回数によ
り、表示輝度の制御を行う。
【０００６】しかしながら、上記のような従来の駆動方
法では、マトリクス表示パネルのデータラインにパルス
を印加して、表示データを書き込むためのデータライン
を駆動する電力は、各走査ラインのデータを書き込むた
びにデータ書込以外の走査ラインに対しても静電容量の
充放電を行わねばならない。また隣り合うマトリクス表
示パネルのデータライン間の静電容量の充放電も行わね
ばならない。このため、本来マトリクス表示パネルの表
示に必要な電力以外に、このデータ書込のための電力消
費が大きいという問題があった。この問題はマトリクス
表示パネルの高精細、大画面が進むにつれて顕著にな
る。
法では、マトリクス表示パネルのデータラインにパルス
を印加して、表示データを書き込むためのデータライン
を駆動する電力は、各走査ラインのデータを書き込むた
びにデータ書込以外の走査ラインに対しても静電容量の
充放電を行わねばならない。また隣り合うマトリクス表
示パネルのデータライン間の静電容量の充放電も行わね
ばならない。このため、本来マトリクス表示パネルの表
示に必要な電力以外に、このデータ書込のための電力消
費が大きいという問題があった。この問題はマトリクス
表示パネルの高精細、大画面が進むにつれて顕著にな
る。
【０００７】このため、マトリクス表示パネルのデータ
ラインを駆動する電力の消費を押さえるために、パネル
によるパネルの静電容量の充放電電力を回収する、例え
ば特開平８−１６０９０１号公報に記載のようないわゆ
る電荷回収回路が提案されている。この回路について、
図１０を参照して説明する。同図において、Ｚ１００は
マトリクス表示パネルのデータラインを駆動する集積回
路、Ｐ１００はデータ電圧Ｖｄの（１／２）の電荷回収
用の直流電圧を印加する端子、Ｐ１０１はデータ電圧Ｖ
ｄの直流電圧を印加する端子、Ｐ１０２は前記集積回路
Ｚ１００の電荷回収用の端子、Ｐ１０３は前記集積回路
Ｚｌ００の接地端子、Ｐ１０４は前記集積回路Ｚｌ００
のデータ電圧Ｖｄを入力する端子である。
ラインを駆動する電力の消費を押さえるために、パネル
によるパネルの静電容量の充放電電力を回収する、例え
ば特開平８−１６０９０１号公報に記載のようないわゆ
る電荷回収回路が提案されている。この回路について、
図１０を参照して説明する。同図において、Ｚ１００は
マトリクス表示パネルのデータラインを駆動する集積回
路、Ｐ１００はデータ電圧Ｖｄの（１／２）の電荷回収
用の直流電圧を印加する端子、Ｐ１０１はデータ電圧Ｖ
ｄの直流電圧を印加する端子、Ｐ１０２は前記集積回路
Ｚ１００の電荷回収用の端子、Ｐ１０３は前記集積回路
Ｚｌ００の接地端子、Ｐ１０４は前記集積回路Ｚｌ００
のデータ電圧Ｖｄを入力する端子である。
【０００８】また、Ｄ１００〜Ｄｌ０２はダイオード、
Ｃ１００は電荷回収の対象となるデータラインおよぴ補
助コンデンサの合成静電容量の電荷回収用コンデンサ、
Ｃ１０１は回収すべきマトリクス表示パネルのデータラ
インの静電容量の変動による回収静電容量の変動率を小
さくするための補助コンデンサ、Ｌ１００は電荷回収用
のコイル、Ｑ１００はＮチヤネルＦＥＴ、Ｑ１０１はＰ
チヤネルＦＥＴ、ＱＡ１００〜ＱＡ１０Ｎは前記集積回
路Ｚ１００内の高耐圧のＮチヤネルのトランスファゲー
ト、ＱＮ１００〜ＱＮ１０Ｎは前記集積回路Ｚ１００内
の高耐圧のＮチヤネルＦＥＴ、ＱＰ１００〜ＱＰ１０Ｎ
は前記集積回路Ｚ１００内の高耐圧のＰチヤネルＦＥ
Ｔ、ＤＮｌ００〜ＤＮ１０Ｎはそれぞれ前記Ｎチヤネル
ＦＥＴ ＱＮ１００〜ＱＮ１０Ｎの寄生ダイオード、Ｄ
Ｐ１００〜ＤＰ１０Ｎはそれぞれ前記ＰチヤネルＦＥＴ
ＱＰ１００〜ＱＰ１０Ｎの寄生ダイオードである。
Ｃ１００は電荷回収の対象となるデータラインおよぴ補
助コンデンサの合成静電容量の電荷回収用コンデンサ、
Ｃ１０１は回収すべきマトリクス表示パネルのデータラ
インの静電容量の変動による回収静電容量の変動率を小
さくするための補助コンデンサ、Ｌ１００は電荷回収用
のコイル、Ｑ１００はＮチヤネルＦＥＴ、Ｑ１０１はＰ
チヤネルＦＥＴ、ＱＡ１００〜ＱＡ１０Ｎは前記集積回
路Ｚ１００内の高耐圧のＮチヤネルのトランスファゲー
ト、ＱＮ１００〜ＱＮ１０Ｎは前記集積回路Ｚ１００内
の高耐圧のＮチヤネルＦＥＴ、ＱＰ１００〜ＱＰ１０Ｎ
は前記集積回路Ｚ１００内の高耐圧のＰチヤネルＦＥ
Ｔ、ＤＮｌ００〜ＤＮ１０Ｎはそれぞれ前記Ｎチヤネル
ＦＥＴ ＱＮ１００〜ＱＮ１０Ｎの寄生ダイオード、Ｄ
Ｐ１００〜ＤＰ１０Ｎはそれぞれ前記ＰチヤネルＦＥＴ
ＱＰ１００〜ＱＰ１０Ｎの寄生ダイオードである。
【０００９】さらに、ＰＺ１００〜ＰＺ１０Ｎは各マト
リクス表示パネルのデータラインに接続される前記集積
回路Ｚ１００の出力端子、１００Ａは前記したＦＥＴの
Ｑ１００，Ｑ１０１とダイオードのＤ１０１，Ｄ１０２
よりなるスイッチユニット、１００Ｂは前記したＦＥＴ
のＱＰ１００，ＱＮ１００と、寄生ダイオードのＤＰ１
００，ＤＮ１００と、トランスファゲートのＱＡ１０１
〜ＱＡ１０Ｎよりなるスイッチユニット、１００Ｃはマ
トリクス表示パネルのデータラインである。
リクス表示パネルのデータラインに接続される前記集積
回路Ｚ１００の出力端子、１００Ａは前記したＦＥＴの
Ｑ１００，Ｑ１０１とダイオードのＤ１０１，Ｄ１０２
よりなるスイッチユニット、１００Ｂは前記したＦＥＴ
のＱＰ１００，ＱＮ１００と、寄生ダイオードのＤＰ１
００，ＤＮ１００と、トランスファゲートのＱＡ１０１
〜ＱＡ１０Ｎよりなるスイッチユニット、１００Ｃはマ
トリクス表示パネルのデータラインである。
【００１０】この電荷回収回路の動作は、マトリクス表
示パネルの各データラインに充電された電荷をＰＺ１０
０〜ＰＺ１０Ｎの集積回路Ｚ１００の出力端子、スイッ
チユニット１００Ｂ、電荷回収用のコイルＬ１００、ス
イッチユニット１００Ａを通して共振作用により、Ｃ１
００の電荷回収用コンデンサに回収する。または逆のル
ートで、前記Ｃ１００の電荷回収用コンデンサに充電さ
れた電荷を共振作用により、前記マトリクス表示パネル
の各データラインに回収する。この電荷回収回路は、任
意のマトリクス表示パネルのデータラインが時系列で変
化しない時は、スイッチユニット１００Ｂ内のトランス
ファゲートＱＡ１００〜ＱＡ１０Ｎをオフすることによ
り、電荷の移動を断つことが可能である。
示パネルの各データラインに充電された電荷をＰＺ１０
０〜ＰＺ１０Ｎの集積回路Ｚ１００の出力端子、スイッ
チユニット１００Ｂ、電荷回収用のコイルＬ１００、ス
イッチユニット１００Ａを通して共振作用により、Ｃ１
００の電荷回収用コンデンサに回収する。または逆のル
ートで、前記Ｃ１００の電荷回収用コンデンサに充電さ
れた電荷を共振作用により、前記マトリクス表示パネル
の各データラインに回収する。この電荷回収回路は、任
意のマトリクス表示パネルのデータラインが時系列で変
化しない時は、スイッチユニット１００Ｂ内のトランス
ファゲートＱＡ１００〜ＱＡ１０Ｎをオフすることによ
り、電荷の移動を断つことが可能である。
【００１１】
【発明が解決しようとする課題】しかしながら、前記し
た特開平８−１６０９０１号公報に記載の回路方式で
は、次のような問題が生じている。第１に、マトリクス
表示パネルのデータラインの電荷の回収または再利用時
に、ＰＺ１００〜ＰＺ１０Ｎの端子電圧がデータ電圧Ｖ
ｄを越えた場合、前記電荷はＤＰ１００〜ＤＰ１０Ｎの
寄生ダイオードを通して、Ｐ１０１の直流電圧Ｖｄに放
出される。一般に前記回路方式では、共振作用により、
前記電荷の回収または再利用を行っているため、ＰＺ１
００〜ＰＺ１０Ｎの端子電圧は、頻繁にオーバーシュー
トが発生し、データ電圧Ｖｄを超える機会は非常に多
い。第２に、トランスファーゲートＱＡ１００〜ＱＡ１
０Ｎはソース電位が一定しておらず、フローティング駆
動となるため前記トランスファーゲートＱＡ１００〜Ｑ
Ａ１０Ｎの駆動回蕗は複雑となり、時系列に応じてオ
ン、オフの動作管理を常にしなければならす、前記トラ
ンスファーゲートＱＡ１００〜ＱＡ１０Ｎを駆動する電
力は大きくなる。第３に、前記電荷の回収または再利用
は、前記トランスファーゲートＱＡ１００〜ＱＡ１０Ｎ
のチヤネルを利用するためチャネルの抵抗による損失も
ある。第４に、前記回路方式では、電荷回収用の端子Ｐ
１０２から、前記トランスファーゲートＱＡ１００〜Ｑ
Ａ１０Ｎまでの配線領域を必要とする。前記配線は、電
荷回収用の端子Ｐ１０２付近では、電源ライン並みの配
線幅を必要となることが考えられ、ＩＣの面積が増大す
ることは避けられない。
た特開平８−１６０９０１号公報に記載の回路方式で
は、次のような問題が生じている。第１に、マトリクス
表示パネルのデータラインの電荷の回収または再利用時
に、ＰＺ１００〜ＰＺ１０Ｎの端子電圧がデータ電圧Ｖ
ｄを越えた場合、前記電荷はＤＰ１００〜ＤＰ１０Ｎの
寄生ダイオードを通して、Ｐ１０１の直流電圧Ｖｄに放
出される。一般に前記回路方式では、共振作用により、
前記電荷の回収または再利用を行っているため、ＰＺ１
００〜ＰＺ１０Ｎの端子電圧は、頻繁にオーバーシュー
トが発生し、データ電圧Ｖｄを超える機会は非常に多
い。第２に、トランスファーゲートＱＡ１００〜ＱＡ１
０Ｎはソース電位が一定しておらず、フローティング駆
動となるため前記トランスファーゲートＱＡ１００〜Ｑ
Ａ１０Ｎの駆動回蕗は複雑となり、時系列に応じてオ
ン、オフの動作管理を常にしなければならす、前記トラ
ンスファーゲートＱＡ１００〜ＱＡ１０Ｎを駆動する電
力は大きくなる。第３に、前記電荷の回収または再利用
は、前記トランスファーゲートＱＡ１００〜ＱＡ１０Ｎ
のチヤネルを利用するためチャネルの抵抗による損失も
ある。第４に、前記回路方式では、電荷回収用の端子Ｐ
１０２から、前記トランスファーゲートＱＡ１００〜Ｑ
Ａ１０Ｎまでの配線領域を必要とする。前記配線は、電
荷回収用の端子Ｐ１０２付近では、電源ライン並みの配
線幅を必要となることが考えられ、ＩＣの面積が増大す
ることは避けられない。
【００１２】本発明の目的は、マトリクス表示パネルの
データライン駆動装置において、簡易な回路構成で、安
価に、高効率な電荷回収を実現することにある。
データライン駆動装置において、簡易な回路構成で、安
価に、高効率な電荷回収を実現することにある。
【００１３】
【課題を解決するための手段】本発明の第１の発明のデ
ータライン駆動装置は、複数本のデータラインを有する
マトリクス表示パネルと、データ電圧印加端子と各デー
タラインとの間にそれぞれ介挿された複数のスイッチユ
ニットを備えて前記データラインを駆動するデータライ
ン駆動回路と、前記データライン駆動回路に接続されて
前記データライン上の電荷を蓄積する電荷蓄積手段と、
前記データライン駆動回路と前記各データラインのそれ
ぞれの間に介挿された寄生ダイオードを有する電荷回収
用のスイッチとを備え、前記電荷回収用スイッチは、前
記データライン上の電荷を前記電荷蓄積手段に回収する
際に導通されるように構成する。ここで、前記データラ
イン駆動回路は、前記データラインに対する次の駆動期
間におけるデータ電圧を検知する次出力検知回路を有
し、前記次出力検知回路の検知出力により前記半導体ス
イッチ素子の導通・非導通を制御するように構成するこ
とが好ましい。
ータライン駆動装置は、複数本のデータラインを有する
マトリクス表示パネルと、データ電圧印加端子と各デー
タラインとの間にそれぞれ介挿された複数のスイッチユ
ニットを備えて前記データラインを駆動するデータライ
ン駆動回路と、前記データライン駆動回路に接続されて
前記データライン上の電荷を蓄積する電荷蓄積手段と、
前記データライン駆動回路と前記各データラインのそれ
ぞれの間に介挿された寄生ダイオードを有する電荷回収
用のスイッチとを備え、前記電荷回収用スイッチは、前
記データライン上の電荷を前記電荷蓄積手段に回収する
際に導通されるように構成する。ここで、前記データラ
イン駆動回路は、前記データラインに対する次の駆動期
間におけるデータ電圧を検知する次出力検知回路を有
し、前記次出力検知回路の検知出力により前記半導体ス
イッチ素子の導通・非導通を制御するように構成するこ
とが好ましい。
【００１４】
【００１５】本発明の第２の発明は、複数本のデータラ
インを有するマトリクス表示パネルと、データ電圧印加
端子と各データラインとの間にそれぞれ介挿された複数
のスイッチユニットを備えて前記データラインを駆動す
るデータライン駆動回路と、前記データライン駆動回路
に接続されて前記データライン上の電荷を蓄積する第１
及び第２の電荷蓄積手段と、前記データライン駆動回路
のデータ電圧端子とデータ電圧源との間に介挿された第
１のスイッチと、前記データライン駆動回路の接地端子
と接地との間に介挿された第２のスイッチと、前記デー
タ電圧端子と前記第１の電荷蓄積手段との間に介挿され
た第３のスイッチと、前記接地端子と前記第１の電荷蓄
積制手段との間に介挿された第４のスイッチと、前記デ
ータ電圧端子と前記第２の電荷蓄積手段との間に介挿さ
れた第５のスイッチと、前記接地端子と前記第２の電荷
蓄積制手段との間に介挿された第６のスイッチと、前記
第３ないし第６のスイッチにそれぞれ直列接続されて前
記データライン駆動回路と前記第１または第２の電荷蓄
積手段との間で電荷の回収、再利用を行う方向に極性を
有する第１ないし第４の各ダイオードとを備えることを
特徴とする。
インを有するマトリクス表示パネルと、データ電圧印加
端子と各データラインとの間にそれぞれ介挿された複数
のスイッチユニットを備えて前記データラインを駆動す
るデータライン駆動回路と、前記データライン駆動回路
に接続されて前記データライン上の電荷を蓄積する第１
及び第２の電荷蓄積手段と、前記データライン駆動回路
のデータ電圧端子とデータ電圧源との間に介挿された第
１のスイッチと、前記データライン駆動回路の接地端子
と接地との間に介挿された第２のスイッチと、前記デー
タ電圧端子と前記第１の電荷蓄積手段との間に介挿され
た第３のスイッチと、前記接地端子と前記第１の電荷蓄
積制手段との間に介挿された第４のスイッチと、前記デ
ータ電圧端子と前記第２の電荷蓄積手段との間に介挿さ
れた第５のスイッチと、前記接地端子と前記第２の電荷
蓄積制手段との間に介挿された第６のスイッチと、前記
第３ないし第６のスイッチにそれぞれ直列接続されて前
記データライン駆動回路と前記第１または第２の電荷蓄
積手段との間で電荷の回収、再利用を行う方向に極性を
有する第１ないし第４の各ダイオードとを備えることを
特徴とする。
【００１６】本発明の第１の発明によれば、マトリクス
表示パネルのデータラインの電荷の回収、再利用の際
に、前紀データラインの電圧がオーバーシュートの発生
によってデータ電圧を越えた際にも、データ電圧源に向
けてオーバーシュート分を放出する経路は存在しなくな
り、効率よく回収できる。また、電荷の回収、非回収を
制御するスイッチの動作回数を削流し、回路全体の構成
を簡易にし、省電力化できる。また、このように回路構
成を簡易にすることにより、電荷の回収、再利用時の抵
抗性分を滅少できる。さらに、電荷回収用の端子、配線
を必事としないことも回路の簡易化に貢献する。
表示パネルのデータラインの電荷の回収、再利用の際
に、前紀データラインの電圧がオーバーシュートの発生
によってデータ電圧を越えた際にも、データ電圧源に向
けてオーバーシュート分を放出する経路は存在しなくな
り、効率よく回収できる。また、電荷の回収、非回収を
制御するスイッチの動作回数を削流し、回路全体の構成
を簡易にし、省電力化できる。また、このように回路構
成を簡易にすることにより、電荷の回収、再利用時の抵
抗性分を滅少できる。さらに、電荷回収用の端子、配線
を必事としないことも回路の簡易化に貢献する。
【００１７】本発明の第２の発明によれば、マトリクス
表示パネルの各データライン毎に電荷回収を制御するス
イッチを用いずに電荷回収と非回収が分別でき、さら
に、電荷の回収、再利用をデータ電圧端子、および接地
端子を利用するために、回路構成はさらに簡易化できる
とともに、電荷の回収、再利用の動作を同時に行えるた
め回収、再利用に要する時間を半減することができる。
表示パネルの各データライン毎に電荷回収を制御するス
イッチを用いずに電荷回収と非回収が分別でき、さら
に、電荷の回収、再利用をデータ電圧端子、および接地
端子を利用するために、回路構成はさらに簡易化できる
とともに、電荷の回収、再利用の動作を同時に行えるた
め回収、再利用に要する時間を半減することができる。
【００１８】
【発明の実施の形態】本発明による、データライン駆動
回路の実施の形態を、図面に基づいて詳細に説明する。
なお、以下の実施の形態では、高電圧をオン・オフする
スイッチとしてＦＥＴを用いた場合を示した。また、ダ
イオードは、ＦＥＴの寄生を利用するものに関しては、
寄生ダイオードであることを明示する。図１に本発明の
第１の実施形態のデータライン駆動回路の構成を示す。
同図において、Ｐ１１はデータ電圧Ｖｄの直流電圧を印
加する端子、Ｐ１２はデータライン駆動回路としての集
積回路１Ａのデータ電圧を入力する端子、Ｐ１３は前記
集積回路１Ａの接地端子である。また、Ｑ１３はデータ
電圧印加時に動作されるスイッチとしてのＰチャネルＦ
ＥＴである。さらに、Ｃｌｌは電荷回収用のコンデン
サ、Ｌ１１は電荷回収用のコイル、Ｄ１１，Ｄ１２はダ
イオード、Ｑ１１とＱ１２は電荷回収に際して動作され
るスイッチとしてのＰチャネルＦＥＴとＮチャネルＦＥ
Ｔであり、これらＤ１１，Ｄ１２，Ｑ１１，Ｑ１２で電
荷回収用スイッチユニットが構成される。
回路の実施の形態を、図面に基づいて詳細に説明する。
なお、以下の実施の形態では、高電圧をオン・オフする
スイッチとしてＦＥＴを用いた場合を示した。また、ダ
イオードは、ＦＥＴの寄生を利用するものに関しては、
寄生ダイオードであることを明示する。図１に本発明の
第１の実施形態のデータライン駆動回路の構成を示す。
同図において、Ｐ１１はデータ電圧Ｖｄの直流電圧を印
加する端子、Ｐ１２はデータライン駆動回路としての集
積回路１Ａのデータ電圧を入力する端子、Ｐ１３は前記
集積回路１Ａの接地端子である。また、Ｑ１３はデータ
電圧印加時に動作されるスイッチとしてのＰチャネルＦ
ＥＴである。さらに、Ｃｌｌは電荷回収用のコンデン
サ、Ｌ１１は電荷回収用のコイル、Ｄ１１，Ｄ１２はダ
イオード、Ｑ１１とＱ１２は電荷回収に際して動作され
るスイッチとしてのＰチャネルＦＥＴとＮチャネルＦＥ
Ｔであり、これらＤ１１，Ｄ１２，Ｑ１１，Ｑ１２で電
荷回収用スイッチユニットが構成される。
【００１９】一方、ＱＮ１１〜ＱＮ１ＮはＮチャネルＦ
ＥＴ、ＱＰ１１〜ＱＰ１ＮはＰチヤネルＦＥＴ、ＤＮ１
１〜ＤＮ１Ｎはそれぞれ前記ＮチャネルＦＥＴ ＱＮ１
１〜ＱＮ１Ｎの寄生ダイオード、ＤＰ１１〜ＤＰ１Ｎは
それぞれ前記ＰチヤネルＦＥＴ ＱＰ１１〜ＱＰ１Ｎの
寄生ダイオードであり、これらは複数本の出力端子ＰＺ
１１〜ＰＺ1 Ｎに接続されるデータラインＤＬへのデー
タ電圧印加を制御するためのデータ電圧印加用スイッチ
ユニットとして構成されている。そして、前記各データ
ラインＤＬと、各データラインＤＬに対応されるデータ
電圧印加用スイッチユニットとの間には、それぞれＰチ
ャネルＦＥＴ ＱＳ１１〜ＱＳ１Ｎと、その寄生ダイオ
ードＤＳ１１〜ＤＳ１Ｎとで構成される電荷回収用スイ
ッチ回路が介挿されている。また、前記電荷回収用スイ
ッチ回路のＦＥＴ ＱＳ１１〜ＱＳ１Ｎのゲートには、
次回の出力を検知する次出力検知回路ＮＯＤが接続され
ている。
ＥＴ、ＱＰ１１〜ＱＰ１ＮはＰチヤネルＦＥＴ、ＤＮ１
１〜ＤＮ１Ｎはそれぞれ前記ＮチャネルＦＥＴ ＱＮ１
１〜ＱＮ１Ｎの寄生ダイオード、ＤＰ１１〜ＤＰ１Ｎは
それぞれ前記ＰチヤネルＦＥＴ ＱＰ１１〜ＱＰ１Ｎの
寄生ダイオードであり、これらは複数本の出力端子ＰＺ
１１〜ＰＺ1 Ｎに接続されるデータラインＤＬへのデー
タ電圧印加を制御するためのデータ電圧印加用スイッチ
ユニットとして構成されている。そして、前記各データ
ラインＤＬと、各データラインＤＬに対応されるデータ
電圧印加用スイッチユニットとの間には、それぞれＰチ
ャネルＦＥＴ ＱＳ１１〜ＱＳ１Ｎと、その寄生ダイオ
ードＤＳ１１〜ＤＳ１Ｎとで構成される電荷回収用スイ
ッチ回路が介挿されている。また、前記電荷回収用スイ
ッチ回路のＦＥＴ ＱＳ１１〜ＱＳ１Ｎのゲートには、
次回の出力を検知する次出力検知回路ＮＯＤが接続され
ている。
【００２０】図２は、図１に示した本発明の実施の形態
に係る回路における電圧波形を示したものである。図２
の電圧波形を参照して、図１の回路の動作を説明する。
期間Ｔ１１，Ｔ１３，Ｔ１５，Ｔ１６は、データパルス
のオン・オフの遷移期間であり、期間Ｔ１２，Ｔ１４は
データパルスを−定電圧にクランプする期間である。デ
ータパルス波形である図２（Ｅ）の出力端子ＰＺ１１の
電圧波形から、データラインにパルスを印加する回路の
動作を説明する。期間Ｔ１１において、前記データライ
ンに接続される出力端子ＰＺ１１には、データパルスが
印加されておらず、図２（Ｅ）に示すように、前記出力
端子ＰＺ１１の電位を引き上げる。ＦＥＴ Ｑ１１，Ｑ
Ｐ１１，ＱＳ１１を導通させ、電荷回収用回収コンデン
サＣ１１に充電されていた電荷を共振作用により、ＦＥ
ＴＱｌｌ、ダイオードＤ１１、コイルＬ１１、ＦＥＴＱ
Ｐ１１、ＱＳ１１または、ＦＥＴＱＳ１１の寄生ダイオ
ードＤＳ１１、前記出力端子ＰＺ１１を通して前記デー
タラインに充電する。共振作用により、前記電荷の移動
をするため、前記出力端子ＰＺ１１には、データ電圧Ｖ
ｄを超える電圧が瞬時にかかることが予想されるが、前
記電荷を放出する経路はなく、前記電荷はすべて前記デ
ータラインに充電される。この時ＦＥＴＱＳ１１は、ダ
イオードＤＳ１１が導通するため、非導通としてもよ
い。
に係る回路における電圧波形を示したものである。図２
の電圧波形を参照して、図１の回路の動作を説明する。
期間Ｔ１１，Ｔ１３，Ｔ１５，Ｔ１６は、データパルス
のオン・オフの遷移期間であり、期間Ｔ１２，Ｔ１４は
データパルスを−定電圧にクランプする期間である。デ
ータパルス波形である図２（Ｅ）の出力端子ＰＺ１１の
電圧波形から、データラインにパルスを印加する回路の
動作を説明する。期間Ｔ１１において、前記データライ
ンに接続される出力端子ＰＺ１１には、データパルスが
印加されておらず、図２（Ｅ）に示すように、前記出力
端子ＰＺ１１の電位を引き上げる。ＦＥＴ Ｑ１１，Ｑ
Ｐ１１，ＱＳ１１を導通させ、電荷回収用回収コンデン
サＣ１１に充電されていた電荷を共振作用により、ＦＥ
ＴＱｌｌ、ダイオードＤ１１、コイルＬ１１、ＦＥＴＱ
Ｐ１１、ＱＳ１１または、ＦＥＴＱＳ１１の寄生ダイオ
ードＤＳ１１、前記出力端子ＰＺ１１を通して前記デー
タラインに充電する。共振作用により、前記電荷の移動
をするため、前記出力端子ＰＺ１１には、データ電圧Ｖ
ｄを超える電圧が瞬時にかかることが予想されるが、前
記電荷を放出する経路はなく、前記電荷はすべて前記デ
ータラインに充電される。この時ＦＥＴＱＳ１１は、ダ
イオードＤＳ１１が導通するため、非導通としてもよ
い。
【００２１】期間Ｔ１２において、ＦＥＴＱ１３を導通
させて、前記出力端子ＰＺ１１に接続されるデータライ
ンをデータ電圧Ｖｄにクランプする。この時ＦＥＴＱＳ
１１は、前記期間のＴ１１と同様に非導通としてもよ
い。期間Ｔ１３において、前記出力端子ＰＺ１１に接続
されるデータラインの電圧Ｖｄが、次出力時もＶｄであ
ることを、次出力検知回路で検知し、ＦＥＴＱＳ１１を
非導通させ、前記出力端子ＰＺ１１に接続されるデータ
ラインの電荷を非回収とする。前記出力端子ＰＺ１１に
接続されるデータラインに充電されている電荷は、導通
経路が断たれ前記電荷の回収はしない。期間Ｔ１４にお
いて、前記期間のＴ１２と同様に、前記出力端子ＰＺ１
１に接続されるデータラインをデータ電圧Ｖｄにクラン
プする。この時ＦＥＴＱＳ１１は、前記期間のＴ１１と
同様に非導通としてもよい。期間Ｔ１５において、出力
端子ＰＺ１１に接続されるデータラインの電圧Ｖｄが、
次出力時はＶｄでないことを、次出力検知回路で検知
し、ＦＥＴＱ１２、ＱＳ１１を導通させ、前記出力端子
ＰＺ１１に接続されるデータラインの電荷を回収する。
前記データラインに充電されていた電荷を共振作用によ
り、出力端子ＰＺ１１、ＦＥＴＱＳ１１、ＦＥＴＱＰ１
１の寄生ダイオードＤＰ１１、コイルＬｌｌ、ダイオー
ドＤ１２、ＦＥＴＱ１２を通して、電荷回収用コンデン
サＣ１１に充電し、前記データラインの電位を引き下げ
る。期間Ｔ１６は、放電と充電のタイミングをとるため
の切り替え時間である。
させて、前記出力端子ＰＺ１１に接続されるデータライ
ンをデータ電圧Ｖｄにクランプする。この時ＦＥＴＱＳ
１１は、前記期間のＴ１１と同様に非導通としてもよ
い。期間Ｔ１３において、前記出力端子ＰＺ１１に接続
されるデータラインの電圧Ｖｄが、次出力時もＶｄであ
ることを、次出力検知回路で検知し、ＦＥＴＱＳ１１を
非導通させ、前記出力端子ＰＺ１１に接続されるデータ
ラインの電荷を非回収とする。前記出力端子ＰＺ１１に
接続されるデータラインに充電されている電荷は、導通
経路が断たれ前記電荷の回収はしない。期間Ｔ１４にお
いて、前記期間のＴ１２と同様に、前記出力端子ＰＺ１
１に接続されるデータラインをデータ電圧Ｖｄにクラン
プする。この時ＦＥＴＱＳ１１は、前記期間のＴ１１と
同様に非導通としてもよい。期間Ｔ１５において、出力
端子ＰＺ１１に接続されるデータラインの電圧Ｖｄが、
次出力時はＶｄでないことを、次出力検知回路で検知
し、ＦＥＴＱ１２、ＱＳ１１を導通させ、前記出力端子
ＰＺ１１に接続されるデータラインの電荷を回収する。
前記データラインに充電されていた電荷を共振作用によ
り、出力端子ＰＺ１１、ＦＥＴＱＳ１１、ＦＥＴＱＰ１
１の寄生ダイオードＤＰ１１、コイルＬｌｌ、ダイオー
ドＤ１２、ＦＥＴＱ１２を通して、電荷回収用コンデン
サＣ１１に充電し、前記データラインの電位を引き下げ
る。期間Ｔ１６は、放電と充電のタイミングをとるため
の切り替え時間である。
【００２２】以上のように、動作を繰り返すことによ
り、マトリクス表示パネルのデータラインにかかるオー
バーシュート分を損失することなく、電荷の回収、再利
用を効率よくできる。また、電荷の回収、非回収を制御
するスイッチトランジスタの動作回数は少なく、回路全
体の構成を簡易にし、省電力化できる。また回路構成を
簡易にすることにより、電荷の回収、再利用時の抵抗性
分を減少できる。更に、電荷回収用の端子、配線を必要
としないことも回路の簡易化に貢献する。
り、マトリクス表示パネルのデータラインにかかるオー
バーシュート分を損失することなく、電荷の回収、再利
用を効率よくできる。また、電荷の回収、非回収を制御
するスイッチトランジスタの動作回数は少なく、回路全
体の構成を簡易にし、省電力化できる。また回路構成を
簡易にすることにより、電荷の回収、再利用時の抵抗性
分を減少できる。更に、電荷回収用の端子、配線を必要
としないことも回路の簡易化に貢献する。
【００２３】本発明にかかる、データライン駆動回路の
参照例を、図３及び図４を用いて詳細に説明する。図３
は本発明にかかる参照例のデータライン騒動回路の構成
図である。同図において、Ｐ２１はデータ電圧Ｖｄの直
流電圧を印加する端子、Ｐ２２はデータライン駆動回路
としての集積回路２Ａのデータ電圧を入力する端子、Ｐ
２３は前記集積回路２Ａの接地端子、ＰＺ２１〜ＰＺ２
Ｎは各データラインに接続される出力端子である。ま
た、ＱＮ２１〜ＱＮ２ＮはＮチヤネルＦＥＴ、ＱＰ２１
〜ＱＰ２ＮはＰチヤネルＦＥＴであり、これらで前記出
力端子ＰＺ２１〜ＰＺ２Ｎに接続されるデータラインＤ
Ｌにデータ電圧を印加するためのデータ電圧印加用スイ
ッチユニットが形成される。さらに、Ｑ２１，Ｑ２３は
ＰチャネルＦＥＴであり、ＦＥＴＱ２１はデータ電圧印
加用スイッチとして、ＦＥＴＱ２３は電荷回収用スイッ
チとして構成される。また、Ｑ２２，Ｑ２４はＮチャネ
ルＦＥＴであり、ＦＥＴＱ２４は電荷回収用スイッチと
して、ＦＥＴＱ２２は接地用スイッチとして構成され
る。さらに、Ｄ２１，Ｄ２２はダイオードであり、それ
ぞれ前記ＦＥＴＱ２３とＦＥＴＱ２４に直列接続され、
かつ両ダイオードＤ２１，２２の接続点において電荷回
収用コイルＬ２１と電荷回収用コンデンサＣ２１の直列
回路に接続されている。なお、ＰＬ２１はダイオードＤ
２１のアノード（ダイオードＤ２２のカソード）の電位
である。
参照例を、図３及び図４を用いて詳細に説明する。図３
は本発明にかかる参照例のデータライン騒動回路の構成
図である。同図において、Ｐ２１はデータ電圧Ｖｄの直
流電圧を印加する端子、Ｐ２２はデータライン駆動回路
としての集積回路２Ａのデータ電圧を入力する端子、Ｐ
２３は前記集積回路２Ａの接地端子、ＰＺ２１〜ＰＺ２
Ｎは各データラインに接続される出力端子である。ま
た、ＱＮ２１〜ＱＮ２ＮはＮチヤネルＦＥＴ、ＱＰ２１
〜ＱＰ２ＮはＰチヤネルＦＥＴであり、これらで前記出
力端子ＰＺ２１〜ＰＺ２Ｎに接続されるデータラインＤ
Ｌにデータ電圧を印加するためのデータ電圧印加用スイ
ッチユニットが形成される。さらに、Ｑ２１，Ｑ２３は
ＰチャネルＦＥＴであり、ＦＥＴＱ２１はデータ電圧印
加用スイッチとして、ＦＥＴＱ２３は電荷回収用スイッ
チとして構成される。また、Ｑ２２，Ｑ２４はＮチャネ
ルＦＥＴであり、ＦＥＴＱ２４は電荷回収用スイッチと
して、ＦＥＴＱ２２は接地用スイッチとして構成され
る。さらに、Ｄ２１，Ｄ２２はダイオードであり、それ
ぞれ前記ＦＥＴＱ２３とＦＥＴＱ２４に直列接続され、
かつ両ダイオードＤ２１，２２の接続点において電荷回
収用コイルＬ２１と電荷回収用コンデンサＣ２１の直列
回路に接続されている。なお、ＰＬ２１はダイオードＤ
２１のアノード（ダイオードＤ２２のカソード）の電位
である。
【００２４】図４は、図３に示した本発明にかかる参照
例の回路における電圧波形を示したものである。図４の
電圧波形を参照して、図３の回路の動作を説明する。期
間Ｔ２２，Ｔ２６，Ｔ２Ａは、データパルスの電荷を、
電荷回収用コンデンサＣ２１に回収する期間である。期
間Ｔ２４，Ｔ２８，Ｔ２Ｃは、電荷回収用コンデンサＣ
２１の電荷を、データパルスとして再利用する期間であ
る。期間Ｔ２１，Ｔ２５，Ｔ２９はデータパルスを一定
電圧にクランプする期間である。データパルス波形であ
る図４（Ｂ）の出力端子ＰＺ２１の電圧波形から、デー
タラインにパルスを印加する回路の動作を説明する。期
間Ｔ２１において、前記データラインに接続される出力
端子ＰＺ２１にはデータパルスが印加され、データ電圧
Ｖｄにクランプされている。期間Ｔ２２において、図４
（Ｂ）に示すように、前記出力端子ＰＺ２１に接続され
るデータラインの電位を引き下げる。ＦＥＴＱＮ２１，
Ｑ２４を導通させて、前記データラインに充電されてい
た電荷を共振作用により、出力端子ＰＺ２１、ＦＥＴＱ
Ｎ２１、Ｑ２４、ダイオードＤ２２、コイルＬ２１を通
して、電荷回収用コンデンサＣ２１に充電し、前記デー
タラインの電位を引き下げる。期間Ｔ２３は、電荷回収
用コンデンサＣ２１の充電と放電のタイミングをとるた
めの切り替え期間である。期間Ｔ２４において、前記出
力端子ＰＺ２１に接続されるデータラインの電位は引き
下げられたままであるため、ＦＥＴＱＮ２１を導通、Ｆ
ＥＴＱＰ２１を非導通とする。前記出力端子ＰＺ２１に
接続されるデータラインは電荷の導通経路を断たれ、電
荷回収用コンデンサＣ２１に充電された電荷を再利用し
ない。
例の回路における電圧波形を示したものである。図４の
電圧波形を参照して、図３の回路の動作を説明する。期
間Ｔ２２，Ｔ２６，Ｔ２Ａは、データパルスの電荷を、
電荷回収用コンデンサＣ２１に回収する期間である。期
間Ｔ２４，Ｔ２８，Ｔ２Ｃは、電荷回収用コンデンサＣ
２１の電荷を、データパルスとして再利用する期間であ
る。期間Ｔ２１，Ｔ２５，Ｔ２９はデータパルスを一定
電圧にクランプする期間である。データパルス波形であ
る図４（Ｂ）の出力端子ＰＺ２１の電圧波形から、デー
タラインにパルスを印加する回路の動作を説明する。期
間Ｔ２１において、前記データラインに接続される出力
端子ＰＺ２１にはデータパルスが印加され、データ電圧
Ｖｄにクランプされている。期間Ｔ２２において、図４
（Ｂ）に示すように、前記出力端子ＰＺ２１に接続され
るデータラインの電位を引き下げる。ＦＥＴＱＮ２１，
Ｑ２４を導通させて、前記データラインに充電されてい
た電荷を共振作用により、出力端子ＰＺ２１、ＦＥＴＱ
Ｎ２１、Ｑ２４、ダイオードＤ２２、コイルＬ２１を通
して、電荷回収用コンデンサＣ２１に充電し、前記デー
タラインの電位を引き下げる。期間Ｔ２３は、電荷回収
用コンデンサＣ２１の充電と放電のタイミングをとるた
めの切り替え期間である。期間Ｔ２４において、前記出
力端子ＰＺ２１に接続されるデータラインの電位は引き
下げられたままであるため、ＦＥＴＱＮ２１を導通、Ｆ
ＥＴＱＰ２１を非導通とする。前記出力端子ＰＺ２１に
接続されるデータラインは電荷の導通経路を断たれ、電
荷回収用コンデンサＣ２１に充電された電荷を再利用し
ない。
【００２５】また、期間Ｔ２５において、ＦＥＴＱ２２
を導通させて、前記出力端子ＰＺ２１に接続されるデー
タラインを接地電位である０Ｖにクランプする。期間Ｔ
２６において、前記出力端子ＰＺ２１に接続されるデー
タラインには、データパルスが印加されていないので電
荷の回収は行わない。他の出力端子から電荷の流入を防
ぐため、ＦＥＴＱＮ２１を非導通とする。期間Ｔ２７
は、前記期間Ｔ２３と同様である。期間Ｔ２８におい
て、前記出力端子ＰＺ２１に接続されるデータラインの
電位を引き上げる。ＦＥＴＱ２３、ＱＰ２１を導通させ
て、電荷回収用コンデンサＣ２１に充電されていた電荷
を共振作用により、コイルＬ２１、ダイオードＤ２１、
ＦＥＴＱ２３，ＱＰ２１、出力端子ＰＺ２１を通して、
出力端子ＰＺ２１に接続されるデータラインに充電し、
前記データラインの電位を引き上げる。共振作用によ
り、電荷の移動をするため、前記出力端子ＰＺ２１に
は、データ電圧Ｖｄを超える電圧が瞬時にかかることが
予想されるが、電荷を放出する経路はなく、すべて前記
データラインに充電される。
を導通させて、前記出力端子ＰＺ２１に接続されるデー
タラインを接地電位である０Ｖにクランプする。期間Ｔ
２６において、前記出力端子ＰＺ２１に接続されるデー
タラインには、データパルスが印加されていないので電
荷の回収は行わない。他の出力端子から電荷の流入を防
ぐため、ＦＥＴＱＮ２１を非導通とする。期間Ｔ２７
は、前記期間Ｔ２３と同様である。期間Ｔ２８におい
て、前記出力端子ＰＺ２１に接続されるデータラインの
電位を引き上げる。ＦＥＴＱ２３、ＱＰ２１を導通させ
て、電荷回収用コンデンサＣ２１に充電されていた電荷
を共振作用により、コイルＬ２１、ダイオードＤ２１、
ＦＥＴＱ２３，ＱＰ２１、出力端子ＰＺ２１を通して、
出力端子ＰＺ２１に接続されるデータラインに充電し、
前記データラインの電位を引き上げる。共振作用によ
り、電荷の移動をするため、前記出力端子ＰＺ２１に
は、データ電圧Ｖｄを超える電圧が瞬時にかかることが
予想されるが、電荷を放出する経路はなく、すべて前記
データラインに充電される。
【００２６】さらに、期間Ｔ２９において、ＦＥＴＱ２
１を導通させて、前記出力端子ＰＺ２１に接続されるデ
ータラインをＶｄにクランプする。期間Ｔ２Ａにおい
て、前記出力端子ＰＺ２１に接続されるデータライン
は、デ一タパルスを継続して印加し、電荷の回収は行わ
ない。他の出力端子への電荷の流出を防ぐため、ＦＥＴ
ＱＰ２１は非導通とする。期間Ｔ２Ｂは、前記期間Ｔ２
３と同様である。期間Ｔ２Ｃにおいて、前記出力端子Ｐ
Ｚ２１に接続されるデータラインは、データパルスを継
続して印加するため、他の出力端子への電荷の流出を防
ぐため、ＦＥＴＱＰ２１は非導通とする。
１を導通させて、前記出力端子ＰＺ２１に接続されるデ
ータラインをＶｄにクランプする。期間Ｔ２Ａにおい
て、前記出力端子ＰＺ２１に接続されるデータライン
は、デ一タパルスを継続して印加し、電荷の回収は行わ
ない。他の出力端子への電荷の流出を防ぐため、ＦＥＴ
ＱＰ２１は非導通とする。期間Ｔ２Ｂは、前記期間Ｔ２
３と同様である。期間Ｔ２Ｃにおいて、前記出力端子Ｐ
Ｚ２１に接続されるデータラインは、データパルスを継
続して印加するため、他の出力端子への電荷の流出を防
ぐため、ＦＥＴＱＰ２１は非導通とする。
【００２７】以上のように、動作を繰り返すことによ
り、マトリクス表示パネルのデータラインに掛かるオー
バーシュート分を損失することなく、電荷の回収、再利
用を効率よくできる。また、電荷の回収、非回収を制御
するスイッチは特別に用いずに、電荷回収ライン、非回
収ラインの分別を行い、更に、電荷の回収、再利用をデ
ータ電圧Ｖｄの直流電圧を印加する端子、接地端子を利
用するため回路構成は極端に簡易になる。また回路構成
を簡易にすることにより、電荷の回収、再利用時の抵抗
性分を減少できる。なお、本発明に用いるデータライン
駆動回路は、誘電体分離等のプロセスを用い、ＦＥＴＱ
Ｎ２１〜ＱＮ２Ｎ、ＱＰ２１〜ＱＰ２Ｎは寄生ダイオー
ドを作製しないようにする必要がある。
り、マトリクス表示パネルのデータラインに掛かるオー
バーシュート分を損失することなく、電荷の回収、再利
用を効率よくできる。また、電荷の回収、非回収を制御
するスイッチは特別に用いずに、電荷回収ライン、非回
収ラインの分別を行い、更に、電荷の回収、再利用をデ
ータ電圧Ｖｄの直流電圧を印加する端子、接地端子を利
用するため回路構成は極端に簡易になる。また回路構成
を簡易にすることにより、電荷の回収、再利用時の抵抗
性分を減少できる。なお、本発明に用いるデータライン
駆動回路は、誘電体分離等のプロセスを用い、ＦＥＴＱ
Ｎ２１〜ＱＮ２Ｎ、ＱＰ２１〜ＱＰ２Ｎは寄生ダイオー
ドを作製しないようにする必要がある。
【００２８】本発明による、データライン駆動回路の第
２の実施の形態を、図５及び図６を用いて説明する。こ
の第２の実施形態では、前記参照例を改良し、データラ
インの電荷の回収、電荷の再利用を同時に行い、同時間
を半減させることを可能にしている。図５に本発明の第
２の実施の形態のデータライン駆動回路の構成を示す。
同図において、Ｐ３１はデータ電圧Ｖｄの直流電圧を印
加する端子、Ｐ３２はデータライン駆動回路としての集
積回路３Ａのデータ電圧を入力する端子、Ｐ３３は集積
回路３Ａの接地端子である。また、ＱＰ３１〜ＱＰ３Ｎ
はＰチヤネルＦＥＴ、ＱＮ３１〜ＱＮ３ＮはＮチヤネル
ＦＥＴであり、これらでデータラインＤＬのデータ電圧
印加用のスイッチユニットが構成される。さらに、Ｑ３
１，Ｑ３３，Ｑ３５はＰチャネルＦＥＴであり、ＦＥＴ
Ｑ３１はデータ電圧印加用スイッチ（第１のスイッチ）
として、ＦＥＴＱ３３とＦＥＴＱ３５は電荷回収用スイ
ッチ（第３のスイッチ、第５のスイッチ）として構成さ
れる。また、Ｑ３２，Ｑ３４，Ｑ３６はＮチャネルＦＥ
Ｔであり、ＦＥＴＱ３４とＦＥＴＱ３６は電荷回収用ス
イッチ（第４のスイッチ、第６のスイッチ）として、Ｆ
ＥＴＱ３２は接地用スイッチ（第２のスイッチ）として
構成される。さらに、Ｄ３１〜Ｄ３４はダイオードであ
り、ダイオードＤ３１とＤ３３はそれぞれ前記ＦＥＴＱ
３３とＦＥＴＱ３５に直列接続され、ダイオードＤ３２
とＤ３４はそれぞれ前記ＦＥＴＱ３４とＦＥＴＱ３６に
直列接続される。そして、ダイオードＤ３１，Ｄ３２の
接続点において電荷回収用コイルＬ３１と電荷回収用コ
ンデンサＣ３１の直列回路（第１の電荷蓄積手段）に接
続され、同様に、ダイオードＤ３３，Ｄ３４の接続点に
おいて電荷回収用コイルＬ３２と電荷回収用コンデンサ
Ｃ３２の直列回路（第２の電荷蓄積手段）に接続されて
いる。なお、ＰＬ３１はダイオードＤ３１のアノード
（ダイオードＤ３２のカソード）の電位、ＰＬ３２はダ
イオードＤ３３のアノード（ダイオードＤ３４のカソー
ド）の電位である。
２の実施の形態を、図５及び図６を用いて説明する。こ
の第２の実施形態では、前記参照例を改良し、データラ
インの電荷の回収、電荷の再利用を同時に行い、同時間
を半減させることを可能にしている。図５に本発明の第
２の実施の形態のデータライン駆動回路の構成を示す。
同図において、Ｐ３１はデータ電圧Ｖｄの直流電圧を印
加する端子、Ｐ３２はデータライン駆動回路としての集
積回路３Ａのデータ電圧を入力する端子、Ｐ３３は集積
回路３Ａの接地端子である。また、ＱＰ３１〜ＱＰ３Ｎ
はＰチヤネルＦＥＴ、ＱＮ３１〜ＱＮ３ＮはＮチヤネル
ＦＥＴであり、これらでデータラインＤＬのデータ電圧
印加用のスイッチユニットが構成される。さらに、Ｑ３
１，Ｑ３３，Ｑ３５はＰチャネルＦＥＴであり、ＦＥＴ
Ｑ３１はデータ電圧印加用スイッチ（第１のスイッチ）
として、ＦＥＴＱ３３とＦＥＴＱ３５は電荷回収用スイ
ッチ（第３のスイッチ、第５のスイッチ）として構成さ
れる。また、Ｑ３２，Ｑ３４，Ｑ３６はＮチャネルＦＥ
Ｔであり、ＦＥＴＱ３４とＦＥＴＱ３６は電荷回収用ス
イッチ（第４のスイッチ、第６のスイッチ）として、Ｆ
ＥＴＱ３２は接地用スイッチ（第２のスイッチ）として
構成される。さらに、Ｄ３１〜Ｄ３４はダイオードであ
り、ダイオードＤ３１とＤ３３はそれぞれ前記ＦＥＴＱ
３３とＦＥＴＱ３５に直列接続され、ダイオードＤ３２
とＤ３４はそれぞれ前記ＦＥＴＱ３４とＦＥＴＱ３６に
直列接続される。そして、ダイオードＤ３１，Ｄ３２の
接続点において電荷回収用コイルＬ３１と電荷回収用コ
ンデンサＣ３１の直列回路（第１の電荷蓄積手段）に接
続され、同様に、ダイオードＤ３３，Ｄ３４の接続点に
おいて電荷回収用コイルＬ３２と電荷回収用コンデンサ
Ｃ３２の直列回路（第２の電荷蓄積手段）に接続されて
いる。なお、ＰＬ３１はダイオードＤ３１のアノード
（ダイオードＤ３２のカソード）の電位、ＰＬ３２はダ
イオードＤ３３のアノード（ダイオードＤ３４のカソー
ド）の電位である。
【００２９】図６は、図５に示した第２の実施形態にお
ける電圧波形を示したものである。図６の電圧波形を参
照して、図５の回路の動作を説明する。期間Ｔ３１，Ｔ
３３，Ｔ３５，Ｔ３７，Ｔ３９はデータパルスを一定電
圧にクランプする期間である。期間Ｔ３２，Ｔ３４，Ｔ
３６，Ｔ３８は、データパルスのオン・オフの遷移期間
である。データパルス波形である図６（ｃ）の出力端子
ＰＺ３１の電圧波形から、データラインに印加する回路
の動作を説明する。期間Ｔ３１において、前記出力端子
ＰＺ３１に接続されるデータラインには、データパルス
が印加されデータ電圧Ｖｄにクランプされている。期間
Ｔ３２において、前記出力端子ＰＺ３１に接続されるデ
ータラインの電位を引き下げる。ＦＥＴＱＮ３１，Ｑ３
４を導通させて、前記データラインに充電されていた電
荷を共振件用により、前記出力端子ＰＺ３１、ＦＥＴＱ
Ｎ３１，Ｑ３４、ダイオードＤ３２、コイルＬ３１を通
して、電荷回収用コンデンサＣ３１に充電し、前記デー
タラインの電位を引き下げる。同時に、電位が引き上げ
る出力端子ＰＺ３ｉ（ｉ＝２〜Ｎ）に接続されるデータ
ライン用に、ＦＥＴＱ３５，ＱＰ３ｉを導通させて、電
荷回収用回収コンデンサＣ３２に充電されていた電荷を
共振作用により、コイルＬ３２、ダイオードＤ３３、Ｆ
ＥＴＱ３５，ＱＰ３ｉ、出力端子ＰＺ３ｉを通して前記
データラインに充電し、前記データラインの電位を引き
上げる。
ける電圧波形を示したものである。図６の電圧波形を参
照して、図５の回路の動作を説明する。期間Ｔ３１，Ｔ
３３，Ｔ３５，Ｔ３７，Ｔ３９はデータパルスを一定電
圧にクランプする期間である。期間Ｔ３２，Ｔ３４，Ｔ
３６，Ｔ３８は、データパルスのオン・オフの遷移期間
である。データパルス波形である図６（ｃ）の出力端子
ＰＺ３１の電圧波形から、データラインに印加する回路
の動作を説明する。期間Ｔ３１において、前記出力端子
ＰＺ３１に接続されるデータラインには、データパルス
が印加されデータ電圧Ｖｄにクランプされている。期間
Ｔ３２において、前記出力端子ＰＺ３１に接続されるデ
ータラインの電位を引き下げる。ＦＥＴＱＮ３１，Ｑ３
４を導通させて、前記データラインに充電されていた電
荷を共振件用により、前記出力端子ＰＺ３１、ＦＥＴＱ
Ｎ３１，Ｑ３４、ダイオードＤ３２、コイルＬ３１を通
して、電荷回収用コンデンサＣ３１に充電し、前記デー
タラインの電位を引き下げる。同時に、電位が引き上げ
る出力端子ＰＺ３ｉ（ｉ＝２〜Ｎ）に接続されるデータ
ライン用に、ＦＥＴＱ３５，ＱＰ３ｉを導通させて、電
荷回収用回収コンデンサＣ３２に充電されていた電荷を
共振作用により、コイルＬ３２、ダイオードＤ３３、Ｆ
ＥＴＱ３５，ＱＰ３ｉ、出力端子ＰＺ３ｉを通して前記
データラインに充電し、前記データラインの電位を引き
上げる。
【００３０】また、期間Ｔ３３において、ＦＥＴＱＮ３
１，Ｑ３６を導通させて、前記出力端子ＰＺ３１に接続
されるデータラインの電位を０Ｖにクランプする。期間
Ｔ３４において、前記出力端子ＰＺ３１に接続されるデ
ータラインの電位は、引き下げられたままであるため、
電荷回収用コンデンサＣ３１，Ｃ３２に電荷の回収、再
利用はしない。また、他の出力端子から電荷の流入を防
ぐためＱＮ３１を非導通とする。電位が引き下がる出力
端子ＰＺ３ｊ（ｊ＝２〜Ｎ）に接続されるデータライン
用に、ＦＥＴＱＮ３ｊ（ｊ＝２〜Ｎ），Ｑ３６を導通さ
せて、前記データラインに充電されていた電荷を共振作
用により、出力端子ＰＺ３ｊ、ＦＥＴＱＮ３ｊ，Ｑ３
６、ダイオードＤ３４、コイルＬ３２を通して電荷回収
用コンデンサＣ３２に充電し、前記データラインの電位
を引き下げる。同時に、電位が引き上る出力端子ＰＺ３
ｋ（ｋ＝２〜Ｎ）に接続されるデータライン用に、ＦＥ
ＴＱ３３、ＱＰ３ｋを導通させて、電荷回収用回収コン
デンサＣ３１に充電されていた電荷を共振作用により、
コイルＬ３１、ダイオードＤ３１、ＦＥＴＱ３３，ＱＰ
３ｋ、出力端子ＰＺ３ｋを通して前記データラインに充
電し、前記データラインの電位を引き上げる。
１，Ｑ３６を導通させて、前記出力端子ＰＺ３１に接続
されるデータラインの電位を０Ｖにクランプする。期間
Ｔ３４において、前記出力端子ＰＺ３１に接続されるデ
ータラインの電位は、引き下げられたままであるため、
電荷回収用コンデンサＣ３１，Ｃ３２に電荷の回収、再
利用はしない。また、他の出力端子から電荷の流入を防
ぐためＱＮ３１を非導通とする。電位が引き下がる出力
端子ＰＺ３ｊ（ｊ＝２〜Ｎ）に接続されるデータライン
用に、ＦＥＴＱＮ３ｊ（ｊ＝２〜Ｎ），Ｑ３６を導通さ
せて、前記データラインに充電されていた電荷を共振作
用により、出力端子ＰＺ３ｊ、ＦＥＴＱＮ３ｊ，Ｑ３
６、ダイオードＤ３４、コイルＬ３２を通して電荷回収
用コンデンサＣ３２に充電し、前記データラインの電位
を引き下げる。同時に、電位が引き上る出力端子ＰＺ３
ｋ（ｋ＝２〜Ｎ）に接続されるデータライン用に、ＦＥ
ＴＱ３３、ＱＰ３ｋを導通させて、電荷回収用回収コン
デンサＣ３１に充電されていた電荷を共振作用により、
コイルＬ３１、ダイオードＤ３１、ＦＥＴＱ３３，ＱＰ
３ｋ、出力端子ＰＺ３ｋを通して前記データラインに充
電し、前記データラインの電位を引き上げる。
【００３１】さらに、期間Ｔ３６において、前記出力端
子ＰＺ３１に接続されるデータラインの電位は引き上げ
る。ＦＥＴＱ３５，ＱＰ３１を導通させて、電荷回収用
回収コンデンサＣ３２に充電されていた電荷を共振作用
により、コイルＬ３２、ダイオードＤ３３、ＦＥＴＱ３
５，ＱＰ３１、出力端子ＰＺ３１を通して前記データラ
インに充電し、前記データラインの電位を引き上げる。
同時に、電位が引き下る出力端子ＰＺ３ｍ（ｍ＝２〜
Ｎ）に接続されるデータライン用に、ＦＥＴＱＮ３ｍ，
Ｑ３４を導通させて、データラインに充電されていた電
荷を共振作用により、出力端子ＰＺ３ｍ、ＦＥＴＱＮ３
ｍ，Ｑ３４、ダイオードＤ３２、コイルＬ３１を通して
電荷回収用コンデンサＣ３１に充電し、前記データライ
ンの電位を引き下げる。期間Ｔ３８において、前記出力
端子ＰＺ３１に接続されるデータラインの電位は、引き
上げられたままであるため、電荷回収用コンデンサＣ３
１、Ｃ３２に電荷の回収、再利用はしない。また、他の
出力端子に電荷の流出を防ぐためＱＰ３１を非導通とす
る。電位が引き下がる出力端子ＰＺ３ｎ（ｎ＝２〜Ｎ）
に接続されるデータライン用に、ＦＥＴＱＮ３ｎ（ｎ＝
２〜Ｎ），Ｑ３６を導通させて、前記データラインに充
電されていた電荷を共振作用により、出力端子ＰＺ３
ｎ、ＦＥＴＱＮ３ｎ，Ｑ３６、ダイオードＤ３４、コイ
ルＬ３２を通して、電荷回収用コンデンサＣ３２に充電
し、前記データラインの電位を引き下げる。同時に、電
位が引き上る出力端子ＰＺ３ｏ（ｏ＝２〜Ｎ）に接続さ
れるデータライン用に、ＦＥＴＱ３３、ＱＰ３ｏを導通
させて、電荷回収用回収コンデンサＣ３１に充電されて
いた電荷を共振作用により、コイルＬ３１、ダイオード
Ｄ３１、ＦＥＴＱ３３，ＱＰ３ｏ、出力端子ＰＺ３ｏを
通して前記データラインに充電し、前記データラインの
電位を引き上げる。
子ＰＺ３１に接続されるデータラインの電位は引き上げ
る。ＦＥＴＱ３５，ＱＰ３１を導通させて、電荷回収用
回収コンデンサＣ３２に充電されていた電荷を共振作用
により、コイルＬ３２、ダイオードＤ３３、ＦＥＴＱ３
５，ＱＰ３１、出力端子ＰＺ３１を通して前記データラ
インに充電し、前記データラインの電位を引き上げる。
同時に、電位が引き下る出力端子ＰＺ３ｍ（ｍ＝２〜
Ｎ）に接続されるデータライン用に、ＦＥＴＱＮ３ｍ，
Ｑ３４を導通させて、データラインに充電されていた電
荷を共振作用により、出力端子ＰＺ３ｍ、ＦＥＴＱＮ３
ｍ，Ｑ３４、ダイオードＤ３２、コイルＬ３１を通して
電荷回収用コンデンサＣ３１に充電し、前記データライ
ンの電位を引き下げる。期間Ｔ３８において、前記出力
端子ＰＺ３１に接続されるデータラインの電位は、引き
上げられたままであるため、電荷回収用コンデンサＣ３
１、Ｃ３２に電荷の回収、再利用はしない。また、他の
出力端子に電荷の流出を防ぐためＱＰ３１を非導通とす
る。電位が引き下がる出力端子ＰＺ３ｎ（ｎ＝２〜Ｎ）
に接続されるデータライン用に、ＦＥＴＱＮ３ｎ（ｎ＝
２〜Ｎ），Ｑ３６を導通させて、前記データラインに充
電されていた電荷を共振作用により、出力端子ＰＺ３
ｎ、ＦＥＴＱＮ３ｎ，Ｑ３６、ダイオードＤ３４、コイ
ルＬ３２を通して、電荷回収用コンデンサＣ３２に充電
し、前記データラインの電位を引き下げる。同時に、電
位が引き上る出力端子ＰＺ３ｏ（ｏ＝２〜Ｎ）に接続さ
れるデータライン用に、ＦＥＴＱ３３、ＱＰ３ｏを導通
させて、電荷回収用回収コンデンサＣ３１に充電されて
いた電荷を共振作用により、コイルＬ３１、ダイオード
Ｄ３１、ＦＥＴＱ３３，ＱＰ３ｏ、出力端子ＰＺ３ｏを
通して前記データラインに充電し、前記データラインの
電位を引き上げる。
【００３２】以上の動作を繰り返すことにより、充放電
経路を２経路有し、電荷の回収、再利用を同時に行うこ
とにより、前記実施の形態２のデータライン駆動回路と
同様な効果が得られ、更に電荷の充放電に要する時間を
半減できる。なお、本発明に用いるデータライン駆動回
路は、誘電体分離等のプロセスを用い、ＦＥＴＱＮ２１
〜ＱＮ２Ｎ、ＱＰ２１〜ＱＰ２Ｎは寄生ダイオードを作
製しないようにする必要がある。
経路を２経路有し、電荷の回収、再利用を同時に行うこ
とにより、前記実施の形態２のデータライン駆動回路と
同様な効果が得られ、更に電荷の充放電に要する時間を
半減できる。なお、本発明に用いるデータライン駆動回
路は、誘電体分離等のプロセスを用い、ＦＥＴＱＮ２１
〜ＱＮ２Ｎ、ＱＰ２１〜ＱＰ２Ｎは寄生ダイオードを作
製しないようにする必要がある。
【００３３】ここで、本発明においては、前記第１およ
び第２の実施形態を組み合わせることも可能である。ま
た、前記各実施形態では、図７，図８に示した構造のプ
ラズマディスプレイパネルを例にして説明したが、本発
明は他のＡＣ型やＤＣ型のプラズマディスプレイパネル
の駆動にも適用できることはいうまでもない。また、プ
ラズマディスプレイパネルだけでなくその他のマトリク
ス表示パネル、すなわちエレクトロルミネセントパネル
や波晶パネルの駆動にも適用可能である。また、第１の
実施形態の電荷回収を制御するスイッチとして、Ｐチヤ
ネルＦＥＴを用いて説明したが、ＮチヤネルＦＥＴを用
いてもよい。さらに、前記各実施形態においては、高電
圧のスイッチとしてＦＥＴを用いているが、ＦＥＴでは
なくパイポーラトランジスタなどをスイッチとして用い
てもよい。
び第２の実施形態を組み合わせることも可能である。ま
た、前記各実施形態では、図７，図８に示した構造のプ
ラズマディスプレイパネルを例にして説明したが、本発
明は他のＡＣ型やＤＣ型のプラズマディスプレイパネル
の駆動にも適用できることはいうまでもない。また、プ
ラズマディスプレイパネルだけでなくその他のマトリク
ス表示パネル、すなわちエレクトロルミネセントパネル
や波晶パネルの駆動にも適用可能である。また、第１の
実施形態の電荷回収を制御するスイッチとして、Ｐチヤ
ネルＦＥＴを用いて説明したが、ＮチヤネルＦＥＴを用
いてもよい。さらに、前記各実施形態においては、高電
圧のスイッチとしてＦＥＴを用いているが、ＦＥＴでは
なくパイポーラトランジスタなどをスイッチとして用い
てもよい。
【００３４】
【発明の効果】以上説明したように本発明の第１の発明
によれば、マトリクス表示パネルのデータラインの電荷
の回収、再利用の際に、前紀データラインの電圧がオー
バーシュートの発生によってデータ電圧を越えた際に
も、データ電圧源に向けてオーバーシュート分を放出す
る経路は存在しなくなり、効率よく回収できる。また、
電荷の回収、非回収を制御するスイッチの動作回数を削
流し、回路全体の構成を簡易にし、省電力化できる。ま
た、このように回路構成を簡易にすることにより、電荷
の回収、再利用時の抵抗性分を滅少できる。さらに、電
荷回収用の端子、配線を必事としないことも回路の簡易
化に貢献する。また、本発明の第２の発明によれば、マ
トリクス表示パネルの各データライン毎に電荷回収を制
御するスイッチを用いずに電荷回収と非回収が分別で
き、さらに、電荷の回収、再利用をデータ電圧端子、お
よび接地端子を利用するために、回路構成はさらに簡易
化できるとともに、電荷の回収、再利用の動作を同時に
行えるため回収、再利用に要する時間を半減することが
できる。したがって、本発明によれば、マトリクス表示
パネルのデータライン駆動装置を簡易な回路横成とする
一方で、データラインの電荷を効率よく回収し再利用す
ることができ、省電力化を実現することができる。
によれば、マトリクス表示パネルのデータラインの電荷
の回収、再利用の際に、前紀データラインの電圧がオー
バーシュートの発生によってデータ電圧を越えた際に
も、データ電圧源に向けてオーバーシュート分を放出す
る経路は存在しなくなり、効率よく回収できる。また、
電荷の回収、非回収を制御するスイッチの動作回数を削
流し、回路全体の構成を簡易にし、省電力化できる。ま
た、このように回路構成を簡易にすることにより、電荷
の回収、再利用時の抵抗性分を滅少できる。さらに、電
荷回収用の端子、配線を必事としないことも回路の簡易
化に貢献する。また、本発明の第２の発明によれば、マ
トリクス表示パネルの各データライン毎に電荷回収を制
御するスイッチを用いずに電荷回収と非回収が分別で
き、さらに、電荷の回収、再利用をデータ電圧端子、お
よび接地端子を利用するために、回路構成はさらに簡易
化できるとともに、電荷の回収、再利用の動作を同時に
行えるため回収、再利用に要する時間を半減することが
できる。したがって、本発明によれば、マトリクス表示
パネルのデータライン駆動装置を簡易な回路横成とする
一方で、データラインの電荷を効率よく回収し再利用す
ることができ、省電力化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の回路図である。
【図２】本発明の第１の実施形態の動作波形図である。
【図３】本発明にかかる参照例の回路図である。
【図４】本発明にかかる参照例の動作波形図である。
【図５】本発明の第２の実施形態の回路図である。
【図６】本発明の第２の実施形態の動作波形図である。
【図７】従来のプラズマディスプレイパネルのライン配
置図である。
置図である。
【図８】従来のプラズマディスプレイパネルの断面図で
ある。
ある。
【図９】従来のプラズマディスプレイパネルの駆動波形
の一例を示す図である。
の一例を示す図である。
【図１０】従来のプラズマディスプレイパネルの駆動装
置の一例の回路図である。
置の一例の回路図である。
Ｑ１１，Ｑ１２ 電荷回収用スイッチユニット Ｄ１１，Ｄ１２ ダイオード Ｑ１３ データ電圧印加用スイッチ ＱＰ１１〜ＱＰ１Ｎ，ＱＮ１１〜ＱＮ１Ｎ データ電圧
印加用スイッチユニット ＤＳ１１〜ＤＳ１Ｎ 電荷回収用スイッチユニット Ｃ１１ 電荷蓄積用コンデンサ Ｌ１１ 電荷蓄積用コイル Ｑ２１，Ｑ３１ 第１のスイッチ Ｑ２２，Ｑ３２ 第２のスイッチ Ｑ２３，Ｑ３３ 第３のスイッチ Ｑ２４，Ｑ３４ 第４のスイッチ Ｑ３５ 第５のスイッチ Ｑ３６ 第６のスイッチ Ｃ２１，Ｌ２１ 電荷蓄積手段 Ｃ３１，Ｌ３１ 第１の電荷蓄積手段 Ｃ３２，Ｌ３２ 第２の電荷蓄積手段 ＤＬ データライン Ｐ１１，Ｐ２１，Ｐ３１ データ電圧印加端子（データ
電圧源） Ｐ１２，Ｐ２２，Ｐ３２ データ電圧端子 Ｐ１３，Ｐ２３，Ｐ３３ 接地端子 ＮＯＤ 次出力検知回路 ＰＤＰ プラズマディスプレイパネル
印加用スイッチユニット ＤＳ１１〜ＤＳ１Ｎ 電荷回収用スイッチユニット Ｃ１１ 電荷蓄積用コンデンサ Ｌ１１ 電荷蓄積用コイル Ｑ２１，Ｑ３１ 第１のスイッチ Ｑ２２，Ｑ３２ 第２のスイッチ Ｑ２３，Ｑ３３ 第３のスイッチ Ｑ２４，Ｑ３４ 第４のスイッチ Ｑ３５ 第５のスイッチ Ｑ３６ 第６のスイッチ Ｃ２１，Ｌ２１ 電荷蓄積手段 Ｃ３１，Ｌ３１ 第１の電荷蓄積手段 Ｃ３２，Ｌ３２ 第２の電荷蓄積手段 ＤＬ データライン Ｐ１１，Ｐ２１，Ｐ３１ データ電圧印加端子（データ
電圧源） Ｐ１２，Ｐ２２，Ｐ３２ データ電圧端子 Ｐ１３，Ｐ２３，Ｐ３３ 接地端子 ＮＯＤ 次出力検知回路 ＰＤＰ プラズマディスプレイパネル
Claims (6)
- 【請求項１】 複数本のデータラインを有するマトリク
ス表示パネルと、データ電圧印加端子と各データライン
との間にそれぞれ介挿された複数のスイッチユニットを
備えて前記データラインを駆動するデータライン駆動回
路と、前記データライン駆動回路に接続されて前記デー
タライン上の電荷を蓄積する電荷蓄積手段と、前記デー
タライン駆動回路と前記各データラインのそれぞれの間
に介挿された寄生ダイオードを有する電荷回収用のスイ
ッチとを備え、前記電荷回収用スイッチは、前記データ
ライン上の電荷を前記電荷蓄積手段に回収する際に導通
されるように構成したことを特徴とするデータライン駆
動装置。 - 【請求項２】 前記電荷回収用スイッチは半導体スイッ
チ素子で形成され、前記寄生ダイオードは、前記半導体
スイッチ素子のスイッチ端子間に寄生され、かつ前記デ
ータラインにデータ電圧を印加する方向の極性を有する
ダイオードとして構成される請求項１に記載のデータラ
イン駆動装置。 - 【請求項３】 前記データライン駆動回路は、前記デー
タラインに対する次の駆動期間におけるデータ電圧を検
知する次出力検知回路を有し、前記次出力検知回路の検
知出力により前記半導体スイッチ素子の導通・非導通を
制御するように構成される請求項２に記載のデータライ
ン駆動装置。 - 【請求項４】 前記半導体スイッチ素子はＦＥＴまたは
バイポーラトランジスタで構成される請求項２または３
に記載のデータライン駆動装置。 - 【請求項５】 複数本のデータラインを有するマトリク
ス表示パネルと、データ電圧印加端子と各データライン
との間にそれぞれ介挿された複数のスイッチユニットを
備えて前記データラインを駆動するデータライン駆動回
路と、前記データライン駆動回路に接続されて前記デー
タライン上の電荷を蓄積する第１及び第２の電荷蓄積手
段と、前記データライン駆動回路のデータ電圧端子とデ
ータ電圧源との間に介挿された第１のスイッチと、前記
データライン駆動回路の接地端子と接地との間に介挿さ
れた第２のスイッチと、前記データ電圧端子と前記第１
の電荷蓄積手段との間に介挿された第３のスイッチと、
前記接地端子と前記第１の電荷蓄積制手段との間に介挿
された第４のスイッチと、前記データ電圧端子と前記第
２の電荷蓄積手段との間に介挿された第５のスイッチ
と、前記接地端子と前記第２の電荷蓄積制手段との間に
介挿された第６のスイッチと、前記第３ないし第６のス
イッチにそれぞれ直列接続されて前記データライン駆動
回路と前記第１または第２の電荷蓄積手段との間で電荷
の回収、再利用を行う方向に極性を有する第１ないし第
４の各ダイオードとを備えることを特徴とするデータラ
イン駆動装置。 - 【請求項６】 前記マトリクス表示パネルは、同一平面
上に平行に配置した複数のデータラインと、前記データ
ラインと直交方向に延設された複数の走査ラインと、前
記データラインと走査ラインの交差部に表示用のセルを
有するプラズマディスプレイパネルである請求項１ない
し５のいずれかに記載のデータライン駆動装置。
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