JP3070553B2 - データライン駆動装置 - Google Patents

データライン駆動装置

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、プラズマディスプレイ
パネル、液晶パネル、エレクトロルミネセントパネル等
のマトリクス表示パネルに関し、特にマトリクスを駆動
するためのデータライン駆動装置に関する。
【0002】
【従来の技術】マトリクス表示パネルとしてプラズマデ
ィスプレイパネルや液晶パネル、エレクトロルミネセン
トパネルなどが代表的である。この中でプラズマディス
プレイパネルを例に取って説明する。プラズマディスプ
レイパネルのラインのみに着目した図7を参照すると、
PDPはプラズマディスプレイパネルであり、その周辺
に設けたシール部10において後述する第1絶縁基板1
1と第2絶縁基板12を張り合わせ、内部に放電ガスを
封入している。また、S1 ,S2 ,…,Sm は走査ライ
ン1、 a1 ,C a2 ,…,C am は維持ライン、 a1
a2 ,…,D an はデータラインである。そして、SDR
は前記走査ラインを駆動する回路、CDRは前記維持ラ
インを駆動する回路、DDRは前記データラインを駆動
する回路である。ここで、i番目の走査ラインと、j番
目のデータラインの交点の表示セルCELLをaijで示
す。
【0003】前記プラズマディスプレイパネルPDPの
断面構造を図8に示す。なお、図8は、図7のデータラ
インに沿った構造断面図となっている。図8において、
11はガラスよりなる第1絶縁基板、12は同じくガラ
スよりなる第2絶縁基板、13は金属電極よりなるデー
タライン、14はデータライン13を覆う絶縁層、15
はガラスなどの絶縁材よりなる隔壁、16は蛍光体、1
7はネサ電極などの透明電極などよりなる走査ライン、
18はネサ電極などの透明電極などよりなる維持ライ
ン、19は走査ライン17や維持ライン18の抵抗値を
下げるために用いる金属のバスライン、20は厚膜の絶
縁層、21は絶縁材よりなる隔壁、22はガス放電より
絶縁層を保護するMgO等からなる保護層、23は放電
により蛍光体を励起する希ガス等の放電ガスが充填され
る放電ガス空間である。画像の表示方向は図8の矢印方
向が好適である。
【0004】次に、図7、図8に示したプラズマディス
プレイパネルの駆動電圧波形及び発光波形の一例を示す
図9を参照すると、波形(A)は維持ライン a1
a2 ,…,C am に印加する電圧波形、波形(B)は走査
ラインS1 に印加する電圧波形、波形(C)は走査ライ
ンS2 に印加する電圧波形、波形(D)は走査ラインS
mに印加する電圧波形、波形(E)はデータライン a1
に印加する電圧波形、波形(F)はデータライン a2
印加する電圧波形、波形(G)は表示セルa11の発光波
形を示す。なお、波形(E)や波形(F)の斜線を有す
るパルスは、書き込みすべきデータの有無に従ってパル
スの有無が決定されていることを示す。
【0005】次に動作を説明する。先ず、消去パルスP
1により、それまでの維持放電を一旦消去する。つぎ
に、プライミングパルスP2を全ての維持ライン18に
印加し、表示データの書き込み時の放電の種となるプラ
イミング粒子を生成するプライミング放電をパネル全面
で行う。つぎに、プライミング放電が維持放電にそのま
まつながらないように、プライミング消去パルス37を
全ての走査ラインに印加する。次に、走査ラインS1
2 ,…,、Sm に印加される走査パルスP3、とこの
パルスに同期してデータラインD1 ,D2 ,…,、D
n-1 ,Dn に印加されるデータパルスP4とにより表示
データの書き込み放電を起こす。データ電圧波形とし
て、図9では表示セルa11,a22にはデータを書き込
み、表示セルa12,a21にはデータを書き込まず、1行
目、2行目のa11,a22,a12,a21以外の表示セル、
およぴ3行目以降の表示セルについては、データの有無
により表示が行われる場合を示している。書込放電があ
った表示セル24では、維持パルスP5,P6によって
走査ライン17と維持ライン18との間で維持放電を行
う。これらの維持パルスP5,P6を印加する回数によ
り、表示輝度の制御を行う。
【0006】しかしながら、上記のような従来の駆動方
法では、マトリクス表示パネルのデータラインにパルス
を印加して、表示データを書き込むためのデータライン
を駆動する電力は、各走査ラインのデータを書き込むた
びにデータ書込以外の走査ラインに対しても静電容量の
充放電を行わねばならない。また隣り合うマトリクス表
示パネルのデータライン間の静電容量の充放電も行わね
ばならない。このため、本来マトリクス表示パネルの表
示に必要な電力以外に、このデータ書込のための電力消
費が大きいという問題があった。この問題はマトリクス
表示パネルの高精細、大画面が進むにつれて顕著にな
る。
【0007】このため、マトリクス表示パネルのデータ
ラインを駆動する電力の消費を押さえるために、パネル
によるパネルの静電容量の充放電電力を回収する、例え
ば特開平8−160901号公報に記載のようないわゆ
る電荷回収回路が提案されている。この回路について、
図10を参照して説明する。同図において、Z100は
マトリクス表示パネルのデータラインを駆動する集積回
路、P100はデータ電圧Vdの(1/2)の電荷回収
用の直流電圧を印加する端子、P101はデータ電圧V
dの直流電圧を印加する端子、P102は前記集積回路
Z100の電荷回収用の端子、P103は前記集積回路
Zl00の接地端子、P104は前記集積回路Zl00
のデータ電圧Vdを入力する端子である。
【0008】また、D100〜Dl02はダイオード、
C100は電荷回収の対象となるデータラインおよぴ補
助コンデンサの合成静電容量の電荷回収用コンデンサ、
C101は回収すべきマトリクス表示パネルのデータラ
インの静電容量の変動による回収静電容量の変動率を小
さくするための補助コンデンサ、L100は電荷回収用
のコイル、Q100はNチヤネルFET、Q101はP
チヤネルFET、QA100〜QA10Nは前記集積回
路Z100内の高耐圧のNチヤネルのトランスファゲー
ト、QN100〜QN10Nは前記集積回路Z100内
高耐圧のNチヤネルFET、QP100〜QP10N
は前記集積回路Z100内の高耐圧のPチヤネルFE
T、DNl00〜DN10Nはそれぞれ前記Nチヤネル
FET QN100〜QN10Nの寄生ダイオード、D
P100〜DP10Nはそれぞれ前記PチヤネルFET
QP100〜QP10Nの寄生ダイオードである。
【0009】さらに、PZ100〜PZ10Nは各マト
リクス表示パネルのデータラインに接続される前記集積
回路Z100の出力端子、100Aは前記したFETの
Q100,Q101とダイオードのD101,D102
よりなるスイッチユニット、100Bは前記したFET
のQP100,QN100と、寄生ダイオードのDP1
00,DN100と、トランスファゲートのQA101
〜QA10Nよりなるスイッチユニット、100Cはマ
トリクス表示パネルのデータラインである。
【0010】この電荷回収回路の動作は、マトリクス表
示パネルの各データラインに充電された電荷をPZ10
0〜PZ10Nの集積回路Z100の出力端子、スイッ
チユニット100B、電荷回収用のコイルL100、ス
イッチユニット100Aを通して共振作用により、C1
00の電荷回収用コンデンサに回収する。または逆のル
ートで、前記C100の電荷回収用コンデンサに充電さ
れた電荷を共振作用により、前記マトリクス表示パネル
の各データラインに回収する。この電荷回収回路は、任
意のマトリクス表示パネルのデータラインが時系列で変
化しない時は、スイッチユニット100B内のトランス
ファゲートQA100〜QA10Nをオフすることによ
り、電荷の移動を断つことが可能である。
【0011】
【発明が解決しようとする課題】しかしながら、前記し
た特開平8−160901号公報に記載の回路方式で
は、次のような問題が生じている。第1に、マトリクス
表示パネルのデータラインの電荷の回収または再利用時
に、PZ100〜PZ10Nの端子電圧がデータ電圧V
dを越えた場合、前記電荷はDP100〜DP10Nの
寄生ダイオードを通して、P101直流電圧Vdに放
出される。一般に前記回路方式では、共振作用により、
前記電荷の回収または再利用を行っているため、PZ1
00〜PZ10Nの端子電圧は、頻繁にオーバーシュー
トが発生し、データ電圧Vdを超える機会は非常に多
い。第2に、トランスファーゲートQA100〜QA1
0Nはソース電位が一定しておらず、フローティング駆
動となるため前記トランスファーゲートQA100〜Q
A10Nの駆動回蕗は複雑となり、時系列に応じてオ
ン、オフの動作管理を常にしなければならす、前記トラ
ンスファーゲートQA100〜QA10Nを駆動する電
力は大きくなる。第3に、前記電荷の回収または再利用
は、前記トランスファーゲートQA100〜QA10N
のチヤネルを利用するためチャネルの抵抗による損失も
ある。第4に、前記回路方式では、電荷回収用の端子P
102から、前記トランスファーゲートQA100〜Q
A10Nまでの配線領域を必要とする。前記配線は、電
荷回収用の端子P102付近では、電源ライン並みの配
線幅を必要となることが考えられ、ICの面積が増大す
ることは避けられない。
【0012】本発明の目的は、マトリクス表示パネルの
データライン駆動装置において、簡易な回路構成で、安
価に、高効率な電荷回収を実現することにある。
【0013】
【課題を解決するための手段】本発明の第1の発明のデ
ータライン駆動装置は、複数本のデータラインを有する
マトリクス表示パネルと、データ電圧印加端子と各デー
タラインとの間にそれぞれ介挿された複数のスイッチユ
ニットを備えて前記データラインを駆動するデータライ
ン駆動回路と、前記データライン駆動回路に接続されて
前記データライン上の電荷を蓄積する電荷蓄積手段と、
前記データライン駆動回路と前記各データラインのそれ
ぞれの間に介挿された寄生ダイオードを有する電荷回収
用のスイッチとを備え、前記電荷回収用スイッチは、前
記データライン上の電荷を前記電荷蓄積手段に回収する
際に導通されるように構成する。ここで、前記データラ
イン駆動回路は、前記データラインに対する次の駆動期
間におけるデータ電圧を検知する次出力検知回路を有
し、前記次出力検知回路の検知出力により前記半導体ス
イッチ素子の導通・非導通を制御するように構成するこ
とが好ましい。
【0014】
【0015】本発明の第2の発明は、複数本のデータラ
インを有するマトリクス表示パネルと、データ電圧印加
端子と各データラインとの間にそれぞれ介挿された複数
のスイッチユニットを備えて前記データラインを駆動す
るデータライン駆動回路と、前記データライン駆動回路
に接続されて前記データライン上の電荷を蓄積する第1
及び第2の電荷蓄積手段と、前記データライン駆動回路
のデータ電圧端子とデータ電圧源との間に介挿された第
1のスイッチと、前記データライン駆動回路の接地端子
と接地との間に介挿された第2のスイッチと、前記デー
タ電圧端子と前記第1の電荷蓄積手段との間に介挿され
た第3のスイッチと、前記接地端子と前記第1の電荷蓄
積制手段との間に介挿された第4のスイッチと、前記デ
ータ電圧端子と前記第2の電荷蓄積手段との間に介挿さ
れた第5のスイッチと、前記接地端子と前記第2の電荷
蓄積制手段との間に介挿された第6のスイッチと、前記
第3ないし第6のスイッチにそれぞれ直列接続されて前
記データライン駆動回路と前記第1または第2の電荷蓄
積手段との間で電荷の回収、再利用を行う方向に極性を
有する第1ないし第4の各ダイオードとを備えることを
特徴とする。
【0016】本発明の第1の発明によれば、マトリクス
表示パネルのデータラインの電荷の回収、再利用の際
に、前紀データラインの電圧がオーバーシュートの発生
によってデータ電圧を越えた際にも、データ電圧源に向
けてオーバーシュート分を放出する経路は存在しなくな
り、効率よく回収できる。また、電荷の回収、非回収を
制御するスイッチの動作回数を削流し、回路全体の構成
を簡易にし、省電力化できる。また、このように回路構
成を簡易にすることにより、電荷の回収、再利用時の抵
抗性分を滅少できる。さらに、電荷回収用の端子、配線
を必事としないことも回路の簡易化に貢献する。
【0017】本発明の第2の発明によれば、マトリクス
表示パネルの各データライン毎に電荷回収を制御するス
イッチを用いずに電荷回収と非回収が分別でき、さら
に、電荷の回収、再利用をデータ電圧端子、および接地
端子を利用するために、回路構成はさらに簡易化できる
とともに、電荷の回収、再利用の動作を同時に行えるた
め回収、再利用に要する時間を半減することができる。
【0018】
【発明の実施の形態】本発明による、データライン駆動
回路の実施の形態を、図面に基づいて詳細に説明する。
なお、以下の実施の形態では、高電圧をオン・オフする
スイッチとしてFETを用いた場合を示した。また、ダ
イオードは、FETの寄生を利用するものに関しては、
寄生ダイオードであることを明示する。図1に本発明の
第1の実施形態のデータライン駆動回路の構成を示す。
同図において、P11はデータ電圧Vdの直流電圧を印
加する端子、P12はデータライン駆動回路としての集
積回路1Aのデータ電圧を入力する端子、P13は前記
集積回路1Aの接地端子である。また、Q13はデータ
電圧印加時に動作されるスイッチとしてのPチャネルF
ETである。さらに、Cllは電荷回収用のコンデン
サ、L11は電荷回収用のコイル、D11,D12はダ
イオード、Q11とQ12は電荷回収に際して動作され
るスイッチとしてのPチャネルFETとNチャネルFE
Tであり、これらD11,D12,Q11,Q12で電
荷回収用スイッチユニットが構成される。
【0019】一方、QN11〜QN1NはNチャネルF
ET、QP11〜QP1NはPチヤネルFET、DN1
1〜DN1Nはそれぞれ前記NチャネルFET QN1
1〜QN1Nの寄生ダイオード、DP11〜DP1Nは
それぞれ前記PチヤネルFET QP11〜QP1N
寄生ダイオードであり、これらは複数本の出力端子PZ
11〜PZ1 Nに接続されるデータラインDLへのデー
タ電圧印加を制御するためのデータ電圧印加用スイッチ
ユニットとして構成されている。そして、前記各データ
ラインDLと、各データラインDLに対応されるデータ
電圧印加用スイッチユニットとの間には、それぞれPチ
ャネルFET QS11〜QS1Nと、その寄生ダイオ
ードDS11〜DS1Nとで構成される電荷回収用スイ
ッチ回路が介挿されている。また、前記電荷回収用スイ
ッチ回路のFET QS11〜QS1Nのゲートには、
次回の出力を検知する次出力検知回路NODが接続され
ている。
【0020】図2は、図1に示した本発明の実施の形態
に係る回路における電圧波形を示したものである。図2
の電圧波形を参照して、図1の回路の動作を説明する。
期間T11,T13,T15,T16は、データパルス
のオン・オフの遷移期間であり、期間T12,T14は
データパルスを−定電圧にクランプする期間である。デ
ータパルス波形である図2(E)の出力端子PZ11の
電圧波形から、データラインにパルスを印加する回路の
動作を説明する。期間T11において、前記データライ
ンに接続される出力端子PZ11には、データパルスが
印加されておらず、図2(E)に示すように、前記出力
端子PZ11の電位を引き上げる。FET Q11,Q
P11,QS11を導通させ、電荷回収用回収コンデン
サC11に充電されていた電荷を共振作用により、FE
TQll、ダイオードD11、コイルL11、FETQ
P11、QS11または、FETQS11の寄生ダイオ
ードDS11、前記出力端子PZ11を通して前記デー
タラインに充電する。共振作用により、前記電荷の移動
をするため、前記出力端子PZ11には、データ電圧V
dを超える電圧が瞬時にかかることが予想されるが、前
記電荷を放出する経路はなく、前記電荷はすべて前記デ
ータラインに充電される。この時FETQS11は、ダ
イオードDS11が導通するため、非導通としてもよ
い。
【0021】期間T12において、FETQ13を導通
させて、前記出力端子PZ11に接続されるデータライ
ンをデータ電圧Vdにクランプする。この時FETQS
11は、前記期間のT11と同様に非導通としてもよ
い。期間T13において、前記出力端子PZ11に接続
されるデータラインの電圧Vdが、次出力時もVdであ
ることを、次出力検知回路で検知し、FETQS11を
非導通させ、前記出力端子PZ11に接続されるデータ
ラインの電荷を非回収とする。前記出力端子PZ11に
接続されるデータラインに充電されている電荷は、導通
経路が断たれ前記電荷の回収はしない。期間T14にお
いて、前記期間のT12と同様に、前記出力端子PZ1
1に接続されるデータラインをデータ電圧Vdにクラン
プする。この時FETQS11は、前記期間のT11と
同様に非導通としてもよい。期間T15において、出力
端子PZ11に接続されるデータラインの電圧Vdが、
次出力時はVdでないことを、次出力検知回路で検知
し、FETQ12、QS11を導通させ、前記出力端子
PZ11に接続されるデータラインの電荷を回収する。
前記データラインに充電されていた電荷を共振作用によ
り、出力端子PZ11、FETQS11、FETQP1
1の寄生ダイオードDP11、コイルLll、ダイオー
ドD12、FETQ12を通して、電荷回収用コンデン
サC11に充電し、前記データラインの電位を引き下げ
る。期間T16は、放電と充電のタイミングをとるため
の切り替え時間である。
【0022】以上のように、動作を繰り返すことによ
り、マトリクス表示パネルのデータラインにかかるオー
バーシュート分を損失することなく、電荷の回収、再利
用を効率よくできる。また、電荷の回収、非回収を制御
するスイッチトランジスタの動作回数は少なく、回路全
体の構成を簡易にし、省電力化できる。また回路構成を
簡易にすることにより、電荷の回収、再利用時の抵抗性
分を減少できる。更に、電荷回収用の端子、配線を必要
としないことも回路の簡易化に貢献する。
【0023】本発明にかかる、データライン駆動回路の
参照例を、図3及び図4を用いて詳細に説明する。図3
は本発明にかかる参照例のデータライン騒動回路の構成
図である。同図において、P21はデータ電圧Vdの直
流電圧を印加する端子、P22はデータライン駆動回路
としての集積回路2Aのデータ電圧を入力する端子、P
23は前記集積回路2Aの接地端子、PZ21〜PZ2
Nは各データラインに接続される出力端子である。ま
た、QN21〜QN2NはNチヤネルFET、QP21
〜QP2NはPチヤネルFETであり、これらで前記出
力端子PZ21〜PZ2Nに接続されるデータラインD
Lにデータ電圧を印加するためのデータ電圧印加用スイ
ッチユニットが形成される。さらに、Q21,Q23は
PチャネルFETであり、FETQ21はデータ電圧印
加用スイッチとして、FETQ23は電荷回収用スイッ
チとして構成される。また、Q22,Q24はNチャネ
ルFETであり、FETQ24は電荷回収用スイッチと
して、FETQ22は接地用スイッチとして構成され
る。さらに、D21,D22はダイオードであり、それ
ぞれ前記FETQ23とFETQ24に直列接続され、
かつ両ダイオードD21,22の接続点において電荷回
収用コイルL21と電荷回収用コンデンサC21の直列
回路に接続されている。なお、PL21はダイオードD
21のアノード(ダイオードD22のカソード)の電位
である。
【0024】図4は、図3に示した本発明にかかる参照
例の回路における電圧波形を示したものである。図4の
電圧波形を参照して、図3の回路の動作を説明する。期
間T22,T26,T2Aは、データパルスの電荷を、
電荷回収用コンデンサC21に回収する期間である。期
間T24,T28,T2Cは、電荷回収用コンデンサC
21の電荷を、データパルスとして再利用する期間であ
る。期間T21,T25,T29はデータパルスを一定
電圧にクランプする期間である。データパルス波形であ
る図4(B)の出力端子PZ21の電圧波形から、デー
タラインにパルスを印加する回路の動作を説明する。期
間T21において、前記データラインに接続される出力
端子PZ21にはデータパルスが印加され、データ電圧
Vdにクランプされている。期間T22において、図4
(B)に示すように、前記出力端子PZ21に接続され
るデータラインの電位を引き下げる。FETQN21,
Q24を導通させて、前記データラインに充電されてい
た電荷を共振作用により、出力端子PZ21、FETQ
N21、Q24、ダイオードD22、コイルL21を通
して、電荷回収用コンデンサC21に充電し、前記デー
タラインの電位を引き下げる。期間T23は、電荷回収
用コンデンサC21の充電と放電のタイミングをとるた
めの切り替え期間である。期間T24において、前記出
力端子PZ21に接続されるデータラインの電位は引き
下げられたままであるため、FETQN21を導通、F
ETQP21を非導通とする。前記出力端子PZ21に
接続されるデータラインは電荷の導通経路を断たれ、電
荷回収用コンデンサC21に充電された電荷を再利用し
ない。
【0025】また、期間T25において、FETQ22
を導通させて、前記出力端子PZ21に接続されるデー
タラインを接地電位である0Vにクランプする。期間T
26において、前記出力端子PZ21に接続されるデー
タラインには、データパルスが印加されていないので電
荷の回収は行わない。他の出力端子から電荷の流入を防
ぐため、FETQN21を非導通とする。期間T27
は、前記期間T23と同様である。期間T28におい
て、前記出力端子PZ21に接続されるデータラインの
電位を引き上げる。FETQ23、QP21を導通させ
て、電荷回収用コンデンサC21に充電されていた電荷
を共振作用により、コイルL21、ダイオードD21、
FETQ23,QP21、出力端子PZ21を通して、
出力端子PZ21に接続されるデータラインに充電し、
前記データラインの電位を引き上げる。共振作用によ
り、電荷の移動をするため、前記出力端子PZ21に
は、データ電圧Vdを超える電圧が瞬時にかかることが
予想されるが、電荷を放出する経路はなく、すべて前記
データラインに充電される。
【0026】さらに、期間T29において、FETQ2
1を導通させて、前記出力端子PZ21に接続されるデ
ータラインをVdにクランプする。期間T2Aにおい
て、前記出力端子PZ21に接続されるデータライン
は、デ一タパルスを継続して印加し、電荷の回収は行わ
ない。他の出力端子への電荷の流出を防ぐため、FET
QP21は非導通とする。期間T2Bは、前記期間T2
3と同様である。期間T2Cにおいて、前記出力端子P
Z21に接続されるデータラインは、データパルスを継
続して印加するため、他の出力端子への電荷の流出を防
ぐため、FETQP21は非導通とする。
【0027】以上のように、動作を繰り返すことによ
り、マトリクス表示パネルのデータラインに掛かるオー
バーシュート分を損失することなく、電荷の回収、再利
用を効率よくできる。また、電荷の回収、非回収を制御
するスイッチは特別に用いずに、電荷回収ライン、非回
収ラインの分別を行い、更に、電荷の回収、再利用をデ
ータ電圧Vdの直流電圧を印加する端子、接地端子を利
用するため回路構成は極端に簡易になる。また回路構成
を簡易にすることにより、電荷の回収、再利用時の抵抗
性分を減少できる。なお、本発明に用いるデータライン
駆動回路は、誘電体分離等のプロセスを用い、FETQ
N21〜QN2N、QP21〜QP2Nは寄生ダイオー
ドを作製しないようにする必要がある。
【0028】本発明による、データライン駆動回路の
2の実施の形態を、図5及び図6を用いて説明する。こ
の第2の実施形態では、前記参照例を改良し、データラ
インの電荷の回収、電荷の再利用を同時に行い、同時間
を半減させることを可能にしている。図5に本発明の
2の実施の形態のデータライン駆動回路の構成を示す。
同図において、P31はデータ電圧Vdの直流電圧を印
加する端子、P32はデータライン駆動回路としての集
積回路3Aのデータ電圧を入力する端子、P33は集積
回路3Aの接地端子である。また、QP31〜QP3N
はPチヤネルFET、QN31〜QN3NはNチヤネル
FETであり、これらでデータラインDLのデータ電圧
印加用のスイッチユニットが構成される。さらに、Q3
1,Q33,Q35はPチャネルFETであり、FET
Q31はデータ電圧印加用スイッチ(第1のスイッチ)
として、FETQ33とFETQ35は電荷回収用スイ
ッチ(第3のスイッチ、第5のスイッチ)として構成さ
れる。また、Q32,Q34,Q36はNチャネルFE
Tであり、FETQ34とFETQ36は電荷回収用ス
イッチ(第4のスイッチ、第6のスイッチ)として、F
ETQ32は接地用スイッチ(第2のスイッチ)として
構成される。さらに、D31〜D34はダイオードであ
り、ダイオードD31とD33はそれぞれ前記FETQ
33とFETQ35に直列接続され、ダイオードD32
とD34はそれぞれ前記FETQ34とFETQ36に
直列接続される。そして、ダイオードD31,D32の
接続点において電荷回収用コイルL31と電荷回収用コ
ンデンサC31の直列回路(第1の電荷蓄積手段)に接
続され、同様に、ダイオードD33,D34の接続点に
おいて電荷回収用コイルL32と電荷回収用コンデンサ
C32の直列回路(第2の電荷蓄積手段)に接続されて
いる。なお、PL31はダイオードD31のアノード
(ダイオードD32のカソード)の電位、PL32はダ
イオードD33のアノード(ダイオードD34のカソー
ド)の電位である。
【0029】図6は、図5に示した第2の実施形態にお
ける電圧波形を示したものである。図6の電圧波形を参
照して、図5の回路の動作を説明する。期間T31,T
33,T35,T37,T39はデータパルスを一定電
圧にクランプする期間である。期間T32,T34,T
36,T38は、データパルスのオン・オフの遷移期間
である。データパルス波形である図6(c)の出力端子
PZ31の電圧波形から、データラインに印加する回路
の動作を説明する。期間T31において、前記出力端子
PZ31に接続されるデータラインには、データパルス
が印加されデータ電圧Vdにクランプされている。期間
T32において、前記出力端子PZ31に接続されるデ
ータラインの電位を引き下げる。FETQN31,Q3
4を導通させて、前記データラインに充電されていた電
荷を共振件用により、前記出力端子PZ31、FETQ
N31,Q34、ダイオードD32、コイルL31を通
して、電荷回収用コンデンサC31に充電し、前記デー
タラインの電位を引き下げる。同時に、電位が引き上げ
る出力端子PZ3i(i=2〜N)に接続されるデータ
ライン用に、FETQ35,QP3iを導通させて、電
荷回収用回収コンデンサC32に充電されていた電荷を
共振作用により、コイルL32、ダイオードD33、F
ETQ35,QP3i、出力端子PZ3iを通して前記
データラインに充電し、前記データラインの電位を引き
上げる。
【0030】また、期間T33において、FETQN3
1,Q36を導通させて、前記出力端子PZ31に接続
されるデータラインの電位を0Vにクランプする。期間
T34において、前記出力端子PZ31に接続されるデ
ータラインの電位は、引き下げられたままであるため、
電荷回収用コンデンサC31,C32に電荷の回収、再
利用はしない。また、他の出力端子から電荷の流入を防
ぐためQN31を非導通とする。電位が引き下がる出力
端子PZ3j(j=2〜N)に接続されるデータライン
用に、FETQN3j(j=2〜N),Q36を導通さ
せて、前記データラインに充電されていた電荷を共振作
用により、出力端子PZ3j、FETQN3j,Q3
6、ダイオードD34、コイルL32を通して電荷回収
用コンデンサC32に充電し、前記データラインの電位
を引き下げる。同時に、電位が引き上る出力端子PZ3
k(k=2〜N)に接続されるデータライン用に、FE
TQ33、QP3kを導通させて、電荷回収用回収コン
デンサC31に充電されていた電荷を共振作用により、
コイルL31、ダイオードD31、FETQ33,QP
3k、出力端子PZ3kを通して前記データラインに充
電し、前記データラインの電位を引き上げる。
【0031】さらに、期間T36において、前記出力端
子PZ31に接続されるデータラインの電位は引き上げ
る。FETQ35,QP31を導通させて、電荷回収用
回収コンデンサC32に充電されていた電荷を共振作用
により、コイルL32、ダイオードD33、FETQ3
5,QP31、出力端子PZ31を通して前記データラ
インに充電し、前記データラインの電位を引き上げる。
同時に、電位が引き下る出力端子PZ3m(m=2〜
N)に接続されるデータライン用に、FETQN3m,
Q34を導通させて、データラインに充電されていた電
荷を共振作用により、出力端子PZ3m、FETQN3
m,Q34、ダイオードD32、コイルL31を通して
電荷回収用コンデンサC31に充電し、前記データライ
ンの電位を引き下げる。期間T38において、前記出力
端子PZ31に接続されるデータラインの電位は、引き
上げられたままであるため、電荷回収用コンデンサC3
1、C32に電荷の回収、再利用はしない。また、他の
出力端子に電荷の流出を防ぐためQP31を非導通とす
る。電位が引き下がる出力端子PZ3n(n=2〜N)
に接続されるデータライン用に、FETQN3n(n=
2〜N),Q36を導通させて、前記データラインに充
電されていた電荷を共振作用により、出力端子PZ3
n、FETQN3n,Q36、ダイオードD34、コイ
ルL32を通して、電荷回収用コンデンサC32に充電
し、前記データラインの電位を引き下げる。同時に、電
位が引き上る出力端子PZ3o(o=2〜N)に接続さ
れるデータライン用に、FETQ33、QP3oを導通
させて、電荷回収用回収コンデンサC31に充電されて
いた電荷を共振作用により、コイルL31、ダイオード
D31、FETQ33,QP3o、出力端子PZ3oを
通して前記データラインに充電し、前記データラインの
電位を引き上げる。
【0032】以上の動作を繰り返すことにより、充放電
経路を2経路有し、電荷の回収、再利用を同時に行うこ
とにより、前記実施の形態2のデータライン駆動回路と
同様な効果が得られ、更に電荷の充放電に要する時間を
半減できる。なお、本発明に用いるデータライン駆動回
路は、誘電体分離等のプロセスを用い、FETQN21
〜QN2N、QP21〜QP2Nは寄生ダイオードを作
製しないようにする必要がある。
【0033】ここで、本発明においては、前記第1およ
び第2の実施形態を組み合わせることも可能である。ま
た、前記各実施形態では、図7,図8に示した構造のプ
ラズマディスプレイパネルを例にして説明したが、本発
明は他のAC型やDC型のプラズマディスプレイパネル
の駆動にも適用できることはいうまでもない。また、プ
ラズマディスプレイパネルだけでなくその他のマトリク
ス表示パネル、すなわちエレクトロルミネセントパネル
や波晶パネルの駆動にも適用可能である。また、第1の
実施形態の電荷回収を制御するスイッチとして、Pチヤ
ネルFETを用いて説明したが、NチヤネルFETを用
いてもよい。さらに、前記各実施形態においては、高電
圧のスイッチとしてFETを用いているが、FETでは
なくパイポーラトランジスタなどをスイッチとして用い
てもよい。
【0034】
【発明の効果】以上説明したように本発明の第1の発明
によれば、マトリクス表示パネルのデータラインの電荷
の回収、再利用の際に、前紀データラインの電圧がオー
バーシュートの発生によってデータ電圧を越えた際に
も、データ電圧源に向けてオーバーシュート分を放出す
る経路は存在しなくなり、効率よく回収できる。また、
電荷の回収、非回収を制御するスイッチの動作回数を削
流し、回路全体の構成を簡易にし、省電力化できる。ま
た、このように回路構成を簡易にすることにより、電荷
の回収、再利用時の抵抗性分を滅少できる。さらに、電
荷回収用の端子、配線を必事としないことも回路の簡易
化に貢献する。また、本発明の第2の発明によれば、マ
トリクス表示パネルの各データライン毎に電荷回収を制
御するスイッチを用いずに電荷回収と非回収が分別で
き、さらに、電荷の回収、再利用をデータ電圧端子、お
よび接地端子を利用するために、回路構成はさらに簡易
できるとともに、電荷の回収、再利用の動作を同時に
行えるため回収、再利用に要する時間を半減することが
できる。したがって、本発明によれば、マトリクス表示
パネルのデータライン駆動装置を簡易な回路横成とする
一方で、データラインの電荷を効率よく回収し再利用す
ることができ、省電力化を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の回路図である。
【図2】本発明の第1の実施形態の動作波形図である。
【図3】本発明にかかる参照例の回路図である。
【図4】本発明にかかる参照例の動作波形図である。
【図5】本発明の第2の実施形態の回路図である。
【図6】本発明の第2の実施形態の動作波形図である。
【図7】従来のプラズマディスプレイパネルのライン配
置図である。
【図8】従来のプラズマディスプレイパネルの断面図で
ある。
【図9】従来のプラズマディスプレイパネルの駆動波形
の一例を示す図である。
【図10】従来のプラズマディスプレイパネルの駆動装
置の一例の回路図である。
【符号の説明】
Q11,Q12 電荷回収用スイッチユニット D11,D12 ダイオード Q13 データ電圧印加用スイッチ QP11〜QP1N,QN11〜QN1N データ電圧
印加用スイッチユニット DS11〜DS1N 電荷回収用スイッチユニット C11 電荷蓄積用コンデンサ L11 電荷蓄積用コイル Q21,Q31 第1のスイッチ Q22,Q32 第2のスイッチ Q23,Q33 第3のスイッチ Q24,Q34 第4のスイッチ Q35 第5のスイッチ Q36 第6のスイッチ C21,L21 電荷蓄積手段 C31,L31 第1の電荷蓄積手段 C32,L32 第2の電荷蓄積手段 DL データライン P11,P21,P31 データ電圧印加端子(データ
電圧源) P12,P22,P32 データ電圧端子 P13,P23,P33 接地端子 NOD 次出力検知回路 PDP プラズマディスプレイパネル

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数本のデータラインを有するマトリク
    ス表示パネルと、データ電圧印加端子と各データライン
    との間にそれぞれ介挿された複数のスイッチユニットを
    備えて前記データラインを駆動するデータライン駆動回
    路と、前記データライン駆動回路に接続されて前記デー
    タライン上の電荷を蓄積する電荷蓄積手段と、前記デー
    タライン駆動回路と前記各データラインのそれぞれの間
    に介挿された寄生ダイオードを有する電荷回収用のスイ
    ッチとを備え、前記電荷回収用スイッチは、前記データ
    ライン上の電荷を前記電荷蓄積手段に回収する際に導通
    されるように構成したことを特徴とするデータライン駆
    動装置。
  2. 【請求項2】 前記電荷回収用スイッチは半導体スイッ
    チ素子で形成され、前記寄生ダイオードは、前記半導体
    スイッチ素子のスイッチ端子間に寄生され、かつ前記デ
    ータラインにデータ電圧を印加する方向の極性を有する
    ダイオードとして構成される請求項1に記載のデータラ
    イン駆動装置。
  3. 【請求項3】 前記データライン駆動回路は、前記デー
    タラインに対する次の駆動期間におけるデータ電圧を検
    知する次出力検知回路を有し、前記次出力検知回路の検
    知出力により前記半導体スイッチ素子の導通・非導通を
    制御するように構成される請求項2に記載のデータライ
    ン駆動装置。
  4. 【請求項4】 前記半導体スイッチ素子はFETまたは
    バイポーラトランジスタで構成される請求項2または3
    に記載のデータライン駆動装置。
  5. 【請求項5】 複数本のデータラインを有するマトリク
    ス表示パネルと、データ電圧印加端子と各データライン
    との間にそれぞれ介挿された複数のスイッチユニットを
    備えて前記データラインを駆動するデータライン駆動回
    路と、前記データライン駆動回路に接続されて前記デー
    タライン上の電荷を蓄積する第1及び第2の電荷蓄積手
    段と、前記データライン駆動回路のデータ電圧端子とデ
    ータ電圧源との間に介挿された第1のスイッチと、前記
    データライン駆動回路の接地端子と接地との間に介挿さ
    れた第2のスイッチと、前記データ電圧端子と前記第1
    の電荷蓄積手段との間に介挿された第3のスイッチと、
    前記接地端子と前記第1の電荷蓄積制手段との間に介挿
    された第4のスイッチと、前記データ電圧端子と前記第
    2の電荷蓄積手段との間に介挿された第5のスイッチ
    と、前記接地端子と前記第2の電荷蓄積制手段との間に
    介挿された第6のスイッチと、前記第3ないし第6のス
    イッチにそれぞれ直列接続されて前記データライン駆動
    回路と前記第1または第2の電荷蓄積手段との間で電荷
    の回収、再利用を行う方向に極性を有する第1ないし第
    4の各ダイオードとを備えることを特徴とするデータラ
    イン駆動装置。
  6. 【請求項6】 前記マトリクス表示パネルは、同一平面
    上に平行に配置した複数のデータラインと、前記データ
    ラインと直交方向に延設された複数の走査ラインと、前
    記データラインと走査ラインの交差部に表示用のセルを
    有するプラズマディスプレイパネルである請求項1ない
    のいずれかに記載のデータライン駆動装置。
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