JP2735014B2 - 表示パネルの駆動回路 - Google Patents

表示パネルの駆動回路

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JP2735014B2 JP6330312A JP33031294A JP2735014B2 JP 2735014 B2 JP2735014 B2 JP 2735014B2 JP 6330312 A JP6330312 A JP 6330312A JP 33031294 A JP33031294 A JP 33031294A JP 2735014 B2 JP2735014 B2 JP 2735014B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、情報端末機器やパーソ
ナルコンピュータ、あるいはテレビジョン等の画像表示
装置に用いられる、プラズマディスプレイパネル、エレ
クトロルミネセントパネル、液晶パネル等の平面型の表
示パネルであって、容量性負荷となる表示パネルの駆動
回路に関する。さらに詳しくは、本発明は、容量性の列
電極に印加するデータパルスの電力を効果的に削減する
電荷回収回路に関する。
【０００２】
【従来の技術】従来、平面型の表示パネルとして、プラ
ズマディスプレイパネルやエレクトロルミネセントパネ
ル、液晶パネル等が用いられている。以下ではプラズマ
ディスプレイパネルを例に説明する。
【０００３】プラズマディスプレイパネルの断面構造を
示した図１１を参照して、１１はガラスよりなる第１絶
縁基板、１２は同じくガラスよりなる第２絶縁基板、１
３は金属電極よりなる列電極、１４は列電極１３を覆う
絶縁層、１５はガラスなどの絶縁材よりなる隔壁、１６
は蛍光体、１７は例えばネサ電極等の透明電極よりなる
走査電極、１８は例えばネサ電極等の透明電極等よりな
る維持電極、１９は走査電極１７や維持電極１８の抵抗
値を下げるために用いる金属のバス電極、２０は厚膜の
絶縁層、２１は絶縁材よりなる隔壁、２２はガス放電よ
り絶縁層を保護するＭｇＯ等からなる保護層、２３は放
電により蛍光体を励起する、希ガス等の放電ガスが充填
される放電ガス空間である。画像の表示方向は図１１の
矢印方向が好適である。
【０００４】次に、プラズマディスプレイパネルの電極
のみに着目した図１２を参照すると、２５はプラズマデ
ィスプレイパネル、２６は第１絶縁基板１１と第２絶縁
基板１２を張り合わせ、内部に放電ガスを封入し気密に
シールするシール部、Ｓ1、Ｓ2、…、Ｓmは走査電極１
７、Ｃa1、Ｃa2、…、Ｃamは維持電極１８、Ｄa1、Ｄ
a2、…、Ｄan-1、Ｄanは列電極１３である。ｉ番目の走
査電極と、ｊ番目の列電極の交点セル２４をａijとす
る。なお、図１１は、図１２の列電極に沿った構造断面
図となっている。
【０００５】図１３は、図１１、図１２に示したプラズ
マディスプレイパネルの駆動電圧波形及び発光波形の一
例を示す図である。
【０００６】図１３を参照して、波形（Ａ）は維持電極
１３（Ｃa1、Ｃa2、…、Ｃam）に印加する電圧波形、波
形（Ｂ）は走査電極Ｓ1に印加する電圧波形、波形
（Ｃ）は走査電極Ｓ2に印加する電圧波形、波形（Ｄ）
は走査電極Ｓmに印加する電圧波形、波形（Ｅ）は列電
極Ｄa1に印加する電圧波形、波形（Ｆ）は列電極Ｄa2に
印加する電圧波形、波形（Ｇ）は表示セルａ11の発光波
形、をそれぞれ示す。波形（Ｅ）及び波形（Ｆ）におい
て斜線を有するパルスは、書き込みすべきデータの有無
に従ってパルスの有無が決定されていることを示す。以
下に動作を簡単に説明する。
【０００７】まず消去パルス３５を走査電極に印加し、
それまでの維持放電を一旦消去する。
【０００８】次に、プライミングパルス３６を全ての維
持電極１８に印加し、表示データの書き込み時の放電の
種となるプライミング粒子を生成するプライミング放電
をパネル全面で行う。
【０００９】ついで、プライミング放電が維持放電にそ
のままつながらないように、プライミング消去パルス３
７を全ての走査電極に印加する。
【００１０】走査電極Ｓ1、Ｓ2、Ｓmに印加される走査
パルス３３と、このパルスに同期して列電極Ｄa1、Ｄ
a2、…、Ｄan-1、Ｄanに印加されるデータパルス３４と
により表示データの書き込み放電を起こす。
【００１１】データ電圧波形として、図１３では表示セ
ルａ11、ａ22にはデータを書き込み、表示セルａ12、ａ
21にはデータを書き込まず、１行目、２行目のａ11、ａ
22、ａ12、ａ21以外の表示セル、および３行目以降の表
示セルについては、データの有無により表示が行われる
場合を示している。
【００１２】書込放電があった表示セル２４（図１２参
照）では、維持パルス２１、３２によって走査電極１７
と維持電極１８との間で維持放電を行う。これらの維持
パルス３１、３２を印加する回数により、表示輝度の制
御を行う。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の駆動方法では、列電極に印加して表示デー
タを書き込むためのデータパルスは、各走査線のデータ
を書き込むたびにデータ書込以外の走査線に対しても静
電容量の充放電を行わねばならない。また隣り合う列電
極間の静電容量の充放電も行わねばならない。このた
め、本来表示に必要な電力以外に、このデータ書込のた
めの電力消費が大きいという欠点があった。
【００１４】前記問題を解決するため、例えば特公平５
−８１９１２号公報には、データパルスによるパネルの
静電容量の充放電電力を回収する、いわゆる電荷回収回
路が提案されている。
【００１５】この回路図を示した図１４を参照すると、
Ｃ100は直流電源出力の静電容量、Ｃ101は外部容量、Ｃ
102は列電極の等価容量、Ｓ100、Ｓ101、Ｓ102、Ｓ103
は高電圧のスイッチ、Ｄ100、Ｄ101、Ｄ102、Ｄ103はダ
イオード、Ｌ100はコイルである。
【００１６】データ信号に応じて高電圧に充電すべき列
電極の数が変動すると、これに応じて列電極の等価容量
Ｃ102も変動する。これに伴い、コイルＬ100、および等
価容量Ｃ102と外部容量Ｃ101の並列容量からなる共振回
路の周期（共振周波数）も変化する。これに応じて、ス
イッチＳ100、Ｓ101をオフするタイミングを調整するこ
とが要求される。そして、このような調整を行わない
と、回収回路内部での電力損失が増大し、回収効率が著
しく悪化する。
【００１７】上記の調整は、前記特公平５−８１９１２
号公報の実施例に記載されており、比較的動作が遅くと
もよいエレクトロルミネセントパネル（列電極に印加さ
れるデータパルスの立ち上がりまたは立ち下がり時間は
数マイクロ秒以上である）には対応できる。
【００１８】なぜならば、スイッチＳ100やＳ101とし
て、動作遅れが０．１から０．２μ（マイクロ）秒程度
のＦＥＴ素子を用いることが可能であるからである。
【００１９】しかし、エレクトロルミネセントパネルに
比較して非常な高速動作が要求されるプラズマディスプ
レイパネル（列電極に印加されるデータパルスの立ち上
がりまたは立ち下がり時間は０．３μ秒程度以下であ
る）等には、この立ち上がり、または立ち下がり時間に
対応できる十分早い動作速度（望ましくは動作遅れが
０．１μ秒以下）を持つスイッチがない。
【００２０】このため、前記公報の回路では十分に対応
できないという欠点があった。
【００２１】従って、本発明の目的は、プラズマディス
プレイパネルのように高速動作を要求される表示パネル
にも対応できる電荷回収回路を実現すること、およびこ
の電荷回収回路に適した駆動ＩＣの回路構成を実現する
ことにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、同一平面上に形成した互いに平行する複
数の行電極と、該行電極と絶縁され、該行電極と直交し
互いに平行する複数の列電極とを少なくとも備えた表示
パネルの列電極にデータパルスを印加する表示パネルの
駆動回路において、電荷回収用のコンデンサと、補助コ
ンデンサとを備え、前記電荷回収用のコンデンサの一端
と、前記列電極を駆動するＩＣにデータ電圧を供給する
データ電圧入力端子との間に、電荷を回収する向きの電
流は制御すると共に、前記表示パネルの列電極を充電す
る向きの電流は通電させるスイッチ手段を設け、前記デ
ータ電圧入力端子と前記スイッチ手段とをインダクタン
ス素子を介して接続し、前記データ電圧入力端子と接地
との間に前記補助コンデンサを接続し、前記データ電圧
入力端子と電源端子との間にスイッチを設け、前記電荷
回収用のコンデンサの他端は接地されてなる、データパ
ルスの電荷回収回路を有することを特徴とする表示パネ
ルの駆動回路を提供する。
【００２３】本発明においては、好ましくは、電荷回収
用のコンデンサの一端はデータ電圧の略１／２程度の定
電圧を供給する電圧源に接続される。
【００２４】また、本発明においては、列電極を駆動す
るＩＣのデータ電圧入力端子に接続する微分回路と、こ
の微分回路の出力をデジタル信号に変換するコンパレー
タとを有し、このコンパレータの出力パルスにより、列
電極を駆動するＩＣ内の高電圧スイッチと、一端をコイ
ルに接続し他端をデータ電圧源に接続するスイッチとの
動作タイミングを制御することを特徴とする。
【００２５】さらに、本発明は第２の視点において、列
電極を駆動するＩＣのデータ電圧入力端子に、電荷回収
用のコイルと、他端をデータ電圧源に接続するスイッチ
とを接続し、上記コイルの他端に、コイルから流れ込む
電流およびコイルに向かう電流をそれぞれ制御するスイ
ッチユニットを接続し、該スイッチユニットの他端に、
他端を接地する電荷回収用のコンデンサと、データ電圧
の略１／２の電圧源とを接続してなる、データパルスの
電荷回収回路を有することを特徴とする。
【００２６】本発明は上記視点において、列電極を駆動
するＩＣのデータ電圧入力端子に、他端を接地する補助
コンデンサを接続することを特徴とする。
【００２７】また、本発明は、第３の視点において、前
記列電極を駆動するＩＣが１又は複数の高電圧スイッチ
ユニットを備え、前記高電圧スイッチユニットが、前記
ＩＣにデータ電圧を供給するデータ電圧入力端子と出力
端子の間に接続される第１のスイッチと、前記出力端子
と前記ＩＣ内の接地端子の間に接続される第２のスイッ
チと、一端が前記出力端子に接続され他端が第１の電荷
回収用の端子に接続された第３のスイッチと、一端が前
記出力端子に接続され他端が第２の電荷回収用の端子に
接続される第４のスイッチとを備え、前記データ電圧入
力端子をデータ電圧源に接続し、前記第１の電荷回収用
の端子に第１のコイルの一端を接続し、該第１のコイル
の他端を第１のダイオードのカソードに接続し、前記第
２の電荷回収用の端子に電荷回収用の第２のコイルの一
端を接続し、該第２のコイルの他端を第２のダイオード
のアノードに接続し、前記第１、及び第２のダイオード
のアノードとカソードとを共通接続して、他端を接地し
た電荷回収用のコンデンサの一端に接続すると共に前記
データ電圧の略１／２の電圧源に接続してなる、データ
パルスの電荷回収回路を有することを特徴とする。
【００２８】さらに、本発明は、第４の視点において、
前記列電極を駆動するＩＣが１又は複数の高電圧スイッ
チユニットを備え、前記高電圧スイッチユニットが、前
記ＩＣにデータ電圧を供給するデータ電圧入力端子と出
力端子の間に接続される第１のスイッチと、前記出力端
子と前記ＩＣ内の接地端子の間に接続される第２のスイ
ッチと、一端が前記出力端子に接続され他端が電荷回収
用の端子に接続された第３のスイッチと、を備え、前記
列電極を駆動する前記ＩＣのデータ電圧入力端子をデー
タ電圧源に接続し、前記電荷回収用の端子に電荷回収用
のコイルの一端を接続し、該コイルの他端に、コイルか
ら流れ込む電流、およびコイルに向かう電流をそれぞれ
制御するスイッチユニットの一側端を接続し、該スイッ
チユニットの他側端に、他端を接地した電荷回収用のコ
ンデンサの一端と、前記データ電圧の略１／２の電圧源
とを共通接続してなる、データパルスの電荷回収回路を
有することを特徴とする。本発明においては、好ましく
は、電荷回収用の端子に、他端を接地する補助コンデン
サを接続したことを特徴とする。
【００２９】そして、本発明は、第５の視点において、
前記列電極を駆動するＩＣが１又は複数の高電圧スイッ
チユニットを備え、前記高電圧スイッチユニットが、前
記ＩＣにデータ電圧を供給するデータ電圧入力端子と出
力端子の間に接続される第１のスイッチと、前記出力端
子と前記ＩＣ内の接地端子の間に接続される第２のスイ
ッチと、一端が前記出力端子に接続され他端が第１の電
荷回収用の端子に接続された第３のスイッチと、一端が
前記出力端子に接続され他端が第２の電荷回収用の端子
に接続される第４のスイッチとを備え、前記列電極を駆
動するＩＣのデータ電圧入力端子をデータ電圧源に接続
し、前記第１の電荷回収用の端子に、他端をデータ電圧
源に接続するダイオードのアノードと、他端を接地する
ダイオードのカソードと、他端を電荷回収コイルに接続
するダイオードのカソードとを接続し、前記第２の電荷
回収用の端子に、他端をデータ電圧源に接続するダイオ
ードのアノードと、他端を接地するダイオードのカソー
ドと、他端を前記の第１の電荷回収端子に接続するダイ
オードのアノードに接続するコイルとを接続してなる、
データパルスの電荷回収回路を有することを特徴とする
ものである。
【００３０】
【作用】本発明によれば、上記いずれの視点において
も、容量性の列電極の電荷を効率的に電荷回収用コンデ
ンサに回収するものであり、列電極を駆動するＩＣに印
加するデータパルスの電力を効率的に削減することが可
能とされている。
【００３１】また、本発明によれば、電荷回収回路の動
作開始から所定期間経過後に、データ電圧入力端子の電
圧が所定のレベル以下又は最低となった時点で、列電極
を駆動するＩＣ内のＦＥＴのオン・オフ遷移を行うた
め、電荷回収の効率が最も高くなると共に、データ電源
からＩＣへのデータ電圧の供給も電荷回収の効率を最適
化するように制御することができる。
【００３２】そして、本発明の第２の視点を従来例と比
較した場合、従来例では大きな電流を制御するスイッチ
を微妙なタイミングで制御することが必要とされたのに
対し、本発明によれば、厳しいタイミング制御は全く不
要とされている。すなわち、本発明によれば、全てのＦ
ＥＴについて、固定されたタイミングにおいてオンまた
はオフの遷移を制御しながら、高い電荷回収効率を持つ
データ側の駆動回路を実現できる。また、本発明によれ
ば、データパルスの立ち下がり時間または立ち上がり時
間Ｔが小さくなっても回路動作上問題ないため、補助コ
ンデンサを省略することもできる。
【００３３】本発明の第３の視点によれば、連続データ
パルスと電荷回収を併用し、データパルスの省電力効果
を著しく高めることができる。しかも、それぞれの列電
極のオン・オフの遷移は同一期間内に起こるため、遷移
に要する期間を短縮することができ、高速動作を達成す
ることができる。
【００３４】また、本発明の第４の視点によれば、連続
データパルスと電荷回収を併用し、データパルスの省電
力効果を著しく高めることができる。この場合、それぞ
れの列電極のオン・オフの遷移は同一期間内に発生させ
ることができないため、遷移に要する期間は長くなる
が、電荷回収回路、および列電極を駆動するＩＣの構成
を簡単にできる利点を有する。
【００３５】さらに、本発明の第５の視点によれば、連
続データパルスと電荷回収を併用し、データパルスの省
電力効果を著しく高めると共に、それぞれの列電極のオ
ン・オフの遷移は同一期間内に起こるため、遷移に要す
る期間を短縮することが可能とされ、高速動作を達成で
きる。そして、本発明によれば、列電極を駆動するＩＣ
の外につける部品点数が少なく、またそれらの部品は実
質的に受動素子からなり、特別な制御信号を必要としな
いため、回路構成を極めて簡易化できる。
【００３６】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。表示パネルとして従来例として図１１、図１２
を参照して説明したプラズマディスプレイを例にとり、
これを駆動するのに用いる、本発明に係る駆動回路を説
明する。
【００３７】プラズマディスプレイパネルは、電極数は
走査電極１７、維持電極１８がそれぞれ２４０本、列電
極が９６０本である。表示セルのピッチは、走査電極に
そった方向が０．４ｍｍ、走査電極に垂直な方向が１．
２ｍｍである。列電極１本の容量は、両隣の列電極との
容量が３７ｐＦ、列電極１本と、１本の列電極が交差す
る全ての走査電極、維持電極との容量が１２ｐＦであ
る。
【００３８】列電極は４個のブロックに分割し、ブロッ
クを単位として電荷回収回路が設けられている。１ブロ
ック内の列電極は２４０本である。この半数を選択した
ときが最大の静電容量（６ｎＦ）を示す。
【００３９】なお、以下の実施例では、高電圧をオン・
オフするスイッチとしてＦＥＴを用いている。
【００４０】
【実施例１】図１に、本発明の第１の実施例の駆動回路
の構成を示す。ここでは特公昭５６−３０７３０号公報
に示された回路を用い、これを列電極を駆動するＩＣと
組み合わせることにより、データ側の電荷回収を高速で
行えるようにした。
【００４１】図１を参照して、本実施例は、基本的に、
列電極を駆動するＩＣ（Ｚ1）と電荷回収回路５から構
成され、好ましくは、微分回路２とコンパレータ３から
成る電圧検出手段１、及び制御回路４を含んでもよい。
コンパレータ３は微分回路２の電圧がゼロ電圧を通した
ことを検知して検出信号を制御回路４に出力する。
【００４２】電源回収回路５において、Ｐ1はデータ電
圧Ｖｄの１／２の電荷回収用の直流電圧を印加する端
子、Ｐ2はデータ電圧Ｖｄの直流電圧を印加する端子で
ある。
【００４３】Ｄ1、Ｄ2はダイオードであり、Ｃ1は電荷
回収の対象となる列電極および補助コンデンサの合成静
電容量の略１００倍以上の静電容量を有する電荷回収用
コンデンサ、Ｃ2は回収すべき列電極の静電容量の変動
による回収静電容量の変動率を低減するための補助コン
デンサ（静電容量４ｎＦ）である。
【００４４】Ｑ1はＮチャネルＦＥＴ、端子Ｐ2と端子Ｐ
3との間に挿入されたＱ2はＰチャネルＦＥＴである。Ｎ
チャネルＦＥＴ（Ｑ１）およびダイオードＤ2はスイッ
チユニット７ａを構成する。
【００４５】ダイオードＤ2のカソードとＦＥＴ（Ｑ1）
との共通接続点に一端が接続され他端が端子Ｐ3に接続
されたＬ1は、電荷回収用のコイル（インダクタンス１
μＨ）である。
【００４６】ＩＣ（Ｚ1）について、Ｐ3はＩＣ（Ｚ1）
のデータ電圧入力端子であり、また、ＰＺ1〜ＰＺnは各
列電極に接続されるＩＣ（Ｚ1）の出力端子である。Ｐ4
はＩＣ（Ｚ1）の接地端子、Ｐ5はＩＣ（Ｚ1）内の制御
回路４の入力信号端子である。ＱＮ1〜ＱＮnはＩＣ（Ｚ
1）内の高耐圧のＮチャネルＦＥＴ、ＱＰ1〜ＱＰnはＩ
Ｃ（Ｚ1）内の高耐圧のＰチャネルＦＥＴ、ＤＮ1〜ＤＮ
nはそれぞれＮチャネルＦＥＴ（ＱＮ1〜ＱＮn）の寄生
ダイオード、ＤＰ1〜ＤＰnはそれぞれＰチャネルＦＥＴ
（ＱＰ1〜ＱＰn）の寄生ダイオードである。
【００４７】なお、端子Ｐ1にはデータ電圧Ｖｄの略１
／２の定電圧が電圧源（不図示）から印加され、電荷回
収用のコンデンサＣ1の端子間電位がデータ電圧Ｖｄの
略１／２以下となった場合にダイオードＤ1を介して電
荷回収用のコンデンサＣ1を充電し、電荷回収用のコン
デンサＣ1の端子間電位が常にデータ電圧Ｖｄの略１／
２以上を保つようにしている。
【００４８】図２に、本実施例に係る回路の電圧、電流
波形等を示す。
【００４９】期間Ｔ1においては、スイッチユニット７
ａのＦＥＴ（Ｑ1）が導通し、補助コンデンサＣ2に蓄え
られていた電荷を、コイルＬ1、ＦＥＴ（Ｑ1）を通して
回収コンデンサＣ1に回収する。
【００５０】また、パルス電圧が印加されていた列電極
に蓄えられていた電荷を、端子ＰＺi（ｉは１〜ｎの内
で選択された端子の番号）、ダイオードＤＰi（ｉは１
〜ｎの内で選択された端子の番号）、コイルＬ1、ＦＥ
Ｔ（Ｑ1）を通して、回収コンデンサＣ1に回収する。
【００５１】期間Ｔ1の終了時には端子Ｐ3の電圧波形
（Ａ）はゼロに近い最低値となる。
【００５２】期間Ｔ2においては、スイッチユニット７
ａのダイオードＤ2と、コイルＬ1を通して補助コンデン
サＣ2に電荷を充電する。すなわち、図２（Ｄ）を参照
して、コイルＬ1に流れる電流ｉ1の向きは、期間Ｔ1と
反転し、補助コンデンサＣ2を充電する。
【００５３】そして、期間Ｔ2において、ダイオード
Ｄ2、コイルＬ1、及びＦＥＴ（ＱＰi）（ｉ＝１〜ｎ）
のうちデータ有りの状態に対応してオン状態が選択され
るＦＥＴ（ＱＰi）（ｉは１〜ｎの内で選択された端子
の番号）を通して、各列電極に電荷が充電される。
【００５４】この場合、コイルＬ1を通して充電を行う
ため、回路内の抵抗による電力損失はわずかである。
【００５５】ＰチャネルＦＥＴ（ＱＰi）とＮチャネル
ＦＥＴ（ＱＮi）（ｉ＝１〜ｎ）は、互いに相補的（コ
ンプリメンタリ）に作動するため、ＱＰiがオン状態の
場合ＱＮiはオフ状態とされる。
【００５６】期間Ｔ2において、端子Ｐ3の電圧は、デー
タ電圧Ｖｄ近くまで上昇する。なお、Ｔ2期間中、スイ
ッチユニット７ａのＦＥＴ（Ｑ1）はオンでもオフでも
構わない。これを図２（Ｅ）の破線で示す。
【００５７】期間Ｔ3では、ＰチャネルＦＥＴ（Ｑ2）が
オンとなり、端子Ｐ3の電圧はデータ電圧Ｖｄにクラン
プされる。また、各列電極の電圧値は、オン状態のＦＥ
Ｔ（Ｑ2）、およびデータの有無に従い、ＩＣ（Ｚ1）内
のＦＥＴ（ＱＰi）により電圧Ｖｄに、またはＩＣ
（Ｚ1）内のＦＥＴ（ＱＮi）によりゼロ電圧に固定され
る。以上のような動作により、データパルスの電荷回収
と、データの書込が行われる。
【００５８】次に、ＩＣ（Ｚ1）内のＦＥＴ（ＱＮ1、Ｑ
Ｎ2、…、ＱＮn）やＦＥＴ（ＱＰ1、ＱＰ2、…、Ｑ
Ｐn）のオン・オフが遷移するタイミング、またはＦＥ
Ｔ（Ｑ2）がオンするタイミングの制御について考え
る。
【００５９】電荷回収回路５の動作開始から期間Ｔ1の
経過後に、端子Ｐ3の電圧は最低となる。この時点で、
ＩＣ（Ｚ1）内のＦＥＴ（ＱＮ1、ＱＮ2、…、ＱＮnやＱ
Ｐ1、ＱＰ2、…、ＱＰn）のオン・オフ遷移を行うと、
電荷回収の効率が最も高くなる。
【００６０】また、ＦＥＴ（Ｑ2）のオン・タイミング
は、期間Ｔ1＋期間Ｔ2の時間以後とすることが望まし
い。オン・タイミングがこれより早いと電荷回収の効率
が悪くなる。
【００６１】そこで、端子Ｐ3の電圧波形を微分回路２
により微分し、図２（Ｂ）の波形を得る。この波形をコ
ンパレータ３により波形整形して、図２（Ｃ）の波形を
得る。
【００６２】コンパレータ３の出力波形（図２（Ｃ）参
照）の立ち上がりにより、ＩＣ（Ｚ1）内のＦＥＴ（Ｑ
Ｎ1、ＱＮ2、…、ＱＮnやＱＰ1、ＱＰ2、…、ＱＰn）の
オン・オフ遷移タイミングを制御する。また、コンパレ
ータ３の出力波形の立ち下がりにより、ＦＥＴ（Ｑ2）
のオン・タイミングを制御する。
【００６３】なお、図２（Ｄ）に示すコイルＬ1に流れ
込む（又はコイルＬ1から流れ出す）電流ｉ1の波形と、
図２（Ｂ）に示した微分回路２の出力電圧波形を比較し
て判るように、端子Ｐ3の電圧の微分波形ではなく、電
流ｉ1の波形を検出して、これをコンパレータ３の入力
としてもよい。
【００６４】次に、期間Ｔ1や期間Ｔ2の時間を実施例の
数値で求めてみる。データパルスの立ち下がり（または
立ち上がり）の時間Ｔは、コイルＬ1のインダクタンス
の値をＬ、補助コンデンサＣ2とデータパルスを取り除
くべき（または印加すべき）列電極の並列合成静電容量
の値をＣとするとき、次式（１）で近似される。
【００６５】Ｔ≒π（ＬＣ）1/2 …（１）
【００６６】コイルＬ1のインダクタンス１μＨ、補助
コンデンサＣ2の静電容量は４ｎＦ、列電極の静電容量
は０から略６ｎＦまで変化する。
【００６７】上式（１）にしたがって時間Ｔの値を計算
すると以下のようになる。
【００６８】Ｔ＝０．２０〜０．３１μ秒
【００６９】本実施例を従来例と比較すると、従来例で
は大きな電流を制御するスイッチを微妙なタイミングで
制御することが必要とされ、このようなタイミング制御
はかなり困難であった。
【００７０】本実施例においては、厳しいタイミング制
御はＩＣ（Ｚ1）内のＦＥＴ（ＱＮ1、ＱＮ2、…、ＱＮn
やＱＰ1、ＱＰ2、…、ＱＰn）で行えばよい。
【００７１】これらのＦＥＴのそれぞれの出力電流は小
さいため、高速のスイッチングが十分可能である。した
がって、従来は困難とされていた効率の良いデータ側の
電荷回収が実現できる。また、ＦＥＴ（Ｑ2）は図１４
に示す従来例のスイッチＳ102と同じ動作であるから特
に変化はない。
【００７２】なお、電荷回収の効率がいくらか低くても
良い場合は、電圧検出手段１を省き、期間Ｔ1およびＴ2
の時間を固定して用いても良い。
【００７３】上記の実施例では期間Ｔ1および期間Ｔ2の
時間を０．２０〜０．３１μ秒、望ましくは０．２５μ
秒程度に固定して動作させても良い。
【００７４】また、上記の例ではダイオードＤ2を用い
たが、スイッチとして上記のようにＦＥＴを用いた場合
はＦＥＴ（Ｑ1）の寄生ダイオードを使用することによ
り、図１のダイオードＤ2を省略してもよい。
【００７５】以上、上記第１の実施例においては従来に
くらべると電荷回収回路の制御性は格段に向上している
が、それでも、高い回収効率を得るにはタイミング調整
用に高速動作する電圧検出手段１を必要とする。
【００７６】
【実施例２】この問題を解決するには、ダイオードＤ2
の代わりにスイッチを用いるとよい。これを本発明の第
２の実施例として以下に説明する。
【００７７】本発明の第２の実施例の回路図を示す図３
を参照して、Ｚ11は列電極を駆動する高耐電圧のＩＣ、
Ｐ11はデータ電圧Ｖｄの略１／２の、電荷回収用の直流
電圧を印加する端子、Ｐ12はデータ電圧Ｖｄの直流電圧
を印加する端子、Ｐ13はＩＣ（Ｚ11）のデータ電圧入力
端子、Ｐ14はＩＣ（Ｚ11）の接地端子、Ｄ11、Ｄ12、Ｄ
13はダイオード、Ｃ11は電荷回収の対象となる列電極、
および補助コンデンサの合成静電容量の略１００倍以上
の静電容量を有する電荷回収用コンデンサ、Ｃ12は回収
すべき列電極の静電容量の変動による回収静電容量の変
動率を小さくするための補助コンデンサ（静電容量４ｎ
Ｆ）、Ｌ11は電荷回収用のコイル（インダクタンス１μ
Ｈ）、Ｑ11はＮチャネルＦＥＴ、Ｑ12、Ｑ13はＰチャネ
ルＦＥＴ、ＱＮ11、…、ＱＮ1nはＩＣ（Ｚ11）内の高耐
圧のＮチャネルＦＥＴ、ＱＰ11、ＱＰ1nはＩＣ（Ｚ11）
内の高耐圧のＰチャネルＦＥＴ、ＤＮ11、…、ＤＮ1nは
それぞれＮチャネルＦＥＴ（ＱＮ11、…、ＱＮ1n）の寄
生ダイオード、ＤＰ11、…、ＤＰ1nはそれぞれＰチャネ
ルＦＥＴ（ＱＰ11、…、ＱＰ1n）の寄生ダイオード、Ｐ
Ｚ11、…、ＰＺ1nは各列電極に接続されるＩＣ（Ｚ11）
の出力端子、７ｂは、ＦＥＴ（Ｑ11、Ｑ13）およびダイ
オードＤ12、Ｄ13よりなるスイッチユニットである。
【００７８】図４に、本発明の第２の実施例に係る回路
における電圧、電流波形等を示す。
【００７９】期間Ｔ11においては、ＦＥＴ（Ｑ11）が導
通し、補助コンデンサＣ12に蓄えられていた電荷をコイ
ルＬ11、ダイオードＤ13、ＦＥＴ（Ｑ11）を通して、ま
た列電極に蓄えられていた電荷をダイオードＤＰ1i（ｉ
は１〜ｎの内選択された端子の番号）、コイルＬ11、ダ
イオードＤ13、ＦＥＴ（Ｑ11）を通して、回収コンデン
サＣ11に回収する。期間Ｔ11の終了時には端子Ｐ13の電
圧波形（図３（Ａ））はゼロに近い最低値となる。な
お、この期間中、ＦＥＴ（Ｑ13）はオンでもオフでも構
わない。これを図４（Ｄ）の破線で示す。
【００８０】期間Ｔ12においては、ＩＣ（Ｚ11）内のＮ
チャネルＦＥＴ（ＱＮ11、ＱＮ12、…、ＱＮ1n）、およ
びＩＣ（Ｚ11）内のＰチャネルＦＥＴ（ＱＰ11、Ｑ
Ｐ12、ＱＰ1n）のオン・オフ状態の遷移を行う。ＦＥＴ
（ＱＰ1i）とＦＥＴ（ＱＮ1i）（ｉ＝１〜ｎ）は互いに
コンプリメンタリな動作をするので、ＱＰ1iがオンの場
合ＱＮ1iはオフである。なお、この期間中、ＦＥＴ（Ｑ
11）はオンでもオフでも構わない。これを図４（Ｂ）の
破線で示す。
【００８１】期間Ｔ13においては、ＦＥＴ（Ｑ13）が導
通し、ダイオードＤ12、コイルＬ11を通して、補助コン
デンサＣ12が充電される。また、これと並行して、ＦＥ
Ｔ（Ｑ13）、ダイオードＤ12、コイルＬ11、ＦＥＴ（Ｑ
Ｐ1i）（ｉ＝１〜ｎ）のうちデータ有りに対応してオン
状態が選択されているＦＥＴ（ＱＰ1i）（ｉは１〜ｎの
内選択された端子の番号）を通して各列電極に電荷が充
電されデータパルスが形成される。コイルＬ11を通して
充電を行うので、回路内の抵抗による電力損失はわずか
である。端子Ｐ13の電圧はデータ電圧Ｖｄちかくまで上
昇する。なお、この期間中、ＦＥＴ（Ｑ11）はオンでも
オフでも構わない。これを図４（Ｂ）の破線で示す。
【００８２】期間Ｔ14においてはＦＥＴ（Ｑ12）がオン
となり、端子Ｐ13の電圧はデータ電圧Ｖｄにクランプさ
れる。また、各列電極の電圧値はオン状態のＦＥＴ（Ｑ
12）およびデータの有無に従い、ＩＣ（Ｚ11）内のＦＥ
Ｔ（ＱＰ1i）により電圧Ｖｄに、またはＩＣ（Ｚ11）内
のＦＥＴ（ＱＮ1i）によりゼロ電圧に固定される。な
お、この期間中、ＦＥＴ（Ｑ13）はオンでもオフでも構
わない。これを図４（Ｄ）の破線で示す。
【００８３】以上のような動作により、データパルスの
電荷回収とデータの書込みが行われる。
【００８４】次に、ＩＣ（Ｚ11）内のＦＥＴ（ＱＮ11、
ＱＮ12、…、ＱＮ1nやＱＰ11、ＱＰ12、…、ＱＰ1n）の
オン・オフが遷移するタイミング、またはＦＥＴ
（Ｑ12）やＦＥＴ（Ｑ13）がオンするタイミングの制御
について考える。
【００８５】データパルスの立ち下がり時間、または立
ち上がり時間Ｔは、前記第１の実施例の場合と同じく、
０．２０〜０．３１μ秒である。
【００８６】まず、期間Ｔ11の時間をデータパルスの立
ち下がり時間の最大値０．３１μ秒に設定する。これに
より、ＩＣ（Ｚ11）内のＦＥＴ（ＱＮ11、ＱＮ12、…、
ＱＮ1nやＱＰ11、ＱＰ12、…、ＱＰ1n）のオン・オフ遷
移が行われる前に、端子Ｐ13の電圧は必ず最低値とな
り、常に一定の条件で十分な電荷回収が行える。
【００８７】期間Ｔ12は０から０．１μ秒に設定し、Ｉ
Ｃ（Ｚ11）内のＦＥＴ（ＱＮ11、ＱＮ12、…、ＱＮ1nや
ＱＰ11、ＱＰ12、…、ＱＰ1n）のオン・オフ遷移タイミ
ングはこの期間Ｔ12のなか、望ましくは期間Ｔ12の中央
に設定する。この期間内では、端子Ｐ13の電圧は必ず最
低値であるので、遷移による電力損失は最小で済む。
【００８８】期間Ｔ13は期間Ｔ11と同じくデータパルス
の立ち上がり時間の最大値０．３１μ秒に設定する。Ｆ
ＥＴ（Ｑ13）をオンするタイミングは、当然ながら期間
Ｔ13の開始時点に設定する。
【００８９】ＦＥＴ（Ｑ12）のオン・タイミングは、時
間が固定されたＴ11、Ｔ12、およびＴ13の後の、期間Ｔ
14を開始する固定されたタイミングとすればよい。
【００９０】なお、本実施例では前記第１の実施例と異
なり、データパルスの立ち下がり時間または立ち上がり
時間Ｔが小さくなっても回路動作上問題ないため、補助
コンデンサＣ12を省略することもできる。
【００９１】本実施例を従来例と比較すると、従来は大
きな電流を制御するスイッチを微妙なタイミングで制御
する必要があったが、本実施例では厳しいタイミング制
御は全く不要とできる。すなわち、全てのＦＥＴについ
て、固定されたタイミングにおいてオンまたはオフの遷
移を制御しながら、高い電荷回収効率を持つデータ側の
駆動回路を実現できる。
【００９２】以上、説明した本発明の第１及び第２の実
施例では、図２（Ｉ）や図４（Ｇ）の電圧波形から判る
ように、全ての列電極に印加されるデータパルスは、時
系列で印加されるデータパルス間で一旦電圧が下がる。
このようなパルスを「孤立データパルス」と呼ぶことに
する。
【００９３】データパルスとしては、このような孤立デ
ータパルスよりも、時系列でパルスとパルスが連続する
データパルスの方が、パルスのオン・オフの遷移点が少
なく、したがってデータパルスのオン・オフに伴う電力
消費を特殊な表示パターン（千鳥格子など）を除いて半
分以下にすることができることが知られている。
【００９４】
【実施例３】ところで、前記第１の実施例及び第２の実
施例では、連続データパルスによる省電力効果と、電荷
回収による省電力効果を合わせ持つことができない。こ
の問題を取り除くことができる電荷回収回路を、本発明
の第３の実施例として以下に説明する。
【００９５】図５は、連続データパルスと電荷回収を併
用し、データパルスの省電力効果を著しく高めた本発明
の第３の実施例の駆動回路図である。
【００９６】図５を参照して、Ｚ21は列電極を駆動する
高耐電圧のＩＣ、Ｐ21はデータ電圧Ｖｄの略１／２の電
荷回収用の直流電圧を印加する端子、Ｐ22はデータ電圧
Ｖｄの直流電圧を印加する端子、Ｐ23はＩＣ（Ｚ21）の
電荷回収用の第１の端子、Ｐ24はＩＣ（Ｚ21）の接地端
子、Ｐ25はＩＣ（Ｚ21）のデータ電圧Ｖｄを入力する端
子、Ｐ26はＩＣ（Ｚ21）の電荷回収用の第２の端子、Ｄ
21〜Ｄ27はダイオード、Ｃ21は電荷回収の対象となる列
電極、および補助コンデンサの合成静電容量の略１００
倍以上の静電容量を有する電荷回収用コンデンサ、
Ｃ22、Ｃ23は回収すべき列電極の静電容量の変動による
回収静電容量の変動率を小さくするための補助コンデン
サ（静電容量４ｎＦ）、Ｌ21は電荷回収用で列電極を充
電する側のコイル（インダクタンス１μＨ）、Ｌ22は電
荷回収用で列電極を放電する側のコイル（インダクタン
ス１μＨ）、Ｑ21、Ｑ23はＮチャネルＦＥＴ、Ｑ22、Ｑ
24はＰチャネルＦＥＴ、ＱＡ21、…、ＱＡ2nはＩＣ（Ｚ
21）内の高耐圧のＮチャネルのトランスファゲート、Ｑ
Ｂ21、…、ＱＢ2nはＩＣ（Ｚ21）内の高耐圧のＰチャネ
ルのトランスファゲート、ＱＮ21、…、ＱＮ2nはＩＣ
（Ｚ21）内の高耐圧のＮチャネルＦＥＴ、ＱＰ21、…、
ＱＰ2nはＩＣ（Ｚ21）内の高耐圧のＰチャネルＦＥＴ、
ＤＮ21、…、ＤＮ2nはそれぞれＮチャネルＦＥＴ（ＱＮ
21、…、ＱＮ2n）の寄生ダイオード、ＤＰ21、…、ＤＰ
2nはそれぞれＰチャネルＦＥＴ（ＱＰ21、…、ＱＰ2n）
の寄生ダイオード、ＰＺ21、…、ＰＺ2nは各列電極に接
続されるＩＣ（Ｚ21）の出力端子、７ｃは、ＦＥＴ（Ｑ
Ｐ2i、ＱＮ2i）、寄生ダイオード、ＤＰ2i、ＤＮ2i、ト
ランスファゲート、ＱＡ2i、ＱＢ2i（ｉ＝１〜ｎ）より
なるスイッチユニットである。
【００９７】図６に、本実施例に係る回路の電圧、電流
波形等を示す。図６を参照して、期間Ｔ21、Ｔ23、Ｔ25
は、データパルスのオン・オフの遷移期間であり、期間
Ｔ22、Ｔ24はデータパルスを一定電圧にクランプする期
間である。
【００９８】補助回収回路６は、新たに選択された列電
極（または新たにゼロ電位に戻る列電極）の数が少ない
場合にも、新たに選択された列電極（または新たにゼロ
電位に戻る列電極）の数が多い場合と同様に電荷回収動
作を行う目的で設置した。
【００９９】まず、補助回収回路６の動作原理を説明す
る。
【０１００】端子Ｐ27の電圧波形（図６（Ｅ））と、端
子Ｐ28の電圧波形（図６（Ｈ））を比較すると、一方が
低電圧状態から高電圧状態に遷移するとき、他方は高電
圧状態から低電圧状態に遷移する。このような動作によ
り、遷移期間Ｔ21、Ｔ23、Ｔ25において、補助コンデン
サＣ22、Ｃ23は、一方が充電用の時、他方は放電用とし
て動作する。
【０１０１】これにより、充電（または放電）すべき列
電極の増減に対して、回収動作の対象となる静電容量の
変動比率を緩和する。なお、このように２個の補助コン
デンサが必要となるのは、各遷移期間Ｔ21、Ｔ23、Ｔ25
において、それぞれ列電極の充電と放電が同時に行われ
るからである。
【０１０２】次に、補助回収回路６の具体的な動作を説
明する。
【０１０３】まず、期間Ｔ21においては、ＦＥＴ
（Ｑ21）を導通させ、回収コンデンサＣ21に蓄えられて
いた電荷をダイオードＤ22、コイルＬ21、ダイオードＤ
24、ＦＥＴ（Ｑ21）を通して、補助コンデンサＣ22に充
電する。補助コンデンサＣ22の電圧を、端子Ｐ27の電圧
として図６（Ｅ）に示す。
【０１０４】期間Ｔ21においてＦＥＴ（Ｑ24）を導通さ
せ、補助コンデンサＣ23に蓄えられていた電荷をＦＥＴ
（Ｑ24）、ダイオードＤ27、コイルＬ22、ダイオードＤ
23、を通して回収コンデンサＣ21に回収する。補助コン
デンサＣ23の電圧を、端子Ｐ28の電圧として図６（Ｈ）
に示す。
【０１０５】次に、期間Ｔ23においては、ＦＥＴ
（Ｑ23）を導通させ、回収コンデンサＣ21に蓄えられて
いた電荷をダイオードＤ22、コイルＬ21、ダイオードＤ
26、ＦＥＴ（Ｑ23）を通して、補助コンデンサＣ23に充
電する。補助コンデンサＣ23の電圧は端子Ｐ28の電圧と
して図６（Ｈ）に示されている。
【０１０６】また、期間Ｔ23においてＦＥＴ（Ｑ22）を
導通させ、補助コンデンサＣ22に蓄えられていた電荷を
ＦＥＴ（Ｑ22）、ダイオードＤ25、コイルＬ22、ダイオ
ードＤ23、を通して回収コンデンサＣ21に回収する。補
助コンデンサＣ22の電圧は、端子Ｐ27の電圧として図６
（Ｅ）に示されている。
【０１０７】次に、出力端子ＰＺ21の電圧波形を例にと
って、列電極にデータパルスを印加する回路の動作を説
明する。
【０１０８】期間Ｔ21においては、期間Ｔ21以前にはデ
ータパルスが印加されておらず、期間Ｔ21以降に新たに
データパルスを印加すべき列電極に接続される端子ＰＺ
21の電圧を図６（Ｋ）に示すように引き上げる。
【０１０９】このために、トランスファゲートＱＡ21を
導通させ、回収コンデンサＣ21に蓄えられていた電荷を
ダイオードＤ22、コイルＬ21、トランスファゲートＱＡ
21、端子ＰＺ21を通して列電極に充電する。
【０１１０】期間Ｔ22においては、ＩＣ（Ｚ21）内のＮ
チャネルＦＥＴ（ＱＮ21）をオフとし、ＩＣ（Ｚ21）内
のＰチャネルＦＥＴ（ＱＰ21）をオンとすることにより
データパルス電圧をデータ電圧Ｖｄにクランプする。な
お、ＦＥＴ（ＱＰ2i）とＦＥＴ（ＱＮ2i）（ｉ＝１〜
ｎ）は互いにコンプリメンタリに動作するため、ＱＰ21
がオン（またはオフ）の場合はＱＮ2iはオフ（オン）で
ある。
【０１１１】期間Ｔ23においては、端子ＰＺ21のパルス
電圧は変更しない。このため、トランスファゲートＱＡ
21、ＱＢ21はどちらも開状態のままとし、ＦＥＴ（ＱＰ
21）はオン状態のまま、ＦＥＴ（ＱＮ21）はオフ状態の
ままとする。
【０１１２】期間Ｔ24においても端子ＰＺ21の電圧はデ
ータ電圧Ｖｄのままであるから、トランスファゲートＱ
Ａ21、ＱＢ21、ＦＥＴ（ＱＰ21）、ＦＥＴ（ＱＮ21）の
状態は変化させない。
【０１１３】期間Ｔ25においては、期間Ｔ25以前にデー
タパルスが印加されており、期間Ｔ25以降に新たにデー
タパルスをとりさる列電極につながる端子ＰＺ21の電圧
を引き下げる（図６（Ｋ））。このために、トランスフ
ァゲートＱＢ21を導通させ、選択された列電極に蓄えら
れていた電荷を端子ＰＺ21、トランスファゲートＱ
Ｂ21、コイルＬ22、ダイオードＤ23を通して回収コンデ
ンサＣ21に回収する。
【０１１４】期間Ｔ21、Ｔ23、Ｔ25の時間は、データパ
ルスの立ち上がり時間または立ち下がり時間Ｔに等しく
０．３１μ秒に設定した。
【０１１５】このように、本実施例では連続データパル
スと電荷回収を併用し、データパルスの省電力効果を著
しく高めることができる。しかも、それぞれの列電極の
オン・オフの遷移は同一期間内に生じるため、遷移に要
する期間を短縮することができ、高速動作を実現するこ
とができる。
【０１１６】なお、簡易な動作でよい場合には、補助回
収回路６は省略してもよい。
【０１１７】
【実施例４】図７は、前記第３の実施例の電荷回収回路
を簡易化した本発明の第４の実施例の駆動回路を示す図
である。
【０１１８】図７を参照して、Ｚ31は列電極を駆動する
高耐電圧ＩＣ、Ｐ31はデータ電圧Ｖｄの略１／２の電荷
回収用の直流電圧を印加する端子、Ｐ32はデータ電圧Ｖ
ｄの直流電圧を印加する端子、Ｐ33はＩＣ（Ｚ31）の電
荷回収用の端子、Ｐ34はＩＣ（Ｚ31）の接地端子、Ｐ35
はＩＣ（Ｚ31）のデータ電圧Ｖｄを入力する端子、Ｄ31
〜Ｄ33はダイオード、Ｃ31は電荷回収の対象となる列電
極、および補助コンデンサの合成静電容量の略１００倍
以上の静電容量を有する電荷回収用コンデンサ、Ｃ32は
回収すべき列電極の静電容量の変動による回収静電容量
の変動率を小さくするための補助コンデンサ（静電容量
４ｎＦ）Ｌ31は電荷回収用のコイル（インダクタンス１
μＨ）、Ｑ31はＮチャネルＦＥＴ、Ｑ32はＰチャネルＦ
ＥＴ、ＱＡ31、…、ＱＡ3nはＩＣ（Ｚ31）内の高耐圧の
Ｎチャネルのトランスファゲート、ＱＮ31、…、ＱＮ3n
はＩＣ（Ｚ31）内の高耐圧のＮチャネルＦＥＴ、Ｑ
Ｐ31、…、ＱＰ3nはＩＣ（Ｚ31）内の高耐圧のＰチャネ
ルＦＥＴ、ＤＮ31、…、ＤＮ3nはそれぞれＮチャネルＦ
ＥＴ（ＱＮ31、…、ＱＮ3n）の寄生ダイオード、Ｄ
Ｐ31、…、ＤＰ3nはそれぞれＰチャネルＦＥＴ（Ｑ
Ｐ31、…、ＱＰ3n）の寄生ダイオード、ＰＺ31、…、Ｐ
Ｚ3nは各列電極に接続されるＩＣ（Ｚ31）の出力端子、
７ｄは、ＦＥＴ（Ｑ31、Ｑ32）、ダイオードＤ32、Ｄ33
よりなるスイッチユニット、７ｅは、ＦＥＴ（ＱＰ3i、
ＱＮ3i）、寄生ダイオードＤＰ3i、ＤＮ3i、トランスフ
ァゲートＱＡ3i（ｉ＝１〜ｎ）よりなるスイッチユニッ
トである。
【０１１９】図８に、本実施例に係る回路の電圧、電流
波形等を示す。
【０１２０】図８を参照して、期間Ｔ31、Ｔ33、Ｔ35、
Ｔ36は、データパルスのオン・オフの遷移期間であり、
期間Ｔ32、Ｔ34はデータパルスを一定電圧にクランプす
る期間である。
【０１２１】次に、図８（Ｇ）の出力端子ＰＺ31の電圧
波形を参照して、列電極にデータパルスを印加する動作
を説明する。
【０１２２】期間Ｔ31においては、期間Ｔ31以前にはデ
ータパルスが印加されておらず、期間Ｔ31以降に新たに
データパルスを印加すべき列電極につながる端子ＰＺ31
の電圧を図８（Ｇ）に示すように引き上げる。このため
に、ＦＥＴ（Ｑ32）、トランスファゲートＱＡ31を導通
させ、回収コンデンサＣ31に蓄えられていた電荷をＦＥ
Ｔ（Ｑ32）、ダイオードＤ32、コイルＬ31、トランスフ
ァゲートＱＡ31、端子ＰＺ31を通して列電極に充電す
る。
【０１２３】期間Ｔ32においては、ＩＣ（Ｚ31）内のＮ
チャネルＦＥＴ（ＱＮ31）をオフとし、ＩＣ（Ｚ31）内
のＰチャネルＦＥＴ（ＱＰ31）をオンとすることにより
データパルス電圧をデータ電圧Ｖｄにクランプする。な
お、ＰチャネルＦＥＴ（ＱＰ31）とＮチャネルＦＥＴ
（ＱＮ3i）（ｉ＝１〜ｎ）は互いにコンプリメンタリに
動作するため、ＱＰ31がオン（またはオフ）の場合ＱＮ
31はオフ（オン）である。
【０１２４】期間Ｔ33においては、つぎのデータパルス
が存在するため、端子ＰＺ31のパルス電圧は変更しな
い。このため、トランスファゲートＱＡ31は開状態のま
まとし、ＦＥＴ（ＱＰ31）はオン状態のまま、ＦＥＴ
（ＱＮ31）はオフ状態のままとする。
【０１２５】期間Ｔ34においても端子ＰＺ31の電圧はデ
ータ電圧Ｖｄのままであるから、トランスファゲートＱ
Ａ31、ＦＥＴ（ＱＰ31）、ＦＥＴ（ＱＮ31）の状態は変
化させない。
【０１２６】期間Ｔ35においては、期間Ｔ35以前にデー
タパルスが印加されており、期間Ｔ35以降に新たにデー
タパルスを取り去る列電極につながる端子ＰＺ31の電圧
を引き下げる（図８（Ｇ））。このために、トランスフ
ァゲートＱＡ31を導通させ、列電極に蓄えられていた電
荷を端子ＰＺ31、トランスファゲートＱＡ31、コイルＬ
31、ダイオードＤ33、ＦＥＴ（Ｑ31）を通して回収コン
デンサＣ31に回収する。
【０１２７】期間Ｔ31、Ｔ35の時間は、データパルスの
立ち上がり時間または立ち下がり時間Ｔに等しく０．３
１μ秒に設定した。放電と充電のタイミングをとるため
に設けてある期間Ｔ36は０から０．１μ秒に設定した。
【０１２８】なお、本実施例においては、前記第２の実
施例と同じく、コンデンサＣ32は省略してもよい。
【０１２９】このように、本実施例では連続データパル
スと電荷回収を併用し、データパルスの省電力効果を著
しく高めることができる。この場合、第３の実施例と異
なり、それぞれの列電極のオン・オフの遷移は同一期間
内に発生させることができないため、遷移に要する期間
は前記第３の実施例の２倍かかるが、電荷回収回路、お
よびＩＣ（Ｚ31）の構成を簡単にできる利点がある。
【０１３０】
【実施例５】図９は、連続データパルスと電荷回収を併
用し、データパルスの省電力効果を著しく高めた本発明
の前記第３の実施例（図５参照）における、ＩＣ
（Ｚ21）以外の回路を簡略化した、本発明の第５の実施
例である。
【０１３１】図９を参照して、Ｚ41は列電極を駆動する
高耐電圧ＩＣ、Ｐ42はデータ電圧Ｖｄの直流電圧を印加
する端子、Ｐ43はＩＣ（Ｚ41）の電荷回収用の第１の端
子、Ｐ44はＩＣ（Ｚ41）の接地端子、Ｐ45はＩＣ
（Ｚ41）のデータ電圧Ｖｄを入力する端子、Ｐ46はＩＣ
（Ｚ41）の電圧回収用の第２の端子、Ｄ41〜Ｄ45はダイ
オード、Ｌ41は電荷回収用のコイル（インダクタンス１
μＨ）、ＱＡ41、…、ＱＡ4nはＩＣ（Ｚ41）内の高耐圧
のＮチャネルのトランスファゲート、ＱＢ41、…、ＱＢ
4nはＩＣ（Ｚ41）内の高耐圧のＰチャネルのトランスフ
ァゲート、ＱＮ41、…、ＱＮ4nはＩＣ（Ｚ41）内の高耐
圧のＮチャネルＦＥＴ、ＱＰ41、…、ＱＰ4nはＩＣ（Ｚ
41）内の高耐圧のＰチャネルＦＥＴ、ＤＮ41、…、ＤＮ
4nはそれぞれＮチャネルＦＥＴ（ＱＮ41、…、ＱＮ4n）
の寄生ダイオード、ＤＰ41、…、ＤＰ4nはそれぞれＰチ
ャネルＦＥＴ（ＱＰ41、…、ＱＰ4n）の寄生ダイオー
ド、ＰＺ41、…、ＰＺ4nは各列電極に接続されるＩＣ
（Ｚ41）の出力端子、７ｆは、ＦＥＴ（ＱＰ4i、Ｑ
Ｎ4i）、寄生ダイオードＤＰ4i、ＤＮ4i、トランスファ
ゲートＱＡ4i、ＱＢ4i（ｉ＝１〜ｎ）よりなるスイッチ
ユニットである。
【０１３２】図１０に、本実施例に係る駆動回路の電
圧、電流波形等を示す。
【０１３３】図１０を参照して、期間Ｔ41、Ｔ43、
Ｔ45、は、データパルスのオン・オフの遷移期間であ
り、期間Ｔ42、Ｔ44はデータパルスを一定電圧にクラン
プする期間である。
【０１３４】次に、出力端子ＰＺ41の電圧波形を例にと
って、列電極にデータパルスを印加する動作を説明す
る。
【０１３５】期間Ｔ41においては、期間Ｔ41以前にはデ
ータパルスが印加されておらず、期間Ｔ41以降に新たに
データパルスを印加すべき列電極につながる端子ＰＺ41
の電圧を図１０（Ｃ）に示すように引き上げる。このた
めに、トランスファゲートＱＡ41を導通させる。これに
より端子Ｐ43の電圧は図１０（Ａ）に示すように一旦最
低電位まで下がる。
【０１３６】これと同時に、期間Ｔ41において、期間Ｔ
41以前にはデータパルスが印加されており、期間Ｔ41以
降に新たにデータパルスを取り去るべき列電極につなが
る端子ＰＺ4i（ｉは２〜ｎの内データパルスを取り去る
べき端子の番号）の電圧を図１０（Ｈ）に示すように引
き下げる。このためにトランスファゲートＱＢ4i（ｉは
２〜ｎの内データパルスを取り去るべき端子の番号）を
導通させる。これにより図１０（Ｂ）に示すように端子
Ｐ46の電圧は一旦データ電圧Ｖｄ近くまで上昇する。
【０１３７】したがって、期間Ｔ41の開始時点で、端子
Ｐ43と端子Ｐ46の間には略Ｖｄの電位差が発生する。こ
のために電流がコイルＬ41、ダイオードＤ41を通って端
子Ｐ46から端子Ｐ43に向かって流れ、最終的には図１０
（Ａ）、（Ｂ）に示すように、端子Ｐ43と端子Ｐ46の電
位が逆転する。
【０１３８】期間Ｔ42においては、ＩＣ（Ｚ41）内のＮ
チャネルＦＥＴ（ＱＮ41）をオフとし、ＩＣ（Ｚ41）内
のＰチャネルＦＥＴ（ＱＰ41）をオンとすることにより
データパルス電圧をデータ電圧Ｖｄにクランプする。な
お、ＦＥＴ（ＱＰ41）とＦＥＴ（ＱＮ4i）（ｉ＝１〜
ｎ）とは互いにコンプリメンタリに動作するため、ＱＰ
4iがオン（またはオフ）の場合ＱＮ4iはオフ（オン）で
ある。
【０１３９】期間Ｔ43においては、端子ＰＺ41のパルス
電圧は変更しない。このため、トランスファゲートＱＡ
41、ＱＢ41はどちらも開いたままとし、ＦＥＴ（Ｑ
Ｐ41）はオン状態のまま、ＦＥＴ（ＱＮ41）はオフ状態
のままとする。
【０１４０】期間Ｔ44においても端子ＰＺ41の電圧はデ
ータ電圧Ｖｄのままであるから、トランスファゲートＱ
Ａ41、ＱＢ41、ＦＥＴ（ＱＰ41、ＱＮ41）の状態は変化
させない。
【０１４１】期間Ｔ45においては、期間Ｔ45以前にデー
タパルスが印加されており、期間Ｔ45以降に新たにデー
タパルスを取り去る列電極につながる端子ＰＺ41の電圧
を引き下げる（図１０（Ｃ））。このために、トランス
ファゲートＱＢ41を導通させ、選択された列電極に蓄え
られていた電荷を端子ＰＺ41、トランスファゲートＱＢ
41、コイルＬ41、ダイオードＤ41を通して、他の新たに
パルスを印加すべき列電極へ移動させる。
【０１４２】なお、期間Ｔ41、Ｔ43、Ｔ45の時間は、デ
ータパルスの立ち上がり時間または立ち下がり時間Ｔに
等しく０．３１μ秒に設定した。
【０１４３】このように、本実施例では連続データパル
スと電荷回収を併用し、データパルスの省電力効果を著
しく高めることができた。しかも、それぞれの列電極の
オン・オフの遷移は同一期間内に起こるため、遷移に要
する期間を短縮することができ、高速動作を達成でき
る。
【０１４４】本実施例は前記第３の実施例よりも、列電
極を駆動するＩＣの外につける部品点数が少なく、ま
た、それらの部品は全て受動素子であり、制御信号を必
要としないため、回路を非常に簡略化できるという利点
を有する。しかしながら、新たにパルスを印加すべき列
電極の数と、新たにパルスを取り去るべき列電極の数の
バランスが悪い場合には、電荷回収率が低下する場合が
ある。
【０１４５】なお、上記各実施例では数値を上げて説明
したが、これらの数値は本発明を具体的に説明するため
に用いたものであり、本発明の範囲を何等限定するもの
ではない。
【０１４６】上記各実施例では、図１１、図１２に示し
た構造のプラズマディスプレイパネルを例として本発明
を説明したが、本発明は、これに限らず他のＡＣ型やＤ
Ｃ型のプラズマディスプレイパネルの駆動にも適用でき
ることはいうまでもない。また、プラズマディスプレイ
パネルだけでなく、その他の容量性の表示パネル、すな
わちエレクトロルミネセントパネルや液晶パネルの駆動
にも適用できる。
【０１４７】さらに、以上で述べた実施例では、高電圧
のスイッチとして、ＦＥＴを用いて説明したが、ＦＥＴ
ではなくバイポーラトランジスタ等をスイッチとして用
いてもよいことはいうまでもない。
【０１４８】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
【０１４９】
【発明の効果】以上、説明したように本発明（請求項
１）によれば、容量性の列電極に印加するデータパルス
の電力を効率的に削減することが可能となり、電力の利
用効率の向上、有効活用を可能とし、工業上の価値は極
めて高い。上記効果は、各従属請求項２〜４を具備した
場合に好適に達成される。
【０１５０】また、本発明（請求項６）によれば、電荷
回収回路の動作開始から所定期間経過後に、データ電圧
入力端子の電圧が所定のレベル以下又は最低となった時
点で、列電極を駆動するＩＣ内のＦＥＴのオン・オフ遷
移を行うため、電荷回収の効率が最も高くなると共に、
データ電源からＩＣへのデータ電圧の供給も電荷回収の
効率を最適化するように制御することができる。
【０１５１】そして、本発明（請求項８）によれば、従
来は大きな電流を制御するスイッチを微妙なタイミング
で制御する必要があったが、本発明によれば、厳しいタ
イミング制御は全く不要とされる。すなわち、全てのＦ
ＥＴについて、固定されたタイミングにおいてオンまた
はオフの遷移を制御しながら、高い電荷回収効率を持つ
データ側の駆動回路を実現できる。また、本発明（請求
項８）によれば、データパルスの立ち下がり時間または
立ち上がり時間Ｔが小さくなっても回路動作上問題ない
ため、補助コンデンサを省略することもできる。
【０１５２】さらに、本発明（請求項１０）によれば、
連続データパルスと電荷回収を併用し、データパルスの
省電力効果を著しく高めることができる。しかも、それ
ぞれの列電極のオン・オフの遷移は同一期間内に起こる
ため、遷移に要する期間を短縮することができ、高速動
作を達成することができる。
【０１５３】また、本発明（請求項１２）によれば、連
続データパルスと電荷回収を併用し、データパルスの省
電力効果を著しく高めることができる。この場合、それ
ぞれの列電極のオン・オフの遷移は同一期間内に発生さ
せることができないため、遷移に要する期間は長くなる
が、電荷回収回路、および列電極を駆動するＩＣの構成
を簡単にできるという利点を有する。
【０１５４】さらに、本発明（請求項１４）によれば、
連続データパルスと電荷回収を併用し、データパルスの
省電力効果を著しく高めると共に、それぞれの列電極の
オン・オフの遷移は同一期間内に起こるため、遷移に要
する期間を短縮することが可能とされ、高速動作を達成
できる。そして、本発明によれば、列電極を駆動するＩ
Ｃの外につける部品点数が少なく、またそれらの部品は
実質的に受動素子からなり、特別な制御信号を必要とし
ないため、回路構成を極めて簡易化できるという利点を
有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作波形を示す図であ
る。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第２の実施例の動作波形を示す図であ
る。
【図５】本発明の第３の実施例の構成を示す図である。
【図６】本発明の第３の実施例の動作波形を示す図であ
る。
【図７】本発明の第４の実施例の構成を示す図である。
【図８】本発明の第４の実施例の動作波形を示す図であ
る。
【図９】本発明の第５の実施例の構成を示す図である。
【図１０】本発明の第５の実施例の動作波形を示す図で
ある。
【図１１】従来の交流面放電型プラズマディスプレイパ
ネルの構成を示す図である。
【図１２】従来の交流面放電型プラズマディスプレイパ
ネルの電極の配置を示す図である。
【図１３】従来の交流面放電型プラズマディスプレイパ
ネルの駆動波形の一例を示す図である。
【図１４】従来の電荷回収回路の構成を示す図である。
【符号の説明】
１ 電圧検出手段 ２ 微分回路 ３ コンパレータ ４ 制御回路 ５ 電荷回収回路 ６ 補助回収回路 ７ａ〜７ｆ スイッチユニット １１ 第１絶縁基板 １２ 第２絶縁基板 １３、Ｄa1、Ｄa2、…、Ｄan-1、Ｄan 列電極 １４、２０ 絶縁層 １５、２１ 隔壁 １６ 蛍光体 １７、Ｓ1、Ｓ2、…、Ｓm 走査電極 １８、Ｃa1、Ｃa2、…、Ｃam 維持電極 １９ バス電極 ２２ 保護層 ２３ 放電ガス空間 ２４ 表示セル ２５ プラズマディスプレイパネル ２６ シール部 ３１、３２ 維持パルス ３３ 走査パルス ３４ データパルス ３５ 消去パルス ３６ プライミングパルス ３７ プライミング消去パルス

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】同一平面上に形成した互いに平行する複数
    の行電極と、該行電極と絶縁され、該行電極と直交し互
    いに平行する複数の列電極とを少なくとも備えた表示パ
    ネルの列電極にデータパルスを印加する表示パネルの駆
    動回路において、 電荷回収用のコンデンサと、補助コンデンサとを備え、 前記電荷回収用のコンデンサの一端と、前記列電極を駆
    動するＩＣにデータ電圧を供給するデータ電圧入力端子
    との間に、電荷を回収する向きの電流は制御すると共
    に、前記表示パネルの列電極を充電する向きの電流は通
    電させるスイッチ手段を設け、前記データ電圧入力端子と前記スイッチ手段とをインダ
    クタンス素子を介して接続し、 前記データ電圧入力端子と接地との間に前記補助コンデ
    ンサを接続し、前記データ電圧入力端子と電源端子との間にスイッチを
    設け、 前記電荷回収用のコンデンサの他端は接地されてなる、
    データパルスの電荷回収回路を有することを特徴とする
    表示パネルの駆動回路。
  2. 【請求項２】前記電荷回収用のコンデンサの一端が前記
    データ電圧の略１／２程度の定電圧を供給する電圧源に
    接続されたことを特徴とする請求項１記載の表示パネル
    の駆動回路。
  3. 【請求項３】前記表示パネルの列電極及び前記補助コン
    デンサに蓄積された電荷を前記電荷回収用のコンデンサ
    に回収して前記データ電圧入力端子の電位が所定レベル
    に下がった場合に、前記ＩＣ内のトランジスタのオン・
    オフ遷移の制御を行うとともに、前記表示パネルの列電
    極を充電する電流が前記補助コンデンサを充電してデー
    タ電圧入力端子の電位が立ち上がり、該電位が前記デー
    タ電圧に略等しくなった際に前記データ電源から前記Ｉ
    Ｃに前記データ電圧を供給するように制御することを特
    徴とする請求項１又は２に記載の表示パネルの駆動回
    路。
  4. 【請求項４】前記データ電圧入力端子に接続された微分
    回路と、該微分回路の出力をデジタル信号に変換するコ
    ンパレータとを有し、 前記コンパレータの出力パルスにより、前記列電極を駆
    動するＩＣ内の高電圧スイッチと、一端をコイルに接続
    し他端をデータ電圧源に接続するスイッチとの動作タイ
    ミングを制御する ことを特徴とする請求項１又は２に記
    載の表示パネルの駆動回路。
  5. 【請求項５】同一平面上に形成した互いに並行する複数
    の行電極と、該行電極と絶縁され、該行電極と直交し互
    いに並行する複数の列電極とを少なくとも備えた表示パ
    ネルの列電極にデータパルスを印加する表示パネルの駆
    動回路において、 前記列電極を駆動するＩＣが１又は複数の高電圧スイッ
    チユニットを備え、 前記高電圧スイッチユニットが、前記ＩＣにデータ電圧
    を供給するデータ電圧入力端子と出力端子の間に接続さ
    れる第１のスイッチと、 前記出力端子と前記ＩＣ内の接地端子の間に接続される
    第２のスイッチと、 一端が前記出力端子に接続され他端が第１の電荷回収用
    の端子に接続された第３のスイッチと、 一端が前記出力端子に接続され他端が第２の電荷回収用
    の端子に接続される第４のスイッチと、を備え、 前記データ電圧入力端子をデータ電圧源に接続し、 前記第１の電荷回収用の端子に第１のコイルの一端を接
    続し、該第１のコイルの他端を第１のダイオードのカソ
    ードに接続し、 前記第２の電荷回収用の端子に電荷回収用の第２のコイ
    ルの一端を接続し、該第２のコイルの他端を第２のダイ
    オードのアノードに接続し、 前記第１、及び第２のダイオードのアノードとカソード
    とを共通接続して、他端を接地した電荷回収用のコンデ
    ンサの一端に接続すると共に前記 データ電圧の略１／２
    の電圧源に接続してなる、 データパルスの電荷回収回路を有することを特徴とする
    表示パネルの駆動回路。
  6. 【請求項６】前記第１の電荷回収用の端子に、第１及び
    第２の回収コンデンサの一端を、それぞれ第１及び第２
    のダイオードと、第１及び第２のスイッチを介して接続
    するとともに、前記第１及び第２の回収コンデンサの一
    端を、それぞれ第３及び第４のスイッチと、第３及び第
    ４のダイオードを介して前記第２の電荷回収用の端子に
    接続してなる、補助回収回路を有することを特徴とする
    請求項５記載の表示パネルの駆動回路。
  7. 【請求項７】同一平面上に形成した互いに並行する複数
    の行電極と、該行電極と絶縁され、該行電極と直交し互
    いに並行する複数の列電極とを少なくとも備えた表示パ
    ネルの列電極にデータパルスを印加する表示パネルの駆
    動回路において、 前記列電極を駆動するＩＣが１又は複数の高電圧スイッ
    チユニットを備え、 前記高電圧スイッチユニットが、前記ＩＣにデータ電圧
    を供給するデータ電圧入力端子と出力端子の間に接続さ
    れる第１のスイッチと、 前記出力端子と前記ＩＣ内の接地端子の間に接続される
    第２のスイッチと、 一端が前記出力端子に接続され他端が電荷回収用の端子
    に接続された第３のスイッチと、を備え、 前記列電極を駆動する前記ＩＣのデータ電圧入力端子を
    データ電圧源に接続し、 前記電荷回収用の端子に電荷回収用のコイルの一端を接
    続し、該コイルの他端に、コイルから流れ込む電流、お
    よびコイルに向かう電流をそれぞれ制御するスイッチユ
    ニットの一側端を接続し、 該スイッチユニットの他側端に、他端を接地した電荷回
    収用のコンデンサの一端と、前記データ電圧の略１／２
    の電圧源とを共通接続してなる、 データパルスの電荷回収回路を有 することを特徴とする
    表示パネルの駆動回路。
  8. 【請求項８】前記電荷回収用の端子と接地との間に補助
    コンデンサを接続したことを特徴とする請求項７記載の
    表示パネルの駆動回路。
  9. 【請求項９】同一平面上に形成した互いに並行する複数
    の行電極と、該行電極と絶縁され、該行電極と直交し互
    いに並行する複数の列電極とを少なくとも備えた表示パ
    ネルの列電極にデータパルスを印加する表示パネルの駆
    動回路において、 前記列電極を駆動するＩＣが１又は複数の高電圧スイッ
    チユニットを備え、 前記高電圧スイッチユニットが、前記ＩＣにデータ電圧
    を供給するデータ電圧入力端子と出力端子の間に接続さ
    れる第１のスイッチと、 前記出力端子と前記ＩＣ内の接地端子の間に接続される
    第２のスイッチと、 一端が前記出力端子に接続され他端が第１の電荷回収用
    の端子に接続された第３のスイッチと、 一端が前記出力端子に接続され他端が第２の電荷回収用
    の端子に接続される第４のスイッチとを備え、 前記列電極を駆動するＩＣのデータ電圧入力端子をデー
    タ電圧源に接続し、 前記第１の電荷回収用の端子に、他端をデータ電圧源に
    接続するダイオードのアノードと、他端を接地するダイ
    オードのカソードと、他端を電荷回収コイルに接続する
    ダイオードのカソードとを接続し、 前記第２の電荷回収用の端子に、他端をデータ電圧源に
    接続するダイオードのアノードと、他端を接地するダイ
    オードのカソードと、他端を前記の第１の電荷回収端子
    に接続するダイオードのアノードに接続するコイルとを
    接続してなる、 データパルスの電荷回収回路を有 することを特徴とする
    表示パネルの駆動回路。
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