KR100472357B1 - 플라즈마 디스플레이 패널 - Google Patents

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Abstract

본 발명은 서스테인 기간에 데이터전극을 플로팅시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널은 어드레스 전극을 구동시키기 위한 어드레스 구동부와, 어드레스 구동부에 접속되어 서스테인 기간에 어드레스 전극을 플로팅 시키기 위한 에너지 회수장치를 구비한다.
상기 에너지 회수장치는 소스 커패시터와 어드레스 구동부 사이에 접속된 인덕터와, 소스 커패시터와 인덕터의 사이에 병렬로 접속된 제 1스위치, 제 1다이오드, 제 2다이오드 및 제 2스위치와, 인덕터와 어드레스 구동부 사이에 접속되는 제 3스위치 및 제 4스위치와, 제 3스위치와 어드레스 구동부 사이에 설치되어 서스테인 기간에 어드레스 전극으로부터 전류가 공급되는 것을 방지하기 위한 제 3다이오드를 구비한다.

Description

플라즈마 디스플레이 패널{PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 서스테인 기간에 데이터전극을 플로팅시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.
이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의 해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1전극(12Y) 및 제 2전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
제 1전극(12Y)과 제 2전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22) 및 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 제 1전극(12Y) 및 제 2전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 서브필드(SF1 내지 SF8)는 다시 리셋 기간, 어드 레스 기간, 서스테인 기간 및 소거기간으로 분할되어 구동된다.
여기서, 리셋기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 소거기간은 서스테인 기간에 발생된 서스테인 방전을 소거하는 기간이다.
이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 제 1전극(12Y) 및 제 2전극(12Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.
도 2는 서스테인 방전 전압을 휘수하기 위하여 제 1전극에 형성된 에너지 회수장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 에너지 회수장치는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2,S4)로 구성된다. 이때, 제 1 내지 제 4스위치(S1 내지 S4) 각각에는 다이오드(D1,D2,D3,D4)가 설치된다.
패널 커패시터(Cp)는 제 1전극(Y)과 제 2전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 2 스위치(S2)는 기준 전압원(Vs)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다.
소스 커패시터(Cs)는 기준 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압을 충전할 수 있는 용량값을 갖는다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1내지S4)는 전류의 흐름을 제어한다. 제 2전극(Z)에 형성되는 에너지 회수장치는 패널 커패시터(Cp)를 중심으로 제 1전극(Y)에 형성되는 에너지 회수장치와 대칭적으로 형성된다. 제 1및 제 2스위치(S1,S2)와 인덕터(L)의 사이에는 각각 설치된 제 5 및 제 6 다이오드(D5,D6)는 전류가 역방향으로 흐르는 것을 방지한다.
한편, 데이터 구동부에는 도 3과 같은 에너지 회수장치가 설치된다.
도 3를 참조하면, 데이터 구동부에 설치되는 에너지 회수장치는 도 2에 도시된 서스테인 구동부에 설치되는 에너지 회수장치와 동일하다. 다만, 데이터 구동부에 설치되는 에너지 회수장치는 데이터의 유/무에 따라서 턴-온 또는 턴-오프되는 제 5 및 제 6스위치(S5,S6)를 추가로 구비한다.
도 4는 에너지 회수장치 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인턱터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 두배인 Vs 전압이 충전된다.
T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 기준 전압원(Vs)의 전압이 제 1전극(Y)에 공급된다. 제 1전극(Y)에 공급되는 기준 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 기준 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다.
T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)된다. 이때, 제 1전극(Y)은 T3의 기간동안 기준 전압원(Vs)의 전압을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온 된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 상태를 일정 시간동안 유지한다. 실제로, 제 1전극(Y) 및 제 2전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다.
도 5는 종래의 플라즈마 디스플레이 패널의 방전셀을 등가적으로 나타내는 회로도이다.
도 5를 참조하면, 종래의 PDP에는 제 1 및 제 2전극(Y,Z)간에 패널 커패시터(Cp)가 형성되고, 제 1전극(Y) 및 제 2전극(Z)과 어드레스전극(X)간에 데이터 커패시터(Cd)가 형성된다. 따라서, 에너지 회수장치로부터 공급되는 전압은 패널 커패시터(Cp) 뿐만 아니라 데이터 커패시터(Cd)에도 충전된다.
이때, 도 3에 도시된 데이터 구동부쪽에 설치된 에너지 회수장치의 제 4스위치(S4)는 턴-오프 상태를 유지한다. 다시 말하여, 서스테인 기간에 어드레스전극(X)에는 기저전위(GND)가 공급된다. 따라서, 데이터 커패시터(Cd)에 충전된 전압은 기저전압원(GND)으로 공급되어 방전되게 된다. 이때, 데이터 커패시터(Cd)로 충전되는 전압은 데이터 구동부에 형성된 내부저항(R)에 의하여 일부 전압이 소모된다.
에너지 회수장치로부터 공급된 전압중 대략 71.4%가 패널 커패시터(Cp)로 공급되고, 28.6%가 데이터 커패시터(Cd)로 공급된다. 이때, 데이터 커패시터(Cd)로 공급된 전압은 기저전압원(GND)으로 공급되고, 이에 따라 데이터 커패시터(Cd)로 공급된 전압은 회수되지 못한다. 다시 말하여, 서스테인 기간에 어드레스 전극(X) 에 기저전위(GND)가 공급되면 에너지 회수효율이 저하되게 된다.
한편, 에너지 회수효율을 향상시키기 위하여 서스테인 기간에 어드레스 전극(X)을 플로팅시키는 방법에 제안되었다. 어드레스 전극(X)을 플로팅시킴으로써 기저전압원(GND)으로 전압이 공급되는 것을 방지하고, 이에 따라 에너지 회수효율이 향상 된다.
또한, 서스테인 기간에 어드레스 전극(X)이 플로팅 되면, 즉 어드레스 전극(X)에 Vs/2 전압이 유도되면 형광체의 노화가 억제되게 된다. 상세히 설명하면, 제 1전극(Y) 및 제 2전극(Z)에 높은 전압을 가지는 서스테인 펄스가 교번적으로 공급될 때 어드레스 전극(X)에는 기저전압(GND)이 공급된다. 어드레스 전극(X)이 기저전위를 유지하게 되면 제 1전극(Y) 및 제 2전극(Z)간의 방전에 의해 생성된 정극성의 전하들이 어드레스 전극(X) 쪽으로 유도되어 형광체가 노화되게 된다.
도 3에 도시된 에너지 회수장치에서 어드레스 전극(X)을 플로팅 시키기 위해서는 제 2 및 도 4스위치(S2,S4)를 턴-오프 해야 한다. 하지만, 도 2 및 도 4스위치(S2,S4)가 턴-오프 되더라도 종래의 에너지 회수장치는 어드레스 전극(X)을 완전하게 플로팅 시키지 못한다.
다시 말하여, 어드레스 전극(X)이 플로팅 되면 어드레스 전극(X)에는 Vs/2의 전압이 유도되어야 한다. 하지만, 종래의 에너지 회수장치에서는 제 2 및 도 4스위치(S2,S4)를 턴-오프가 되었을 때 도 6과 같이 어드레스 전극(X)에 Vs/2 전압보다 낮은 Va의 전압이 유도된다. 다시 말하여, 어드레스 전극(X)에 유도된 Vs/2 전압은 도 3에 도시된 제 7내부 다이오드(D7) 및 제 2내부 다이오드(D2)를 경유하여 Va전압원으로 공급되게 된다.
따라서, 종래의 데이터 전극(X)에는 Va의 전압이 유도되고, 이에 따라 에너지 회수효율이 저하되게 된다.
따라서, 본 발명의 목적은 데이터 전극을 플로팅 시킬 수 있도록 한 플라즈마 디스플레이 패널을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널은 어드레스 전극을 구동시키기 위한 어드레스 구동부와, 어드레스 구동부에 접속되어 서스테인 기간에 어드레스 전극을 플로팅 시키기 위한 에너지 회수장치를 구비한다.
상기 에너지 회수장치는 소스 커패시터와 어드레스 구동부 사이에 접속된 인덕터와, 소스 커패시터와 인덕터의 사이에 병렬로 접속된 제 1스위치, 제 1다이오드, 제 2다이오드 및 제 2스위치와, 인덕터와 어드레스 구동부 사이에 접속되는 제 3스위치 및 제 4스위치와, 제 3스위치와 어드레스 구동부 사이에 설치되어 서스테인 기간에 어드레스 전극으로부터 전류가 공급되는 것을 방지하기 위한 제 3다이오드를 구비한다. 본 발명의 다른 실시예에 따른 플라즈마 디스플레이 패널은 어드레스 전극을 구동시키기 위한 어드레스 구동부와, 상기 어드레스 구동부에 데이터전압을 공급하기 위한 데이터전압원과, 상기 어드레스 구동부에 접속되어 상기 서스테인 기간에 상기 어드레스 전극을 플로팅 시키기 위한 에너지 회수장치를 구비한다. 상기 에너지 회수장치는 소스 커패시터와 상기 어드레스 구동부 사이에 접속된 인덕터와, 상기 소스 커패시터와 상기 인덕터의 사이에 병렬로 접속된 제 1스위치, 제 1다이오드, 제 2다이오드 및 제 2스위치와, 상기 인덕터와 상기 어드레스 구동부 사이에 접속되는 제 3스위치 및 제 4스위치와, 상기 제 3스위치와 상기 데이터전압원 사이에 설치되어 상기 서스테인 기간에 상기 어드레스 전극으로부터 전류가 공급되는 것을 방지하기 위한 제 3다이오드를 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 7 및 도 9를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 7은 본 발명의 실시예에 의한 데이터 구동부에 설치된 에너지 회수장치를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 실시예에 의한 데이터 구동부에 설치된 에너지 회수장치는 데이터 구동부(30)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3스위치(S1,S3)와, 인덕터(L)와 데이터 구동부(30) 사이에 병렬로 접속된 제 2 및 제 4스위치(S2,S4)를 구비한다.
제 1 내지 제 4스위치(S1 내지 S4) 각각에는 내부 다이오드(D1,D2,D3,D4)가 설치된다. 인덕터(L)와 제 1스위치(S1) 사이에 설치되는 제 7다이오드(D7) 및 인덕터(L)와 제 3스위치(S3) 사이에 설치되는 제 8다이오드(D8)는 역전류를 방지한다. 제 2스위치(S2)와 데이터 구동부(30)의 사이에는 제 9다이오드(D9)가 설치된다.
제 9다이오드(D9)의 애노드는 제 2스위치(S2)에 접속되고, 캐소드는 데이터 구동부(30)에 접속된다. 이와 같은 제 9다이오드(D9)는 패널 커패시터(Cp)로 부터 공급되는 전류가 데이터 전압원(Va) 쪽으로 공급되는 것을 방지한다.
데이터 구동부(30)는 어드레스 전극마다 설치되는 2개의 스위칭소자(S5,S6)를 구비한다. 제 5 및 제 6 스위치(S5,S6)는 데이터의 유/무에 따라서 턴-온 또는 턴-오프된다. 제 5스위치(S5)에는 제 5내부 다이오드(D5)가 설치되고, 제 6스위치(S6)에는 제 6내부 다이오드(D6)가 설치된다. 패널 커패시터(Cp)는 어드레스 전극과 제 1전극간에 형성되는 용량성 부하와, 어드레스 전극과 제 2전극간에 형성되는 용량성 부하를 등가적으로 나타낸 것이다.
이와 같은 본 발명의 실시예에 의한 에너지 회수장치의 제 1내지 제 4스위치(S1 내지 S4)는 서스테인 기간에 턴-오프 상태를 유지한다. 이와 같이 제 1 내지 제 4스위치(S1 내지 S4)가 턴-오프 상태를 유지하면 어드레스 전극은 플로팅 상태를 유지하게 된다.
이를 상세히 설명하면, 어드레스 전극이 플로팅 상태가 되면 어드레스 전극에는 서스전인 전압(Vs)의 절반 가량의 전압이 유도된다. 이와 같이 어드레스 전극에 유도된 전압(Vs)은 제 5다이오드(D5)를 경유하여 제 1내지 제 4스위치(S1 내지 S4)로 공급된다.
제 1스위치(S1)로 공급된 전압은 제 7다이오드(D7)에 의해 소스 커패시터(Cs)로 공급되지 못한다. 제 3스위치(S3)로 공급된 전압은 제 3내부 다이오드(D3)에 의해 소스 커패시터(Cs)로 공급되지 못한다. 제 4스위치(S4)로 공급된 전압은 제 4내부 다이오드(D4)에 의해 기저전압원(GND)으로 공급되지 못한다.
마찬 가지로, 제 2스위치(S2)쪽으로 공급된 전압은 제 9다이오드(D9)에 의해 데이터 전압원(Va)으로 공급되지 못한다. 따라서, 서스테인 기간에 어드레스 전극은 플로팅 상태를 유지하고, 이에 따라 어드레스 전극에는 도 8과 같이 Vs/2이 전압이 유도된다.
즉, 본 발명의 실시예에 의한 에너지 회수장치에 의하면 서스테인 기간에 어드레스 전극을 플로팅 상태로 유지하므로써 서스테인 구동부에 설치된 에너지 회수장치의 에너지 회수효율을 향상시킬 수 있다. 아울러, 어드레스 전극에 Vs/2의 전압이 유도되기 때문에 형광체의 노화를 방지할 수 있다.
한편, 본 발명의 에너지 회수장치에서 제 9다이오드(D9)는 도 9와 같이 데이터 전압원(Va)과 제 2스위치(S2)의 사이에 설치될 수도 있다. 이와 같이 제 9다이오드(D9)가 데이터 전압원(Va)과 제 2스위치(S2)의 사이에 설치되어도 어드레스 전극을 플로팅 시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면 데이터 전압원쪽에 다이오드를 설치하므로써 서스테인 기간에 어드레스 전극을 플로팅시킬 수 있다. 이와 같이 어드레스 전극을 플로팅 시킴으로써 에너지 회수효율을 향상시킴과 아울러 형광체의 노화를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 종래의 서스테인 구동부 쪽에 설치되는 에너지 회수장치를 나타내는 회로도.
도 3은 종래의 어드레스 구동부 쪽에 설치되는 에너지 회수장치를 나타내는 회로도.
도 4는 에너지 회수장치의 스위칭동작을 나타내는 도면.
도 5는 종래의 플라즈마 디스플레이 패널의 방전셀을 등가적으로 나타내는 회로도.
도 6은 도 4의 에너지 회수장치의 스위치들이 턴-오프 되었을 때 어드레스 전극에 유도되는 전압을 나타내는 도면.
도 7은 본 발명의 실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 8은 도 7의 에너지 회수장치의 스위치들이 턴-오프 되었을 때 어드레스 전극에 유도되는 전압을 나타내는 도면.
도 9는 본 발명의 다른 실시예에 의한 에너지 회수장치를 나타내는 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y : 제 1전극
12Z : 제 2전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스 전극 24 : 격벽
26 : 형광체층 30 : 데이터 구동부

Claims (3)

  1. 삭제
  2. 서스테인 기간을 구비하는 플라즈마 디스플레이 패널에 있어서,
    어드레스 전극을 구동시키기 위한 어드레스 구동부와,
    상기 어드레스 구동부에 접속되어 상기 서스테인 기간에 상기 어드레스 전극을 플로팅 시키기 위한 에너지 회수장치를 구비하며,
    상기 에너지 회수장치는 소스 커패시터와 상기 어드레스 구동부 사이에 접속된 인덕터와, 상기 소스 커패시터와 상기 인덕터의 사이에 병렬로 접속된 제 1스위치, 제 1다이오드, 제 2다이오드 및 제 2스위치와, 상기 인덕터와 상기 어드레스 구동부 사이에 접속되는 제 3스위치 및 제 4스위치와, 상기 제 3스위치와 상기 어드레스 구동부 사이에 설치되어 상기 서스테인 기간에 상기 어드레스 전극으로부터 전류가 공급되는 것을 방지하기 위한 제 3다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 서스테인 기간을 구비하는 플라즈마 디스플레이 패널에 있어서,
    어드레스 전극을 구동시키기 위한 어드레스 구동부와,
    상기 어드레스 구동부에 데이터전압을 공급하기 위한 데이터전압원과,
    상기 어드레스 구동부에 접속되어 상기 서스테인 기간에 상기 어드레스 전극을 플로팅 시키기 위한 에너지 회수장치를 구비하며,
    상기 에너지 회수장치는 소스 커패시터와 상기 어드레스 구동부 사이에 접속된 인덕터와, 상기 소스 커패시터와 상기 인덕터의 사이에 병렬로 접속된 제 1스위치, 제 1다이오드, 제 2다이오드 및 제 2스위치와, 상기 인덕터와 상기 어드레스 구동부 사이에 접속되는 제 3스위치 및 제 4스위치와, 상기 제 3스위치와 상기 데이터전압원 사이에 설치되어 상기 서스테인 기간에 상기 어드레스 전극으로부터 전류가 공급되는 것을 방지하기 위한 제 3다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
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