KR20040092618A - 에너지 회수장치 및 방법 - Google Patents

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Abstract

본 발명은 한 프레임에 선택적쓰기 서브필드 및 선택적소거 서브필드가 포함된 플라즈마 디스플레이 패널에 적용할 수 있도록 한 에너지 회수장치에 관한 것이다.
본 발명의 에너지 회수장치는 주사전극과 유지전극 사이에 등가적으로 형성되는 패널 커패시터와, 패널 커패시터에 충/방전 경로를 제공하기 위한 충방전부와, 패널 커패시터에 서스테인전압 및 기저전압을 공급하기 위한 전원 공급부와, 서스테인 기간의 초기에 패널 커패시터로 초기전압을 공급하기 위한 초기전원 공급부를 구비한다.

Description

에너지 회수장치 및 방법{Apparatus and Method of Energy Recovery}
본 발명은 에너지 회수장치 및 방법에 관한 것으로 특히, 한 프레임에 선택적쓰기 서브필드 및 선택적소거 서브필드가 포함된 플라즈마 디스플레이 패널에 적용할 수 있도록 한 에너지 회수장치 및 방법에 관한 것이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(28Y) 및 유지전극(29Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
주사전극(28Y)과 유지전극(29Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사전극(28Y)과 유지전극(29Z)이 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링으로부터 상부 유전체층(14)을 보호하고 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)은 주사전극(28Y) 및 유지전극(29Z)과 교차되는 방향으로 형성된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22)과 격벽(24)이 형성된다. 하부 유전체층(22)과 격벽(24)의 표면에는 형광체층(26)이 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기·발광되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe 또는 Ne+Xe 등의 불활성 혼합가스가 주입된다.
이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 주사전극(Y) 및 유지전극(Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.
도 2를 참조하면, 'Weber(USP-5081400)'에 의해 제안된 PDP의 에너지 회수장치(30, 32)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 설치된다. 여기서, 패널 커패시터(Cp)는 주사전극(Y)과 유지전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 1 에너지 회수장치(30)는 주사전극(Y)에 서스테인 펄스를 공급한다. 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번되게 동작하면서 유지전극(Z)에 서스테인 펄스를 공급한다.
종래의 PDP의 에너지 회수장치(30, 32)의 구성을 제 1 에너지 회수장치(30)를 참조하여 설명하기로 한다. 제 1 에너지 회수장치(30)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1, S3)와, 패널 커패시터(Cp)와인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2, S4)를 구비한다.
제 2 스위치(S2)는 서스테인 전압원(VS)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1 내지 S4)는 전류의 흐름을 제어한다.
한편, 제 1 및 제 2 스위치(S1, S2)와 인덕터(L)의 사이에는 각각 설치된 제 5 및 제 6 다이오드(D5, D6)는 전류가 역방향으로 흐르는 것을 방지한다.
도 3은 제 1 에너지 회수장치 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 전압이 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 Vs 전압이 충전된다.
T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 서스테인 전압원(Vs)의 전압이 주사전극(Y)으로 공급된다. 주사전극(Y)에 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.
T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)된다. 이때, 제 1 전극(Y)은 T3의 기간동안 서스테인 전압원(Vs)의 전압을 유지한다.
T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 3 스위치(S3)가 턴-오프됨과 아울러 제 4 스위치(S4)가 턴-온된다. 제 4 스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 상태를 일정 시간동안 유지한다. 실제로, 주사전극(Y) 및 유지전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다.
한편, 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번적으로 동작하면서 패널 커패시터(Cp)에 구동전압을 공급하게 된다. 따라서, 패널 커패시터(Cp)에는 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급되게 된다. 이와 같이 패널 커패시터(Cp)에 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급됨으로써 방전셀들에서 서스테인 방전이 일어나게 된다.
하지만, 이와 같은 종래의 에너지 회수장치(30, 32)들은 제 1 전극(Y) 측에 설치된 제 1 에너지 회수장치(30) 및 제 2 전극(Z) 측에 설치된 제 2 에너지 회수장치(32)가 각각 동작함으로써 많은 회로부품들(스위칭 소자 등)이 필요하게 되고, 이에 따라 제조비용이 상승되는 문제점이 있다. 아울러, 전류의 패스 상의 다수의 스위치들(다이오드, 스위치소자, 인덕터)의 도통손실로 인하여 많은 소비전력이 소모되게 된다.
이와 같은 단점을 극복하기 위하여 일본공개특허 2001-272944에서 도 4와 같은 에너지 회수장치를 제안하였다.
도 4를 참조하면, 에너지 회수장치는 주사전극(Y)과 유지전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타내는 패널 커패시터(Cp)와, 패널 커패시터(Cp)와 접속되도록 설치되는 전원 공급부(40) 및 충방전부(42)를 구비한다.
충방전부(42)는 패널 커패시터(Cp)에 병렬로 접속된 제 1인덕터(L1), 제 7다이오드(D7) 및 제 5스위치(S5)와, 패널 커패시터(Cp)에 병렬로 접속된 제 2인덕터(L2), 제 8다이오드(D8), 제 6스위치(S6)를 구비한다. 제 1인덕터(L1), 제 7다이오드(D7) 및 제 5스위치(S5)는 패널 커패시터(Cp)의 Y측으로 전압(또는 전류)이 공급될 때 충전경로를 제공하고, 제 2인덕터(L2), 제 8다이오드(D8) 및 제 6스위치(S6)는 패널 커패시터(Cp)의 Z측으로 전압(또는 전류)이 공급될 때 충전경로를제공한다. 여기서, 제 7다이오드(D7) 및 제 8다이오드(D8)는 역전류의 흐름을 방지하기 위하여 설치된다. 제 1인덕터(L1) 및 제 2인덕터(L2)는 패널 커패시터(Cp)와 공진회로를 형성한다.
전원 공급부(40)는 패널 커패시터(Cp)에 서스테인 전압(Vs) 및 기저전압(GND)을 공급한다. 이를 위해, 전원 공급부(40)는 서스테인 전압원(Vs)에 접속된 제 1스위치(S1) 및 제 2스위치(S2)와, 기저전압원(GND)에 접속된 제 3스위치(S3) 및 제 4스위치(S4)를 구비한다. 제 1스위치(S1)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 전압이 공급될 때 턴-온된다. 제 2스위치(S2)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 전압이 공급될 때 턴-온된다. 제 3스위치(S3)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 기저전압이 공급될 때 턴-온된다. 제 4스위치(S4)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 기저전압이 공급될 때 턴-온된다. 한편, 제 1 내지 제 6스위치(S1 내지 S6) 각각에는 전류의 흐름을 제어하기 위한 내부 다이오드(D1 내지 D6)가 설치된다.
도 5는 도 4에 도시된 에너지 회수장치의 스위치 타이밍도 및 패널 커패시터로 공급되는 전압파형도를 나타내는 도면이다.
T1 기간 이전에 패널 커패시터(Cp)의 Y측에 +Vs의 전압이 충전되었다고 가정한다. 그리고, 패널 커패시터(Cp)의 Y측을 정극성으로 설정하고 패널 커패시터(Cp)의 Z측을 부극성을 설정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에 제 6스위치(S6)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 패널 커패시터(Cp)의 Y측, 제 2인덕터(L2), 제 8다이오드(D8) 및 제 6스위치(S6)를 경유하여 패널 커패시터(Cp)의 Z측으로 접속되는 방전경로가 형성된다. 이때, 패널 커패시터(Cp)의 Y측의 +Vs의 전압이 방전경로를 경유하여 패널 커패시터(Cp)의 Z측으로 공급된다. 이때, 제 2인덕터(L2) 및 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Z측은 -Vs의 전압까지 하강한다. 여기서, 패널 커패시터(Cp)의 Z측에 충전된 -Vs의 전압은 Y측을 기준으로 한 상대적인 전압이다.(실제, Z측에는 Vs의 전압이 충전되게 된다)
T2 기간에 제 2 및 제 3스위치(S2,S3)가 턴-온된다. 제 2 및 제 3스위치(S2,S3)가 턴-온되면 서스테인 전압원(Vs), 제 2스위치(S2), 패널 커패시터(Cp)의 Z측, Y측 및 제 3스위치(S3)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Z측으로 Vs의 전압(Y측을 기준으로 -Vs의 전압)이 공급된다. T2 기간에 패널 커패시터(Cp)의 Z측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Z측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다.
T3 기간에는 제 5스위치(S5)가 턴-온된다. 제 5스위치(S5)가 턴-온되면 패널 커패시터(Cp)의 Z측, 제 1인덕터(L1), 제 7다이오드(D7) 및 제 5스위치(S5)를 경유하여 패널 커패시터(Cp)의 Y측으로 접속되는 방전경로가 형성된다. 이때, 패널 커패시터(Cp)의 Z측의 -Vs전압이 방전경로를 경유하여 패널 커패시터(Cp)의 Y측으로 공급된다. 여기서, 제 1인덕터(L1) 및 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Y측은 Vs의 전압까지 상승한다.
T4 기간에는 제 1 및 제 4스위치(S1,S4)가 턴-온된다. 제 1 및 제4스위치(S1,S4)가 턴-온되면 서스테인 전압원(Vs), 제 1스위치(S1), 패널 커패시터(Cp)의 Y측, Z측 및 제 4스위치(S4)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Y측으로 Vs의 전압이 공급된다. T4 기간에 패널 커패시터(Cp)의 Y측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Y측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다. 실제 도 4에 도시된 에너지 회수장치는 T1 내지 T4의 기간을 반복하면서 패널 커패시터(Cp)의 전압을 충/방전한다.
여기서, 도 4에 도시된 에너지 회수장치는 도 2에 도시된 에너지 회수장치에 비하여 부품수를 저감하여 제조비용을 절감될 수 있다. 한편, 도 4에 도시된 에너지 회수장치는 서스테인 방전이 일어나기 전에 패널 커패시터(Cp)의 Y측 또는 Z측에 Vs의 전압이 충전되어 있어야만 안정적으로 동작할 수 있다.
도 6은 도 2에 도시된 에너지 회수장치의 단점을 극복하기 위하여 제안된 종래의 또 다른 실시예에 의한 에너지 회수장치다.
도 6을 참조하면, 에너지 회수장치는 주사전극(Y)과 유지전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타내는 패널 커패시터(Cp)와, 패널 커패시터(Cp)와 접속되도록 설치되는 전원 공급부(50) 및 충방전부(52)를 구비한다.
충방전부(52)는 패널 커패시터(Cp)에 병렬로 접속된 제 5스위치(S5), 제 6스위치(S6) 및 인덕터(L3)를 구비한다. 제 5스위치(S5), 제 6스위치(S6) 및 인덕터(L3)는 패널 커패시터(Cp)의 Y측 및 Z측에 충/방전경로를 제공한다. 인덕터(L3)는 패널 커패시터(Cp)와 공진회로를 형성한다.
전원 공급부(50)는 패널 커패시터(Cp)에 서스테인 전압(Vs) 및 기저전압(GND)을 공급한다. 이를 위해, 전원 공급부(50)는 서스테인 전압원(Vs)에 접속된 제 1스위치(S1) 및 제 2스위치(S2)와, 기저전압원(GND)에 접속된 제 3스위치(S3) 및 제 4스위치(S4)를 구비한다. 제 1스위치(S1)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 전압이 공급될 때 턴-온된다. 제 2스위치(S2)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 전압이 공급될 때 턴-온된다. 제 3스위치(S3)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 기저전압이 공급될 때 턴-온된다. 제 4스위치(S4)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 기저전압이 공급될 때 턴-온된다. 한편, 제 1 내지 제 6스위치(S1 내지 S6) 각각에는 전류의 흐름을 제어하기 위한 내부 다이오드(D1 내지 D6)가 설치된다.
도 6에 도시된 에너지 회수장치의 스위칭동작 타이밍은 도 5와 동일하다. 도 5를 참조하여 도 6에 도시된 에너지 회수장치의 동작과정을 상세히 설명하기로 한다.
T1 기간 이전에 패널 커패시터(Cp)의 Y측에 +Vs의 전압이 충전되었다고 가정한다. 그리고, 패널 커패시터(Cp)의 Y측을 정극성으로 설정하고 패널 커패시터(Cp)의 Z측을 부극성을 설정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에 제 6스위치(S6)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 패널 커패시터(Cp)의 Y측, 제 5내부 다이오드(D5), 제 6스위치(S6) 및 인덕터(L3)를 경유하여 패널 커패시터(Cp)의 Z측으로 이어지는 전류패스가 형성된다. 전류패스가 형성되면 패널 커패시터(Cp)의 Y측 +Vs의 전압이 방전경로를 경유하여 패널 커패시터(Cp)의 Z측으로 공급된다. 이때, 인턱터(L3)와 패털 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Z측은 -Vs이 전압까지 하강한다. 여기서, 패널 커패시터(Cp)의 Z측에 충전된 -Vs의 전압은 Y측을 기준으로 한 상대적인 전압이다. (실제, Z측에는 Vs의 전압이 충전되게 된다)
T2 기간에 제 2 및 제 3스위치(S2,S3)가 턴-온된다. 제 2 및 제 3스위치(S2,S3)가 턴-온되면 서스테인 전압원(Vs), 제 2스위치(S2), 패널 커패시터(Cp)의 Z측, Y측 및 제 3스위치(S3)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Z측으로 Vs의 전압(Y측을 기준으로 -Vs의 전압)이 공급된다. T2 기간에 패널 커패시터(Cp)의 Z측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Z측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다.
T3 기간에는 제 5스위치(S5)가 턴-온된다. 제 5스위치(S5)가 턴-온되면 패널 커패시터(Cp)의 Z측, 인덕터(L3), 제 6내부 다이오드(D6) 및 제 5스위치(S5)를 경유하여 패널 커패시터(Cp)의 Y측으로 접속되는 방전경로가 형성된다. 이때, 패널 커패시터(Cp)의 Z측 -Vs전압이 방전경로를 경유하여 패널 커패시터(Cp)의 Y측으로 공급된다. 여기서, 인덕터(L3) 및 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Y측은 Vs의 전압까지 상승한다.
T4 기간에는 제 1 및 제 4스위치(S1,S4)가 턴-온된다. 제 1 및 제 4스위치(S1,S4)가 턴-온되면 서스테인 전압원(Vs), 제 1스위치(S1), 패널 커패시터(Cp)의 Y측, Z측 및 제 4스위치(S4)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Y측으로 Vs의 전압이 공급된다. T4 기간에 패널 커패시터(Cp)의 Y측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Y측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다. 실제 도 4에 도시된 에너지 회수장치는 T1 내지 T4의 기간을 반복하면서 패널 커패시터(Cp)의 전압을 충/방전한다.
여기서, 도 6에 도시된 에너지 회수장치는 도 2에 도시된 에너지 회수장치에 비하여 부품수를 저감하여 제조비용을 절감될 수 있다. 한편, 도 6에 도시된 에너지 회수장치는 서스테인 방전이 일어나기 전에 패널 커패시터(Cp)의 Y측 또는 Z측에 Vs의 전압이 충전되어 있어야만 안정적으로 동작할 수 있다.
한편, 종래에는 선택적 소거방식의 단점인 낮은 콘트라스트 및 선택적 쓰기방식의 단점인 넓은 어드레스기간을 극복하기 위하여 도 7과 같은 선택적 쓰기 및 선택적 소거방식을 조합한 방법이 제안되었다.
도 7을 참조하면, 한 프레임은 적어도 하나 이상의 서브필드를 포함하는 선택적 쓰기 서브필드(WSF)와, 적어도 하나 이상의 서브필드를 포함하는 선택적 소거 서브필드(ESF)를 포함한다.
선택적 쓰기 서브필드(WSF)는 m(단, m은 0보다 큰 양의 정수) 개의 서브필드들(SF1 내지 SFm)을 포함한다. m 번째 서브필드(SFm)를 제외한 제1 내지 제m-1 서브필드들(SF1 내지 SFm-1) 각각은 도 8과 같이 전화면의 셀들에 일정한 양의 벽전하를 균일하게 형성하기 위한 초기화기간, 쓰기방전을 이용하여 온셀들(on-cells)을 선택하는 선택적 쓰기 어드레스 기간(이하, 쓰기 어드레스기간), 선택된 온셀에대하여 서스테인 방전을 일으키는 서스테인 기간 및 서스테인 방전 후 셀 내의 벽전하를 소거시키기 위한 소거기간으로 나뉘어진다.
여기서, 초기화기간 중 셋업기간동안 주사전극(Y)에 상승램프파형(Ramp-up)이 공급되어 방전셀에 균일한 벽전하를 형성한다. 이후, 초기화기간 중 셋다운기간동안 주사전극(Y)에 하강램프파형(Ramp-down)이 공급되어 방전셀에 과도하게 형성된 벽전하를 소거한다.
쓰기 어드레스기간에는 주사전극(Y)에 쓰기 스캔펄스(Wscan)가 공급됨과 아울러 어드레스전극(X)에 쓰기 스캔펄스(Wscan)에 동기되는 쓰기 데이터펄스(Wdata)가 공급되어 온셀들을 선택하기 위한 쓰기 어드레스방전이 발생된다.
한편, 셋다운기간 및 쓰기 어드레스기간동안 오방전을 방지하기 위하여 유지전극(Z)에 Vs의 전압이 공급된다.
서스테인기간에는 주사전극(Y) 및 유지전극(Z)에 교번적으로 서스테인펄스(sus)가 공급된다. 이때, 쓰기 어드레스방전에 의하여 선택된 온셀들에서 서스테인 방전이 발생되며 계조에 대응하는 소정의 화상이 표시된다.
소거기간에는 유지전극(Z)에 소거펄스(erase)가 공급되어 서스테인 방전을 소거한다.
선택적 쓰기 서브필드(WSF)의 마지막 서브필드인 제m 서브필드(SFm)는 리셋기간, 쓰기 어드레스기간 및 서스테인 기간으로 나뉘어진다. 선택적 쓰기 서브필드(WSF)의 리셋기간, 쓰기 어드레스 기간 및 소거기간은 각 서브필드(SF1 내지 SFm)마다 동일한 반면에 서스테인 기간은 미리 설정된 휘도 가중치가 동일하거나다르게 설정될 수 있다.
선택적 소거 서브필드(ESF)는 n-m(단, n은 m 보다 큰 양의 정수) 개의 서브필드들(SFm+1 내지 SFn)을 포함한다. 제m+1 내지 제n 서브필드들(SFm+1 내지 SFn) 각각은 도 9와 같이 소거방전을 이용하여 오프셀(off-cell)을 선택하기 위한 선택적 소거 어드레스기간(이하, "소거 어드레스 기간"이라 한다) 및 온셀들에 대하여 서스테인 방전을 일으키기 위한 서스테인기간으로 나뉘어진다.
여기서, 소거 어드레스기간에는 주사전극(Y)에 소거 스캔펄스(Escan)가 공급됨과 아울러 어드레스전극(X)에 소거 스캔펄스(Escan)에 동기되는 소거 데이터펄스(Edata)가 공급되어 오프셀을 선택하기 위한 소거 어드레스방전이 발생된다.
서스테인 기간에는 주사전극(Y) 및 유지전극(Z)에 교번적으로 서스테인펄스(sus)가 공급된다. 이때, 소거 어드레스기간에 오프되지 않은 셀들에서 서스테인 방전이 발생되며 계조에 대응하는 소정의 화상이 표시된다.
선택적 소거 서브필드(ESF)의 서브필드들(SFm+1 내지 SFn)에 있어서 소거 어드레스 기간은 동일하게 설정되고 서스테인기간은 휘도 상대비에 따라 동일하게 설정되거나 상이하게 설정될 수 있다.
이와 같은 구동방법에서는 m개의 서브필드를 선택적 쓰기방식으로 구동하고, n-m개의 서브필드를 선택적 소거방식으로 구동함으로써 어드레스기간을 짧게 설정함과 아울러 콘트라스트를 향상시킬 수 있다. 다시 말하여, 한 프레임이 짧은 소거 스캔펄스(Escan)를 가지는 선택적 소거 서브필드를 포함함으로써 충분한 서스테인 기간을 확보할 수 있다. 그리고, 한 프레임이 리셋기간을 포함하지 않는 선택적 소거 서브필드를 포함함으로써 콘트라스트를 향상시킬 수 있다.
한편, 이와 같이 선택적 쓰기 및 선택적 소거방식을 조합한 방법에는 도 4 및 도 6에 도시된 에너지 회수장치가 이용될 수 없다. 이를 상세히 설명하면 다음과 같다. 먼저 도 8에 도시된 선택적 쓰기 서브필드(WSF)에서 서스테인기간 이전인 t1기간동안 주사전극(Y)과 유지전극(Z)은 소정의 전압차(유지전극(Z) Vs, 주사전극(Y) GND)를 갖는다. 따라서, 도 4 및 도 6에 도시된 에너지 회수장치에서 안정적으로 서스테인 방전이 일어날 수 있다. 하지만, 도 9에 도시된 선택적 소거 서브필드(ESF)에서 서스테인기간 이전인 t2기간동안 주사전극(Y)과 유지전극(Z)은 동일한 전압(주사전극(Y) 및 유지전극(Z) GND)을 갖는다. 따라서, 패널 커패시터(Cp)에서 전압차가 발생되지 않기 때문에 서스테인 기간동안 서스테인펄스가 안정적으로 공급되지 못한다.
따라서, 본 발명의 목적은 한 프레임에 선택적쓰기 서브필드 및 선택적소거 서브필드가 포함된 플라즈마 디스플레이 패널에 적용할 수 있도록 한 에너지 회수장치 및 방법을 제공하는 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 종래의 에너지 회수장치를 나타내는 회로도.
도 3은 도 2에 도시된 에너지 회수장치의 동작과정을 나타내는 스위칭도 및 파형도.
도 4는 종래의 다른 실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 5는 도 4에 도시된 에너지 회수장치의 동작과정을 나타내는 스위칭도 및 파형도.
도 6은 종래의 또 다른 실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 7은 한 프레임에 선택적 쓰기 서브필드 및 선택적 소거 서브필드가 포함된 구동방법을 나타내는 도면.
도 8은 도 7에 도시된 선택적 쓰기 서브필드에 공급되는 구동파형을 나타내는 파형도.
도 9는 도 7에 도시된 선택적 소거 서브필드에 공급되는 구동파형을 나타내는 파형도.
도 10은 본 발명의 제 1실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 11은 도 10에 도시된 에너지 회수장치의 동작과정을 나타내는 스위칭도 및 파형도.
도 12는 본 발명의 제 2실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 13은 본 발명의 제 3실시예에 의한 에너지 회수장치를 나타내는 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체 28Y : 주사전극
29Z : 유지전극 30, 32 : 에너지 회수장치
40,50,60,70 : 전원 공급부 42,52,62,72 : 충방전부
64,74 : 초기전원 공급부
상기 목적을 달성하기 위하여 본 발명의 에너지 회수장치는 주사전극과 유지전극 사이에 등가적으로 형성되는 패널 커패시터와, 패널 커패시터에 충/방전 경로를 제공하기 위한 충방전부와, 패널 커패시터에 서스테인전압 및 기저전압을 공급하기 위한 전원 공급부와, 서스테인 기간의 초기에 패널 커패시터로 초기전압을 공급하기 위한 초기전원 공급부를 구비한다.
상기 초기전원 공급부는 충방전부에 접속된다.
상기 초기전원 공급부는 서스테인 기간의 초기에 패널 커패시터의 전위가 동일할 때만 구동된다.
상기 초기전원 공급부는 서스테인전압의 절반에 해당하는 전압을 충방전부에 포함되어 있는 인덕터를 경유하여 패널 커패시터의 주사전극측 및 유지전극측 중 어느 하나로 공급한다.
상기 초기전원 공급부로부터 공급되는 전압은 인덕터를 경유하여 패널 커패시터의 유지전극측으로 공급된다.
상기 초기전원 공급부는 충방전부와 기저전압원 사이에 직렬로 접속되는 외부 다이오드, 외부 스위치 및 외부 커패시터를 구비한다.
상기 제 1스위치는 초기전압이 공급될 때 턴-온되고 그 외의 경우에는 턴-오프된다.
상기 외부 커패시터는 외부로부터 서스테인전압의 절반에 해당하는 전압을 공급받아 충전된다.
상기 충방전부는 패널 커패시터에 병렬로 접속되어 패널 커패시터의 유지전극측으로부터 공급되는 전압이 패널 커패시터의 주사전극측으로 공급될 수 있도록하는 제 1인덕터, 제 1다이오드 및 제 1스위치와; 패널 커패시터에 병렬로 접속되어 패널 커패시터의 주사전극측으로부터 공급되는 전압이 패널 커패시터의 유지전극측으로 공급될 수 있도록 하는 제 2인덕터, 제 2다이오드 및 제 2스위치를 구비한다.
상기 외부 다이오드는 제 1인덕터 및 제 1다이오드의 공통부에 접속된다.
상기 충방전부는 패널 커패시터에 병렬로 접속되는 제 1스위치, 제 2스위치 및 인덕터를 구비한다.
상기 제 1스위치 및 제 2스위치 각각은 서로 상이한 방향으로 형성되는 내부 다이오드를 구비한다.
상기 외부 다이오드는 제 2스위치 및 인덕터의 공통부에 접속된다.
상기 외부 다이오드는 제 1스위치 및 제 2스위치의 공통부에 접속된다.
상기 제 2스위치는 초기전원 공급부로부터 공급되는 초기전압이 인덕터를 경유하여 패널 커패시터로 공급될 수 있도록 외부 스위치가 턴-온될 때 항상 턴-온된다.
상기 전원 공급부는 패널 커패시터의 주사전극측 및 서스테인 전압원 사이에 접속되는 제 1스위치와, 패널 커패시터의 주사전극측 및 기저전압원 사이에 접속되는 제 2스위치와, 패널 커패시터의 유지전극측 및 서스테인 전압원 사이에 접속되는 제 3스위치와, 패널 커패시터의 유지전극측 및 기저전압원 사이에 접속되는 제 4스위치를 구비한다.
본 발명의 에너지 회수장치는 주사전극과 유지전극 사이에 등가적으로 형성되는 패널 커패시터와, 패널 커패시터에 충/방전 경로를 제공하기 위한 충방전부와, 패널 커패시터에 서스테인전압 및 기저전압을 공급하기 위한 전원 공급부와, 선택적 소거 서브필드에 패널 커패시터로 초기전압을 공급하기 위한 초기전원 공급부를 구비한다.
상기 초기전원 공급부는 선택적 소거 서브필드의 서스테인 기간 초기에 초기전압을 공급한다.
상기 초기전원 공급부는 충방전부에 접속된다.
상기 초기전원 공급부는 서스테인전압의 절반에 해당하는 전압을 충방전부에 포함되어 있는 인덕터를 경유하여 패널 커패시터의 주사전극측 및 유지전극측 중 어느 하나로 공급한다.
상기 초기전원 공급부로부터 공급되는 전압은 인덕터를 경유하여 패널 커패시터의 유지전극측으로 공급된다.
상기 초기전원 공급부는 충방전부와 기저전압원 사이에 직렬로 접속되는 외부 다이오드, 외부 스위치 및 외부 커패시터를 구비한다.
상기 외부 커패시터는 외부로부터 서스테인전압의 절반에 해당하는 전압을 공급받아 충전된다.
본 발명의 에너지 회수방법은 외부에서 주사전극 및 유지전극 사이에 등가적으로 형성된 패널 커패시터의 일측으로 초기전압을 공급하는 제 1단계와, 패널 커패시터의 일측으로 서스테인 전압을 공급하는 제 2단계와, 패널 커패시터의 일측전압을 패널 커패시터의 다른측으로 공급하는 제 3단계와, 패널 커패시터의 다른측으로 서스테인 전압을 공급하는 제 4단계와, 패널 커패시터의 다른측전압을 패널 커패시터의 일측으로 공급하는 제 5단계를 포함한다.
상기 제 1단계는 패널 커패시터의 양측단이 동일전압을 유지하는 서스테인 기간의 초반부에만 포함된다.
상기 제 1단계는 서스테인 기간의 초반부에 1번만 포함되며 이후 서스테인기간에는 제 2단계 내지 제 5단계를 반복한다.
플라즈마 디스플레이 패널의 한 프레임이 적어도 하나 이상의 선택적 쓰기 서브필드 및 선택적 소거 서브필드를 포함한다.
상기 제 1단계는 선택적 소거 서브필드의 서스테인 기간 초반부에 1번만 포함되며 이후 서스테인 기간에는 제 2단계 내지 제 5단계를 반복한다.
상기 선택적 쓰기 서브필드의 서스테인 기간에는 제 2단계 내지 제 5단계만 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 10 내지 도 13을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 10은 본 발명의 실시예에 의한 에너지 회수장치를 나타내는 도면이다.
도 10을 참조하면, 본 발명의 실시예에 의한 에너지 회수장치는 주사전극(Y)과 유지전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 패널 커패시터(Cp)와, 패널 커패시터(Cp)와 접속되도록 설치되는 전원공급부(60) 및 충방전부(62)와,충방전부(62)와 접속되도록 설치되는 초기전원 공급부(64)를 구비한다.
충방전부(62)는 패널 커패시터(Cp)에 병렬로 접속된 제 1인덕터(L1), 제 7다이오드(D7) 및 제 5스위치(S5)와, 패널 커패시터(Cp)에 병렬로 접속된 제 2인덕터(L2), 제 8다이오드(D8), 제 6스위치(S6)를 구비한다. 제 1인덕터(L1), 제 7다이오드(D7) 및 제 5스위치(S5)는 패널 커패시터(Cp)의 Y측으로 전압(또는 전류)이 공급될 때 충전경로(Z측의 방전경로)를 제공하고, 제 2인덕터(L2), 제 8다이오드(D8) 및 제 6스위치(S6)는 패널 커패시터(Cp)의 Z측으로 전압(또는 전류)이 공급될 때 충전경로(Y측의 방전경로)를 제공한다. 여기서, 제 7다이오드(D7) 및 제 8다이오드(D8)는 역전류의 흐름을 방지하기 위하여 설치된다. 제 1인덕터(L1) 및 제 2인덕터(L2)는 패널 커패시터(Cp)와 공진회로를 형성한다.
전원공급부(60)는 패널 커패시터(Cp)에 서스테인 전압(Vs) 및 기저전압(GND)을 공급한다. 이를 위해, 전원 공급부(60)는 서스테인 전압원(Vs)에 접속된 제 1스위치(S1) 및 제 2스위치(S2)와, 기저전압원(GND)에 접속된 제 3스위치(S3) 및 제 4스위치(S4)를 구비한다. 제 1스위치(S1)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 전압이 공급될 때 턴-온된다. 제 2스위치(S2)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 전압이 공급될 때 턴-온된다. 제 3스위치(S3)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 기저전압이 공급될 때 턴-온된다. 제 4스위치(S4)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 기저전압이 공급될 때 턴-온된다. 제 1 내지 제 6스위치(S1 내지 S6) 각각에는 전류의 흐름을 제어하기 위한 내부 다이오드(D1 내지 D6)가 설치된다.
초기전원 공급부(64)는 제 1인덕터(L1) 및 제 7다이오드(D7) 사이에 접속되도록 설치된다. 이와 같은 초기전원 공급부(64)는 패널 커패시터(Cp)의 Y측 및 Z측 전압이 동일할 때 초기전원을 Y측 및 Z측중 어느 하나, 예를 들면 Z측으로 공급하여 안정적인 서스테인 방전이 일어나도록 한다. 예를 들어, 한 프레임이 도 7과 같이 선택적 쓰기 및 선택적 소거 서브필드를 포함할 때 초기전원 공급부(64)는 선택적 소거 서브필드의 서스테인기간 초기에 패널 커패시터(Cp)의 Z측으로 전원을 공급한다. 이를 상세히 설명하면, 선택적 소거 서브필드의 서스테인기간 이전에 주사전극(Y) 및 유지전극(Z)은 도 9와 같이 기저전위를 유지(t2)한다. 여기서, 초기전원 공급부(64)는 안정적인 서스테인 방전이 일어날 수 있도록 서스테인기간의 초기에 패널 커패시터(Cp)의 Z측으로 Vs의 전압을 공급한다. 이와 같이 선택적 소거 서브필드의 서스테인 초기와 패널 커패시터(Cp)의 Z측으로 Vs이 전압이 공급되면 패널 커패시터(Cp)에서 안정적인 서스테인 방전이 일어날 수 있다.
한편, 초기전원 공급부(64)는 제 1인덕터(L1) 및 제 7다이오드(D7) 사이의 공통단자와 기저전압원(GND) 사이에 접속되는 제 9다이오드(D9), 제 7스위치(S7) 및 외부 커패시터(Co)를 구비한다. 외부 커패시터(Co) 및 제 7스위치(S7)의 공통단자는 외부 전압원(Vs/2)에 접속된다. 여기서, 외부 전압원(Vs/2)은 서스테인 전압원(Vs)의 절반에 해당하는 전압값으로 설정된다. 따라서, 외부 커패시터(Co)에는 항상 Vs/2의 전압이 충전된다. 외부 커패시터(Co)에 충전된 전압은 제 7스위치(S7)가 턴-온될 때 제 1인덕터(L1)를 경유하여 패널 커패시터(Cp)의 Z측으로 공급된다. 여기서, 제 1인덕터(L1) 및 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Z측으로는 Vs의 전압이 공급되게 된다.
한편, 도 10에 도시된 에너지 회수장치는 서스테인 기간 이전에 패널 커패시터(Cp)의 Y측 및 Z측이 서로 다른 전압레벨을 갖는다면 도 5에 도시된 바와 같이 구동되면서 패널 커패시터(Cp)의 Y측 및 Z측으로 교번적으로 Vs의 전압을 공급한다. 그리고, 서스테인 기간 이전에 패널 커패시터(Cp)의 Y측 및 Z측이 동일 전압레벨을 갖는다면 도 11에 도시된 바와 같이 구동된다. 다시 말하여, 한 프레임이 선택적 쓰기 및 소거로 이루어진 방식에서 선택적 쓰기 서브필드에서는 도 5와 같은 방법으로 에너지회수 장치가 구동되고 선택적 소거 서브필드에서는 도 11과 같은 방법으로 에너지회수 장치가 구동된다.
도 11은 도 10에 도시된 에너지 회수장치의 스위칭 타이밍도 및 패널 커패시터로 공급되는 전압파형도를 나타내는 도면이다.
여기서, T1 기간 이전에 패널 커패시터(Cp)의 Y측 및 Z측이 동일 전압, 예를 들면 기저전압을 유지한다고 가정한다. 그리고, 패널 커패시터(Cp)의 Y측을 정극성으로 설정하고 패널 커패시터(Cp)의 Z측을 부극성을 설정하여 동작과정을 상세히 설명하기로 한다.
먼저 패널 커패시터(Cp)의 Y측 및 Z측이 동일전압을 유지하기 때문에 T1 기간에는 제 7스위치(S7)가 턴-온된다. 제 7스위치(S7)가 턴-온되면 외부 커패시터(Co), 제 7스위치(S7), 제 9다이오드(D9) 및 제 1인덕터(L1)를 경유하여 패널 커패시터(Cp)의 Z측으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)와 제 1인덕터(L1)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Z측으로 -Vs의 전압이 공급된다. 여기서, 패널 커패시터(Cp)의 Z측에 충전된 -Vs의 전압은 Y측을 기준으로 한 상대적인 전압이다.(실제, Z측에는 Vs의 전압이 충전되게 된다)
T2 기간에 제 2 및 제 3스위치(S2,S3)가 턴-온된다. 제 2 및 제 3스위치(S2,S3)가 턴-온되면 서스테인 전압원(Vs), 제 2스위치(S2), 패널 커패시터(Cp)의 Z측, Y측 및 제 3스위치(S3)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Z측으로 Vs의 전압(Y측을 기준으로 -Vs의 전압)이 공급된다. T2 기간에 패널 커패시터(Cp)의 Z측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Z측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다.
T3 기간에는 제 5스위치(S5)가 턴-온된다. 제 5스위치(S5)가 턴-온되면 패널 커패시터(Cp)의 Z측, 제 1인덕터(L1), 제 7다이오드(D7) 및 제 5스위치(S5)를 경유하여 패널 커패시터(Cp)의 Y측으로 접속되는 방전경로가 형성된다. 이때, 패널 커패시터(Cp)의 Z측의 -Vs전압이 방전경로를 경유하여 패널 커패시터(Cp)의 Y측으로 공급된다. 여기서, 제 1인덕터(L1) 및 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Y측은 Vs의 전압까지 상승한다.
T4 기간에는 제 1 및 제 4스위치(S1,S4)가 턴-온된다. 제 1 및 제 4스위치(S1,S4)가 턴-온되면 서스테인 전압원(Vs), 제 1스위치(S1), 패널 커패시터(Cp)의 Y측, Z측 및 제 4스위치(S4)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Y측으로 Vs의 전압이 공급된다. T4 기간에 패널 커패시터(Cp)의 Y측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Y측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다.
T5 기간에는 제 6스위치(S6)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 패널 커패시터(Cp)의 Y측, 제 2인덕터(L2), 제 8다이오드(D8) 및 제 6스위치(S6)를 경유하여 패널 커패시터(Cp)의 Z측으로 접속되는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Y측 Vs전압이 전류패스를 경유하여 패널 커패시터(Cp)의 Z측으로 공급된다. 이때, 제 2인덕터(L2) 및 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Z측은 -Vs의 전압까지 하강한다. 여기서, 패널 커패시터(Cp)의 Z측에 충전된 -Vs의 전압은 Y측을 기준으로 한 상대적인 전압이다.(실제, Z측에는 Vs의 전압이 충전되게 된다)
이후, 도 10에 도시된 에너지 회수장치는 T2 내지 T5의 기간을 반복하면서 패널 커패시터(Cp)의 전압을 충/방전한다. 즉, 본 발명의 T1기간, 다시 말하여 초기전원 공급부(64)는 서스테인 기간의 초기에 동작하여 패널 커패시터(Cp)의 Z측으로 Vs의 전압을 공급하게 된다. 이후, 패널 커패시터(Cp)의 양단(Y측 및 Z측)의 전압이 상이해지기 때문에 초기전원 공급부(64)는 동작하지 않는다. 이와 같은 본 발명에서는 패널 커패시터(Cp)의 양단 전압이 동일한(선택적 소거 서브필드) 서스테인 기간의 초기에 초기전원 공급부(64)를 이용하여 패널 커패시터(Cp)로 Vs의 전압을 공급하기 때문에 안정적으로 동작할 수 있다.
도 12는 본 발명의 다른 실시예에 의한 에너지 회수장치를 나타내는 도면이다.
도 12를 참조하면, 본 발명의 다른 실시예에 의한 에너지 회수장치는 주사전극(Y)과 유지전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 패널 커패시터(Cp)와, 패널 커패시터(Cp)와 접속되도록 설치되는 전원 공급부(70) 및 충방전부(72)와, 충방전부(72)와 접속되도록 설치되는 초기전원 공급부(74)를 구비한다.
충방전부(72)는 패널 커패시터(Cp)에 병렬로 접속된 제 5스위치(S5), 제 6스위치(S6) 및 인덕터(L3)를 구비한다. 제 5스위치(S5), 제 6스위치(S6) 및 인덕터(L3)는 패널 커패시터(Cp)의 Y측 및 Z측에 충/방전경로를 제공한다. 인덕터(L3)는 패널 커패시터(Cp)와 공진회로를 형성한다.
전원 공급부(70)는 패널 커패시터(Cp)에 서스테인 전압(Vs) 및 기저전압(GND)을 공급한다. 이를 위해, 전원 공급부(70)는 서스테인 전압원(Vs)에 접속된 제 1스위치(S1) 및 제 2스위치(S2)와, 기저전압원(GND)에 접속된 제 3스위치(S3) 및 제 4스위치(S4)를 구비한다. 제 1스위치(S1)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 전압이 공급될 때 턴-온된다. 제 2스위치(S2)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 전압이 공급될 때 턴-온된다. 제 3스위치(S3)는 패널 커패시터(Cp)의 Y측과 접속되어 Y측에 기저전압이 공급될 때 턴-온된다. 제 4스위치(S4)는 패널 커패시터(Cp)의 Z측과 접속되어 Z측에 기저전압이 공급될 때 턴-온된다. 한편, 제 1 내지 제 6스위치(S1 내지 S6) 각각에는 전류의 흐름을 제어하기 위한 내부 다이오드(D1 내지 D6)가 설치된다.
초기전원 공급부(74)는 인덕터(L3) 및 제 6스위치(S6) 사이에 접속되도록 설치된다. 이와 같은 초기전원 공급부(74)는 패널 커패시터(Cp)의 Y측 및 Z측 전압이 동일할 때 초기전원을 Y측 및 Z측중 어느 하나, 예를 들면 Z측으로 공급하여 안정적인 서스테인 방전이 일어나도록 한다. 예를 들어, 한 프레임이 도 7과 같이 선택적 쓰기 및 선택적 소거 서브필드를 포함할 때 초기전원 공급부(74)는 선택적 소거 서브필드의 서스테인기간 초기에 패널 커패시터(Cp)의 Z측으로 전원을 공급한다. 이를 상세히 설명하면, 선택적 소거 서브필드의 서스테인기간 이전에 주사전극(Y) 및 유지전극(Z)은 도 9와 같이 기저전위를 유지(t2)한다. 여기서, 초기전원 공급부(64)는 안정적인 서스테인 방전이 일어날 수 있도록 서스테인기간의 초기에 패널 커패시터(Cp)의 Z측으로 Vs의 전압을 공급한다. 이와 같이 선택적 소거 서브필드의 서스테인 초기와 패널 커패시터(Cp)의 Z측으로 Vs이 전압이 공급되면 패널 커패시터(Cp)에서 안정적인 서스테인 방전이 일어날 수 있다.
한편, 초기전원 공급부(74)는 인덕터(L3) 및 제 6스위치(S6) 사이의 공통단자와 기저전압원(GND) 사이에 접속된 제 8다이오드(D8), 제 7스위치(S7) 및 외부 커패시터(Co)를 구비한다. 외부 커패시터(Co) 및 제 7스위치(S7)의 공통단자는 외부 전압원(Vs/2)에 접속된다. 여기서, 외부 전압원(Vs/2)은 서스테인 전압원(Vs)의 절반에 해당하는 전압값으로 설정된다. 따라서, 외부 커패시터(Co)에는 항상 Vs/2의 전압이 충전된다. 외부 커패시터(Co)에 충전된 전압은 제 7스위치(S7)가 턴-온될 때 인덕터(L)를 경유하여 패널 커패시터(Cp)의 Z측으로 공급한다. 제 8다이오드(D8)는 역전류가 흐르는 것을 방지한다.
도 12에 도시된 본 발명의 다른 실시예에 의한 에너지 회수장치는 서스테인 기간 이전에 패널 커패시터(Cp)의 Y측 및 Z측이 서로 다른 전압레벨을 갖는다면 도 5에 도시된 바와 같이 구동되면서 패널 커패시터(Cp)의 Y측 및 Z측으로 교번적으로 Vs의 전압을 공급한다. 그리고, 서스테인 기간 이전에 패널 커패시터(Cp)의 Y측 및 Z측이 동일 전압레벨을 갖는다면 도 11에 도시된 바와 같이 구동된다. 다시 말하여, 한 프레임이 선택적 쓰기 및 소거로 이루어진 방식에서 선택적 쓰기 서브필드에서는 도 5와 같은 방법으로 에너지회수 장치가 구동되고 선택적 소거 서브필드에서는 도 11과 같은 방법으로 에너지회수 장치가 구동된다.
도 11은 도 12에 도시된 에너지 회수장치의 스위칭 타이밍도 및 패널 커패시터로 공급되는 전압파형도를 나타내는 도면이다.
여기서, T1 기간 이전에 패널 커패시터(Cp)의 Y측 및 Z측이 동일 전압, 예를 들면 기저전압을 유지한다고 가정한다. 그리고, 패널 커패시터(Cp)의 Y측을 정극성으로 설정하고 패널 커패시터(Cp)의 Z측을 부극성을 설정하여 동작과정을 상세히 설명하기로 한다.
먼저 패널 커패시터(Cp)의 Y측 및 Z측이 동일전압을 유지하기 때문에 T1 기간에는 제 7스위치(S7)가 턴-온된다. 제 7스위치(S7)가 턴-온되면 외부 커패시터(Co), 제 7스위치(S7), 제 8다이오드(D8) 및 인덕터(L3)를 경유하여 패널 커패시터(Cp)의 Z측으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)와 인덕터(L)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Z측으로 -Vs의 전압이 공급된다. 여기서, 패널 커패시터(Cp)의 Z측에 충전된 -Vs의 전압은 Y측을기준으로 한 상대적인 전압이다.(실제, Z측에는 Vs의 전압이 충전되게 된다)
T2 기간에 제 2 및 제 3스위치(S2,S3)가 턴-온된다. 제 2 및 제 3스위치(S2,S3)가 턴-온되면 서스테인 전압원(Vs), 제 2스위치(S2), 패널 커패시터(Cp)의 Z측, Y측 및 제 3스위치(S3)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Z측으로 Vs의 전압(Y측을 기준으로 -Vs의 전압)이 공급된다. T2 기간에 패널 커패시터(Cp)의 Z측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Z측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다.
T3 기간에는 제 5스위치(S5)가 턴-온된다. 제 5스위치(S5)가 턴-온되면 패널 커패시터(Cp)의 Z측, 인덕터(L3), 제 6내부 다이오드(D6) 및 제 5스위치(S5)를 경유하여 패널 커패시터(Cp)의 Y측으로 접속되는 방전경로가 형성된다. 이때, 패널 커패시터(Cp)의 Z측 -Vs전압이 방전경로를 경유하여 패널 커패시터(Cp)의 Y측으로 공급된다. 여기서, 인덕터(L3) 및 패널 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Y측은 Vs의 전압까지 상승한다.
T4 기간에는 제 1 및 제 4스위치(S1,S4)가 턴-온된다. 제 1 및 제 4스위치(S1,S4)가 턴-온되면 서스테인 전압원(Vs), 제 1스위치(S1), 패널 커패시터(Cp)의 Y측, Z측 및 제 4스위치(S4)를 경유하여 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 Y측으로 Vs의 전압이 공급된다. T4 기간에 패널 커패시터(Cp)의 Y측으로 공급되는 서스테인 전압(Vs)은 패널 커패시터(Cp)의 Y측 전압을 서스테인 전압(Vs)으로 유지하면서 안정적인 서스테인 방전이 일어나도록 한다.
T5 기간에는 제 6스위치(S6)가 턴-온된다. 제 6스위치(S6)가 턴-온되면 패널 커패시터(Cp)의 Y측, 제 5내부 다이오드(D5), 제 6스위치(S6) 및 인덕터(L3)를 경유하여 패널 커패시터(Cp)의 Z측으로 이어지는 전류패스가 형성된다. 전류패스가 형성되면 패널 커패시터(Cp)의 Y측 +Vs의 전압이 방전경로를 경유하여 패널 커패시터(Cp)의 Z측으로 공급된다. 이때, 인턱터(L3)와 패털 커패시터(Cp)가 공진회로를 형성하기 때문에 패널 커패시터(Cp)의 Z측은 -Vs이 전압까지 하강한다. 여기서, 패널 커패시터(Cp)의 Z측에 충전된 -Vs의 전압은 Y측을 기준으로 한 상대적인 전압이다. (실제, Z측에는 Vs의 전압이 충전되게 된다)
이후, 도 12에 도시된 에너지 회수장치는 T2 내지 T5 기간을 반복하면서 패널 커패시터(Cp)의 전압을 충/방전한다. 즉, 본 발명의 T1기간, 다시 말하여 초기전원 공급부(74)는 서스테인 기간의 초기에 동작하여 패널 커패시터(Cp)의 Z측으로 Vs의 전압을 공급하게 된다. 이후, 패널 커패시터(Cp)의 양단(Y측 및 Z측)의 전압이 상이해지기 때문에 초기전원 공급부(74)는 동작하지 않는다. 이와 같은 본 발명에서느 패널 커패시터(Cp)의 양단 전압이 동일한(선택적 소거 서브필드) 서스테인 기간의 초기에 초기전원 공급부(74)를 이용하여 패널 커패시터(Cp)로 Vs의 전압을 공급하기 때문에 안정적으로 동작할 수 있다.
한편, 본 발명의 초기전원 공급부(74)의 접속위치는 다양하게 정해질 수 있다. 예를 들어, 도 13과 같이 초기전원 공급부(74)는 제 5스위치(S5)와 제 6스위치(S6) 사이에 접속될 수 있다. 이때, 초기전원 공급부(74)의 제 7스위치(S7)가턴-온될 때 제 6스위치(S6)도 턴-온되어 초기전원 공급부(74)로부터의 전압(또는 전류)가 인덕터(L)를 경유하여 패널 커패시터(Cp)의 Z측으로 공급되도록 한다.
상술한 바와 같이, 본 발명에 따른 에너지 회수장치 및 방법에 의하면 패널 커패시터가 동일 전압을 유지할 때 패널 커패시터에 서스테인 전압을 공급함으로써 에너지 회수장치가 안정적으로 동작할 수 있다. 다시 말하여, 한 프레임이 선택적 쓰기 및 선택적 소거 서브필드로 이루어는지는 구동방식에서도 에너지 회수장치를 안정적으로 동작시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (29)

  1. 서스테인기간에 동작하는 에너지 회수장치에 있어서,
    주사전극과 유지전극 사이에 등가적으로 형성되는 패널 커패시터와,
    상기 패널 커패시터에 충/방전 경로를 제공하기 위한 충방전부와,
    상기 패널 커패시터에 서스테인전압 및 기저전압을 공급하기 위한 전원 공급부와,
    상기 서스테인 기간의 초기에 상기 패널 커패시터로 초기전압을 공급하기 위한 초기전원 공급부를 구비하는 것을 특징으로 하는 에너지 회수장치.
  2. 제 1항에 있어서,
    상기 초기전원 공급부는 상기 충방전부에 접속되는 것을 특징으로 하는 에너지 회수장치.
  3. 제 1항에 있어서,
    상기 초기전원 공급부는 상기 서스테인 기간의 초기에 상기 패널 커패시터의 전위가 동일할 때만 구동되는 것을 특징으로 하는 에너지 회수장치.
  4. 제 1항에 있어서,
    상기 초기전원 공급부는 상기 서스테인전압의 절반에 해당하는 전압을 상기충방전부에 포함되어 있는 인덕터를 경유하여 상기 패널 커패시터의 주사전극측 및 유지전극측 중 어느 하나로 공급하는 것을 특징으로 하는 에너지 회수장치.
  5. 제 4항에 있어서,
    상기 초기전원 공급부로부터 공급되는 전압은 상기 인덕터를 경유하여 상기 패널 커패시터의 유지전극측으로 공급되는 것을 특징으로 하는 에너지 회수장치.
  6. 제 1항에 있어서,
    상기 초기전원 공급부는 상기 충방전부와 기저전압원 사이에 직렬로 접속되는 외부 다이오드, 외부 스위치 및 외부 커패시터를 구비하는 것을 특징으로 하는 에너지 회수장치.
  7. 제 6항에 있어서,
    상기 제 1스위치는 상기 초기전압이 공급될 때 턴-온되고 그 외의 경우에는 턴-오프되는 것을 특징으로 하는 에너지 회수장치.
  8. 제 6항에 있어서,
    상기 외부 커패시터는 외부로부터 서스테인전압의 절반에 해당하는 전압을 공급받아 충전되는 것을 특징으로 하는 에너지 회수장치.
  9. 제 1항에 있어서,
    상기 충방전부는
    상기 패널 커패시터에 병렬로 접속되어 상기 패널 커패시터의 유지전극측으로부터 공급되는 전압이 상기 패널 커패시터의 주사전극측으로 공급될 수 있도록 하는 제 1인덕터, 제 1다이오드 및 제 1스위치와;
    상기 패널 커패시터에 병렬로 접속되어 상기 패널 커패시터의 주사전극측으로부터 공급되는 전압이 상기 패널 커패시터의 유지전극측으로 공급될 수 있도록 하는 제 2인덕터, 제 2다이오드 및 제 2스위치를 구비하는 것을 특징으로 하는 에너지 회수장치.
  10. 제 6항 또는 제 9항에 있어서,
    상기 외부 다이오드는 상기 제 1인덕터 및 상기 제 1다이오드의 공통부에 접속되는 것을 특징으로 하는 에너지 회수장치.
  11. 제 1항에 있어서,
    상기 충방전부는
    상기 패널 커패시터에 병렬로 접속되는 제 1스위치, 제 2스위치 및 인덕터를 구비하는 것을 특징으로 하는 에너지 회수장치.
  12. 제 11항에 있어서,
    상기 제 1스위치 및 제 2스위치 각각은 서로 상이한 방향으로 형성되는 내부 다이오드를 구비하는 것을 특징으로 하는 에너지 회수장치.
  13. 제 6항 또는 제 11항에 있어서,
    상기 외부 다이오드는 상기 제 2스위치 및 인덕터의 공통부에 접속되는 것을 특징으로 하는 에너지 회수장치.
  14. 제 6항 또는 제 11항에 있어서,
    상기 외부 다이오드는 상기 제 1스위치 및 제 2스위치의 공통부에 접속되는 것을 특징으로 하는 에너지 회수장치.
  15. 제 14항에 있어서,
    상기 제 2스위치는 상기 초기전원 공급부로부터 공급되는 상기 초기전압이 상기 인덕터를 경유하여 상기 패널 커패시터로 공급될 수 있도록 상기 외부 스위치가 턴-온될 때 항상 턴-온되는 것을 특징으로 하는 에너지 회수장치.
  16. 제 1항에 있어서,
    상기 전원 공급부는
    상기 패널 커패시터의 주사전극측 및 서스테인 전압원 사이에 접속되는 제 1스위치와,
    상기 패널 커패시터의 주사전극측 및 기저전압원 사이에 접속되는 제 2스위치와,
    상기 패널 커패시터의 유지전극측 및 서스테인 전압원 사이에 접속되는 제 3스위치와,
    상기 패널 커패시터의 유지전극측 및 기저전압원 사이에 접속되는 제 4스위치를 구비하는 것을 특징으로 하는 에너지 회수장치.
  17. 한 프레임이 선택적 쓰기 서브필드 및 선택적 소거 서브필로 나뉘어 구동되는 플라즈마 디스플레이 패널에 적용되는 에너지 회수장치에 있어서,
    주사전극과 유지전극 사이에 등가적으로 형성되는 패널 커패시터와,
    상기 패널 커패시터에 충/방전 경로를 제공하기 위한 충방전부와,
    상기 패널 커패시터에 서스테인전압 및 기저전압을 공급하기 위한 전원 공급부와,
    상기 선택적 소거 서브필드에 상기 패널 커패시터로 초기전압을 공급하기 위한 초기전원 공급부를 구비하는 것을 특징으로 하는 에너지 회수장치.
  18. 제 17항에 있어서,
    상기 초기전원 공급부는 상기 선택적 소거 서브필드의 서스테인 기간 초기에 상기 초기전압을 공급하는 것을 특징으로 하는 에너지 회수장치.
  19. 제 17항에 있어서,
    상기 초기전원 공급부는 상기 충방전부에 접속되는 것을 특징으로 하는 에너지 회수장치.
  20. 제 17항에 있어서,
    상기 초기전원 공급부는 상기 서스테인전압의 절반에 해당하는 전압을 상기 충방전부에 포함되어 있는 인덕터를 경유하여 상기 패널 커패시터의 주사전극측 및 유지전극측 중 어느 하나로 공급하는 것을 특징으로 하는 에너지 회수장치.
  21. 제 20항에 있어서,
    상기 초기전원 공급부로부터 공급되는 전압은 상기 인덕터를 경유하여 상기 패널 커패시터의 유지전극측으로 공급되는 것을 특징으로 하는 에너지 회수장치.
  22. 제 17항에 있어서,
    상기 초기전원 공급부는 상기 충방전부와 기저전압원 사이에 직렬로 접속되는 외부 다이오드, 외부 스위치 및 외부 커패시터를 구비하는 것을 특징으로 하는 에너지 회수장치.
  23. 제 22항에 있어서,
    상기 외부 커패시터는 외부로부터 서스테인전압의 절반에 해당하는 전압을공급받아 충전되는 것을 특징으로 하는 에너지 회수장치.
  24. 외부에서 주사전극 및 유지전극 사이에 등가적으로 형성된 패널 커패시터의 일측으로 초기전압을 공급하는 제 1단계와,
    상기 패널 커패시터의 일측으로 서스테인 전압을 공급하는 제 2단계와,
    상기 패널 커패시터의 일측전압을 상기 패널 커패시터의 다른측으로 공급하는 제 3단계와,
    상기 패널 커패시터의 다른측으로 서스테인 전압을 공급하는 제 4단계와,
    상기 패널 커패시터의 다른측전압을 상기 패널 커패시터의 일측으로 공급하는 제 5단계를 포함하는 것을 특징으로 하는 에너지 회수방법.
  25. 제 24항에 있어서,
    상기 제 1단계는 상기 패널 커패시터의 양측단이 동일전압을 유지하는 서스테인 기간의 초반부에만 포함되는 것을 특징으로 하는 에너지 회수방법.
  26. 제 25항에 있어서,
    상기 제 1단계는 상기 서스테인 기간의 초반부에 1번만 포함되며 이후 서스테인기간에는 제 2단계 내지 제 5단계를 반복하는 것을 특징으로 하는 에너지 회수방법.
  27. 제 24항에 있어서,
    플라즈마 디스플레이 패널의 한 프레임이 적어도 하나 이상의 선택적 쓰기 서브필드 및 선택적 소거 서브필드를 포함하는 것을 특징으로 하는 에너지 회수방법.
  28. 제 27항에 있어서,
    상기 제 1단계는 선택적 소거 서브필드의 서스테인 기간 초반부에 1번만 포함되며 이후 서스테인 기간에는 제 2단계 내지 제 5단계를 반복하는 것을 특징으로 하는 에너지 회수방법.
  29. 제 27항에 있어서,
    상기 선택적 쓰기 서브필드의 서스테인 기간에는 제 2단계 내지 제 5단계만 포함하는 것을 특징으로 하는 에너지 회수방법.
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KR100736588B1 (ko) * 2005-10-20 2007-07-09 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법
KR100738218B1 (ko) * 2005-10-27 2007-07-12 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법

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