KR100625461B1 - 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법 - Google Patents

플라즈마 디스플레이 패널의 에너지 회수장치 및 방법 Download PDF

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Abstract

본 발명은 생산성 증가와 에너지 회수 효율을 개선시킬 수 있도록 한 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인 전압을 공급하는 서스테인 전압원; 상기 서스테인 전압원과 기저전압원 사이에 직렬로 접속되는 제 1 및 제 2 소스 커패시터; 상기 서스테인 전압원과 패널 커패시터 사이에 직렬로 접속되는 서스테인 전압 공급 제어부; 기저전압원과 상기 패널 커패시터 사이에 접속되는 기저전압 공급 제어부; 상기 서스테인 전압 공급 제어부와 상기 기저전압 공급 제어부 사이에 직렬로 접속되는 제 3 및 제 4 소스 커패시터; 상기 제 1 및 제 2 소스 커패시터 사이의 제 1 노드와 상기 제 3 및 제 4 소스 커패시터 사이의 제 2 노드 사이에 접속된 제 1 인덕터; 상기 제 1 노드와 제 1 인덕터 사이에 병렬로 접속되는 제 1 에너지 회수 제어부 및 제 2 에너지 공급 제어부; 및 상기 제 2 노드와 상기 스캔전극 사이에 접속되는 제 2 인덕터 및 상기 제 2 노드와 상기 제 2 인덕터 사이에 병렬로 접속되는 제 1 에너지 공급 제어부 및 제 2 에너지 회수 제어부를 포함한다.

Description

플라즈마 디스플레이 패널의 에너지 회수장치 및 방법{ENERGY RECOVERY APPARATUS AND METHOD OF PLASMA DISPLAY PANEL}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도이다.
도 2는 종래의 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 3은 도 2에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 4는 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 5는 도 4에 도시된 패널 커패시터의 출력 파형을 나타내는 파형도이다.
도 6은 도 4에 도시된 t1 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 7은 도 4에 도시된 t2 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 8은 도 4에 도시된 t3 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 9는 도 4에 도시된 t4 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 10은 도 4에 도시된 t5 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 11은 도 4에 도시된 t6 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 12는 도 4에 도시된 t7 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 13은 도 4에 도시된 t8 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
24 : 격벽 26 : 형광체층
30, 32, 52, 62 : 에너지 회수장치 54 : 서스테인전압 공급 제어부
56 : 기저전압 공급 제어부 58A, 58B : 에너지 공급 제어부
60A, 60B : 에너지 회수 제어부
본 발명은 플라즈마 디스플레이 패널의 에너지 회수장치에 관한 것으로, 특히 생산성을 향상시키며, 에너지 회수효율을 개선시킬 수 있도록 한 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.
이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 포함하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 포함한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭 보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부 기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 서브필드는 다시 초기화기간, 어드레스기간, 서스테인기간 및 소거기간으로 분할되어 구동된다.
여기서, 초기화기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레 스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인기간은 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 소거기간은 서스테인기간에 발생된 서스테인 방전을 소거하는 기간이다.
이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 스캔전극(12Y) 및 서스테인전극(12Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.
도 2를 참조하면, 'Weber(USP-5081400)'에 의해 제안된 플라즈마 디스플레이 패널의 에너지 회수장치(30, 32)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 설치된다. 여기서, 패널 커패시터(Cp)는 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 에너지 회수장치에서 제 1 에너지 회수장치(30)는 스캔전극(Y)에 서스테인펄스를 공급하고, 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번되게 동작하면서 서스테인전극(Z)에 서스테인펄스를 공급한다.
종래의 플라즈마 디스플레이 패널의 에너지 회수장치(30, 32)의 구성을 제 1 에너지 회수장치(30)를 참조하여 설명하기로 한다. 제 1 에너지 회수장치(30)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1, S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이의 제 1 노드(N1)와 서스테인전압원(Vs) 사이에 접속된 제 2 스위치(S2)와, 제 1 노드(N1)와 기저전압원(GND) 사이에 접속된 제 4 스위치(S4)를 포함한다.
소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인전압원(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 이를 위해, 제 1 내지 제 4 스위치(S1 내지 S4)는 전류의 흐름을 제어한다. 한편, 제 1 및 제 2 스위치(S1, S2)와 인덕터(L)의 사이에 각각 설치된 제 5 및 제 6 다이오드(D5, D6)는 전류가 역방향으로 흐르는 것을 방지한다.
도 3은 제 1 에너지 회수장치 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
t1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
t1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on) 되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 이에 따라, 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)에 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 2배인 서스테인전압 (Vs)이 충전된다.
t2 기간에는 제 1 스위치(Q1)는 온 상태를 유지하면서, 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온 되면 서스테인전압원(Vs)으로부터 서스테인전압(Vs)이 스캔전극(Y)에 공급된다. 스캔전극(Y)에 공급되는 서스테인전압(Vs)은 패널 커패시터(Cp)의 전압이 서스테인전압(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 t1기간에 서스테인전압(Vs)까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.
t3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off) 된다. 이때, 스캔전극(Y)은 t3의 기간동안 서스테인전압(Vs)을 유지한다.
t4 기간에는 제 2 스위치(S2)가 턴-오프 되고, 제 3 스위치(S3)가 턴-온 된다. 제 3 스위치(S3)가 턴-온 되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
t5 기간에는 제 3 스위치(S3)가 턴-오프 되고, 제 4 스위치(S4)가 턴-온 된다. 제 4 스위치(S4)가 턴-온 되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0V로 하강한다.
t6 기간에는 t5 상태를 일정 시간동안 유지한다. 실제로, 스캔전극(Y) 및 서스테인전극(Z)에 공급되는 교류 구동펄스는 t1 내지 t6 기간이 주기적으로 반복 되면서 얻어지게 된다.
한편, 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번적으로 동작하면서 패널 커패시터(Cp)에 구동전압을 공급하게 된다. 따라서, 패널 커패시터(Cp)에는 서로 반대 극성을 가지는 서스테인전압(Vs)이 공급되게 된다. 이와 같이 패널 커패시터(Cp)에 서로 반대 극성을 가지는 서스테인전압(Vs)이 공급됨으로써 방전셀들에서 서스테인 방전이 일어나게 된다.
이와 같은 구조를 가지는 종래의 에너지 회수장치 및 회수방법은 직렬공진을 이용하여 패널에 전압 및 전류를 공급하게 된다. 이렇게 공급되는 전압 Vp(t) 및 전류 ip(t)는 수학식 1과 같다.
Figure 112005034761145-pat00001
여기서,
Figure 112005034761145-pat00003
,
Figure 112005034761145-pat00004
,
Figure 112005034761145-pat00005
이다. 또한, Req는 전류 패스에 보이는 기생 저항의 총합을 나타낸다. 이에 따라, 패널 전압은 0에서 Vs에 가까운 최대값까지 상승하고 라이징 동작을 완료한다. 그 리고, 폴링 동작시에 패널 전압 및 전류는 다음 수학식 2와 같다.
Figure 112005034761145-pat00006
그러나, 이와 같은 종래의 에너지 회수장치 및 회수방법은 인덕터(L)와 패널 커패시터(Cp)간의 직렬 공진을 이용하기 때문에 회로의 기생 요소들의 영향으로 완전한 소프트 스위칭이 이루어지지 않고 패널의 충방전 시간을 각각 제어할 수 없기 때문에 좋은 방전 특성과 높은 회수 효율을 동시에 확보 할 수 없는 단점이 있다. 또한, 기생성분이 큰 소자의 사용은 전류 패스 상의 기생 저항을 크게 하여 무효전력회수율이 낮아 소비전력을 상승시키는 단점이 있다.
따라서, 본 발명의 목적은 생산성을 향상시키며 에너지 회수 효율을 개선시킬 수 있도록 한 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인 전압을 공급하는 서스테인 전압원; 상기 서스테인 전압원과 기저전압원 사이에 직렬로 접속되는 제 1 및 제 2 소스 커패시터; 상기 서스테인 전압원과 패널 커패시터 사이에 직렬로 접속되는 서스테인 전압 공급 제어부; 기저전압원과 상기 패널 커패시터 사이에 접속되는 기저전압 공급 제어부; 상기 서스테인 전압 공급 제어부와 상기 기저전압 공급 제어부 사이에 직렬로 접속되는 제 3 및 제 4 소스 커패시터; 상기 제 1 및 제 2 소스 커패시터 사이의 제 1 노드와 상기 제 3 및 제 4 소스 커패시터 사이의 제 2 노드 사이에 접속된 제 1 인덕터; 상기 제 1 노드와 제 1 인덕터 사이에 병렬로 접속되는 제 1 에너지 회수 제어부 및 제 2 에너지 공급 제어부; 및 상기 제 2 노드와 상기 스캔전극 사이에 접속되는 제 2 인덕터 및 상기 제 2 노드와 상기 제 2 인덕터 사이에 병렬로 접속되는 제 1 에너지 공급 제어부 및 제 2 에너지 회수 제어부를 포함한다.
상기 서스테인전압 공급 제어부는 상기 서스테인전압원과 상기 패널 커패시터 사이에 직렬로 접속된 제 1 스위치 및 제 2 스위치를 포함한다.
상기 기저전압 공급 제어부는 상기 기저전압원과 상기 스캔전극 사이에 직렬로 접속된 제 3 스위치 및 제 4 스위치를 포함한다.
상기 제 1 에너지 공급 제어부는 상기 제 2 노드와 상기 제 2 인덕터 사이에 접속되는 제 5 스위치 및 제 1 다이오드를 포함한다.
상기 제 2 에너지 공급 제어부는 상기 제 1 노드와 상기 제 1 인덕터 사이에 접속되는 제 6 스위치 및 제 2 다이오드를 포함한다.
상기 제 1 에너지 회수 제어부는 상기 제 1 노드와 상기 제 1 인덕터 사이에 접속되는 제 7 스위치 및 제 3 다이오드를 포함한다.
상기 제 2 에너지 회수 제어부는 상기 제 2 노드와 상기 제 2 인덕터 사이에 접속되는 제 8 스위치 및 제 4 다이오드를 포함한다.
본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지를 회수하는 방법은 제 1 직렬공진을 이용하여 상기 플라즈마 디스플레이 패널의 스캔전극에 0V에서 1/2 서스테인전압으로 상승하는 전압을 공급하는 단계; 상기 스캔전극의 전압을 1/2 서스테인전압으로 유지하는 제 1 유지단계; 상기 제 1 직렬공진과 다른 제 2 직렬공진을 이용하여 상기 스캔전극에 1/2 서스테인전압에서 서스테인전압으로 상승하는 전압을 공급하는 단계; 상기 스캔전극의 전압을 서스테인전압으로 유지하는 단계; 상기 제 2 직렬공진을 이용하여 상기 스캔전극의 전압을 서스테인전압에서 1/2 서스테인전압까지 하강시키는 단계; 상기 스캔전극의 전압을 1/2 서스테인전압으로 유지하는 제 2 유지단계; 및 상기 제 1 직렬공진을 이용하여 상기 스캔전극의 전압을 1/2 서스테인전압에서 0V까지 하강시키는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 13을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 도면이다.
도 4를 참조하면, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치(52, 62)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 접속된다. 여기서, 패널 커패시터(Cp)는 플라즈마 디스플레이 패널의 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 에너지 회수장치에서 제 1 에너지 회수장치(52)는 스캔전극(Y)에 서스테인펄스를 공급하고, 제 2 에너지 회수장치(62)는 제 1 에너지 회수장치(52)와 교번되게 동작하면서 서스테인전극(Z)에 서스테인펄스를 공급한다. 이와 같은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치에서 제 1 에너지 회수장치(52)와 제 2 에너지 회수장치(62)는 접속된 위치만 다를 뿐 그 구성요소는 동일하므로 본 발명의 플라즈마 디스플레이 패널의 에너지 회수장치의 구성을 제 1 에너지 회수장치(52)를 참조하여 설명하기로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 제 1 에너지 회수장치(52)는 패널 커패시터(Cp), 서스테인 전압을 공급하는 서스테인 전압원(Vs), 서스테인 전압원(Vs)과 기저전압원(GND) 사이에 직렬로 접속되는 제 1 및 제 2 소스 커패시터(C1, C2), 제 1 및 제 2 소스 커패시터(C1, C2) 사이의 제 1 노드(N1), 서스테인 전압원(Vs)과 패널 커패시터(Cp) 사이에 직렬로 접속되는 서스테인 전압 공급 제어부(54), 기저전압원(GND)과 패널 커패시터(Cp) 사이에 접속되는 기저전압 공급 제어부(56), 서스테인 전압 공급 제어부(54)와 기저전압 공급 제어부(56) 사이에 직렬로 접속되는 제 3 및 제 4 소스 커패시터(C3, C4), 제 3 및 제 4 소스 커패시터(C3, C4) 사이의 제 2 노드(N2), 제 1 노드(N1)와 제 2 노드(N2) 사이에 접속된 제 1 인덕터(L1), 제 1 노드(N1)와 제 1 인덕터(L1) 사이에 병렬로 접속되는 제 1 에너지 회수 제어부(60A)와 제 2 에너지 공급 제어부(58B), 제 2 노드(N2)와 스캔전극(Y) 사이에 접속되는 제 2 인덕터(L2), 제 2 노드(N2)와 제 2 인덕터(L2) 사이에 병렬로 접속되는 제 1 에너지 공급 제어부(58A)와 제 2 에너지 회수 제어부(60B)를 포함한다.
제 1 소스 커패시터(C1)는 서스테인전압원(Vs)과 제 2 소스 커패시터(C2) 사이에 접속되어 서스테인전압(Vs)을 분할하는 역할을 한다. 이러한, 제 1 소스 커패시터(C1)는 서스테인전압원(Vs)으로부터 공급되는 서스테인전압(Vs) 중 1/2 서스테인전압(Vs)을 충전한다.
제 2 소스 커패시터(C2)는 제 1 소스 커패시터(C1)와 기저전압원(GND) 사이에 접속되어 플라즈마 디스플레이 패널에서 방전에 기여하지 않은 무효전력의 에너지를 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 재공급한다. 이러한, 제 2 소스 커패시터(C2)에는 서스테인전압(Vs)의 절반값인 1/2 서스테인전압(Vs/2)이 충전된다.
서스테인전압 공급 제어부(54)는 서스테인전압원(Vs), 제 1 소스 커패시터(C1) 및 제 3 소스 커패시터(C3)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 서스테인전압원(Vs)으로부터 공급되는 서스테인전압(Vs)이 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 이러한, 서스테인전압 공급 제어부(54)는 서스테인전압원(Vs)과 패널 커패시터(Cp) 사이에 직렬로 접속된 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 포함한다.
제 1 스위치(SW1)는 제 1 소스 커패시터(C1) 및 서스테인전압원(Vs)의 공통단자와 제 3 소스 커패시터 및 제 2 스위치(SW2)의 공통단자 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 1 스위칭 제어신호에 따라 서스테인전압원(Vs)과 제 2 스위치(SW2) 및 제 3 소스 커패시터(C3)의 일측을 전기적으로 접속시킨다. 이에 따라, 패널 커패시터(Cp)는 1/2 서스테인전압(Vs/2) 및 서스테인전압(Vs)을 유지한다. 이에 대한 상세한 설명은 후술하기로 한다.
제 2 스위치(SW2)는 제 1 스위치(SW1)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 2 스위칭 제어신호에 따라 제 1 스위치(SW1)의 일측에 공급된 서스테인전압(Vs)을 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다.
기저전압 공급 제어부(56)는 기저전압원(GND), 제 2 소스 커패시터(C2) 및 제 4 소스 커패시터(C4)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 패널 커패시터(Cp)의 스캔전극(Y)에 기저전압(GND)이 공급되도록 제어한다. 이러한, 기저전압 공급 제어부(56)는 기저전압원(GND)과 패널 커패시터(Cp)의 스캔전극(Y) 사이에 직렬로 접속된 제 3 스위치(SW3) 및 제 4 스위치(SW4)를 포함한다.
제 3 스위치(SW3)는 제 2 소스 커패시터(C2) 및 기저전압원(GND)의 공통단자와 제 4 소스 커패시터(C4) 및 제 4 스위치(SW4) 공통단자 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 3 스위칭 제어신호에 따라 기저전압원(GND)을 제 4 소스 커패시터(C4)의 일측과 제 4 스위치(SW4)의 일측에 기저전압원(GND)을 전기적으로 접속시킨다. 이에 따라, 패널 커패시터(Cp)의 스캔전극(Y)에 기저전압(GND)이 공급된다. 이에 대한 상세한 설명은 후술하기로 한다.
제 4 스위치(SW4)는 제 3 스위치(SW3)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 4 스위칭 제어신호에 따라 제 3 스위치(SW3)의 일측 및 제 4 소스 커패시터(C4)의 일측 공통단자를 패널 커패시터(Cp)의 스캔전극(Y)에 전기적으로 접속시킨다. 이에 따라, 패널 커패시터(Cp)는 1/2 서스테인전압(Vs/2) 및 기저전압(GND)을 유지한다. 이에 대한 상세한 설명은 후술하기로 한다.
제 1 에너지 공급 제어부(58A)는 제 2 노드(N2)와 제 2 인덕터(L2) 사이에 접속되어 제 4 소스 커패시터(C4)에 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 이러한 제 1 에너지 공급 제어부(58A)는 제 2 노드(N2)와 제 2 인덕터(L2) 사이에 접속되는 제 5 스위치(SW5)와 제 1 다이오드(D1)를 포함한다. 제 1 에너지 공급 제어부(58A)는 제 4 소스 커패시터(C4)에 저장된 Vs/2 전압을 패널 커패시터(Cp)에 공급하게 된다.
제 5 스위치(SW5)는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 5 스위칭 제어신호에 따라 제 4 소스 커패시터(C4)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다.
제 1 다이오드(D1)는 패널 커패시터(Cp)로부터 에너지를 회수할 때, 에너지가 제 5 스위치(SW5)로 흐르는 것을 방지한다.
제 2 에너지 공급 제어부(58B)는 제 1 노드(N1)와 제 1 인덕터(L1) 사이에 접속되어 제 2 소스 커패시터(C2)에 저장된 에너지를 패널 커패시터(Cp)의 스캔전 극(Y)에 공급되도록 제어한다. 이러한 제 2 에너지 공급 제어부(58B)는 제 1 노드(N1)와 제 1 인덕터(L1) 사이에 접속되는 제 6 스위치(SW6)와 제 2 다이오드(D2)를 포함한다. 여기서, 제 2 에너지 공급 제어부(58B)는 제 1 에너지 공급 제어부(58A)에 의해 Vs/2 전압으로 충전된 패널 커패시터(Cp)의 전압을 대략 서스테인 전압인 Vs 전압까지 상승시키게 된다.
제 6 스위치(SW6)는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 6 스위칭 제어신호에 따라 제 2 소스 커패시터(C2)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다.
제 2 다이오드(D2)는 패널 커패시터(Cp)로부터 에너지를 회수할 때, 에너지가 제 6 스위치(SW6)로 역류되는 것을 방지한다.
제 1 에너지 회수 제어부(60A)는 제 1 노드(N1)와 제 1 인덕터(L1) 사이에 접속되어 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 2 소스 커패시터(C2)에 공급되도록 제어한다. 이러한, 제 1 에너지 회수 제어부(60A)는 제 1 노드(N1)와 제 1 인덕터(L1) 사이에 접속되는 제 7 스위치(SW7) 및 제 3 다이오드(D3)를 포함한다.
제 7 스위치(SW7)는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 7 스위칭 제어신호에 따라 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 2 소스 커패시터(C2)로 회수되도록 제어한다.
제 3 다이오드(D2)는 패널 커패시터(Cp)에서 방전에 기여하지 않은 에너지가 제 2 커패시터(C2)로 회수될 때 제 2 커패시터(C2)로부터의 역전류를 방지한다.
제 2 에너지 회수 제어부(60B)는 제 2 노드(N2)와 제 2 인덕터(L2) 사이에 접속되어 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 4 소스 커패시터(C4)에 공급되도록 제어한다. 이러한, 제 2 에너지 회수 제어부(60B)는 제 2 노드(N2)와 제 2 인덕터(L2) 사이에 접속되는 제 8 스위치(SW8) 및 제 4 다이오드(D4)를 포함한다.
제 8 스위치(SW8)는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 8 스위칭 제어신호에 따라 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 제 4 소스 커패시터(C4)로 회수되도록 제어한다.
제 4 다이오드(D4)는 패널 커패시터(Cp)에서 방전에 기여하지 않은 에너지가 제 4 소스 커패시터(C4)로 회수될 때 제 4 소스 커패시터(C4)로부터의 역전류를 방지한다.
제 1 인덕터(L1)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 각각 접속되어 제 6 스위치(SW6) 및 제 7 스위치(SW7)의 스위칭에 따라 패널 커패시터(Cp)와 공진루프를 형성한다. 이러한, 제 1 인덕터(L1)는 제 6 스위치(SW6)가 턴-온 될 때 패널 커패시터(Cp)와의 LC 공진에 의해 제 2 소스 커패시터(C2)에 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 공급함과 아울러 제 7 스위치(SW7)가 턴-온 될 때 패널 커패시터(Cp)와의 LC 공진에 의해 패널 커패시터(Cp)에 저장된 에너지를 제 2 소스 커패시터(C2)로 회수한다.
제 2 인덕터(L1)는 제 2 노드(N2)와 스캔전극(Y) 사이에 각각 접속되어 제 5 스위치(SW5) 및 제 8 스위치(SW8)의 스위칭에 따라 패널 커패시터(Cp)와 공진루프 를 형성한다. 이러한, 제 2 인덕터(L2)는 제 5 스위치(SW5)가 턴-온 될 때 패널 커패시터(Cp)와의 LC 공진에 의해 제 4 소스 커패시터(C4)에 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 공급함과 아울러 제 8 스위치(SW8)가 턴-온 될 때 패널 커패시터(Cp)와의 LC 공진에 의해 패널 커패시터(Cp)에 저장된 에너지를 제 4 소스 커패시터(C4)로 회수한다.
여기서, 제 1 소스 커패시터(C1)는 제거될 수 있다.
도 5는 도 4에 도시된 스위치들의 온/오프 타이밍을 나타내는 도면이고, 도 6 내지 도 13은 도 5에 도시된 스위치들의 온/오프 타이밍에 따라 형성된 전류패스를 나타내는 도면이다. 여기서, 제 2 커패시터(C2), 제 3 커패시터(C3) 및 제 4 커패시터(C4)에는 1/2 서스테인전압(Vs/2)이 충전되어 있다고 가정하여 설명하기로 한다.
도 6 내지 도 13을 참조하면, t1 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 3 스위칭 제어신호와 제 5 스위칭 제어신호에 따라 제 3 스위치(SW3) 및 제 5 스위치(SW5)가 턴-온 된다. 이에 따라, 도 6에 도시된 바와 같이 제 3 스위치(SW3), 제 4 소스 커패시터(C4), 제 2 노드(N2), 제 5 스위치(SW5), 제 1 다이오드(D1) 및 제 2 인덕터(L2)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성되고, 제 2 인덕터(L2)와 패널 커패시터(Cp)는 직렬 공진회로를 구성하게 된다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 제 2 인덕터(L2)에 흐르는 전류(ip2(t))는 수학식 3과 같다.
Figure 112005034761145-pat00008
Figure 112005034761145-pat00009
여기서,
Figure 112005034761145-pat00010
,
Figure 112005034761145-pat00011
,
Figure 112005034761145-pat00012
이다. 또한, Req는 전류 패스에 보이는 기생 저항의 총합을 나타낸다. 이에 따라, t1 시점에서 패널 커패시터(Cp)의 전압(Vp)은 기저전압(0V)에서 1/2 서스테인전압(Vs/2)까지 상승하게 된다.
t2 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호, 제 3 스위칭 제어신호에 따라 제 3 스위치(SW3)는 이전의 온 상태를 유지하고, 제 2 스위치(SW2)가 턴-온 된다. 이에 따라, 도 7에 도시된 바와 같이 제 3 스위치(SW3), 제 4 소스 커패시터(C4), 제 3 소스 커패시터(C3), 제 2 스위치(SW2)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 전압(Vp)은 1/2 서스테인전압(Vs/2)으로 유지되게 된다.
t3 시점에서는 제 3 스위치(SW3)가 턴-오프됨과 아울러 타이밍 콘트롤러(도 시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호와 제 6 스위칭 제어신호에 따라 제 2 스위치(SW2) 및 제 6 스위치(SW6)가 턴-온 된다. 이에 따라, 도 8에 도시된 바와 같이 제 2 소스 커패시터(C2), 제 1 노드(N1), 제 6 스위치(SW6), 제 2 다이오드(D2), 제 1 인덕터(L1) 및 제 2 스위치(SW2)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성되고, 제 1 인덕터(L1)와 패널 커패시터(Cp)는 직렬 공진회로를 구성하게 된다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 제 1 인덕터(L1)에 흐르는 전류(ip1(t))는 수학식 4와 같다.
Figure 112005034761145-pat00014
이에 따라, 패널 커패시터(Cp)의 전압(Vp)은 Vs/2에서 서스테인 펄스 전압(Vs)에 가까운 전압으로 상승하게 된다.
t4 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 1 스위칭 제어신호 및 제 2 스위칭 제어신호에 따라 제 1 스위치(SW1) 및 제 2 스위치(SW2)가 턴-온 된다. 이에 따라, 도 9에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 전 압(Vp)은 서스테인전압(Vs)을 유지하게 된다.
t5 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호와 제 7 스위칭 제어신호에 따라 제 2 스위치(SW2) 및 제 7 스위치(SW7)가 턴-온 된다. 이에 따라, 도 10에 도시된 바와 같이 패널 커패시터(Cp), 제 2 스위치(SW2), 제 3 소스 커패시터(C3), 제 1 인덕터(L1), 제 3 다이오드(D3), 제 7 스위치(SW7) 및 제 2 소스 커패시터(C2로 이어지는 전류패스가 형성되고, 제 1 인덕터(L1)와 패널 커패시터(Cp)는 직렬 공진을 발생한다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 제 1 인덕터(L1)에 흐르는 전류(ip1(t))는 수학식 5와 같다.
Figure 112005034761145-pat00015
Figure 112005034761145-pat00016
이에 따라, 패널 커패시터(Cp)의 전압(Vp)은 Vs/2전압으로 하강함과 아울러 제 2 소스 커패시터(C2)에는 패널 커패시터(Cp)로부터 회수된 에너지가 저장되게 된다.
t6 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호, 제 3 스위칭 제어신호에 따라 제 3 스위치(SW3) 및 제 2 스 위치(SW2)가 턴-온 된다. 이에 따라, 도 11에 도시된 바와 같이 패널 커패시터(Cp)의 스캔전극(Y), 제 2 스위치(SW2), 제 3 소스 커패시터(C3), 제 4 소스 커패시터(C4), 제 3 스위치(SW3)로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 전압(Vp)은 1/2 서스테인전압(Vs/2)으로 유지되게 된다.
t7 시점에서는 제 2 스위치(SW2)가 턴-오프됨과 아울러 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 3 스위칭 제어신호와 제 8 스위칭 제어신호에 따라 제 3 스위치(SW3) 및 제 8 스위치(SW8)가 턴-온 된다. 이에 따라, 도 12에 도시된 바와 같이 패널 커패시터(Cp)의 스캔전극(Y), 제 2 인덕터(L2), 제 8 스위치(SW8), 제 4 다이오드(D4), 제 2 노드(N2), 제 4 소스 커패시터(C4), 제 3 스위치(SW3)로 이어지는 전류패스가 형성되고, 제 2 인덕터(L2)와 패널 커패시터(Cp)는 직렬 공진회로를 구성하게 된다. 이때, 패널 커패시터(Cp)의 전압(Vp)과 제 2 인덕터(L2)에 흐르는 전류(ip2(t))는 수학식 6과 같다.
Figure 112005034761145-pat00017
Figure 112005034761145-pat00018
이에 따라, 패널 커패시터(Cp)의 전압(Vp)은 Vs/2에서 기저전압(0V)으로 하강함과 아울러 패널 커패시터(Cp)로부터 회수된 에너지는 제 4 소스 커패시터(C4) 에 저장되게 된다.
t8 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이(HIGH) 상태의 제 3 스위칭 제어신호 및 제 4 스위칭 제어신호에 따라 제 3 스위치(SW3) 및 제 4 스위치(SW4)가 턴-온 된다. 이에 따라, 도 13에 도시된 바와 같이 기저전압원(GND), 제 3 스위치(SW3) 및 제 4 스위치(SW4)를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 기저전압(GND)을 유지한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너제 회수장치 및 회수방법은 구성되는 전력용 소자의 최대 항복 전압이 종래에 비해 절반이 되도록 회로를 구성할 수 있음에 따라, 저 전압 및 기생용량이 작은 값싼 소자의 채용이 가능하다. 또한, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너제 회수장치 및 회수방법은 기생저항이 적으며, 무효 전력 회로의 경로에 인가되는 전류의 평균치가 종래에 비해 절반이 됨으로 저 소비전력 및 저 원가의 플라즈마 디스플레이 패널을 제작할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (8)

  1. 서스테인 전압을 공급하는 서스테인 전압원;
    상기 서스테인 전압원과 기저전압원 사이에 직렬로 접속되는 제 1 및 제 2 소스 커패시터;
    상기 서스테인 전압원과 패널 커패시터 사이에 직렬로 접속되는 서스테인 전압 공급 제어부;
    기저전압원과 상기 패널 커패시터 사이에 접속되는 기저전압 공급 제어부;
    상기 서스테인 전압 공급 제어부와 상기 기저전압 공급 제어부 사이에 직렬로 접속되는 제 3 및 제 4 소스 커패시터;
    상기 제 1 및 제 2 소스 커패시터 사이의 제 1 노드와 상기 제 3 및 제 4 소스 커패시터 사이의 제 2 노드 사이에 접속된 제 1 인덕터;
    상기 제 1 노드와 제 1 인덕터 사이에 병렬로 접속되는 제 1 에너지 회수 제어부 및 제 2 에너지 공급 제어부; 및
    상기 제 2 노드와 상기 스캔전극 사이에 접속되는 제 2 인덕터 및 상기 제 2 노드와 상기 제 2 인덕터 사이에 병렬로 접속되는 제 1 에너지 공급 제어부 및 제 2 에너지 회수 제어부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  2. 제 1 항에 있어서,
    상기 서스테인전압 공급 제어부는
    상기 서스테인전압원과 상기 패널 커패시터 사이에 직렬로 접속된 제 1 스위치 및 제 2 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  3. 제 1 항에 있어서,
    상기 기저전압 공급 제어부는
    상기 기저전압원과 상기 스캔전극 사이에 직렬로 접속된 제 3 스위치 및 제 4 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  4. 제 1 항에 있어서,
    상기 제 1 에너지 공급 제어부는
    상기 제 2 노드와 상기 제 2 인덕터 사이에 접속되는 제 5 스위치 및 제 1 다이오드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  5. 제 1 항에 있어서,
    상기 제 2 에너지 공급 제어부는
    상기 제 1 노드와 상기 제 1 인덕터 사이에 접속되는 제 6 스위치 및 제 2 다이오드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  6. 제 1 항에 있어서,
    상기 제 1 에너지 회수 제어부는
    상기 제 1 노드와 상기 제 1 인덕터 사이에 접속되는 제 7 스위치 및 제 3 다이오드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  7. 제 1 항에 있어서,
    상기 제 2 에너지 회수 제어부는
    상기 제 2 노드와 상기 제 2 인덕터 사이에 접속되는 제 8 스위치 및 제 4 다이오드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  8. 플라즈마 디스플레이 패널의 에너지를 회수하는 방법에 있어서,
    제 1 직렬공진을 이용하여 상기 플라즈마 디스플레이 패널의 스캔전극에 0V에서 1/2 서스테인전압으로 상승하는 전압을 공급하는 단계;
    상기 스캔전극의 전압을 1/2 서스테인전압으로 유지하는 제 1 유지단계;
    상기 제 1 직렬공진과 다른 제 2 직렬공진을 이용하여 상기 스캔전극에 1/2 서스테인전압에서 서스테인전압으로 상승하는 전압을 공급하는 단계;
    상기 스캔전극의 전압을 서스테인전압으로 유지하는 단계;
    상기 제 2 직렬공진을 이용하여 상기 스캔전극의 전압을 서스테인전압에서 1/2 서스테인전압까지 하강시키는 단계;
    상기 스캔전극의 전압을 1/2 서스테인전압으로 유지하는 제 2 유지단계; 및
    상기 제 1 직렬공진을 이용하여 상기 스캔전극의 전압을 1/2 서스테인전압에서 0V까지 하강시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
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