KR20060056156A - 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법 - Google Patents

플라즈마 디스플레이 패널의 에너지 회수장치 및 방법 Download PDF

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Abstract

본 발명은 패널에 서스테인전압을 전압을 공급하기 위한 스위치들의 소프트 스위칭을 가능하도록 한 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인 방전을 위한 스캔전극 및 서스테인전극을 가지는 플라즈마 디스플레이 패널과; 상기 스캔전극 및 서스테인전극에 서스테인전압을 공급하기 위한 서스테인전압원과; 상기 스캔전극 및 서스테인전극 사이에 접속되어 상기 패널에 저장된 에너지를 회수함과 아울러 회수된 에너지를 상기 패널에 재공급하는 인덕터와; 상기 서스테인전압을 상기 스캔전극에 공급하도록 상기 서스테인전압원과 상기 스캔전극 사이에 접속된 제 1 스위치와; 상기 서스테인전극과 기저전압원 사이에 접속되어 상기 스캔전극에 서스테인전압이 공급될 때 상기 제 1 스위치와 동기되는 제 2 스위치와; 상기 서스테인전압을 상기 패널의 서스테인전극에 공급하도록 상기 서스테인전압원과 상기 서스테인전극 사이에 접속된 제 3 스위치와; 상기 스캔전극과 상기 기저전압원 사이에 접속되어 상기 서스테인전극에 서스테인전압이 공급될 때 상기 제 3 스위치와 동기되는 제 4 스위치를 구비한다.

Description

플라즈마 디스플레이 패널의 에너지 회수장치 및 방법{ENERGY RECOVERY APPARATUS AND METHOD OF PLASMA DISPLAY PANEL}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도이다.
도 2는 종래의 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 3은 도 2에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 4는 종래의 다른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 5는 도 4에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 6a는 도 5에 도시된 t1 기간에서의 스위치 소자의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 6b는 도 5에 도시된 t2 기간에서의 스위치 소자의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 6c는 도 5에 도시된 t3 기간에서의 스위치 소자의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 6d는 도 5에 도시된 t4 기간에서의 스위치 소자의 온/오프 상태 및 전류패스를 나타내는 회로도이다.
도 7은 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 8은 도 7에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 9는 도 8에 도시된 t0 기간 이전에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 10은 도 8에 도시된 t0 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 11은 도 8에 도시된 t1 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 12는 도 8에 도시된 t2 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 13은 도 8에 도시된 t3 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 14는 도 8에 도시된 t4 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 15는 도 8에 도시된 t5 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 16은 도 8에 도시된 t6 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 17은 도 8에 도시된 t7 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 18은 도 8에 도시된 t8 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 19는 도 8에 도시된 t9 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 20은 도 8에 도시된 t10 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 21은 본 발명의 다른 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.
도 22는 도 21에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 23은 도 22에 도시된 t0 기간 이전에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 24는 도 22에 도시된 t0 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 25는 도 22에 도시된 t1 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 26은 도 22에 도시된 t2 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 27은 도 22에 도시된 t3 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 28은 도 22에 도시된 t4 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 29는 도 22에 도시된 t5 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 30은 도 22에 도시된 t6 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 31은 도 22에 도시된 t7 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 32는 도 22에 도시된 t8 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 33은 도 22에 도시된 t9 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
도 34는 도 22에 도시된 t10 기간에서 스위치들의 온/오프 상태에 따른 전류패스를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 플라즈마 디스플레이 패널 2 : 충/방전 회로부
3 : 클램프부 10 : 상부기판
14,22 : 유전체층 16 : 보호막
18 : 하부기판 24 : 격벽
26 : 형광체 30, 32 : 에너지 회수장치
본 발명은 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법에 관한 것으로, 특히 패널에 서스테인전압을 전압을 공급하기 위한 스위치들의 소프트 스위칭을 가능하도록 한 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.
이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭 보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자 외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 서브필드는 다시 초기화기간, 어드레스기간, 서스테인기간 및 소거기간으로 분할되어 구동된다.
여기서, 초기화기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인기간은 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 소거기간은 서스테인기간에 발생된 서스테인 방전을 소거하는 기간이다.
이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 스캔전극(12Y) 및 서스테인전극(12Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.
도 2를 참조하면, 'Weber(USP-5081400)'에 의해 제안된 플라즈마 디스플레이 패널의 에너지 회수장치(30, 32)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적 으로 설치된다. 여기서, 패널 커패시터(Cp)는 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 에너지 회수장치에서 제 1 에너지 회수장치(30)는 스캔전극(Y)에 서스테인펄스를 공급하고, 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번되게 동작하면서 서스테인전극(Z)에 서스테인펄스를 공급한다.
종래의 플라즈마 디스플레이 패널의 에너지 회수장치(30, 32)의 구성을 제 1 에너지 회수장치(30)를 참조하여 설명하기로 한다. 제 1 에너지 회수장치(30)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1, S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이의 제 1 노드(N1)와 서스테인전압원(Vs) 사이에 접속된 제 2 스위치(S2)와, 제 1 노드(N1)와 기저전압원(GND) 사이에 접속된 제 4 스위치(S4)를 구비한다.
소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인전압원(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 이를 위해, 제 1 내지 제 4 스위치(S1 내지 S4)는 전류의 흐름을 제어한다. 한편, 제 1 및 제 2 스위치(S1, S2)와 인덕터(L)의 사이에 각각 설치된 제 5 및 제 6 다이오드(D5, D6)는 전류가 역방향으로 흐르는 것을 방지한다.
도 3은 제 1 에너지 회수장치 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
t1 기간 이전에 패널 커패시터(Cp)에는 0[V]의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
도 3을 참조하면, t1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on) 되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 이에 따라, 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)에 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 2배인 서스테인전압이 충전된다.
t2 기간에는 제 1 스위치(Q1)는 온 상태를 유지하면서, 제 2 스위치(S2)가 턴-온 된다. 제 2 스위치(S2)가 턴-온 되면 서스테인전압원(Vs)으로부터 서스테인전압이 스캔전극(Y)에 공급된다. 스캔전극(Y)에 공급되는 서스테인전압은 패널 커패시터(Cp)의 전압이 서스테인전압 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 t1기간에 서스테인전압까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.
t3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off) 된다. 이때, 스캔전극(Y)은 t3의 기간동안 서스테인전압을 유지한다.
t4 기간에는 제 2 스위치(S2)가 턴-오프 되고, 제 3 스위치(S3)가 턴-온 된 다. 제 3 스위치(S3)가 턴-온 되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
t5 기간에는 제 3 스위치(S3)가 턴-오프 되고, 제 4 스위치(S4)가 턴-온 된다. 제 4 스위치(S4)가 턴-온 되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0V로 하강한다.
t6 기간에는 t5 상태를 일정 시간동안 유지한다. 실제로, 스캔전극(Y) 및 서스테인전극(Z)에 공급되는 교류 구동펄스는 t1 내지 t6 기간이 주기적으로 반복되면서 얻어지게 된다.
한편, 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번적으로 동작하면서 패널 커패시터(Cp)에 구동전압을 공급하게 된다. 따라서, 패널 커패시터(Cp)에는 서로 반대 극성을 가지는 서스테인전압이 공급되게 된다. 이와 같이 패널 커패시터(Cp)에 서로 반대 극성을 가지는 서스테인전압이 공급됨으로써 방전셀들에서 서스테인 방전이 일어나게 된다.
하지만, 이와 같은 종래의 에너지 회수장치(30, 32)들은 스캔전극(Y) 측에 설치된 제 1 에너지 회수장치(30) 및 서스테인전극(Z) 측에 설치된 제 2 에너지 회수장치(32)가 각각 동작함으로써 많은 회로부품들(스위칭 소자 등)이 필요하게 되고, 이에 따라 제조비용이 상승되는 문제점이 있다. 아울러, 전류의 패스 상의 다수의 스위치들(다이오드, 스위치소자, 인덕터)의 도통손실로 인하여 많은 소비전력 이 소모되게 된다.
이러한 문제점을 해결하기 위해 도 4와 같은 플라즈마 디스플레이 패널의 에너지 회수장치가 제안되었다.
도 4를 참조하면, 'NEC(USP-5670974)'에 의해 제안된 플라즈마 디스플레이 패널의 에너지 회수장치는 플라즈마 디스플레이 패널(1)의 스캔전극과 서스테인전극 사이에 형성되는 정전용량을 등가적으로 나타내는 패널 커패시터(Cp)와, 패널 커패시터(Cp)에 병렬로 접속되는 충방전 회로부(2) 및 전압 클램프부(3)를 구비한다. 특히, 충방전 회로부(2)는 상기 패널(1)의 패널 커패시터(Cp)에 병렬에 접속되고 패널 커패시터(Cp)의 방전시 발생되는 공진 전류의 역극성에 재충전하는 인덕터(L)와, 제 5 및 제 6 스위치(S5, S6)를 구비한다. 이때, 제 5 및 제 6 스위치(S5, S6)는 인덕터(L)에 대해 쌍방향 스위치를 형성하게 된다. 즉, 패널 커패시터(Cp)의 서스테인전극(Z)과 인덕터(L)의 일측에는 각각 제 5 및 제 6 제어신호에 의해 제어되는 N채널 FET의 제 5 및 제 6 스위치(S5, S6)와 제 5 및 제 6 스위치(S5, S6) 각각에 직렬 접속되는 역방향 전류 저지용 다이오드(D7, D8)가 직렬 접속된다. 그리고, 패널 커패시터(Cp)의 스캔전극(Y)에는 병렬 접속된 인덕터(L)와 저항(R)의 일단이 접속된다. 이때, 병렬 접속된 인덕터(L)와 저항(R)의 타단은 제 7 및 제 8 다이오드(D7, D8)의 타단에 공통으로 접속된다. 상술한 플라즈마 디스플레이 패널(1)의 패널 커패시터(Cp)와 충방전 회로부(2)는 병렬 공진회로를 형성한다. 한편, 충방전 회로부(2)의 인덕터(L)에 병렬 접속되는 저항(R)은 파형의 진동을 방지하기 위해서 설치된 덤핑 저항이다.
전압 클램프부(3)는 제 1 내지 제 4 스위치들(S1 내지 S4)로 구성되고, 이 중 제 1 및 제 3 스위치(S1, S3)는 패널 커패시터(Cp)의 스캔전극(Y)과 전원 전압원들(GND, -Vs) 사이에 각각 접속되고, 제 2 및 제 4 스위치(S2, S4)는 패널 커패시터(Cp)의 서스테인전극(Z)과 전원 전압원들(GND, -Vs) 사이에 접속된다. 이때, 제 1 및 제 4 스위치(S1, S4)는 P채널 FET이고, 제 2 및 제 3 스위치(S2, S3)는 N채널 FET이며, 제 1 및 제 3 스위치(S1, S3)와 제 2 및 제 4 스위치(S2, S4) 각각은 CMOS형 회로로 구성된다.
이와 같은, PDP의 에너지 회수장치는 플라즈마 디스플레이 패널(1)의 패널 커패시터(Cp) 및 충방전 회로부(2)의 인덕터(L) 등으로 병렬 공진회로를 형성하고 제 1 내지 제 4 스위치들(S1 내지 S4) 각각의 구동에 의해 패널 커패시터(Cp)의 충방전을 반복하여 무효전력을 줄이게 된다.
도 5는 도 4에 도시된 패널의 구동전압 및 구동 전류파형의 파형도이다.
여기서, t1 기간 이전인 t=0에서는 패널(1)의 패널 커패시터(Cp)에는 전하가 전혀 충전되어 있지 않다고 가정하여 동작과정을 상세히 설명하기로 한다.
도 5를 참조하면, t1 기간에 제 1 및 제 2 스위치(S1, S2)가 턴-온 되면 도 6a에 도시된 바와 같이 기저전압원(GND)으로부터 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 스위치(S2) 및 부극성(-)의 서스테인전압원(-Vs)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)에는 서스테인전압이 충전되게 된다.
t2 기간에 제 1 및 제 2 스위치(S1, S2)는 턴-오프 되고, 제 5 스위치(S5)가 턴-온 된다. 이에 따라, 도 6b에 도시된 바와 같이 패널 커패시터(Cp)의 스캔전극(Y), 인덕터(L), 제 7 다이오드(D7), 제 5 스위치(S5) 및 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 전류패스가 형성된다. 이때, 인덕터(L)는 패널 커패시터(Cp)와 공진루프를 형성하게 되므로 LC 공진에 의해 패널 커패시터(Cp)에 충전된 서스테인전압으로부터의 에너지가 인덕터(L)에 공급된다. 이에 따라, 인덕터(L)에는 역 기전력이 발생해 공진전류(IL)가 흐르게 된다. 또한, 인덕터(L)에 흐르는 공진전류(IL)가 최대가 되면 즉, 인덕터(L)에 저장된 에너지가 최대가 되면 인덕터(L)는 패널 커패시터(Cp)와의 LC 공진에 의해 그 내부에 저장된 에너지를 패널 커패시터(Cp)의 서스테인전극(Z)에 공급하게 된다. 이로 인해, 인덕터(L)에 흐르는 전류가 0(zero)에 이르게 될 때 패널 커패시터(Cp)에는 0V에서 부극성(-)의 서스테인전압까지 하강하는 서스테인전압이 충전되게 된다.
t3 기간에 제 3 및 제 4 스위치(S3, S4)가 턴-온 된다. 이에 따라, 도 6c에 도시된 바와 같이 기저전압원(GND), 제 4 스위치(S4), 패널 커패시터(Cp), 제 3 스위치(S3) 및 부극성(-)의 서스테인전압원(-Vs)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 부극성(-)의 서스테인전압을 유지하게 된다.
t4 기간에 제 3 및 제 4 스위치(S3, S4)가 턴-오프 된 후 제 6 스위치(S6)가 턴-온 된다. 이에 따라, 도 6d에 도시된 바와 같이 패널 커패시터(Cp)의 서스테인전극(Z), 제 6 스위치(S6), 인덕터(L) 및 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)에 저장된 부극성(-)의 서스테인전압으로부터의 에너지가 인덕터(L)에 공급된다. 이에 따라, 인덕터 (L)에는 t2 기간에 인덕터(L)에 흐르는 전류와 반대 극성의 전류가 흐르게 된다. 또한, 인덕터(L)에 흐르는 공진전류(IL)가 최대가 되면 즉, 인덕터(L)에 저장된 에너지가 최대가 되면 인덕터(L)는 패널 커패시터(Cp)와의 LC 공진에 의해 그 내부에 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y)에 공급하게 된다. 이로 인해, 인덕터(L)에 흐르는 전류가 0(zero)에 이르게 될 때 패널 커패시터(Cp)에는 0V에서 정극성(+)의 서스테인전압까지 상승하는 서스테인전압이 충전되게 된다.
t5 기간에 패널 커패시터(Cp)에 역극성 전압의 재충전이 완료되면 제 6 스위치(S6)가 턴-오프 되고, 제 1 및 제 2 스위치(S1, S2)가 턴-온 된다. 이에 따라, 도 6a에 도시된 바와 같이 기저전압원(GND)으로부터 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 스위치(S2) 및 부극성(-)의 서스테인전압원(-Vs)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)는 정극성(+)의 서스테인전압을 유지하게 된다. 그런 다음에는 t2 기간부터 t5 기간까지 반복적으로 동작된다.
그러나, 이와 같이 'NEC(USP-5670974)'에서 제안된 PDP의 에너지 회수장치는 인덕터(L)와 패널 커패시터(Cp) 간의 직렬 공진을 이용하여 패널 커패시터(Cp)를 충/방전시키기 때문에 회로 소자들의 기생 요소들의 영향으로 패널 커패시터(Cp)에 서스테인전압을 공급하는 스위치들의 소프트 스위칭이 원할하게 이루어지지 않는 문제가 있다.
따라서, 본 발명의 목적은 패널에 서스테인전압을 전압을 공급하기 위한 스 위치들의 소프트 스위칭을 가능하도록 한 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인 방전을 위한 스캔전극 및 서스테인전극을 가지는 플라즈마 디스플레이 패널과; 상기 스캔전극 및 서스테인전극에 서스테인전압을 공급하기 위한 서스테인전압원과; 상기 스캔전극 및 서스테인전극 사이에 접속되어 상기 패널에 저장된 에너지를 회수함과 아울러 회수된 에너지를 상기 패널에 재공급하는 인덕터와; 상기 서스테인전압을 상기 스캔전극에 공급하도록 상기 서스테인전압원과 상기 스캔전극 사이에 접속된 제 1 스위치와; 상기 서스테인전극과 기저전압원 사이에 접속되어 상기 스캔전극에 서스테인전압이 공급될 때 상기 제 1 스위치와 동기되는 제 2 스위치와; 상기 서스테인전압을 상기 패널의 서스테인전극에 공급하도록 상기 서스테인전압원과 상기 서스테인전극 사이에 접속된 제 3 스위치와; 상기 스캔전극과 상기 기저전압원 사이에 접속되어 상기 서스테인전극에 서스테인전압이 공급될 때 상기 제 3 스위치와 동기되는 제 4 스위치를 구비한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 상기 서스테인전극과 상기 제 2 스위치 사이의 제 1 노드와 상기 인덕터 사이에 병렬로 접속된 제 5 및 제 6 스위치와, 상기 인덕터와 상기 제 5 스위치 사이에 접속된 제 1 다이오드와, 상기 제 6 스위치와 상기 인덕터 사이에 접속된 제 2 다이오드를 더 구비 한다.
상기 제 1 다이오드는 상기 패널로부터 정극성의 서스테인전압이 방전될 때 상기 패널로부터 발생되는 역전류를 방지하는 것을 특징으로 한다.
상기 제 2 다이오드는 상기 패널로부터 부극성의 서스테인전압이 방전될 때 상기 패널로부터 발생되는 역전류를 방지하는 것을 특징으로 한다.
상기 제 1 및 제 2 스위치는 상기 서스테인전압원으로부터의 서스테인전압이 상기 스캔전극에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
상기 제 1, 제 2 및 제 5 스위치는 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지가 상기 인덕터에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 한다.
상기 제 5 스위치는 상기 패널로부터 방전되는 에너지가 상기 인덕터에 공급되도록 전류패스를 형성하는 것을 특징으로 한다.
제 2 및 제 4 스위치는 상기 패널의 전압이 기저전압을 유지하도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 2, 제 4 및 제 5 스위치는 상기 패널의 전압이 기저전압을 유지하는 동안 상기 인덕터에 저장된 에너지를 유지하도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 5 스위치는 상기 패널의 충전 시점 이전에 상기 인덕터에 저장된 에너지가 상기 패널의 서스테인전극에 공급되도록 전류패스를 형성하는 것을 특징으 로 한다.
상기 제 3 및 제 4 스위치는 상기 서스테인전압원으로부터의 서스테인전압이 상기 서스테인전극에 공급되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 5 스위치는 상기 패널의 전압이 부극성의 서스테인전압으로 유지될 때 상기 인덕터에 저장된 에너지가 상기 패널의 서스테인전극 쪽으로 방전되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 3, 제 4 및 제 6 스위치는 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지가 상기 인덕터에 저장되도록 전류패스를 형성하는 것을 특징으로 한다.
제 6 스위치는 상기 패널로부터 방전되는 에너지가 상기 인덕터에 저장되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 1 및 제 3 스위치는 상기 패널의 전압이 기저전압을 유지하도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 1, 제 3 및 제 6 스위치는 상기 패널의 전압이 기저전압을 유지하는 동안 상기 인덕터에 저장된 에너지를 유지하도록 전류패스를 형성하는 것을 특징으로 한다.
제 6 스위치는 상기 패널의 충전 시점 이전에 상기 인덕터에 저장된 에너지가 상기 스캔전극에 공급되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 6 스위치는 상기 패널의 전압이 정극성의 서스테인전압을 유지하는 동안 상기 인덕터에 저장된 에너지가 상기 패널의 스캔전극 쪽으로 방전되도록 전 류패스를 형성하는 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치에서 상기 인덕터는 상기 패널로부터 정극성의 서스테인전압이 방전되는 방전시간과 상기 패널에 부극성의 서스테인전압이 충전되는 충전시간을 제어하는 제 1 인덕터와, 상기 패널로부터 부극성의 서스테인전압이 방전되는 방전시간과 상기 패널에 정극성의 서스테인전압이 충전되는 충전시간을 제어하는 제 2 인덕터를 구비한다.
상기 제 1 및 제 2 인덕터는 병렬접속된 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 상기 서스테인전극과 상기 제 2 인덕터 사이의 제 1 노드와 상기 제 1 인덕터 사이에 접속된 제 5 스위치와, 상기 스캔전극과 제 4 스위치 사이의 제 2 노드와 제 2 인덕터 사이에 접속된 제 6 스위치와, 상기 제 1 인덕터와 제 5 스위치 사이에 접속된 제 1 다이오드와, 상기 제 6 스위치와 제 2 인덕터 사이에 접속된 제 2 다이오드를 더 구비한다.
상기 제 1, 제 2 및 제 5 스위치는 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지가 상기 제 1 인덕터에 공급되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 5 스위치는 상기 패널로부터 방전되는 에너지가 상기 제 1 인덕터에 공급되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 2, 제 4 및 제 5 스위치는 상기 패널의 전압이 기저전압을 유지하는 동안 상기 제 1 인덕터에 저장된 에너지를 유지하도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 5 스위치는 상기 패널의 충전 시점 이전에 상기 제 1 인덕터에 저장된 에너지가 상기 패널의 서스테인전극에 공급되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 5 스위치는 상기 패널의 전압이 부극성의 서스테인전압으로 유지될 때 상기 제 1 인덕터에 저장된 에너지가 상기 패널의 서스테인전극 쪽으로 방전되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 3, 제 4 및 제 6 스위치는 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지가 상기 제 2 인덕터에 저장되도록 전류패스를 형성하는 것을 특징으로 한다.
제 6 스위치는 상기 패널로부터 방전되는 에너지가 상기 제 2 인덕터에 저장되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 1, 제 3 및 제 6 스위치는 상기 패널의 전압이 기저전압을 유지하는 동안 상기 제 2 인덕터에 저장된 에너지를 유지하도록 전류패스를 형성하는 것을 특징으로 한다.
제 6 스위치는 상기 패널의 충전 시점 이전에 상기 제 2 인덕터에 저장된 에너지가 상기 스캔전극에 공급되도록 전류패스를 형성하는 것을 특징으로 한다.
상기 제 6 스위치는 상기 패널의 전압이 정극성의 서스테인전압을 유지하는 동안 상기 제 2 인덕터에 저장된 에너지가 상기 패널의 스캔전극 쪽으로 방전되도록 전류패스를 형성하는 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수방법은 서스테인 방전을 위한 스캔전극 및 서스테인전극을 가지는 플라즈마 디스플레이 패널의 에너지 회수방법에 있어서, 서스테인전압원으로부터의 전압을 상기 스캔전극에 공급하여 상기 패널의 전압을 정극성의 서스테인전압으로 유지하는 제 1 단계와; 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지를 제 1 인덕터에 저장하는 제 2 단계와; 상기 패널로부터 방전되는 에너지를 상기 제 1 인덕터에 저장하는 제 3 단계와; 상기 스캔전극 및 서스테인전극에 기저전압을 공급하여 상기 패널의 전압을 기저전압으로 유지하는 제 4 단계와; 상기 패널의 충전 시점 이전에 상기 패널과 상기 제 1 인덕터간의 공진 루프를 형성하여 상기 제 1 인덕터에 저장된 에너지를 상기 패널에 공급하는 제 5 단계와; 상기 서스테인전압원으로부터의 전압을 상기 서스테인전극에 공급하여 상기 패널의 전압을 부극성의 서스테인전압으로 유지하는 제 6 단계와; 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지를 제 2 인덕터에 저장하는 제 7 단계와; 상기 패널과 상기 제 2 인덕터간의 공진루프를 형성하여 상기 패널로부터의 에너지를 상기 제 2 인덕터에 저장하는 제 8 단계와; 상기 스캔전극 및 서스테인전극에 서스테인전압을 공급하여 상기 패널의 전압을 기저전압으로 유지하는 제 9 단계와; 상기 패널의 충전 시점 이전에 상기 패널과 제 2 인덕터간의 공진루프를 형성하여 상기 제 2 인덕터에 저장된 에너지를 상기 스캔전극에 공급하는 제 10 단계와; 상기 스캔전극에 서스테인전압을 공급하여 상기 패널의 전압을 서스테인전압으로 유지하는 제 11 단계를 포함한다.
상기 제 2 단계는 상기 제 1 단계를 포함하는 것을 특징으로 한다.
상기 제 4 단계는 상기 제 1 인덕터의 양단에 기저전압을 공급하여 상기 제 1 인덕터에 저장된 에너지를 유지하는 단계를 포함하는 것을 특징으로 한다.
상기 제 6 단계는 상기 제 1 인덕터에 저장된 에너지를 상기 패널의 서스테인전극 쪽으로 방전하는 단계를 포함하는 것을 특징으로 한다.
상기 제 7 단계는 상기 제 6 단계를 포함하는 것을 특징으로 한다.
상기 제 9 단계는 상기 제 2 인덕터의 양단에 서스테인전압을 공급하여 상기 제 2 인덕터에 저장된 에너지를 유지하는 단계를 포함하는 것을 특징으로 한다.
상기 제 11 단계는 상기 제 2 인덕터에 충전된 에너지를 상기 패널의 스캔전극 쪽으로 단계를 더 포함하는 것을 특징으로 한다.
상기 제 1 및 제 2 인덕터는 하나의 인덕터로 형성된 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 7 내지 도 34를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 7은 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 PDP의 에너지 회수장치는 서스테인방전을 위한 스캔전극(Y) 및 서스테인전극(Z)을 가지는 패널 커패시터(Cp)와; 패널 커패시터(Cp)에 서스테인전압을 공급하기 위한 서스테인전압원(Vs)과; 정극성 (+)의 서스테인전압을 패널 커패시터(Cp)에 공급하기 위해 서스테인전압원(Vs)과 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속된 제 1 스위치(S1)와; 부극성(-)의 서스테인전압을 패널 커패시터(Cp)에 공급하기 위해 서스테인전압원(Vs)과 패널 커패시터(Cp)의 서스테인전극(Z) 사이에 접속된 제 4 스위치(S4)와; 제 1 스위치(S1)와 동기되어 패널 커패시터(Cp)에 정극성(+)의 서스테인전압을 공급하도록 패널 커패시터(Cp)의 서스테인전극(Z)과 기저전압원(GND) 사이에 접속된 제 2 스위치(S2)와; 제 4 스위치(S4)와 동기되어 패널 커패시터(Cp)에 부극성(-)의 서스테인전압을 공급하도록 패널 커패시터(Cp)의 스캔전극(Y)과 기저전압원(GND) 사이에 접속된 제 3 스위치(S3)와; 패널 커패시터(Cp)의 스캔전극(Y)과 제 3 스위치(S3) 사이의 제 1 노드(N1)와 패널 커패시터(Cp)의 서스테인전극(Z)과 제 2 스위치(S2) 사이의 제 2 노드(N2) 사이에 접속된 인덕터(L)와; 인덕터(L)와 제 2 노드(N2) 사이에 병렬 접속된 제 5 및 제 6 스위치(S5, S6)와; 인덕터(L)와 제 5 및 제 6 스위치(S5, S6) 사이에 각각 직렬 접속된 제 7 및 제 8 다이오드(D7, D8)를 구비한다.
패널 커패시터(Cp)는 PDP의 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 패널 커패시터(Cp)는 서로 반대 극성을 가지는 서스테인전압에 의해 서스테인 방전을 발생하게 된다.
인덕터(L)는 제 1 내지 제 6 스위치(S1 내지 S6)의 스위칭에 따라 패널 커패시터(Cp)의 충/방전 시점 이전에 에너지를 저장한 후, 패널 커패시터(Cp)와의 LC 공진에 의해 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z) 중 어느 한 전극에 공급한다. 또한, 인덕터(L)는 제 1 내지 제 6 스위치(S1 내지 S6)의 스위칭에 따라 패널 커패시터(Cp)로부터의 에너지를 회수하여 저장한 후, 저장된 에너지를 패널 커패시터(Cp)에 재 공급한다. 이러한, 인덕터(L)는 패널 커패시터(Cp)의 충/방전 시간을 제어하기 위해 원하는 값으로 설정할 수 있다. 다시 말해, PDP의 에너지 회수 효율을 향상시키기 위해서는 인덕터(L)의 인덕턴스를 크게 하여 인덕터(L)에 많은 에너지를 저장함으로써 패널 커패시터(Cp)의 충전시간을 빠르게 할 수 있다. 또한, PDP의 방전 특성을 향상시키기 위해서는 인덕터(L)의 인덕턴스를 작게 하여 인덕터(L)에 적은 에너지를 저장함으로써 패널 커패시터(Cp)의 방전 시간을 느리게 할 수 있다.
제 1 스위치(S1)는 제 1 스위칭 신호에 따라 서스테인전압원(Vs)으로부터의 서스테인전압을 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다. 제 2 스위치(S2)는 제 2 스위칭 신호에 따라 제 2 노드(N2)를 기저전압원(GND)에 전기적으로 접속시킨다. 제 3 스위치(S3)는 제 3 스위칭 신호에 따라 제 1 노드(N1)를 기저전압원(GND)에 전기적으로 접속시킨다. 제 4 스위치(S4)는 제 4 스위칭 신호에 따라 패널 커패시터(Cp)의 서스테인전극(Z)에 서스테인전압을 공급한다. 제 5 스위치(S5)는 제 5 스위칭 신호에 따라 제 1 노드(N1)를 제 2 노드(N2)에 전기적으로 접속시킨다. 제 6 스위치(S6)는 제 6 스위칭 신호에 따라 제 2 노드(N2)를 제 1 노드(N1)에 전기적으로 접속시킨다. 여기서, 제 5 및 제 6 스위치(S5, S6)는 패널 커패시터(Cp)의 충/방전 시점 이전에 인덕터(L)의 전류를 증가 또는 감소시키는 보조 스위치로 사용된다. 또한, 제 1 내지 제 4 스위치(S1 내지 S4)는 패널 커패시터(Cp)의 전압을 정극성(+) 또는 부극성(-)의 서스테인전압으로 유지시킴과 아울러 패널 커패시터(Cp)의 전압을 0V 또는 기저전압으로 유지시키는 주 스위치로 사용된다. 이에 따라, 패널 커패시터(Cp)의 충/방전 시점 이전에 인덕터(L)에 충분한 에너지를 저장하고, 충분히 저장된 에너지를 이용하여 패널 커패시터(Cp)를 충/방전하기 때문에 패널 커패시터(Cp)의 전압을 서스테인전압 및 기저전압으로 유지하는 주 스위치의 소프트 스위칭이 가능하게 된다. 이러한, 제 1 내지 제 6 스위치들(S1 내지 S6)은 제 1 내지 제 6 스위칭 신호에 따라 턴-온 및 턴-오프 되면서 전류의 흐름을 제어한다. 그리고, 제 1 내지 제 6 스위치들(S1 내지 S6) 각각에는 제 1 내지 제 6 다이오드(D1 내지 D6)가 병렬로 접속된다. 이러한, 제 1 내지 제 6 다이오드들(D1 내지 D6)은 제 1 내지 제 6 스위치(S1 내지 S6)의 내부 또는 외부 다이오드들로 이용될 수 있다. 한편, 제 1 내지 제 6 스위치(S1 내지 S6) 각각은 반도체 스위치 소자 예를 들면, MOSFET, IGBT, SCR, BJT 중 어느 하나로 구성된다.
제 7 및 제 8 다이오드(D7, D8) 각각은 인덕터(L)와 제 5 스위치(S5) 사이 및 인덕터(L)와 제 6 스위치(S6) 사이에 접속되어 패널 커패시터(Cp)의 충/방전 시 패널 커패시터(Cp)로부터의 역전류를 방지한다. 다시 말해, 제 7 다이오드(D7)는 패널 커패시터(Cp)에 정극성(+)의 서스테인전압이 방전될 때 서스테인전극(Z)으로부터의 역전류를 방지함과 아울러 패널 커패시터(Cp)에 부극성(-)의 서스테인전압이 충전될 때 서스테인전극(Z)으로부터의 역전류를 방지한다. 또한, 제 8 다이오드(D8)는 패널 커패시터(Cp)에 정극성(+)의 서스테인전압이 충전될 때 스캔전극(Y)으로부터의 역전류를 방지함과 아울러 패널 커패시터(Cp)로부터 부극성(-)의 서스테인전압이 방전될 때 스캔전극(Y)으로부터의 역전류를 방지한다.
도 8은 도 7에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 인가되는 전압 및 인덕터의 전류를 나타내는 타이밍도 및 파형도이다.
여기서, 패널 커패시터(Cp)의 스캔전극(Y)은 정극성(+), 서스테인전극(Z)은 부극성(-)으로 설정하여 설명하기로 한다.
도 8을 참조하면, t0 기간 이전에서는 하이(HIGH) 상태의 제 1 및 제 2 스위칭 신호에 따라 제 1 및 제 2 스위치(S1, S2)가 턴-온 된다. 이에 따라, 도 9에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에 서스테인전압이 공급되므로 패널 커패시터(Cp)는 정극성(+)의 서스테인전압을 유지하게 된다.
t0 기간에 제 1 및 제 2 스위치(S1, S2)는 이전의 온 상태를 유지하고, 하이 상태의 제 5 스위칭 신호에 따라 제 5 스위치(S5)가 턴-온 된다. 이에 따라, 도 10에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 1 스위치(S1), 제 1 노드(N1), 인덕터(L), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 제 1 전류패스에 의해 정극성(+)의 서스테인전압을 유지하고, 인덕터(L)는 제 2 전류패스에 의해 서스테인전압원(Vs)으로부터 공급되는 에너지를 저장하게 된다. 이에 따라, 인덕터(L)에는 정극성(+)의 전류가 흐르게 된다.
t1 기간에 제 2 및 제 5 스위치(S2, S5)는 이전의 온 상태를 유지하고, 로우(LOW) 상태의 제 1 스위칭 신호에 따라 제 1 스위치(S1)는 턴-오프 된다. 이에 따라, 도 11에 도시된 바와 같이 패널 커패시터(Cp)의 스캔전극(Y), 제 1 노드(N1), 인덕터(L), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2) 및 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 인덕터(L)와 공진루프를 형성하게 되므로 인덕터(L)와의 LC 공진에 의해 패널 커패시터(Cp)로부터의 에너지가 인덕터(L)에 공급된다. 이로 인해, 패널 커패시터(Cp)의 전압은 정극성(+)의 서스테인전압에서 0V 또는 기저전압으로 낮아지게 되고, 인덕터(L)에는 패널 커패시터(Cp)로부터 방전되는 에너지가 저장된다. 이에 따라, 인덕터(L)에 흐르는 전류와 그 내부에 저장된 에너지는 증가하게 된다.
t2 기간에 제 2 및 제 5 스위치(S2, S5)는 이전의 온 상태를 유지하고, 하이 상태의 제 3 스위칭 신호에 따라 제 3 스위치(S3)가 턴-온 된다. 이에 따라, 도 12에 도시된 바와 같이 제 3 스위치(S3), 제 1 노드(N1), 패널 커패시터(Cp), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 1 전류패스와 제 3 스위치(S3), 제 1 노드(N1), 인덕터(L), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 스캔전극(Y)과 서스테인전극(Z)에는 제 1 전류패스에 의해 기저전압이 공급되므로 패널 커패시터(Cp)는 0V 또는 기저전압 상태를 유지하고, 인덕터(L)는 제 2 전류패스에 의해 그 내부에 저장된 에너지를 최대값으로 유지하게 된다. 다시 말해, 인덕터(L)에 흐르는 전류는 최대값을 유지 하게 된다.
t3 기간에 제 3 및 제 5 스위치(S3, S5)는 이전의 온 상태를 유지하고, 로우 상태의 제 2 스위칭 신호에 따라 제 2 스위치(S2)는 턴-오프 된다. 이에 따라, 도 13에 도시된 바와 같이 인덕터(L), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2), 패널 커패시터(Cp) 및 제 1 노드(N1)로 이어지는 전류패스가 형성된다. 이때, 인덕터(L)는 패널 커패시터(Cp)와 공진루프를 형성하게 되므로 패널 커패시터(Cp)와의 LC 공진에 의해 인덕터(L)에 저장된 에너지는 패널 커패시터(Cp)의 서스테인전극(Z)에 공급된다. 이로 인해, 패널 커패시터(Cp)는 0V에서 부극성(-)의 서스테인전압으로 낮아지는 전압이 저장되고, 인덕터(L)는 그 내부에 저장된 에너지가 방전되므로 인덕터(L)에 흐르는 전류는 감소하게 된다.
t4 기간에 제 3 및 제 5 스위치(S3, S5)는 이전의 온 상태를 유지하고, 하이 상태의 제 4 스위칭 신호에 따라 제 4 스위치(S4)가 턴-온 된다. 이에 따라, 도 14에 도시된 바와 같이 인덕터(L), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2), 패널 커패시터(Cp) 및 제 1 노드(N1)로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 4 스위치(S4), 패널 커패시터(Cp), 제 1 노드(N1), 제 3 스위치(S3) 및 기저전압원(GND)으로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 2 전류패스를 통해 서스테인전압원(Vs)으로부터 서스테인전압이 공급되므로 패널 커패시터(Cp)는 부극성(-)의 서스테인전압을 유지하게 된다. 또한, 인덕터(L)는 그 내부에 저장된 에너지를 패널 커패시터(Cp)로 공급 즉, 패널 커패시터(Cp)쪽으로 방전하게 되므로 인덕터(L)에 흐르는 전류는 감소하게 된다.
t5 기간에 제 3 및 제 4 스위치(S3, S4)는 이전의 온 상태를 유지하고, 로우 상태의 제 5 스위칭 신호에 따라 제 5 스위치(S5)는 턴-오프 된다. 이에 따라, 도 15에 도시된 바와 같이 서스테인전압원(Vs), 제 4 스위치(S4), 패널 커패시터(Cp), 제 1 노드(N1), 제 3 스위치(S3) 및 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 서스테인전압원(Vs)으로부터 공급되는 서스테인전압에 의해 부극성(-)의 서스테인전압을 유지하고, 인덕터(L)에는 전류가 흐르지 않게 된다.
t6 기간에 제 3 및 제 4 스위치(S3, S4)는 이전의 온 상태를 유지하고, 하이 상태의 제 6 스위칭 신호에 따라 제 6 스위치(S6)가 턴-온 된다. 이에 따라, 도 16에 도시된 바와 같이 서스테인전압원(Vs), 제 4 스위치(S4), 패널 커패시터(Cp), 제 1 노드(N1), 제 3 스위치(S3) 및 기저전압원(GND)으로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 4 스위치(S4), 제 2 노드(N2), 제 6 스위치(S6), 제 8 다이오드(D8), 인덕터(L), 제 1 노드(N1), 제 3 스위치(S3) 및 기저전압원(GND)로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 서스테인전압원(Vs)으로부터 공급되는 서스테인전압에 의해 부극성(-)의 서스테인전압을 유지하고, 인덕터(L)는 서스테인전압원(Vs)으로부터 공급되는 에너지를 저장한다. 이로 인해, 인덕터(L)에는 부극성(-)의 전류가 흐르게 된다.
t7 기간에 제 4 및 제 6 스위치(S4, S6)는 이전의 온 상태를 유지하고, 로우 상태의 제 3 스위칭 신호에 제 3 스위치(S3)는 턴-오프 된다. 이에 따라, 도 17에 도시된 바와 같이 패널 커패시터(Cp)의 서스테인전극(Z), 제 2 노드(N2), 제 6 스위치(S6), 제 8 다이오드(D8), 인덕터(L), 제 1 노드(N1) 및 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 인덕터(L)와 공진루프를 형성하게 되므로 인덕터(L)와의 LC 공진에 의해 패널 커패시터(Cp)로부터의 에너지가 인덕터(L)에 공급된다. 이로 인해, 패널 커패시터(Cp)의 전압은 부극성(-)의 서스테인전압에서 0V 또는 기저전압으로 상승하게 되고, 인덕터(L)에는 패널 커패시터(Cp)로부터 방전되는 에너지가 저장된다. 이에 따라, 인덕터(L)에 흐르는 전류와 그 내부에 저장된 에너지는 증가하게 된다. 이때, 인덕터(L)에 흐르는 전류는 부극성(-) 방향으로 증가하게 된다.
t8 기간에 제 4 및 제 6 스위치(S4, S6)는 이전의 온 상태를 유지하고, 하이 상태의 제 1 스위칭 신호에 따라 제 1 스위치(S1)가 턴-온 된다. 이에 따라, 도 18에 도시된 바와 같이 서스테인전압원(Vs), 제 4 스위치(S4), 패널 커패시터(Cp) 및 제 1 스위치(S1)로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 4 스위치(S4), 제 2 노드(N2), 제 6 스위치(S6), 제 8 다이오드(D8), 인덕터(L), 제 1 노드(N1) 및 제 1 스위치(S1)로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 제 1 전류패스에 의해 동일 크기의 서스테인전압이 스캔전극(Y) 및 서스테인전극(Z)에 공급되므로 0V 또는 기저전압 상태를 유지하게 된다. 또한, 인덕터(L)는 제 2 전류패스에 의해 그 내부에 저장된 에너지를 최대값으로 유지하고, 인덕터(L)에 흐르는 전류도 최대값으로 유지된다.
t9 기간에 제 1 및 제 6 스위치(S1, S6)는 이전의 온 상태를 유지하고, 로우 상태의 제 4 스위칭 신호에 따라 제 4 스위치(S4)는 턴-오프 된다. 이에 따라, 도 19에 도시된 바와 같이 인덕터(L), 제 1 노드(N1), 패널 커패시터(Cp), 제 2 노드(N2), 제 6 스위치(S6) 및 제 8 다이오드(D8)로 이어지는 전류패스가 형성된다. 이때, 인덕터(L)는 패널 커패시터(Cp)와 공진루프를 형성하게 되므로 패널 커패시터(Cp)와의 LC 공진에 의해 인덕터(L)에 저장된 에너지는 패널 커패시터(Cp)의 스캔전극(Y)에 공급된다. 이로 인해, 패널 커패시터(Cp)는 0V에서 정극성(+)의 서스테인전압으로 상승하는 전압이 저장되고, 인덕터(L)는 그 내부에 저장된 에너지가 패널 커패시터(Cp)의 서스테인전극(Z) 쪽으로 방전되므로 인덕터(L)에 흐르는 전류는 감소하게 된다.
t10 기간에 제 1 및 제 6 스위치(S1, S6)는 이전의 온 상태를 유지하고, 하이 상태의 제 2 스위칭 신호에 따라 제 2 스위치(S2)가 턴-온 된다. 이에 따라, 도 20에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 1 전류패스와 인덕터(L), 제 1 노드(N1), 패널 커패시터(Cp), 제 2 노드(N2), 제 6 스위치(S6) 및 제 8 다이오드(D8)로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 제 1 전류패스를 통해 서스테인전압이 스캔전극(Y)에 공급되므로 정극성(+)의 서스테인전압을 유지하게 된다. 또한, 인덕터(L)는 그 내부에 저장된 에너지가 패널 커패시터(Cp)의 서스테인전극(Z) 쪽으로 방전되므로 인덕터(L)에 흐르는 전류는 감소하게 된다.
t11 기간에 제 1 및 제 2 스위치(S1, S2)는 이전의 온 상태를 유지하고, 로 우 상태의 제 6 스위칭 신호에 따라 제 6 스위치(S6)는 턴-오프 된다. 이에 따라, 도 9에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에 서스테인전압이 공급되므로 패널 커패시터(Cp)는 정극성(+)의 서스테인전압을 유지하고, 인덕터(L)에는 전류가 흐르지 않게 된다. 그런 다음에는 t0 기간부터 t11 기간까지 반복적으로 동작된다.
이와 같이 본 발명의 실시 예에 따른 PDP의 에너지 회수장치 및 방법은 보조 스위치를 이용하여 패널 커패시터(Cp)의 충/방전 시점 이전에 인덕터(L)에 충분한 에너지를 저장하고, 충분히 저장된 에너지를 이용하여 패널 커패시터(Cp)를 충/방전하기 때문에 패널 커패시터(Cp)의 전압을 서스테인전압 및 기저전압으로 유지하는 주 스위치의 소프트 스위칭이 가능하게 된다.
도 21은 본 발명의 다른 실시 예에 따른 PDP의 에너지 회수장치를 나타내는 도면이다.
도 21을 참조하면, 본 발명의 다른 실시 예에 따른 PDP의 에너지 회수장치는 서스테인방전을 위한 스캔전극(Y) 및 서스테인전극(Z)을 가지는 패널 커패시터(Cp)와; 패널 커패시터(Cp)에 서스테인전압을 공급하기 위한 서스테인전압원(Vs)과; 정극성(+)의 서스테인전압을 패널 커패시터(Cp)에 공급하기 위해 서스테인전압원(Vs)과 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속된 제 1 스위치(S1)와; 부극성(-)의 서스테인전압을 패널 커패시터(Cp)에 공급하기 위해 서스테인전압원(Vs)과 패널 커패시터(Cp)의 서스테인전극(Z) 사이에 접속된 제 4 스위치(S4)와; 제 1 스위치 (S1)와 동기되어 패널 커패시터(Cp)에 정극성(+)의 서스테인전압을 공급하도록 패널 커패시터(Cp)의 서스테인전극(Z)과 기저전압원(GND) 사이에 접속된 제 2 스위치(S2)와; 제 4 스위치(S4)와 동기되어 패널 커패시터(Cp)에 부극성(-)의 서스테인전압을 공급하도록 패널 커패시터(Cp)의 스캔전극(Y)과 기저전압원(GND) 사이에 접속된 제 3 스위치(S3)와; 패널 커패시터(Cp)의 스캔전극(Y)과 제 3 스위치(S3) 사이의 제 1 노드(N1)와 패널 커패시터(Cp)의 서스테인전극(Z)과 제 2 스위치(S2) 사이의 제 2 노드(N2) 사이에 병렬 접속된 제 1 및 제 2 인덕터(L1, L2)와; 제 1 인덕터(L1)와 제 2 노드(N2) 사이에 직렬 접속된 제 7 다이오드(D7) 및 제 5 스위치(S5)와; 제 2 인덕터(L2)와 제 1 노드(N1) 사이에 직렬 접속된 제 8 다이오드(D8) 및 제 6 스위치(S6)를 구비한다.
패널 커패시터(Cp)는 PDP의 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 패널 커패시터(Cp)는 서로 반대 극성을 가지는 서스테인전압에 의해 서스테인 방전을 발생하게 된다.
제 1 및 제 2 인덕터(L1, L2)는 제 1 내지 제 6 스위치(S1 내지 S6)의 스위칭에 따라 패널 커패시터(Cp)와 공진 루프를 형성하며 패널 커패시터(Cp)와의 LC 공진에 의해 패널 커패시터(Cp)로부터 에너지를 회수함과 아울러 저장된 에너지를 패널 커패시터(Cp)에 재 공급한다. 이러한, 제 1 및 제 2 인덕터(L1, L2)의 인덕턴스는 패널 커패시터(Cp)의 충/방전 시간을 제어하기 위해 조절 할 수 있다. 다시 말해, 패널 커패시터(Cp)로부터 정극성(+)의 서스테인전압이 방전되는 방전시간과 패널 커패시터(Cp)에 부극성(-)의 서스테인전압이 충전되는 충전되는 시간은 제 1 인덕터(L1)의 인덕턴스를 조절함으로써 제어할 수 있다. 또한, 패널 커패시터(Cp)로부터 부극성(-)의 서스테인전압이 방전되는 방전시간과 패널 커패시터(Cp)에 정극성(+)의 서스테인전압이 충전되는 충전시간은 제 2 인덕터(L2)의 인덕턴스를 조절함으로써 제어할 수 있다.
제 1 스위치(S1)는 제 1 스위칭 신호에 따라 서스테인전압원(Vs)으로부터의 서스테인전압을 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다. 제 2 스위치(S2)는 제 2 스위칭 신호에 따라 제 2 노드(N2)를 기저전압원(GND)에 전기적으로 접속시킨다. 제 3 스위치(S3)는 제 3 스위칭 신호에 따라 제 1 노드(N1)를 기저전압원(GND)에 전기적으로 접속시킨다. 제 4 스위치(S4)는 제 4 스위칭 신호에 따라 패널 커패시터(Cp)의 서스테인전극(Z)에 서스테인전압을 공급한다. 제 5 스위치(S5)는 제 5 스위칭 신호에 따라 제 1 노드(N1)를 제 2 노드(N2)에 전기적으로 접속시킨다. 제 6 스위치(S6)는 제 6 스위칭 신호에 따라 제 2 노드(N2)를 제 1 노드(N1)에 전기적으로 접속시킨다. 여기서, 제 5 및 제 6 스위치(S5, S6) 각각은 패널 커패시터(Cp)의 방전 시점 이전에 제 1 및 제 2 인덕터(L1, L2) 각각의 전류를 증가시키고, 패널 커패시터(Cp)의 충전 시점 이전에 제 1 및 제 2 인덕터(L1, L2) 각각의 전류를 감소시키는 보조 스위치로 사용된다. 또한, 제 1 내지 제 4 스위치(S1 내지 S4)는 패널 커패시터(Cp)의 전압을 정극성(+) 또는 부극성(-)의 서스테인전압으로 유지시킴과 아울러 패널 커패시터(Cp)의 전압을 0V 또는 기저전압으로 유지시키는 주 스위치로 사용된다. 이에 따라, 패널 커패시터(Cp)의 충/방전 시점 이전에 인덕터(L)에 충분한 에너지를 저장하고, 충분히 저장된 에너지를 이용하여 패널 커패시터(Cp)를 충/방전하기 때문에 패널 커패시터(Cp)의 전압을 서스테인전압 및 기저전압으로 유지하는 주 스위치의 소프트 스위칭이 가능하게 된다. 이러한, 제 1 내지 제 6 스위치들(S1 내지 S6)은 제 1 내지 제 6 스위칭 신호에 따라 턴-온 및 턴-오프 되면서 전류의 흐름을 제어한다. 그리고, 제 1 내지 제 6 스위치들(S1 내지 S6) 각각에는 제 1 내지 제 6 다이오드(D1 내지 D6)가 병렬로 접속된다. 이러한, 제 1 내지 제 6 다이오드들(D1 내지 D6)은 제 1 내지 제 6 스위치(S1 내지 S6)의 내부 또는 외부 다이오드들로 이용될 수 있다. 한편, 제 1 내지 제 6 스위치(S1 내지 S6) 각각은 반도체 스위치 소자 예를 들면, MOSFET, IGBT, SCR, BJT 중 어느 하나로 구성된다.
제 7 및 제 8 다이오드(D7, D8) 각각은 제 1 인덕터(L1)와 제 5 스위치(S5) 사이 및 제 6 스위치(S6)와 제 2 인덕터(L2) 사이에 접속되어 패널 커패시터(Cp)의 충/방전 시 패널 커패시터(Cp)로부터의 역전류를 방지한다. 다시 말해, 제 7 다이오드(D7)는 패널 커패시터(Cp)에 정극성(+)의 서스테인전압이 방전될 때 서스테인전극(Z)으로부터의 역전류를 방지함과 아울러 패널 커패시터(Cp)에 부극성(-)의 서스테인전압이 충전될 때 서스테인전극(Z)으로부터의 역전류를 방지한다. 또한, 제 8 다이오드(D8)는 패널 커패시터(Cp)에 정극성(+)의 서스테인전압이 충전될 때 스캔전극(Y)으로부터의 역전류를 방지함과 아울러 패널 커패시터(Cp)로부터 부극성(-)의 서스테인전압이 방전될 때 스캔전극(Y)으로부터의 역전류를 방지한다.
도 22는 도 21에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 인가되는 전압 및 인덕터의 전류를 나타내는 타이밍도 및 파형도이다.
여기서, 패널 커패시터(Cp)의 스캔전극(Y)은 정극성(+), 서스테인전극(Z)은 부극성(-)으로 설정하여 설명하기로 한다.
도 22를 참조하면, t0 기간 이전에서는 하이 상태의 제 1 및 제 2 스위칭 신호에 따라 제 1 및 제 2 스위치(S1, S2)가 턴-온 된다. 이에 따라, 도 23에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에 서스테인전압이 공급되므로 패널 커패시터(Cp)는 정극성(+)의 서스테인전압을 유지하게 된다.
t0 기간에 제 1 및 제 2 스위치(S1, S2)는 이전의 온 상태를 유지하고, 하이 상태의 제 5 스위칭 신호에 따라 제 5 스위치(S5)가 턴-온 된다. 이에 따라, 도 24에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 1 스위치(S1), 제 1 노드(N1), 제 1 인덕터(L1), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 제 1 전류패스에 의해 정극성(+)의 서스테인전압을 유지하고, 제 1 인덕터(L1)는 제 2 전류패스에 의해 서스테인전압원(Vs)으로부터 공급되는 에너지를 저장하게 된다. 이에 따라, 제 1 인덕터(L1)에는 정극성(+)의 전류가 흐르게 된다.
t1 기간에 제 2 및 제 5 스위치(S2, S5)는 이전의 온 상태를 유지하고, 로우 상태의 제 1 스위칭 신호에 따라 제 1 스위치(S1)는 턴-오프 된다. 이에 따라, 도 25에 도시된 바와 같이 패널 커패시터(Cp)의 스캔전극(Y), 제 1 노드(N1), 제 1 인덕터(L1), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2) 및 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 제 1 인덕터(L1)와 공진루프를 형성하게 되므로 제 1 인덕터(L1)와의 LC 공진에 의해 패널 커패시터(Cp)로부터의 에너지가 제 1 인덕터(L1)에 공급된다. 이로 인해, 패널 커패시터(Cp)의 전압은 정극성(+)의 서스테인전압에서 0V 또는 기저전압으로 낮아지게 되고, 제 1 인덕터(L1)에는 패널 커패시터(Cp)로부터 방전되는 에너지가 저장된다. 이에 따라, 제 1 인덕터(L1)에 흐르는 전류와 그 내부에 저장된 에너지는 증가하게 된다.
t2 기간에 제 2 및 제 5 스위치(S2, S5)는 이전의 온 상태를 유지하고, 하이 상태의 제 3 스위칭 신호에 따라 제 3 스위치(S3)가 턴-온 된다. 이에 따라, 도 26에 도시된 바와 같이 제 3 스위치(S3), 제 1 노드(N1), 패널 커패시터(Cp), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 1 전류패스와 제 3 스위치(S3), 제 1 노드(N1), 제 1 인덕터(L1), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 스캔전극(Y)과 서스테인전극(Z)에는 제 1 전류패스에 의해 기저전압이 공급되므로 패널 커패시터(Cp)는 0V 또는 기저전압 상태를 유지하고, 제 1 인덕터(L1)는 제 2 전류패스에 의해 그 내부에 저장된 에너지를 최대값으로 유지한다. 다시 말해, 제 1 인덕터(L1)에 흐르는 전류는 최대값을 유지하게 된다.
t3 기간에 제 3 및 제 5 스위치(S3, S5)는 이전의 온 상태를 유지하고, 로우 상태의 제 2 스위칭 신호에 따라 제 2 스위치(S2)는 턴-오프 된다. 이에 따라, 도 27에 도시된 바와 같이 제 1 인덕터(L1), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2), 패널 커패시터(Cp) 및 제 1 노드(N1)로 이어지는 전류패스가 형성된다. 이때, 제 1 인덕터(L1)는 패널 커패시터(Cp)와 공진루프를 형성하게 되므로 패널 커패시터(Cp)와의 LC 공진에 의해 제 1 인덕터(L1)에 저장된 에너지는 패널 커패시터(Cp)의 서스테인전극(Cp)에 공급된다. 이로 인해, 패널 커패시터(Cp)는 0V에서 부극성(-)의 서스테인전압으로 낮아지는 전압이 저장되고, 제 1 인덕터(L1)는 그 내부에 저장된 에너지가 패널 커패시터(Cp)의 서스테인전극(Z) 쪽으로 방전되므로 제 1 인덕터(L1)에 흐르는 전류는 감소하게 된다.
t4 기간에 제 3 및 제 5 스위치(S3, S5)는 이전의 온 상태를 유지하고, 하이 상태의 제 4 스위칭 신호에 따라 제 4 스위치(S4)가 턴-온 된다. 이에 따라, 도 28에 도시된 바와 같이 제 1 인덕터(L1), 제 7 다이오드(D7), 제 5 스위치(S5), 제 2 노드(N2), 패널 커패시터(Cp) 및 제 1 노드(N1)로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 4 스위치(S4), 패널 커패시터(Cp), 제 1 노드(N1), 제 3 스위치(S3) 및 기저전압원(GND)으로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 2 전류패스를 통해 서스테인전압원(Vs)으로부터 서스테인전압이 공급되므로 패널 커패시터(Cp)는 부극성(-)의 서스테인전압을 유지하게 된다. 또한, 제 1 인덕터(L1)는 그 내부에 저장된 에너지가 패널 커패시터(Cp)의 서스테인전극(Z) 쪽으로 방전되므로 제 1 인덕터(L1)에 흐르는 전 류는 감소하게 된다.
t5 기간에 제 3 및 제 4 스위치(S3, S4)는 이전의 온 상태를 유지하고, 로우 상태의 제 5 스위칭 신호에 따라 제 5 스위치(S5)는 턴-오프 된다. 이에 따라, 도 29에 도시된 바와 같이 서스테인전압원(Vs), 제 4 스위치(S4), 패널 커패시터(Cp), 제 1 노드(N1), 제 3 스위치(S3) 및 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 서스테인전압원(Vs)으로부터 공급되는 서스테인전압에 의해 부극성(-)의 서스테인전압을 유지하고, 제 1 인덕터(L1)에는 전류가 흐르지 않게 된다.
t6 기간에 제 3 및 제 4 스위치(S3, S4)는 이전의 온 상태를 유지하고, 하이 상태의 제 6 스위칭 신호에 따라 제 6 스위치(S6)가 턴-온 된다. 이에 따라, 도 30에 도시된 바와 같이 서스테인전압원(Vs), 제 4 스위치(S4), 패널 커패시터(Cp), 제 1 노드(N1), 제 3 스위치(S3) 및 기저전압원(GND)으로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 2 노드(N2), 제 2 인덕터(L2), 제 8 다이오드(D8), 제 6 스위치(S6), 제 1 노드(N1), 제 3 스위치(S3) 및 기저전압원(GND)로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 서스테인전압원(Vs)으로부터 공급되는 서스테인전압에 의해 부극성(-)의 서스테인전압을 유지하고, 제 2 인덕터(L2)는 서스테인전압원(Vs)으로부터 공급되는 에너지를 저장한다. 이로 인해, 제 2 인덕터(L2)에는 부극성(-)의 전류가 흐르게 된다.
t7 기간에 제 4 및 제 6 스위치(S4, S6)는 이전의 온 상태를 유지하고, 로우 상태의 제 3 스위칭 신호에 제 3 스위치(S3)는 턴-오프 된다. 이에 따라, 도 31에 도시된 바와 같이 패널 커패시터(Cp)의 서스테인전극(Z), 제 2 노드(N2), 제 2 인덕터(L2), 제 8 다이오드(D8), 제 6 스위치(S6), 제 1 노드(N1) 및 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 제 2 인덕터(L2)와 공진루프를 형성하게 되므로 제 2 인덕터(L2)와의 LC 공진에 의해 패널 커패시터(Cp)로부터의 에너지가 제 2 인덕터(L2)에 공급된다. 이로 인해, 패널 커패시터(Cp)의 전압은 부극성(-)의 서스테인전압에서 0V 또는 기저전압으로 상승하게 되고, 제 2 인덕터(L2)에는 패널 커패시터(Cp)로부터 방전되는 에너지가 저장된다. 이에 따라, 제 2 인덕터(L2)에 흐르는 전류와 그 내부에 저장된 에너지는 증가하게 된다. 이때, 제 2 인덕터(L2)에 흐르는 전류는 부극성(-) 방향으로 증가하게 된다.
t8 기간에 제 4 및 제 6 스위치(S4, S6)는 이전의 온 상태를 유지하고, 하이 상태의 제 1 스위칭 신호에 따라 제 1 스위치(S1)가 턴-온 된다. 이에 따라, 도 32에 도시된 바와 같이 서스테인전압원(Vs), 제 4 스위치(S4), 패널 커패시터(Cp) 및 제 1 스위치(S1)로 이어지는 제 1 전류패스와 서스테인전압원(Vs), 제 4 스위치(S4), 제 2 노드(N2), 제 2 인덕터(L2), 제 8 다이오드(D8), 제 6 스위치(S6), 제 1 노드(N1) 및 제 1 스위치(S1)로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 제 1 전류패스에 의해 동일 크기의 서스테인전압이 스캔전극(Y) 및 서스테인전극(Z)에 공급되므로 0V 또는 기저전압 상태를 유지하게 된다. 또한, 제 2 인덕터(L2)는 제 2 전류패스에 의해 그 내부에 저장된 에너지를 최대값으로 유지함과 아울러 제 2 인덕터(L2)에 흐르는 전류도 최대값을 유지하게 된다.
t9 기간에 제 1 및 제 6 스위치(S1, S6)는 이전의 온 상태를 유지하고, 로우 상태의 제 4 스위칭 신호에 따라 제 4 스위치(S4)는 턴-오프 된다. 이에 따라, 도 33에 도시된 바와 같이 제 2 인덕터(L2), 제 8 다이오드(D8), 제 6 스위치(S6), 제 1 노드(N1), 패널 커패시터(Cp) 및 제 2 노드(N2)로 이어지는 전류패스가 형성된다. 이때, 제 2 인덕터(L2)는 패널 커패시터(Cp)와 공진루프를 형성하게 되므로 패널 커패시터(Cp)와의 LC 공진에 의해 제 2 인덕터(L2)에 저장된 에너지는 패널 커패시터(Cp)의 스캔전극(Y)에 공급된다. 이로 인해, 패널 커패시터(Cp)는 0V에서 정극성(+)의 서스테인전압으로 상승하는 전압이 저장되고, 제 2 인덕터(L2)는 그 내부에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y) 쪽으로 방전되므로 제 2 인덕터(L2)에 흐르는 전류는 감소하게 된다.
t10 기간에 제 1 및 제 6 스위치(S1, S6)는 이전의 온 상태를 유지하고, 하이 상태의 제 2 스위칭 신호에 따라 제 2 스위치(S2)가 턴-온 된다. 이에 따라, 도 34에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 노드(N2), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 제 1 전류패스와 제 2 인덕터(L2), 제 8 다이오드(D8), 제 6 스위치(S6), 제 1 노드(N1), 패널 커패시터(Cp) 및 제 2 노드(N2)로 이어지는 제 2 전류패스가 형성된다. 이때, 패널 커패시터(Cp)는 제 1 전류패스를 통해 서스테인전압이 스캔전극(Y)에 공급되므로 정극성(+)의 서스테인전압을 유지하게 된다. 또한, 제 2 인덕터(L2)는 제 2 전류패스를 통해 그 내부에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y) 쪽으로 방전되므로 제 2 인덕터(L2)에 흐르는 전류는 감소하게 된다.
t11 기간에 제 1 및 제 2 스위치(S1, S2)는 이전의 온 상태를 유지하고, 로우 상태의 제 6 스위칭 신호에 따라 제 6 스위치(S6)는 턴-오프 된다. 이에 따라, 도 23에 도시된 바와 같이 서스테인전압원(Vs), 제 1 스위치(S1), 패널 커패시터(Cp), 제 2 스위치(S2) 및 기저전압원(GND)으로 이어지는 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에 서스테인전압이 공급되므로 패널 커패시터(Cp)는 정극성(+)의 서스테인전압을 유지하고, 제 2 인덕터(L2)에는 전류가 흐르지 않게 된다. 그런 다음에는 t0 기간부터 t11 기간까지 반복적으로 동작된다.
이와 같이 본 발명의 실시 예에 따른 PDP의 에너지 회수장치 및 방법에서는 패널 커패시터(Cp)의 충/방전 시점 이전에 제 1 및 제 2 인덕터(L1, L2)에 충분한 에너지를 저장한 후, 저장된 에너지를 이용하여 패널 커패시터(Cp)를 충/방전하기 때문에 패널 커패시터(Cp)에 서스테인전압 및 기저전압을 공급하는 주 스위치의 소프트 스위칭을 가능하게 할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법은 패널 커패시터의 충/방전 시점 이전에 보조 스위치를 이용하여 인덕터에 충분한 에너지를 저장하고, 저장된 에너지를 이용하여 패널 커패시터를 충/방전하기 때문에 서스테인전압 및 기저전압을 유지하는 주 스위치의 소프트 스위칭을 가능하게 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (39)

  1. 서스테인 방전을 위한 스캔전극 및 서스테인전극을 가지는 플라즈마 디스플레이 패널과;
    상기 스캔전극 및 서스테인전극에 서스테인전압을 공급하기 위한 서스테인전압원과;
    상기 스캔전극 및 서스테인전극 사이에 접속되어 상기 패널에 저장된 에너지를 회수함과 아울러 회수된 에너지를 상기 패널에 재공급하는 인덕터와;
    상기 서스테인전압을 상기 스캔전극에 공급하도록 상기 서스테인전압원과 상기 스캔전극 사이에 접속된 제 1 스위치와;
    상기 서스테인전극과 기저전압원 사이에 접속되어 상기 스캔전극에 서스테인전압이 공급될 때 상기 제 1 스위치와 동기되는 제 2 스위치와;
    상기 서스테인전압을 상기 패널의 서스테인전극에 공급하도록 상기 서스테인전압원과 상기 서스테인전극 사이에 접속된 제 3 스위치와;
    상기 스캔전극과 상기 기저전압원 사이에 접속되어 상기 서스테인전극에 서스테인전압이 공급될 때 상기 제 3 스위치와 동기되는 제 4 스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  2. 제 1 항에 있어서,
    상기 서스테인전극과 상기 제 2 스위치 사이의 제 1 노드와 상기 인덕터 사 이에 병렬로 접속된 제 5 및 제 6 스위치와,
    상기 인덕터와 상기 제 5 스위치 사이에 접속된 제 1 다이오드와,
    상기 제 6 스위치와 상기 인덕터 사이에 접속된 제 2 다이오드를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  3. 제 2 항에 있어서,
    상기 제 1 다이오드는 상기 패널로부터 정극성의 서스테인전압이 방전될 때 상기 패널로부터 발생되는 역전류를 방지하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  4. 제 2 항에 있어서,
    상기 제 2 다이오드는 상기 패널로부터 부극성의 서스테인전압이 방전될 때 상기 패널로부터 발생되는 역전류를 방지하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 스위치는 상기 서스테인전압원으로부터의 서스테인전압이 상기 스캔전극에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  6. 제 2 항에 있어서,
    상기 제 1, 제 2 및 제 5 스위치는 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지가 상기 인덕터에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  7. 제 2 항에 있어서,
    상기 제 5 스위치는 상기 패널로부터 방전되는 에너지가 상기 인덕터에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  8. 제 1 항이 있어서,
    제 2 및 제 4 스위치는 상기 패널의 전압이 기저전압을 유지하도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  9. 제 2 항에 있어서,
    상기 제 2, 제 4 및 제 5 스위치는 상기 패널의 전압이 기저전압을 유지하는 동안 상기 인덕터에 저장된 에너지를 유지하도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  10. 제 2 항에 있어서,
    상기 제 5 스위치는 상기 패널의 충전 시점 이전에 상기 인덕터에 저장된 에너지가 상기 패널의 서스테인전극에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  11. 제 1 항에 있어서,
    상기 제 3 및 제 4 스위치는 상기 서스테인전압원으로부터의 서스테인전압이 상기 서스테인전극에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  12. 제 2 항에 있어서,
    상기 제 5 스위치는 상기 패널의 전압이 부극성의 서스테인전압으로 유지될 때 상기 인덕터에 저장된 에너지가 상기 패널의 서스테인전극 쪽으로 방전되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  13. 제 2 항에 있어서,
    상기 제 3, 제 4 및 제 6 스위치는 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지가 상기 인덕터에 저장되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  14. 제 2 항에 있어서,
    제 6 스위치는 상기 패널로부터 방전되는 에너지가 상기 인덕터에 저장되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  15. 제 1 항에 있어서,
    상기 제 1 및 제 3 스위치는 상기 패널의 전압이 기저전압을 유지하도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  16. 제 2 항에 있어서,
    상기 제 1, 제 3 및 제 6 스위치는 상기 패널의 전압이 기저전압을 유지하는 동안 상기 인덕터에 저장된 에너지를 유지하도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  17. 제 2 항에 있어서,
    제 6 스위치는 상기 패널의 충전 시점 이전에 상기 인덕터에 저장된 에너지가 상기 스캔전극에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  18. 제 2 항에 있어서,
    상기 제 6 스위치는 상기 패널의 전압이 정극성의 서스테인전압을 유지하는 동안 상기 인덕터에 저장된 에너지가 상기 패널의 스캔전극 쪽으로 방전되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  19. 제 1 항에 있어서,
    상기 인덕터는,
    상기 패널로부터 정극성의 서스테인전압이 방전되는 방전시간과 상기 패널에 부극성의 서스테인전압이 충전되는 충전시간을 제어하는 제 1 인덕터와,
    상기 패널로부터 부극성의 서스테인전압이 방전되는 방전시간과 상기 패널에 정극성의 서스테인전압이 충전되는 충전시간을 제어하는 제 2 인덕터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 인덕터는 병렬접속된 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  21. 제 20 항에 있어서,
    상기 서스테인전극과 상기 제 2 인덕터 사이의 제 1 노드와 상기 제 1 인덕 터 사이에 접속된 제 5 스위치와,
    상기 스캔전극과 제 4 스위치 사이의 제 2 노드와 제 2 인덕터 사이에 접속된 제 6 스위치와,
    상기 제 1 인덕터와 제 5 스위치 사이에 접속된 제 1 다이오드와,
    상기 제 6 스위치와 제 2 인덕터 사이에 접속된 제 2 다이오드를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  22. 제 21 항에 있어서,
    상기 제 1, 제 2 및 제 5 스위치는 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지가 상기 제 1 인덕터에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  23. 제 21 항에 있어서,
    상기 제 5 스위치는 상기 패널로부터 방전되는 에너지가 상기 제 1 인덕터에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  24. 제 21 항에 있어서,
    상기 제 2, 제 4 및 제 5 스위치는 상기 패널의 전압이 기저전압을 유지하는 동안 상기 제 1 인덕터에 저장된 에너지를 유지하도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  25. 제 21 항에 있어서,
    상기 제 5 스위치는 상기 패널의 충전 시점 이전에 상기 제 1 인덕터에 저장된 에너지가 상기 패널의 서스테인전극에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  26. 제 21 항에 있어서,
    상기 제 5 스위치는 상기 패널의 전압이 부극성의 서스테인전압으로 유지될 때 상기 제 1 인덕터에 저장된 에너지가 상기 패널의 서스테인전극 쪽으로 방전되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  27. 제 21 항에 있어서,
    상기 제 3, 제 4 및 제 6 스위치는 상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지가 상기 제 2 인덕터에 저장되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  28. 제 21 항에 있어서,
    제 6 스위치는 상기 패널로부터 방전되는 에너지가 상기 제 2 인덕터에 저장 되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  29. 제 21 항에 있어서,
    상기 제 1, 제 3 및 제 6 스위치는 상기 패널의 전압이 기저전압을 유지하는 동안 상기 제 2 인덕터에 저장된 에너지를 유지하도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  30. 제 21 항에 있어서,
    제 6 스위치는 상기 패널의 충전 시점 이전에 상기 제 2 인덕터에 저장된 에너지가 상기 스캔전극에 공급되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  31. 제 20 항에 있어서,
    상기 제 6 스위치는 상기 패널의 전압이 정극성의 서스테인전압을 유지하는 동안 상기 제 2 인덕터에 저장된 에너지가 상기 패널의 스캔전극 쪽으로 방전되도록 전류패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  32. 서스테인 방전을 위한 스캔전극 및 서스테인전극을 가지는 플라즈마 디스플 레이 패널의 에너지 회수방법에 있어서,
    서스테인전압원으로부터의 전압을 상기 스캔전극에 공급하여 상기 패널의 전압을 정극성의 서스테인전압으로 유지하는 제 1 단계와;
    상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지를 제 1 인덕터에 저장하는 제 2 단계와;
    상기 패널로부터 방전되는 에너지를 상기 제 1 인덕터에 저장하는 제 3 단계와;
    상기 스캔전극 및 서스테인전극에 기저전압을 공급하여 상기 패널의 전압을 기저전압으로 유지하는 제 4 단계와;
    상기 패널의 충전 시점 이전에 상기 패널과 상기 제 1 인덕터간의 공진 루프를 형성하여 상기 제 1 인덕터에 저장된 에너지를 상기 패널에 공급하는 제 5 단계와;
    상기 서스테인전압원으로부터의 전압을 상기 서스테인전극에 공급하여 상기 패널의 전압을 부극성의 서스테인전압으로 유지하는 제 6 단계와;
    상기 패널의 방전 시점 이전에 상기 서스테인전압원으로부터의 에너지를 제 2 인덕터에 저장하는 제 7 단계와;
    상기 패널과 상기 제 2 인덕터간의 공진루프를 형성하여 상기 패널로부터의 에너지를 상기 제 2 인덕터에 저장하는 제 8 단계와;
    상기 스캔전극 및 서스테인전극에 서스테인전압을 공급하여 상기 패널의 전압을 기저전압으로 유지하는 제 9 단계와;
    상기 패널의 충전 시점 이전에 상기 패널과 제 2 인덕터간의 공진루프를 형성하여 상기 제 2 인덕터에 저장된 에너지를 상기 스캔전극에 공급하는 제 10 단계와;
    상기 스캔전극에 서스테인전압을 공급하여 상기 패널의 전압을 서스테인전압으로 유지하는 제 11 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  33. 제 32 항에 있어서,
    상기 제 2 단계는 상기 제 1 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  34. 제 32 항에 있어서,
    상기 제 4 단계는 상기 제 1 인덕터의 양단에 기저전압을 공급하여 상기 제 1 인덕터에 저장된 에너지를 유지하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  35. 제 32 항에 있어서,
    상기 제 6 단계는 상기 제 1 인덕터에 저장된 에너지를 상기 패널의 서스테인전극 쪽으로 방전하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  36. 제 32 항에 있어서,
    상기 제 7 단계는 상기 제 6 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  37. 제 32 항에 있어서,
    상기 제 9 단계는 상기 제 2 인덕터의 양단에 서스테인전압을 공급하여 상기 제 2 인덕터에 저장된 에너지를 유지하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  38. 제 32 항에 있어서,
    상기 제 11 단계는 상기 제 2 인덕터에 충전된 에너지를 상기 패널의 스캔전극 쪽으로 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  39. 제 32 항 내지 제 38 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 인덕터는 하나의 인덕터로 형성된 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
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