KR100649724B1 - 플라즈마 디스플레이 패널의 에너지 회수장치 - Google Patents

Abstract

본 발명은 플라즈마 디스플레이 패널의 에너지 회수장치에 관한 것이다.

본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지회수장치는 전원이 공급되는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 용량성 부하와, 상기 용량성 부하 및 상기 제1 및 제2 전극 및 하나 이상의 스위치 소자를 포함하는 풀브릿지 회로와, 상기 제1 전극에 접속되며 상기 용량성 부하와 연결되어 공진회로를 구성하는 제1 인덕터 및 하나 이상의 스위치소자를 포함하는 제1 보조회로와, 상기 제2 전극에 접속되며 상기 용량성 부하와 연결되어 공진회로를 구성하는 제2 인덕터 및 하나 이상의 스위치소자를 포함하는 제2 보조회로를 구비하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 패널의 에너지 회수장치{ENERGY RECOVERY APPARATUS OF PLASMA DISPLAY PANEL}

도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도이다.

도 2는 종래의 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도이다.

도 3은 도 2에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.

도 4는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타낸 도면이다.

도 5는 도 4에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.

도 6 내지 도 20은 도 5의 T0 기간 이전부터 T13 기간까지 형성되는 각 에너지 흐름도를 나타낸 도면이다.

도 21은 본 발명의 제2 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타낸 도면이다.

도 22는 본 발명의 제3 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타낸 도면이다.

도 23는 도 22에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.

도 24 내지 도 40은 도 23의 T0 기간에서부터 T15 기간까지 형성되는 각 에너지 흐름도를 나타낸 도면이다.

도 41은 본 발명의 제4 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타낸 도면이다.

본 발명은 플라즈마 디스플레이 패널의 에너지 회수장치에 관한 것으로, 특히 에너지 회수효율을 극대화하고 방전 특성을 향상시키도록 한 플라즈마 디스플레이 패널의 에너지 회수장치에 관한 것이다.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하, "PDP"라 함) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.

이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.

도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1 전극(12Y) 및 제 2 전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.

제 1 전극(12Y)과 제 2 전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.

어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22) 및 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 제 1 전극(12Y) 및 제 2 전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.

형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.

이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 서브필드는 다시 초기화 기간, 어드레스 기간, 서스테인 기간 및 소거기간으로 분할되어 구동된다.

여기서, 초기화 기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 소거기간은 서스테인 기간에 발생된 서스테인 방전을 소거하는 기간이다.

이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 제 1 전극(12Y) 및 제 2 전극(12Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.

도 2를 참조하면, 'Weber(USP-5081400)'에 의해 제안된 PDP의 에너지 회수장치(30, 32)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 설치된다. 여기서, 패널 커패시터(Cp)는 제 1 전극(Y)과 제 2 전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 1 에너지 회수장치(30)는 제 1 전극(Y)에 서스테인 펄스를 공급한다. 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번되게 동작하면서 제 2 전극(Z)에 서스테인 펄스를 공급한다.

종래의 PDP의 에너지 회수장치(30, 32)의 구성을 제 1 에너지 회수장치(30) 를 참조하여 설명하기로 한다. 제 1 에너지 회수장치(30)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1, S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2, S4)를 구비한다.

제 2 스위치(S2)는 서스테인 전압원(VS)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1 내지 S4)는 전류의 흐름을 제어한다.

한편, 제 1 및 제 2 스위치(S1, S2)와 인덕터(L)의 사이에 각각 설치된 제 5 및 제 6 다이오드(D5, D6)는 전류가 역방향으로 흐르는 것을 방지한다.

도 3은 제 1 에너지 회수장치 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.

T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.

T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형 성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 2배인 Vs 전압이 충전된다.

T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 서스테인 전압원(Vs)의 전압이 제 1 전극(Y)에 공급된다. 제 1 전극(Y)에 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.

T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)된다. 이때, 제 1 전극(Y)은 T3의 기간동안 서스테인 전압원(Vs)의 전압을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.

T5 기간에는 제 3 스위치(S3)가 턴-오프됨과 아울러 제 4 스위치(S4)가 턴-온된다. 제 4 스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 상태를 일정 시간동안 유지한다. 실제로, 제 1 전극(Y) 및 제 2 전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다.

한편, 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번적으로 동작하면서 패널 커패시터(Cp)에 구동전압을 공급하게 된다. 따라서, 패널 커패시터(Cp)에는 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급되게 된다. 이와 같이 패널 커패시터(Cp)에 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급됨으로써 방전셀들에서 서스테인 방전이 일어나게 된다.

하지만, 이와 같은 종래의 에너지 회수장치(30, 32)들은 제 1 전극(Y) 측에 설치된 제 1 에너지 회수장치(30) 및 제 2 전극(Z) 측에 설치된 제 2 에너지 회수장치(32)가 각각 동작함으로써 많은 회로부품들(스위칭 소자 등)이 필요하게 되고, 이에 따라 제조비용이 상승되는 문제점이 있다. 아울러, 전류의 패스 상의 다수의 스위치들(다이오드, 스위치소자, 인덕터)의 도통손실로 인하여 많은 소비전력이 소모되게 된다. 또한, 종래의 에너지 회수장치(30, 32)들은 패널 커패시터(Cp) 충전시 직렬 강제공진을 이용하는 방식으로 회로 내에 기생 요소들의 영향으로 완전한 소프트 스위칭이 이루어지지 않고 패널 전압의 상승 시간과 하강시간을 각각 제어할 수 없기 때문에 방전특성과 회수 효율을 적정 수준까지 확보하기가 힘들며, 방전시에 높은 온도의 열이 발생하게 되는 문제점이 있다.

따라서, 본 발명의 목적은 에너지 회수효율을 극대화하고, 방전특성을 향상시키도록 한 플라즈마 디스플레이 패널의 에너지 회수장치를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지회수장치는 전원이 공급되는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 형성된 용량성 부하와, 상기 용량성 부하 및 상기 제1 및 제2 전극 및 하나 이상의 스위치 소자를 포함하는 풀브릿지 회로와, 상기 제1 전극에 접속되며 상기 용량성 부하와 연결되어 공진회로를 구성하는 제1 인덕터 및 하나 이상의 스위치소자를 포함하는 제1 보조회로와, 상기 제2 전극에 접속되며 상기 용량성 부하와 연결되어 공진회로를 구성하는 제2 인덕터 및 하나 이상의 스위치소자를 포함하는 제2 보조회로를 구비하는 것을 특징으로 한다.

상기 풀브릿지 회로는 상기 제1 전극과 상기 전원 사이에 접속되는 제1 스위치와, 상기 제1 전극과 접지 사이에 접속되는 제2 스위치와, 상기 제2 전극과 상기 전원 사이에 접속되는 제3 스위치와, 상기 제2 전극과 상기 접지 사이에 접속되는 제4 스위치를 구비하는 것을 특징으로 한다.

상기 제1 및 상기 제2 보조회로는 상기 스위치들을 이용하여 상기 제1 및 제2 인덕터에 저장되는 에너지를 조절함으로써 용량성 부하에 충방전되는 전압의 상승 및 하강 시간을 조절하는 것을 특징으로 한다.

상기 제1 보조회로는 상기 전원과 접지 사이에 접속되는 제5 및 제6 스위치 와, 상기 제5 및 제6 스위치의 접속점과 상기 제1 전극 사이에 접속되는 상기 제1 인덕터를 구비하는 것을 특징으로 한다.

상기 제2 보조회로는 상기 전원과 접지 사이에 접속되는 제7 및 제8 스위치와, 상기 제7 및 제8 스위치의 접속점과 상기 제2 전극 사이에 접속되는 상기 제2 인덕터를 구비하는 것을 특징으로 한다.

상기 제2 보조회로는 상기 전원과 접지 사이에 접속되는 보조전원과, 상기 보조전원과 상기 제2 전극에 사이에 접속되는 제2 인덕터와, 상기 전원과 상기 제2 인덕터 사이에 접속되는 제7 스위치와, 상기 접지와 상기 제2 인덕터 사이에 접속되는 제8 스위치와, 상기 제7 스위치와 상기 제2 인덕터 사이에 접속되는 제1 다이오드와, 상기 제8 스위치와 상기 제2 인덕터 사이에 접속되는 제2 다이오드를 구비하는 것을 특징으로 한다.

상기 보조전원은 상기 제2 인덕터에 접속되는 커패시터, 상기 제2 인덕터에 전압분배 형태의 병렬로 접속되는 적어도 두개의 커패시터, 별도의 독립전원 중 어느 하나 인 것을 특징으로 한다.

상기 제1 및 제2 보조회로와 상기 풀 브릿지 회로는 상기 스위치 소자들을 이용하여 상기 용량성 부하의 전압이 서스테인 전압으로 유지되는 동안 상기 제1 및 제2 인덕터 중 적어도 하나에 흐르는 전류를 일정하게 유지하여 상기 용량성 부하의 방전 전류를 보상하는 것을 특징으로 한다.

상기 제1 및 제2 보조회로 중 적어도 하나에 접속되어 상기 풀 브릿지 회로와 상기 제1 보조회로와 제2 보조회로 중 적어도 하나에 형성되는 전압을 일정 전 압으로 클램핑하는 클램핑 회로들을 더 구비하는 것을 특징으로 한다.

상기 제1 보조회로에 접속되는 상기 클램핑 회로는 상기 제5 스위치와 상기 제1 전극에 접속되는 제3 다이오드와, 상기 제5 스위치 및 상기 제3 다이오드와의 접속점과 상기 접지 사이에 접속되는 제4 다이오드와, 상기 제6 스위치와 상기 제1 전극에 접속되는 제5 다이오드와, 상기 제6 스위치 및 상기 제5 다이오드와의 접속점과 상기 전원 사이에 접속되는 제6 다이오드를 구비하는 것을 특징으로 한다.

상기 제2 보조회로에 접속되는 상기 클램핑 회로는 상기 제7 스위치와 상기 제2 전극에 접속되는 제7 다이오드와, 상기 제7 스위치 및 상기 제7 다이오드와의 접속점과 상기 접지 사이에 접속되는 제8 다이오드와, 상기 제8 스위치와 상기 제2 전극에 접속되는 제9 다이오드와, 상기 제8 스위치 및 상기 제9 다이오드와의 접속점과 상기 전원 사이에 접속되는 제10 다이오드를 구비하는 것을 특징으로 한다.

상기 제1 인덕터는 상기 용량성 부하에 제1 극성의 전압을 충방전 시키며, 상기 제2 인덕터는 상기 용량성 부하에 제2 극성의 전압을 충방전 시키는 것을 특징으로 한다.

상기 제1 내지 제4 스위치 소자 중 적어도 하나는 상기 스위치 소자들의 양단간의 전압이 영전압일때 스위칭되는 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.

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도 4는 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타낸 도면이다.

도 4를 참조하면, 본 발명의 제1 실시 예에 따른 플라즈마 디스플레이 패널(Plasma Display Panel : 이하, "PDP"라 함)의 에너지 회수장치는 PDP의 제 1 전극(Y)과 제 2 전극(Z) 사이에 형성되는 용량성 부하 즉, 등가적인 정전용량으로 표시되는 패널 커패시터(Cp)와, 패널 커패시터(Cp)의 서스테인 전압(Vs)을 유지시키기 위한 제2 스위치와 제4 스위치와 제6 스위치 및 제8 스위치(S2, S4, S6, S8)로 이루어진 풀 브릿지(full bridge)회로(20)와, 제1 전극(Y)에 연결되는 제1 및 제3 스위치(S1, S3) 및 제1 인덕터(L1)로 이루어진 제1 보조회로(10a)와, 제2 전극(Z)에 연결되는 제5 및 제7스위치(S5, S7) 및 제2 인덕터(L2)로 이루어진 제2 보조회로(10b)를 구비한다.

제1 보조회로(10a)는 서스테인 전압원(Vs)과 접지단자(GND) 사이에 연결된 제1 스위치 및 제3 스위치(S1, S3)와, 제1 및 제3 스위치(S1, S3)의 접속점과 제2 및 제4 스위치(S2, S4)의 접속점 사이에 접속되는 제1 인덕터(L1)를 구비한다.

제2 보조회로(10b)는 서스테인 전압원(Vs)과 접지단자(GND) 사이에 연결된 제5 스위치 및 제7 스위치(S5, S7)와, 제5 및 제7 스위치(S1, S3)의 접속점과 제6 및 제8 스위치(S6, S8)의 접속점 사이에 접속되는 제2 인덕터(L2)를 구비한다.

이와 같은 구조를 가지는 본 발명의 제1 실시 예에 따른 에너지 회수장치는 제1 및 제2 보조회로(10a, 10b)를 도통시킴으로써 제1 및 제2 인덕터(L1, L2)에 전류를 증가시켜 패널 커패시터(Cp)에 충전되는 전압을 상승과 하강 시점 이전에 패 널 커패시터(Cp)에 충전되는 전압의 상승 시간과 하강 시간을 조절하게 된다.

도 5는 도 4에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 인가되는 전압을 나타내는 타이밍도 및 파형도이다.

도 5를 참조하여 본 발명의 제1 실시 예에 PDP의 에너지 회수장치 및 회수방법을 설명하면 다음과 같다.

T0 기간 이전에는 도 6에 도시된 바와 같이 서스테인전압원(Vs)과 패널 커패시터(Cp) 사이에 접속된 제2 스위치(S2)가 턴-온되고, 패널 커패시터(Cp)와 접지단자(GND) 사이에 접속된 제8 스위치(S8)가 턴-온 된다. 이에 따라, 서스테인전압원(Vs), 제2 스위치(S2), 패널 커패시터(Cp), 제8 스위치(S8) 및 접지단자(GND)로 이루어지는 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 서스테인 전압(Vs)으로 유지된다.

T0 기간에는 도 7에 도시된 바와 같이 제2 스위치(S2)와 제3 스위치(S3) 및 제8 스위치(S8)가 턴-온된다. 여기서, 접지단자(GND)와 제1 인덕터(L1) 사이에 연결된 제3 스위치(S3)가 턴-온됨에 따라 제1 인덕터(L1)에는 패널 커패시터(Cp)에 충전되는 전압의 방향과 상반된 방향으로 전류 성분이 충전된다. 패널 커패시터(Cp)의 전압은 서스테인 전압(Vs)을 유지한다.

T1 기간에는 도 8에 도시된 바와 같이 제2 스위치(S2)가 턴-오프 되고, 제3 스위치(S3) 및 제8 스위치(S8)가 턴-온된다. 제2 스위치(S2)가 턴-오프 됨에 따라 제1 인덕터(L1)에는 역기전력이 발생하게 된다. 이에 따라, 접지단자(GND), 제3 스위치(S3), 제1 인덕터(L1), 패널 커패시터(Cp) 및 제8 스위치(S8)로 이루어지는 전류패스가 형성됨과 아울러 패널 커패시터(Cp)와 제1 인덕터(L1)의 공진에 의해 패널 커패시터(Cp)의 전압이 패널 커패시터(Cp)로부터 빠르게 방전되게 된다.

T2 기간에는 도 9에 도시된 바와 같이 제3 스위치(S3)가 턴-오프되고 제4 스위치(S4)는 턴-온되며, 제8 스위치(S8)가 턴-온상태를 유지한다. 한편, T1 기간에서부터 방전이 시작된 패널 커패시터(Cp)의 전압은 T2 기간에서는 0전압이 된다. 패널 커패시터(Cp)의 전압이 0전압을 유지함에 따라, 접지단자(GND)와 패널 커패시터(Cp) 사이에 접속된 제4 스위치(S4)의 양단 전압이 0전압이 되어 제4 스위치(S4)의 0전압 스위칭이 가능해 진다. 제8 스위치(S8)가 턴-온을 유지하는 동안에는 패널 커패시터(Cp)가 접지단자(GND)와 접속됨으로 0전압을 유지하게 된다.

T3 기간에는 도 10에 도시된 바와 같이 제5 스위치(S5)가 턴-온되고, 제4 및 제8 스위치(S4, S8)가 턴-온을 유지한다. 이에 따라, 서스테인 전압원(Vs), 제5 스위치(S5), 제2 인덕터(L2), 제8 스위치(S8)로 이루어지는 전류패스가 형성되며, 제2 인덕터(L2)에는 서스테인 전압원(Vs)의 전류성분이 충전된다.

T4 기간에는 도 11에 도시된 바와 같이 제8 스위치(S8)가 턴-오프 된다. 제8 스위치(S8)가 턴-오프 됨에 따라, 제2 인덕터(L2)에는 역기전력이 발생하게 되고, 서스테인 전압원(Vs), 제5 스위치(S5), 패널 커패시터(Cp), 제4 스위치(S4), 접지단자(GND)로 이루어지는 전류패스가 형성된다. 이 전류패스 내에서 패널 커패시터(Cp) 및 제2 인덕터(L2)는 공진되며, 그에 따라 서스테인 전압원(Vs)의 전압과 제2 인덕터(L2)에 충전된 전하가 빠른 속도로 패널 커패시터(Cp)에 공급되게 된다.

T5 기간에는 도 12에 도시된 바와 같이 T4 기간에서부터 충전되는 전압에 의 하여 패널 커패시터(Cp)의 전압이 T0 및 T1 기간에 충전되는 서스테인 전압(Vs)을 기준으로 반대 극성인 부극성 서스테인 전압(-Vs)까지 충전된다. 여기서, 패널 커패시터(Cp)의 전압이 부극성 서스테인 전압(-Vs)까지 충전됨에 따라 제6 스위치(S6)의 양단에 걸리는 전압은 0전압이 되며, 이에 따라, 제6 스위치(S6)는 0전압 스위칭이 가능해 진다. 한편, 제6 스위치(S6)가 턴-온됨에 따라 제2 인덕터(L2)는 제5 및 제6 스위치(S5, S6)로 이루어지는 폐루프가 형성되어 제2 인덕터(L2)에 흐르는 전류는 일정한 값으로 유지된다. 이러한 제2 인덕터(L2)에 흐르는 일정한 전류는 패널 커패시터(Cp)의 방전 전류를 보상하게 된다.

T6 기간에는 도 13에 도시된 바와 같이 제5 스위치(S5)가 턴-오프 된다. 이에 따라, 접지단자(GND), 제4 스위치, 패널 커패시터(Cp), 제6 스위치(S6) 및 서스테인 전압원(Vs)로 이루어지는 전류패스가 형성되어 패널 커패시터(Cp)의 전압은 부극성 서스테인 전압(-Vs)으로 유지된다. 여기서, 제2 인덕터(L2)의 전류는 제5 스위치(S5)가 턴-오프 됨에 따라 선형적으로 감소하게 된다.

T7 기간에는 도 14에 도시된 바와 같이 제7 스위치(S7)가 턴-온된다. 제7 스위치(S7)가 턴-온되면서 서스테인 전압원(Vs), 제6 스위치(S6), 제2 인덕터(L2), 제7 스위치(S7) 및 접지단자(GND)로 이루어지는 전류패스가 형성된다. 이에 따라, 서스테인 전압원(Vs)의 전류성분이 제2 전극(Z)에서 접지단자(GND) 방향으로 제2 인덕터(L2)에 충전되게 된다.

T8 기간에는 도 15에 도시된 바와 같이 제6 스위치(S6)가 턴-오프 된다. 제6 스위치(S6)가 턴-오프 되면서 제2 인덕터(L2)에는 역기전력이 발생하게 되며, 제 4 스위치(S4), 패널 커패시터(Cp), 제2 인덕터(L2), 제7 스위치(S7)로 이루어지는 전류패스가 형성되어, 제2 인덕터(L2)와 패널 커패시터(Cp)의 공진에 의하여 패널 커패시터(Cp)에 충전된 전압(-Vs)이 빠른 속도로 방전하게 된다.

T9 기간에는 도 16에 도시된 바와 같이 T8 기간을 거치며 패널 커패시터(Cp)에 충전된 전압(-Vs)이 방전되어 패널 커패시터(Cp)의 전압이 0전압이 된다. 여기서, 접지단자(GND)에 접속되는 제8 스위치(S8)의 양단에는 0전압이 형성되어 제8 스위치(S8)의 0전압 스위칭이 가능하게 된다. 한편, 제7 스위치(S7)가 턴-오프되고, 제8 스위치(S8)가 턴-온 됨에 따라, 제2 인덕터(L2)에 흐르는 전류가 감소하게 된다.

T10 기간에는 도 17에 도시된 바와 같이 제1 스위치(S1)가 턴-온 된다. 제1 스위치(S1)가 턴-온되면서, 서스테인 전압원(Vs), 제1 스위치(S1), 제1 인덕터(L1), 제4 스위치(S4) 및 접지단자(GND)로 이루어지는 전류패스가 형성되어, 서스테인 전압원(Vs)의 전류성분이 제1 인덕터(L1)에 충전된다. 한편, T9 기간에서부터 방전되는 제2 인덕터(L2)의 전류성분은 방전이 완료되어 0이 된다.

T11 기간에는 도 18에 도시된 바와 같이 제4 스위치(S4)가 턴-오프 된다. 제4 스위치(S4)가 턴-오프 되면서 제1 인덕터(L1)에는 역기전력이 발생하게 되고, 서스테인 전압원(Vs), 제1 스위치(S1), 제1 인덕터(L1), 패널 커패시터(Cp), 제8 스위치(S8) 및 접지단자(GND)로 이루어지는 전류패스가 형성된다. 여기서, 제1 인덕터(L1) 및 패널 커패시터(Cp)의 공진에 의하여 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)를 빠른 속도로 충전시키게 된다.

T12 기간에는 도 19에 도시된 바와 같이 T11 기간에서부터의 패널 커패시터(Cp) 충전이 완료되어 그 전압이 서스테인 전압(Vs)이 된다. 이때, 제2 스위치(S2)의 양단에는 서스테인 전압(Vs)이 걸리게 됨으로, 제2 스위치(S2)의 양단전압은 0 전압이 형성되어 제2 스위치(S2)의 0전압 스위칭이 가능하게 된다. 한편, 제2 스위치(S2)가 턴-온 됨에 따라 제1 스위치(S1), 제1 인덕터(L1) 및 제2 스위치(S2)로 이루어지는 폐루프가 형성되어 제1 인덕터(L1)에 흐르는 전류는 일정한 값으로 유지된다. 이때, 제1 인덕터(L1)에 흐르는 일정한 전류는 패널의 방전 전류를 보상하게 된다.

T13 기간에는 도 20에 도시된 바와 같이 제1 스위치(S1)가 턴-오프 된다. 제1 스위치(S1)가 턴-오프되면서, 서스테인 전압원(Vs), 제2 스위치(S2), 패널 커패시터(Cp), 제8 스위치(S8) 및 접지단자(GND)로 이루어지는 전류패스가 형성되어 패널 커패시터(Cp)의 전압은 서스테인 전압(Vs)으로 유지된다. 또한, 제1 스위치(S1)가 턴-오프됨에 따라, 제1 인덕터(L1)에 흐르는 일정한 전류는 선형적으로 감소하게 된다.

이와 같은 방법으로 구동되는 본 발명의 제1 실시 예에 따른 에너지 회수장치는 공진시점 이전에 제1 및 제2 인덕터(L1, L2)에 저장되는 에너지를 충분히 저장한 후, 패널 커패시터(Cp)에 공급함으로 패널 커패시터(Cp)에 연결된 주 스위치(S2, S4, S6, S8)의 0전압 스위칭을 가능하게 하며, 제1 및 제2 인덕터(L1, L2) 및 보조 스위치(S1, S3, S5, S7)로 형성된 제1 및 제2 보조 회로(10a, 10b)를 이용하여 패널의 방전 전류를 일부 보상할 수 있는 전류를 공급하게 된다. 이에 따라, 방전시 발생하는 전압 노치(Notch) 문제를 완화하여 서스테인 마진을 높일 수 있게 된다. 그리고, 제3 및 제7 스위치(S3, S7)의 턴-오프 시점을 각각 T6 기간과, T12 기간으로 늦추어서 방전 전류 보상의 폭을 확대할 수 있다.

도 21은 본 발명의 제2 실시 예에 따른 PDP의 에너지 회수장치를 나타낸 도면이다.

도 21을 참조하면, 본 발명의 제2 실시 예에 따른 PDP의 에너지 회수장치는 PDP의 제 1 전극(Y)과 제 2 전극(Z) 사이에 형성되는 용량성 부하 즉, 등가적인 정전용량으로 표시되는 패널 커패시터(Cp)와, 패널 커패시터(Cp)의 서스테인 전압(Vs)을 유지시키기 위한 제2 스위치와 제4 스위치와 제6 스위치 및 제8 스위치(S2, S4, S6, S8)로 이루어진 풀 브릿지(full bridge)회로(120)와, 제1 전극(Y)에 연결되는 제1 및 제3 스위치(S1, S3)와, 제1 인덕터(L1), 전압 클램핑 및 전류 프리휠링을 위한 제1 다이오드 내지 제4 다이오드로 이루어진 클램핑회로(140)를 포함하는 제1 보조회로(110a)와, 제2 전극(Z)에 연결되는 제5 및 제7스위치(S5, S7)와 제5 다이오드 내지 제8 다이오드로 이루어진 클램핑회로(140)와 제2 인덕터(L2)로 이루어진 제2 보조회로(110b)를 구비한다.

구체적으로, 제1 보조회로(110a)는 서스테인 전압원(Vs)과 접지단자(GND) 사이에 연결된 제1 스위치 및 제3 스위치(S1, S3)와, 제1 및 제3 스위치(S1, S3)의 접속점과 제2 및 제4 스위치(S2, S4)의 접속점 사이에 접속되는 제1 인덕터(L1)와, 제1 스위치(S1)와 제1 인덕터(L1) 사이에 접속되는 제1 다이오드와, 제1 다이오드와 접지단자(GND) 사이에 접속되는 제2 다이오드와, 제1 인덕터(L1)와 제3 스위치 (S3) 사이에 접속되는 제3 다이오드와, 제3 다이오드와 서스테인 전압원(Vs) 사이에 접속되는 제4 다이오드를 구비한다.

제2 보조회로(110b)는 서스테인 전압원(Vs)과 접지단자(GND) 사이에 연결된 제5 스위치 및 제7 스위치(S5, S7)와, 제5 및 제7 스위치(S1, S3)의 접속점과 제6 및 제8 스위치(S6, S8)의 접속점 사이에 접속되는 제2 인덕터(L2)와, 제5 스위치(S5)와 제2 인덕터(L2) 사이에 접속되는 제5 다이오드와, 제5 다이오드와 접지단자(GND) 사이에 접속되는 제6 다이오드와, 제2 인덕터(L2)와 제7 스위치(S7) 사이에 접속되는 제7 다이오드와, 제7 다이오드와 서스테인 전압원(Vs) 사이에 접속되는 제8 다이오드를 구비한다.

이와 같은 구조를 가지는 본 발명의 제2 실시 예에 따른 에너지 회수장치는 본 발명의 제1 실시 예에 따른 에너지 회수장치와 전압클램핑 및 전류 프리휠링 기능을 제외하고 그 구동방법에 있어서 동일하게 구동됨으로 그에 관한 설명은 생략하기로 한다.

본 발명의 제2 실시 예에 따른 에너지 회수장치는 제1 및 제2 보조회로(110a, 110b)에 각각 추가적으로 연결된 다이오드를 이용하여 패널 커패시터(Cp)의 양단에 걸리는 전압을 서스테인 전압(Vs)으로 전압 클램핑 및 전류 프리휠링 하게 된다. 즉, 제1 스위치, 제3 스위치, 제5 스위치 및 제7 스위치(S1,S3,S5,S7)의 역병렬 다이오드의 역회복 특성이 회로의 동작에 영향을 줄 정도로 나쁜 경우에 본 발명의 제2 실시 예에 다른 에너지 회수장치는 스위치들의 역병렬 다이오드로 전류가 흐르는 것을 막고 동일한 회로 동작을 보장하기 위한 전류패스를 형성하게 된 다.

도 22는 본 발명의 제3 실시 예에 따른 에너지 회수장치를 나타낸 도면이다.

도 22를 참조하면, 본 발명의 제3 실시 예에 따른 에너지 회수장치는 PDP의 제 1 전극(Y)과 제 2 전극(Z) 사이에 형성되는 용량성 부하 즉, 등가적인 정전용량으로 표시되는 패널 커패시터(Cp)와, 패널 커패시터(Cp)의 서스테인 전압(Vs)을 유지시키기 위한 제2 스위치와 제4 스위치와 제6 스위치 및 제8 스위치(S2, S4, S6, S8)로 이루어진 풀 브릿지(full bridge)회로(60)와, 제1 전극(Y)에 연결되는 제1 및 제3 스위치(S1, S3) 및 제1 인덕터(L1)로 이루어진 제1 보조회로(50a)와, 제2 전극(Z)에 연결되는 제5 및 제7스위치(S5, S7)와 제2 인덕터(L2) 및 별도의 보조전압원(SC)으로 이루어진 제2 보조회로(50b)를 구비한다.

제1 보조회로(50a)는 서스테인 전압원(Vs)과 접지단자(GND) 사이에 연결된 제1 스위치 및 제3 스위치(S1, S3)와, 제1 및 제3 스위치(S1, S3)의 접속점과 제2 및 제4 스위치(S2, S4)의 접속점 사이에 접속되는 제1 인덕터(L1)를 구비한다.

제2 보조회로(50b)는 서스테인 전압원(Vs)과 접지단자(GND) 사이에 연결된 보조전원(C1, C2)과, 보조전원(C1, C2)과 패널 커패시터(Cp) 사이에 접속된 제2 인덕터(L2)와, 제2 인덕터(L2)와 보조전원(C1, C2)사이에 병렬로 접속되는 제5 및 제 7 스위치(S5, S7)와, 제2 인덕터(L2)와 제5 스위치(S5) 사이에 접속되는 제1 다이오드(D1)와, 제2 인덕터(L2)와 제7 스위치(S7) 사이에 접속되는 제2 다이오드(D2)를 구비한다. 여기서, 보조전원(C1, C2)은 두개의 전압분배 커패시터(C1, C2)로 분할하여 제2 보조회로(50b)의 보조전원으로 사용하며, 두개의 전압분배 커패시터 (C1, C2)는 하나의 커패시터로 통합되어 운용될 수 있고 또한, 서스테인 전압원(Vs) 이외의 외부의 독립적인 전압원으로 구성할 수 있다.

이와 같은 구조를 가지는 본 발명의 제3 실시 예에 따른 에너지 회수장치는 패널 커패시터(Cp)의 전압이 상승 및 하강하는 시점 이전에 제1 및 제2 보조회로(50a, 50b)를 도통시킴으로서 제1 및 제2 인덕터(L1, L2)에 전류를 충전하여 패널 커패시터(Cp)의 전압을 상승 및 하강시키게 된다. 이때, 제1 및 제2 인덕터(L1, L2)에 저장된 에너지로 패널 커패시터(Cp)의 전압을 상승 및 하깅시키기 때문에 서스테인 전압(Vs)을 유지하는 주 스위치(S2, S4, S6, S8)들의 소프트 스위칭이 가능하다.

도 23은 도 22에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 인가되는 전압을 나타내는 타이밍도 및 파형도이다.

도 23을 참조하여 본 발명의 제1 실시 예에 PDP의 에너지 회수장치 및 회수방법을 설명하면 다음과 같다.

T0 기간 이전에는 도 24에 도시된 바와 같이 서스테인전압원(Vs)과 패널 커패시터(Cp) 사이에 접속된 제2 스위치(S2)가 턴-온되고, 패널 커패시터(Cp)와 접지단자(GND) 사이에 접속된 제8 스위치(S8)가 턴-온 된다. 이에 따라, 서스테인전압원(Vs), 제2 스위치(S2), 패널 커패시터(Cp), 제8 스위치(S8) 및 접지단자(GND)로 이루어지는 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 서스테인 전압(Vs)으로 유지된다. 이때, 서스테인 전압원(Vs)은 제1 및 제2 커패시터(C1, C2)를 충전시키게 된다.

T0 기간에는 도 25에 도시된 바와 같이 제5 스위치(S5)가 턴-온되며, 제2 스위치(S2) 및 제8 스위치(S8)가 턴-온 상태를 유지한다. 그 결과, 서스테인 전압원(Vs), 제1 커패시터(C1), 제5 스위치(S5), 제2 인덕터(L2), 제1 다이오드(D1), 제8 스위치(S8) 및 접지단자(GND)로 이루어진 전류패스가 형성된다. 따라서, 제2 인덕터(L2)에는 서스테인 전압원(Vs)의 전류성분이 선형적으로 충전된다. 한편, 서스테인 전압원(Vs), 제2 스위치(S2), 패널 커패시터(Cp), 제8 스위치(S8), 접지단자(GND)로 이루어진 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 서스테인 전압(Vs)으로 유지된다.

T1 기간에는 도 26에 도시된 바와 같이 제8 스위치(S8)가 턴-오프된다. 이에 따라, 제2 인덕터(L2)에는 역기전력이 발생하여 제2 인덕터(L2)에 저장된 전하량의 극성이 반전된다. 또한, 제5 스위치(S5), 제1 다이오드(D1), 제2 인덕터(L2), 패널 커패시터(Cp), 제2 스위치(S2) 및 제1 커패시터(C1)로 이루어지는 전류패스가 형성된다. 이러한 전류패스에서, 제2 인덕터(L2)와 패널 커패시터(Cp)의 공진으로 패널 커패시터(Cp)에 저장된 전압이 빠른 속도로 방전된다.

T2 기간에는 도 27에 도시된 바와 같이 제6 스위치(S6)가 턴-온되며, 제2 스위치 및 제5 스위치(S2, S5)는 턴-온 상태를 유지한다. 이러한 T2 기간에는 T1 기간에서부터 방전된 패널 커패시터(Cp)의 전압이 방전이 완료되어 0전압이 된다. 이에 따라, 제6 스위치(S6)의 양단전압이 0전압이 되어 제6 스위치(S6)의 0전압 스위칭이 가능하게 된다. 이러한 제6 스위치(S6)의 0전압은 제2 스위치(S2)가 턴-오프될 때까지 유지된다. 한편, 제6 스위치(S6)가 턴-온됨에 따라 제2 인덕터(L2)에 흐르던 전류가 선형적으로 감소하게 된다.

T3 기간에는 도 28에 도시된 바와 같이 제3 스위치(S3)가 턴-온된다. 이에 따라, 제1 인덕터(L1)에는 패널 커패시터(Cp)를 기준으로 부극성의 전하량이 선형적으로 충전된다.

T4 기간에는 도 29에 도시된 바와 같이 T2 기간에서부터 감소하던 제2 인덕터(L2)에 흐르던 전류가 0이 되고 제5 스위치(S5)가 턴-오프 되며, 제1 인덕터(L1)에는 지속적으로 전하량이 충전된다.

T5 기간에는 도 30에 도시된 바와 같이 제2 스위치(S2)가 턴-오프된다. 이에 따라, 제1 인덕터(L1)에는 역기전력이 발생하고, 충전된 전하량의 극성이 반전된다. 한편, 서스테인 전압원(Vs), 제6 스위치(S6), 패널 커패시터(Cp), 제1 인덕터(L1), 제3 스위치(S3) 및 접지단자(GND)로 이루어지는 전류패스가 형성되고, 제1 인덕터(L1)와 패널 커패시터(Cp)의 공진에 의하여 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)에 빠르게 충전된다. 여기서, 패널 커패시터(Cp)에 충전되는 전압은 전류패스의 방향에 따라 부극성의 서스테인 전압(-Vs)으로 충전된다.

T6 기간에는 도 31에 도시된 바와 같이 T5기간에서부터의 패널 커패시터(Cp) 충전이 완료되어 패널 커패시터(Cp)의 전압은 부극성 서스테인 전압(-Vs)이 된다. 이에 따라, 제4 스위치(S4)의 양단 전압은 0전압이 되어 제4 스위치(S4)의 0전압 스위칭이 가능하게 된다. 한편, 제6 스위치(S6)가 턴-오프될 때까지 패널 커패시터(Cp)의 전압은 부극성 서스테인 전압(-Vs)으로 유지된다. 한편, 제4 스위치(S4)가 턴-온됨에 따라 제3 스위치(S3)와 제1 인덕터(L1) 및 제4 스위치(S4)로 이루어 지는 폐루프가 형성되어 제1 인덕터(L1)에 흐르는 전류는 일정한 값으로 유지된다. 이러한 일정한 전류는 패널의 방전 전류를 보상하게 된다.

T7 기간에는 도 32에 도시된 바와 같이 제3 스위치(S3)가 턴-오프된다. 이에 따라, 제1 인덕터(L1)에 흐르는 전류는 선형적으로 감소하게 된다. 한편, 제4 스위치(S4)와 제6 스위치(S6)가 턴-온상태를 유지함에따라 서스테인 전압원(Vs), 제6 스위치(S6), 패널 커패시터(Cp), 제4 스위치(S4) 및 접지단자(GND)로 이루어지는 전류패스가 형성되어 패널 커패시터(Cp)는 부극성 서스테인 전압(-Vs)이 유지된다.

T8 기간에는 도 33에 도시된 바와 같이 제7 스위치(S7)가 턴-온된다. 이에 따라, 서스테인 전압원(Vs), 제6 스위치(S6), 제2 인덕터(L2), 제2 다이오드(D2), 제7 스위치(S7), 제2 커패시터(C2) 및 접지단자(GND)로 이루어지는 전류패스가 형성되어 제2 인덕터(L2)에는 패널 커패시터(Cp) 기준으로 부극성의 전하가 충전된다.

T9 기간에는 도 34에 도시된 바와 같이 제6 스위치(S6)가 턴-오프된다. 그 결과, 제2 인덕터(L2)에는 역기전력이 발생하여 충전된 전하량의 극성이 반전된다. 이와 동시에 제4 스위치(S4), 패널 커패시터(Cp), 제2 인덕터(L2), 제2 다이오드(D2), 제7 스위치(S7), 제2 커패시터(C2)로 이루어지는 폐루프가 형성되고, 패널 커패시터(Cp)와 제2 인덕터(L2)의 공진에 따라 패널 커패시터(Cp)의 전압이 빠른 속도로 방전된다.

T10 기간에는 도 35에 도시된 바와 같이 T9 기간에서부터 방전되는 패널 커 패시터(Cp)의 전압이 방전이 완료되어 0전압이 된다. 이에 따라, 제8 스위치(S8)의 양단 전압이 0전압이 됨으로 제8 스위치(S8)의 0전압 스위칭이 가능해진다. 한편, 제8 스위치(S8)가 턴-온되면서, 제4 스위치(S4), 패널 커패시터(Cp), 제8 스위치(S8)로 이루어지는 폐루프가 형성되어 제4 스위치(S4)가 턴-오프되기까지 패널 커패시터(Cp)의 전압은 0전압을 유지하게 된다. 또한, 제8 스위치(S8)가 턴-온됨에따라 제2 인덕터(L2)에 흐르는 전류가 선형적으로 감소하게 된다.

T11 기간에는 도 36에 도시된 바와 같이 제1 스위치(S1)가 턴-온 된다. 제1 스위치(S1)가 턴-온 되면서, 서스테인 전압원(Vs), 제1 스위치(S1), 제1 인덕터(L1), 제4 스위치(S4) 및 접지단자(GND)로 이루어지는 전류패스가 형성된다. 이 전류패스에 의하여 제1 인덕터(L1)에는 전류성분이 충전된다. 한편, 제2 인덕터(L2)에 흐르는 전류는 지속적으로 감소하게 된다.

T12 기간에는 도 37에 도시된 바와 같이 제2 인덕터(L2)에 흐르는 전류의 감소가 완료되어 흐르는 전류값이 0이 되며, 제7 스위치(S7)가 턴-오프된다.

T13 기간에는 도 38에 도시된 바와 같이 제4 스위치(S4)가 턴-오프된다. 제4 스위치(S4)가 턴-오프 되면서 제1 인덕터(L1)에는 역기전력이 발생하며, 서스테인 전압원(Vs), 제1 스위치(S1), 제1 인덕터(L1), 패널 커패시터(Cp), 제 8 스위치 및 접지단자(GND)로 이루어지는 전류패스가 형성된다. 이 전류패스내에서 제1 인덕터(L1)와 패널 커패시터(Cp)의 공진에 의하여 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)를 빠르게 충전시키게 된다.

T14 기간에는 도 39에 도시된 바와 같이 제2 스위치(S2)가 턴-온 된다. 제2 스위치(S2)가 턴-온됨에 따라, 제1 스위치(S1), 제2 스위치(S2) 및 제1 인덕터(L1)로 이루어지는 폐루프가 형성되어 제1 인덕터(L1)에 흐르는 전류가 일정한 값으로 유지된다. 이러한 제1 인덕터(L1)에 하르는 전류는 패널 커패시터(Cp)의 방전 전류를 보상하게 된다. 한편, 서스테인 전압원(Vs), 제2 스위치(S2), 패널 커패시터(Cp), 제8 스위치(S8) 및 접지단자(GND)로 이루어지는 전류패스에 의하여 패널 커패시터(Cp)의 전압은 서스테인 전압(Vs)을 유지하게 된다.

T15 기간에는 도 40에 도시된 바와 같이 제1 스위치(S1)가 턴-오프 된다. 이에 따라, 제1 인덕터(L1)에 흐르는 전류가 선형적으로 감소하게 된다. 이때, 패널 커패시터(Cp)의 전압은 T14 기간에 형성된 전류패스가 유지됨으로 서스테인 전압(Vs)을 유지하게 된다.

이와 같은 구조를 가지는 본 발명의 제3 실시 예에 따른 에너지 회수장치는 패널 전압의 상승 시간 및 하강시간을 각각 제어하여 패널 전압이 상승하는 경우에는 인덕터에 많은 에너지를 저장하여 상승 속도를 빠르게 하고 패널 전압이 하강하는 경우에는 인덕터에 적은 에너지를 저장하여 하강 속도를 느리게 함으로서 패널의 방전 특성을 향상시키고 에너지 회수 효율을 증가시키게 된다.

도 41은 본 발명의 제4 실시 예에 따른 에너지 회수장치를 나타낸 도면이다.

도 41을 참조하면, 본 발명의 제4 실시 예에 따른 에너지 회수장치는 PDP의 제 1 전극(Y)과 제 2 전극(Z) 사이에 형성되는 용량성 부하 즉, 등가적인 정전용량으로 표시되는 패널 커패시터(Cp)와, 패널 커패시터(Cp)의 서스테인 전압(Vs)을 유지시키기 위한 제2 스위치와 제4 스위치와 제6 스위치 및 제8 스위치(S2, S4, S6, S8)로 이루어진 풀 브릿지(full bridge)회로(160)와, 제1 전극(Y)에 연결되는 제1 및 제3 스위치(S1, S3) 및 제1 인덕터(L1)와 전압 클램핑 및 전류 프리휠링을 위한 제1 및 제2 다이오드로 이루어진 클램핑회로(180)을 포함하는 제1 보조회로(150a)와, 제2 전극(Z)에 연결되는 제5 및 제7스위치(S5, S7)와 제2 인덕터(L2) 및 별도의 보조전원(C1, C2)으로 이루어진 제2 보조회로(150b)를 구비한다.

구체적으로, 제1 보조회로(150a)는 서스테인 전압원(Vs)과 접지단자(GND) 사이에 연결된 제1 스위치 및 제3 스위치(S1, S3)와, 제1 및 제3 스위치(S1, S3)의 접속점과 제2 및 제4 스위치(S2, S4)의 접속점 사이에 접속되는 제1 인덕터(L1)와, 제1 스위치(S1)와 제1 인덕터(L1) 사이에 접속되는 제1 다이오드와, 제1 다이오드와 접지단자(GND) 사이에 접속되는 제2 다이오드와, 제1 인덕터(L1)와 제3 스위치(S3) 사이에 접속되는 제3 다이오드와, 제3 다이오드와 서스테인 전압원(Vs) 사이에 접속되는 제4 다이오드를 구비한다.

제2 보조회로(150b)는 본 발명의 제3 실시 예에 설명된 구성과 동일함으로 그 구성에 관한 설명은 생략하기로 한다.

이와 같은 구조를 가지는 본 발명의 제4 실시 예에 따른 에너지 회수장치는 본 발명의 제3 실시 예에 따른 에너지 회수장치와 전압클램핑 및 전류 프리휠링 기능을 제외하고 그 구동방법에 있어서 동일하게 구동됨으로 그에 관한 설명은 생략하기로 한다.

본 발명의 제4 실시 예에 따른 에너지 회수장치는 제1 보조회로(150a)에 각각 추가적으로 연결된 다이오드를 이용하여 패널 커패시터(Cp)의 양단에 걸리는 전 압을 서스테인 전압(Vs)으로 전압 클램핑 및 전류 프리휠링 하게 된다. 즉, 제1 스위치, 제3 스위치, 제5 스위치 및 제7 스위치(S1,S3,S5,S7)의 역병렬 다이오드의 역회복 특성이 회로의 동작에 영향을 줄 정도로 나쁜 경우에 본 발명의 제4 실시 예에 다른 에너지 회수장치의 보조회로는 스위치들의 역병렬 다이오드로 전류가 흐르는 것을 막고 동일한 회로 동작을 보장하기 위한 전류패스를 형성하게 된다.

상술한 바와 같이, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치는 패널 커패시터의 서스테인 파형의 상승 및 하강 파형 기울기를 조절함으로써 에너지 회수효율을 극대화 함과 아울러 패널 커패시터에 충방전 되는 전압의 충방전 시간을 충분히 확보함으로써 패널 커패시터에 연결된 주 스위치들의 0전압 스위칭이 가능하게 된다. 또한, 본 발명의 실시 예에 따른 에너지 회수장치는 보조회로에 전류성분을 이용하여 패널의 방전전류를 일부 보상할 수 있게 되어 방전 특성을 개선함에 따라 방전시 발생하는 전압 노치 문제를 완화하여 서스테인 펄스의 마진을 높일 수 있게 된다. 그리고, 본 발명의 실시 예에 따른 에너지 회수장치는 보조회로에 다이오드를 설치함으로써 전압 클램핑 및 전류 프리휠링 기능을 용이하게 실시할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (21)

1. 전원이 공급되는 제1 및 제2 전극과,

   상기 제1 및 제2 전극 사이에 형성된 용량성 부하와,

   상기 용량성 부하 및 상기 제1 및 제2 전극 및 하나 이상의 스위치 소자를 포함하는 풀브릿지 회로와,

   상기 제1 전극에 접속되며 상기 용량성 부하와 연결되어 공진회로를 구성하는 제1 인덕터 및 하나 이상의 스위치소자를 포함하는 제1 보조회로와,

   상기 제2 전극에 접속되며 상기 용량성 부하와 연결되어 공진회로를 구성하는 제2 인덕터 및 하나 이상의 스위치소자를 포함하는 제2 보조회로를 구비하되,

   상기 풀브릿지 회로의 스위치소자, 상기 제 1 보조회로의 스위치소자 및 상기 제 2 보조회로의 스위치소자의 스위칭 타이밍을 조절하여, 상기 제 1 인덕터의 방전 후 상기 제 2 인덕터를 충전시킴과 아울러 상기 제 2 인덕터의 방전 후 상기 제 1 인덕터를 충전시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
2. 제 1 항에 있어서,

   상기 풀브릿지 회로는

   상기 제1 전극과 상기 전원 사이에 접속되는 제1 스위치와,

   상기 제1 전극과 접지 사이에 접속되는 제2 스위치와,

   상기 제2 전극과 상기 전원 사이에 접속되는 제3 스위치와,

   상기 제2 전극과 상기 접지 사이에 접속되는 제4 스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
3. 제 2 항에 있어서,

   상기 제1 및 상기 제2 보조회로는

   상기 스위치들을 이용하여 상기 제1 및 제2 인덕터에 저장되는 에너지를 조절함으로써 용량성 부하에 충방전되는 전압의 상승 및 하강 시간을 조절하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
4. 제 2 항에 있어서,

   상기 제1 보조회로는

   상기 전원과 접지 사이에 접속되는 제5 및 제6 스위치와,

   상기 제5 및 제6 스위치의 접속점과 상기 제1 전극 사이에 접속되는 상기 제1 인덕터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
5. 제 2 항에 있어서,

   상기 제2 보조회로는

   상기 전원과 접지 사이에 접속되는 제7 및 제8 스위치와,

   상기 제7 및 제8 스위치의 접속점과 상기 제2 전극 사이에 접속되는 상기 제2 인덕터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
6. 제 2 항에 있어서,

   상기 제2 보조회로는

   상기 전원과 접지 사이에 접속되는 보조전원과,

   상기 보조전원과 상기 제2 전극에 사이에 접속되는 제2 인덕터와,

   상기 전원과 상기 제2 인덕터 사이에 접속되는 제7 스위치와,

   상기 접지와 상기 제2 인덕터 사이에 접속되는 제8 스위치와,

   상기 제7 스위치와 상기 제2 인덕터 사이에 접속되는 제1 다이오드와,

   상기 제8 스위치와 상기 제2 인덕터 사이에 접속되는 제2 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 장치.
7. 제 6 항에 있어서,

   상기 보조전원은

   상기 제2 인덕터에 접속되는 커패시터, 상기 제2 인덕터에 전압분배 형태의 병렬로 접속되는 적어도 두개의 커패시터, 별도의 독립전원 중 어느 하나 인 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
8. 제 2 항에 있어서,

   상기 제1 및 제2 보조회로와 상기 풀 브릿지 회로는

   상기 스위치 소자들을 이용하여 상기 용량성 부하의 전압이 서스테인 전압으로 유지되는 동안 상기 제1 및 제2 인덕터 중 적어도 하나에 흐르는 전류를 일정하 게 유지하여 상기 용량성 부하의 방전 전류를 보상하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
9. 제 2 항에 있어서,

   상기 제1 및 제2 보조회로 중 적어도 하나에 접속되어 상기 풀 브릿지 회로와 상기 제1 보조회로와 제2 보조회로 중 적어도 하나에 형성되는 전압을 일정 전압으로 클램핑하는 클램핑 회로들을 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
10. 제 9 항에 있어서,

    상기 제1 보조회로에 접속되는 상기 클램핑 회로는

    상기 제5 스위치와 상기 제1 전극에 접속되는 제3 다이오드와,

    상기 제5 스위치 및 상기 제3 다이오드와의 접속점과 상기 접지 사이에 접속되는 제4 다이오드와,

    상기 제6 스위치와 상기 제1 전극에 접속되는 제5 다이오드와,

    상기 제6 스위치 및 상기 제5 다이오드와의 접속점과 상기 전원 사이에 접속되는 제6 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
11. 제 9 항에 있어서,

    상기 제2 보조회로에 접속되는 상기 클램핑 회로는

    상기 제7 스위치와 상기 제2 전극에 접속되는 제7 다이오드와,

    상기 제7 스위치 및 상기 제7 다이오드와의 접속점과 상기 접지 사이에 접속되는 제8 다이오드와,

    상기 제8 스위치와 상기 제2 전극에 접속되는 제9 다이오드와,

    상기 제8 스위치 및 상기 제9 다이오드와의 접속점과 상기 전원 사이에 접속되는 제10 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
12. 제 1 항에 있어서,

    상기 제1 인덕터는 상기 용량성 부하에 제1 극성의 전압을 충방전 시키며,

    상기 제2 인덕터는 상기 용량성 부하에 제2 극성의 전압을 충방전 시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
13. 제 2 항에 있어서,

    상기 제1 내지 제4 스위치 소자 중 적어도 하나는

    상기 스위치 소자들의 양단간의 전압이 영전압일때 스위칭되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
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