JPH08160901A - 表示パネルの駆動回路 - Google Patents
表示パネルの駆動回路Info
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Abstract
て、容量性の列電極に印加するデータパルスの電力を効
果的に削減する電荷回収回路の提供。 【構成】列電極の駆動回路に、電荷回収用のコイルとコ
ンデンサを接続し、電荷回収を行う。また、この電荷回
収専用のスイッチを有するICの出力回路を組み合わせ
る。
Description
ナルコンピュータ、あるいはテレビジョン等の画像表示
装置に用いられる、プラズマディスプレイパネル、エレ
クトロルミネセントパネル、液晶パネル等の平面型の表
示パネルであって、容量性負荷となる表示パネルの駆動
回路に関する。さらに詳しくは、本発明は、容量性の列
電極に印加するデータパルスの電力を効果的に削減する
電荷回収回路に関する。
ズマディスプレイパネルやエレクトロルミネセントパネ
ル、液晶パネル等が用いられている。以下ではプラズマ
ディスプレイパネルを例に説明する。
示した図11を参照して、11はガラスよりなる第1絶
縁基板、12は同じくガラスよりなる第2絶縁基板、1
3は金属電極よりなる列電極、14は列電極13を覆う
絶縁層、15はガラスなどの絶縁材よりなる隔壁、16
は蛍光体、17は例えばネサ電極等の透明電極よりなる
走査電極、18は例えばネサ電極等の透明電極等よりな
る維持電極、19は走査電極17や維持電極18の抵抗
値を下げるために用いる金属のバス電極、20は厚膜の
絶縁層、21は絶縁材よりなる隔壁、22はガス放電よ
り絶縁層を保護するMgO等からなる保護層、23は放
電により蛍光体を励起する、希ガス等の放電ガスが充填
される放電ガス空間である。画像の表示方向は図11の
矢印方向が好適である。
のみに着目した図12を参照すると、25はプラズマデ
ィスプレイパネル、26は第1絶縁基板11と第2絶縁
基板12を張り合わせ、内部に放電ガスを封入し気密に
シールするシール部、S1、S2、…、Smは走査電極1
7、Ca1、Ca2、…、Camは維持電極18、Da1、D
a2、…、Dan-1、Danは列電極13である。i番目の走
査電極と、j番目の列電極の交点セル24をaijとす
る。なお、図11は、図12の列電極に沿った構造断面
図となっている。
マディスプレイパネルの駆動電圧波形及び発光波形の一
例を示す図である。
13(Ca1、Ca2、…、Cam)に印加する電圧波形、波
形(B)は走査電極S1に印加する電圧波形、波形
(C)は走査電極S2に印加する電圧波形、波形(D)
は走査電極Smに印加する電圧波形、波形(E)は列電
極Da1に印加する電圧波形、波形(F)は列電極Da2に
印加する電圧波形、波形(G)は表示セルa11の発光波
形、をそれぞれ示す。波形(E)及び波形(F)におい
て斜線を有するパルスは、書き込みすべきデータの有無
に従ってパルスの有無が決定されていることを示す。以
下に動作を簡単に説明する。
それまでの維持放電を一旦消去する。
持電極18に印加し、表示データの書き込み時の放電の
種となるプライミング粒子を生成するプライミング放電
をパネル全面で行う。
のままつながらないように、プライミング消去パルス3
7を全ての走査電極に印加する。
パルス33と、このパルスに同期して列電極Da1、D
a2、…、Dan-1、Danに印加されるデータパルス34と
により表示データの書き込み放電を起こす。
ルa11、a22にはデータを書き込み、表示セルa12、a
21にはデータを書き込まず、1行目、2行目のa11、a
22、a12、a21以外の表示セル、および3行目以降の表
示セルについては、データの有無により表示が行われる
場合を示している。
照)では、維持パルス21、32によって走査電極17
と維持電極18との間で維持放電を行う。これらの維持
パルス31、32を印加する回数により、表示輝度の制
御を行う。
ような従来の駆動方法では、列電極に印加して表示デー
タを書き込むためのデータパルスは、各走査線のデータ
を書き込むたびにデータ書込以外の走査線に対しても静
電容量の充放電を行わねばならない。また隣り合う列電
極間の静電容量の充放電も行わねばならない。このた
め、本来表示に必要な電力以外に、このデータ書込のた
めの電力消費が大きいという欠点があった。
−81912号公報には、データパルスによるパネルの
静電容量の充放電電力を回収する、いわゆる電荷回収回
路が提案されている。
C100は直流電源出力の静電容量、C101は外部容量、C
102は列電極の等価容量、S100、S101、S102、S103
は高電圧のスイッチ、D100、D101、D102、D103はダ
イオード、L100はコイルである。
電極の数が変動すると、これに応じて列電極の等価容量
C102も変動する。これに伴い、コイルL100、および等
価容量C102と外部容量C101の並列容量からなる共振回
路の周期(共振周波数)も変化する。これに応じて、ス
イッチS100、S101をオフするタイミングを調整するこ
とが要求される。そして、このような調整を行わない
と、回収回路内部での電力損失が増大し、回収効率が著
しく悪化する。
号公報の実施例に記載されており、比較的動作が遅くと
もよいエレクトロルミネセントパネル(列電極に印加さ
れるデータパルスの立ち上がりまたは立ち下がり時間は
数マイクロ秒以上である)には対応できる。
て、動作遅れが0.1から0.2μ(マイクロ)秒程度
のFET素子を用いることが可能であるからである。
比較して非常な高速動作が要求されるプラズマディスプ
レイパネル(列電極に印加されるデータパルスの立ち上
がりまたは立ち下がり時間は0.3μ秒程度以下であ
る)等には、この立ち上がり、または立ち下がり時間に
対応できる十分早い動作速度(望ましくは動作遅れが
0.1μ秒以下)を持つスイッチがない。
できないという欠点があった。
プレイパネルのように高速動作を要求される表示パネル
にも対応できる電荷回収回路を実現すること、およびこ
の電荷回収回路に適した駆動ICの回路構成を実現する
ことにある。
め、本発明は、同一平面上に形成した互いに並行する複
数の行電極と、該行電極と絶縁され、該行電極と直交し
互いに並行する複数の列電極とを少なくとも備えた表示
パネルの列電極にデータパルスを印加する表示パネルの
駆動回路において、電荷回収用のコンデンサと、補助コ
ンデンサとを備え、前記電荷回収用のコンデンサの一端
と、前記列電極を駆動するICにデータ電圧を供給する
データ電圧入力端子との間に、電荷を回収する向きの電
流は制御すると共に、前記表示パネルの列電極を充電す
る向きの電流は通電させるスイッチ手段を設け、前記デ
ータ電圧入力端子と接地との間に前記補助コンデンサを
接続し、前記電荷回収用のコンデンサの他端は接地され
てなる、データパルスの電荷回収回路を有することを特
徴とする表示パネルの駆動回路を提供する。
圧入力端子とスイッチ手段とはインダクタンス素子を介
して接続される。また、データ電圧入力端子と電源端子
との間にはスイッチを設けてもよい。さらに、電荷回収
用のコンデンサの一端はデータ電圧の略1/2程度の定
電圧を供給する電圧源に接続される。
るICのデータ電圧入力端子に接続する微分回路と、こ
の微分回路の出力をデジタル信号に変換するコンパレー
タとを有し、このコンパレータの出力パルスにより、列
電極を駆動するIC内の高電圧スイッチと、一端をコイ
ルに接続し他端をデータ電圧源に接続するスイッチとの
動作タイミングを制御することを特徴とする。
電極を駆動するICのデータ電圧入力端子に、電荷回収
用のコイルと、他端をデータ電圧源に接続するスイッチ
とを接続し、上記コイルの他端に、コイルから流れ込む
電流およびコイルに向かう電流をそれぞれ制御するスイ
ッチユニットを接続し、該スイッチユニットの他端に、
他端を接地する電荷回収用のコンデンサと、データ電圧
の略1/2の電圧源とを接続してなる、データパルスの
電荷回収回路を有することを特徴とする。
するICのデータ電圧入力端子に、他端を接地する補助
コンデンサを接続することを特徴とする。
記列電極を駆動するICが1又は複数の高電圧スイッチ
ユニットを備え、前記高電圧スイッチユニットが、前記
ICにデータ電圧を供給するデータ電圧入力端子と出力
端子の間に接続される第1のスイッチと、前記出力端子
と前記IC内の接地端子の間に接続される第2のスイッ
チと、一端が前記出力端子に接続され他端が第1の電荷
回収用の端子に接続された第3のスイッチと、一端が前
記出力端子に接続され他端が第2の電荷回収用の端子に
接続される第4のスイッチとを備え、前記データ電圧入
力端子をデータ電圧源に接続し、前記第1の電荷回収用
の端子に第1のコイルの一端を接続し、該第1のコイル
の他端を第1のダイオードのカソードに接続し、前記第
2の電荷回収用の端子に電荷回収用の第2のコイルの一
端を接続し、該第2のコイルの他端を第2のダイオード
のアノードに接続し、前記第1、及び第2のダイオード
のアノードとカソードとを共通接続して、他端を接地し
た電荷回収用のコンデンサの一端に接続すると共に前記
データ電圧の略1/2の電圧源に接続してなる、データ
パルスの電荷回収回路を有することを特徴とする。
前記列電極を駆動するICが1又は複数の高電圧スイッ
チユニットを備え、前記高電圧スイッチユニットが、前
記ICにデータ電圧を供給するデータ電圧入力端子と出
力端子の間に接続される第1のスイッチと、前記出力端
子と前記IC内の接地端子の間に接続される第2のスイ
ッチと、一端が前記出力端子に接続され他端が電荷回収
用の端子に接続された第3のスイッチと、を備え、前記
列電極を駆動する前記ICのデータ電圧入力端子をデー
タ電圧源に接続し、前記電荷回収用の端子に電荷回収用
のコイルの一端を接続し、該コイルの他端に、コイルか
ら流れ込む電流、およびコイルに向かう電流をそれぞれ
制御するスイッチユニットの一側端を接続し、該スイッ
チユニットの他側端に、他端を接地した電荷回収用のコ
ンデンサの一端と、前記データ電圧の略1/2の電圧源
とを共通接続してなる、データパルスの電荷回収回路を
有することを特徴とする。本発明においては、好ましく
は、電荷回収用の端子に、他端を接地する補助コンデン
サを接続したことを特徴とする。
前記列電極を駆動するICが1又は複数の高電圧スイッ
チユニットを備え、前記高電圧スイッチユニットが、前
記ICにデータ電圧を供給するデータ電圧入力端子と出
力端子の間に接続される第1のスイッチと、前記出力端
子と前記IC内の接地端子の間に接続される第2のスイ
ッチと、一端が前記出力端子に接続され他端が第1の電
荷回収用の端子に接続された第3のスイッチと、一端が
前記出力端子に接続され他端が第2の電荷回収用の端子
に接続される第4のスイッチとを備え、前記列電極を駆
動するICのデータ電圧入力端子をデータ電圧源に接続
し、前記第1の電荷回収用の端子に、他端をデータ電圧
源に接続するダイオードのアノードと、他端を接地する
ダイオードのカソードと、他端を電荷回収コイルに接続
するダイオードのカソードとを接続し、前記第2の電荷
回収用の端子に、他端をデータ電圧源に接続するダイオ
ードのアノードと、他端を接地するダイオードのカソー
ドと、他端を前記の第1の電荷回収端子に接続するダイ
オードのアノードに接続するコイルとを接続してなる、
データパルスの電荷回収回路を有することを特徴とする
ものである。
も、容量性の列電極の電荷を効率的に電荷回収用コンデ
ンサに回収するものであり、列電極を駆動するICに印
加するデータパルスの電力を効率的に削減することが可
能とされている。
作開始から所定期間経過後に、データ電圧入力端子の電
圧が所定のレベル以下又は最低となった時点で、列電極
を駆動するIC内のFETのオン・オフ遷移を行うた
め、電荷回収の効率が最も高くなると共に、データ電源
からICへのデータ電圧の供給も電荷回収の効率を最適
化するように制御することができる。
較した場合、従来例では大きな電流を制御するスイッチ
を微妙なタイミングで制御することが必要とされたのに
対し、本発明によれば、厳しいタイミング制御は全く不
要とされている。すなわち、本発明によれば、全てのF
ETについて、固定されたタイミングにおいてオンまた
はオフの遷移を制御しながら、高い電荷回収効率を持つ
データ側の駆動回路を実現できる。また、本発明によれ
ば、データパルスの立ち下がり時間または立ち上がり時
間Tが小さくなっても回路動作上問題ないため、補助コ
ンデンサを省略することもできる。
パルスと電荷回収を併用し、データパルスの省電力効果
を著しく高めることができる。しかも、それぞれの列電
極のオン・オフの遷移は同一期間内に起こるため、遷移
に要する期間を短縮することができ、高速動作を達成す
ることができる。
データパルスと電荷回収を併用し、データパルスの省電
力効果を著しく高めることができる。この場合、それぞ
れの列電極のオン・オフの遷移は同一期間内に発生させ
ることができないため、遷移に要する期間は長くなる
が、電荷回収回路、および列電極を駆動するICの構成
を簡単にできる利点を有する。
続データパルスと電荷回収を併用し、データパルスの省
電力効果を著しく高めると共に、それぞれの列電極のオ
ン・オフの遷移は同一期間内に起こるため、遷移に要す
る期間を短縮することが可能とされ、高速動作を達成で
きる。そして、本発明によれば、列電極を駆動するIC
の外につける部品点数が少なく、またそれらの部品は実
質的に受動素子からなり、特別な制御信号を必要としな
いため、回路構成を極めて簡易化できる。
明する。表示パネルとして従来例として図11、図12
を参照して説明したプラズマディスプレイを例にとり、
これを駆動するのに用いる、本発明に係る駆動回路を説
明する。
走査電極17、維持電極18がそれぞれ240本、列電
極が960本である。表示セルのピッチは、走査電極に
そった方向が0.4mm、走査電極に垂直な方向が1.
2mmである。列電極1本の容量は、両隣の列電極との
容量が37pF、列電極1本と、1本の列電極が交差す
る全ての走査電極、維持電極との容量が12pFであ
る。
クを単位として電荷回収回路が設けられている。1ブロ
ック内の列電極は240本である。この半数を選択した
ときが最大の静電容量(6nF)を示す。
オフするスイッチとしてFETを用いている。
の構成を示す。ここでは特公昭56−30730号公報
に示された回路を用い、これを列電極を駆動するICと
組み合わせることにより、データ側の電荷回収を高速で
行えるようにした。
列電極を駆動するIC(Z1)と電荷回収回路5から構
成され、好ましくは、微分回路2とコンパレータ3から
成る電圧検出手段1、及び制御回路4を含んでもよい。
コンパレータ3は微分回路2の電圧がゼロ電圧を通した
ことを検知して検出信号を制御回路4に出力する。
圧Vdの1/2の電荷回収用の直流電圧を印加する端
子、P2はデータ電圧Vdの直流電圧を印加する端子で
ある。
回収の対象となる列電極および補助コンデンサの合成静
電容量の略100倍以上の静電容量を有する電荷回収用
コンデンサ、C2は回収すべき列電極の静電容量の変動
による回収静電容量の変動率を低減するための補助コン
デンサ(静電容量4nF)である。
3との間に挿入されたQ2はPチャネルFETである。N
チャネルFET(Q1)およびダイオードD2はスイッ
チユニット7aを構成する。
との共通接続点に一端が接続され他端が端子P3に接続
されたL1は、電荷回収用のコイル(インダクタンス1
μH)である。
のデータ電圧入力端子であり、また、PZ1〜PZnは各
列電極に接続されるIC(Z1)の出力端子である。P4
はIC(Z1)の接地端子、P5はIC(Z1)内の制御
回路4の入力信号端子である。QN1〜QNnはIC(Z
1)内の高耐圧のNチャネルFET、QP1〜QPnはI
C(Z1)内の高耐圧のPチャネルFET、DN1〜DN
nはそれぞれNチャネルFET(QN1〜QNn)の寄生
ダイオード、DP1〜DPnはそれぞれPチャネルFET
(QP1〜QPn)の寄生ダイオードである。
/2の定電圧が電圧源(不図示)から印加され、電荷回
収用のコンデンサC1の端子間電位がデータ電圧Vdの
略1/2以下となった場合にダイオードD1を介して電
荷回収用のコンデンサC1を充電し、電荷回収用のコン
デンサC1の端子間電位が常にデータ電圧Vdの略1/
2以上を保つようにしている。
波形等を示す。
aのFET(Q1)が導通し、補助コンデンサC2に蓄え
られていた電荷を、コイルL1、FET(Q1)を通して
回収コンデンサC1に回収する。
に蓄えられていた電荷を、端子PZi(iは1〜nの内
で選択された端子の番号)、ダイオードDPi(iは1
〜nの内で選択された端子の番号)、コイルL1、FE
T(Q1)を通して、回収コンデンサC1に回収する。
(A)はゼロに近い最低値となる。
aのダイオードD2と、コイルL1を通して補助コンデン
サC2に電荷を充電する。すなわち、図2(D)を参照
して、コイルL1に流れる電流i1の向きは、期間T1と
反転し、補助コンデンサC2を充電する。
D2、コイルL1、及びFET(QPi)(i=1〜n)
のうちデータ有りの状態に対応してオン状態が選択され
るFET(QPi)(iは1〜nの内で選択された端子
の番号)を通して、各列電極に電荷が充電される。
ため、回路内の抵抗による電力損失はわずかである。
FET(QNi)(i=1〜n)は、互いに相補的(コ
ンプリメンタリ)に作動するため、QPiがオン状態の
場合QNiはオフ状態とされる。
タ電圧Vd近くまで上昇する。なお、T2期間中、スイ
ッチユニット7aのFET(Q1)はオンでもオフでも
構わない。これを図2(E)の破線で示す。
オンとなり、端子P3の電圧はデータ電圧Vdにクラン
プされる。また、各列電極の電圧値は、オン状態のFE
T(Q2)、およびデータの有無に従い、IC(Z1)内
のFET(QPi)により電圧Vdに、またはIC
(Z1)内のFET(QNi)によりゼロ電圧に固定され
る。以上のような動作により、データパルスの電荷回収
と、データの書込が行われる。
N2、…、QNn)やFET(QP1、QP2、…、Q
Pn)のオン・オフが遷移するタイミング、またはFE
T(Q2)がオンするタイミングの制御について考え
る。
経過後に、端子P3の電圧は最低となる。この時点で、
IC(Z1)内のFET(QN1、QN2、…、QNnやQ
P1、QP2、…、QPn)のオン・オフ遷移を行うと、
電荷回収の効率が最も高くなる。
は、期間T1+期間T2の時間以後とすることが望まし
い。オン・タイミングがこれより早いと電荷回収の効率
が悪くなる。
により微分し、図2(B)の波形を得る。この波形をコ
ンパレータ3により波形整形して、図2(C)の波形を
得る。
照)の立ち上がりにより、IC(Z1)内のFET(Q
N1、QN2、…、QNnやQP1、QP2、…、QPn)の
オン・オフ遷移タイミングを制御する。また、コンパレ
ータ3の出力波形の立ち下がりにより、FET(Q2)
のオン・タイミングを制御する。
込む(又はコイルL1から流れ出す)電流i1の波形と、
図2(B)に示した微分回路2の出力電圧波形を比較し
て判るように、端子P3の電圧の微分波形ではなく、電
流i1の波形を検出して、これをコンパレータ3の入力
としてもよい。
数値で求めてみる。データパルスの立ち下がり(または
立ち上がり)の時間Tは、コイルL1のインダクタンス
の値をL、補助コンデンサC2とデータパルスを取り除
くべき(または印加すべき)列電極の並列合成静電容量
の値をCとするとき、次式(1)で近似される。
コンデンサC2の静電容量は4nF、列電極の静電容量
は0から略6nFまで変化する。
すると以下のようになる。
は大きな電流を制御するスイッチを微妙なタイミングで
制御することが必要とされ、このようなタイミング制御
はかなり困難であった。
御はIC(Z1)内のFET(QN1、QN2、…、QNn
やQP1、QP2、…、QPn)で行えばよい。
さいため、高速のスイッチングが十分可能である。した
がって、従来は困難とされていた効率の良いデータ側の
電荷回収が実現できる。また、FET(Q2)は図14
に示す従来例のスイッチS102と同じ動作であるから特
に変化はない。
良い場合は、電圧検出手段1を省き、期間T1およびT2
の時間を固定して用いても良い。
時間を0.20〜0.31μ秒、望ましくは0.25μ
秒程度に固定して動作させても良い。
たが、スイッチとして上記のようにFETを用いた場合
はFET(Q1)の寄生ダイオードを使用することによ
り、図1のダイオードD2を省略してもよい。
くらべると電荷回収回路の制御性は格段に向上している
が、それでも、高い回収効率を得るにはタイミング調整
用に高速動作する電圧検出手段1を必要とする。
の代わりにスイッチを用いるとよい。これを本発明の第
2の実施例として以下に説明する。
を参照して、Z11は列電極を駆動する高耐電圧のIC、
P11はデータ電圧Vdの略1/2の、電荷回収用の直流
電圧を印加する端子、P12はデータ電圧Vdの直流電圧
を印加する端子、P13はIC(Z11)のデータ電圧入力
端子、P14はIC(Z11)の接地端子、D11、D12、D
13はダイオード、C11は電荷回収の対象となる列電極、
および補助コンデンサの合成静電容量の略100倍以上
の静電容量を有する電荷回収用コンデンサ、C12は回収
すべき列電極の静電容量の変動による回収静電容量の変
動率を小さくするための補助コンデンサ(静電容量4n
F)、L11は電荷回収用のコイル(インダクタンス1μ
H)、Q11はNチャネルFET、Q12、Q13はPチャネ
ルFET、QN11、…、QN1nはIC(Z11)内の高耐
圧のNチャネルFET、QP11、QP1nはIC(Z11)
内の高耐圧のPチャネルFET、DN11、…、DN1nは
それぞれNチャネルFET(QN11、…、QN1n)の寄
生ダイオード、DP11、…、DP1nはそれぞれPチャネ
ルFET(QP11、…、QP1n)の寄生ダイオード、P
Z11、…、PZ1nは各列電極に接続されるIC(Z11)
の出力端子、7bは、FET(Q11、Q13)およびダイ
オードD12、D13よりなるスイッチユニットである。
における電圧、電流波形等を示す。
通し、補助コンデンサC12に蓄えられていた電荷をコイ
ルL11、ダイオードD13、FET(Q11)を通して、ま
た列電極に蓄えられていた電荷をダイオードDP1i(i
は1〜nの内選択された端子の番号)、コイルL11、ダ
イオードD13、FET(Q11)を通して、回収コンデン
サC11に回収する。期間T11の終了時には端子P13の電
圧波形(図3(A))はゼロに近い最低値となる。な
お、この期間中、FET(Q13)はオンでもオフでも構
わない。これを図4(D)の破線で示す。
チャネルFET(QN11、QN12、…、QN1n)、およ
びIC(Z11)内のPチャネルFET(QP11、Q
P12、QP1n)のオン・オフ状態の遷移を行う。FET
(QP1i)とFET(QN1i)(i=1〜n)は互いに
コンプリメンタリな動作をするので、QP1iがオンの場
合QN1iはオフである。なお、この期間中、FET(Q
11)はオンでもオフでも構わない。これを図4(B)の
破線で示す。
通し、ダイオードD12、コイルL11を通して、補助コン
デンサC12が充電される。また、これと並行して、FE
T(Q13)、ダイオードD12、コイルL11、FET(Q
P1i)(i=1〜n)のうちデータ有りに対応してオン
状態が選択されているFET(QP1i)(iは1〜nの
内選択された端子の番号)を通して各列電極に電荷が充
電されデータパルスが形成される。コイルL11を通して
充電を行うので、回路内の抵抗による電力損失はわずか
である。端子P13の電圧はデータ電圧Vdちかくまで上
昇する。なお、この期間中、FET(Q11)はオンでも
オフでも構わない。これを図4(B)の破線で示す。
となり、端子P13の電圧はデータ電圧Vdにクランプさ
れる。また、各列電極の電圧値はオン状態のFET(Q
12)およびデータの有無に従い、IC(Z11)内のFE
T(QP1i)により電圧Vdに、またはIC(Z11)内
のFET(QN1i)によりゼロ電圧に固定される。な
お、この期間中、FET(Q13)はオンでもオフでも構
わない。これを図4(D)の破線で示す。
電荷回収とデータの書込みが行われる。
QN12、…、QN1nやQP11、QP12、…、QP1n)の
オン・オフが遷移するタイミング、またはFET
(Q12)やFET(Q13)がオンするタイミングの制御
について考える。
ち上がり時間Tは、前記第1の実施例の場合と同じく、
0.20〜0.31μ秒である。
ち下がり時間の最大値0.31μ秒に設定する。これに
より、IC(Z11)内のFET(QN11、QN12、…、
QN1nやQP11、QP12、…、QP1n)のオン・オフ遷
移が行われる前に、端子P13の電圧は必ず最低値とな
り、常に一定の条件で十分な電荷回収が行える。
C(Z11)内のFET(QN11、QN12、…、QN1nや
QP11、QP12、…、QP1n)のオン・オフ遷移タイミ
ングはこの期間T12のなか、望ましくは期間T12の中央
に設定する。この期間内では、端子P13の電圧は必ず最
低値であるので、遷移による電力損失は最小で済む。
の立ち上がり時間の最大値0.31μ秒に設定する。F
ET(Q13)をオンするタイミングは、当然ながら期間
T13の開始時点に設定する。
間が固定されたT11、T12、およびT13の後の、期間T
14を開始する固定されたタイミングとすればよい。
なり、データパルスの立ち下がり時間または立ち上がり
時間Tが小さくなっても回路動作上問題ないため、補助
コンデンサC12を省略することもできる。
きな電流を制御するスイッチを微妙なタイミングで制御
する必要があったが、本実施例では厳しいタイミング制
御は全く不要とできる。すなわち、全てのFETについ
て、固定されたタイミングにおいてオンまたはオフの遷
移を制御しながら、高い電荷回収効率を持つデータ側の
駆動回路を実現できる。
施例では、図2(I)や図4(G)の電圧波形から判る
ように、全ての列電極に印加されるデータパルスは、時
系列で印加されるデータパルス間で一旦電圧が下がる。
このようなパルスを「孤立データパルス」と呼ぶことに
する。
ータパルスよりも、時系列でパルスとパルスが連続する
データパルスの方が、パルスのオン・オフの遷移点が少
なく、したがってデータパルスのオン・オフに伴う電力
消費を特殊な表示パターン(千鳥格子など)を除いて半
分以下にすることができることが知られている。
施例では、連続データパルスによる省電力効果と、電荷
回収による省電力効果を合わせ持つことができない。こ
の問題を取り除くことができる電荷回収回路を、本発明
の第3の実施例として以下に説明する。
用し、データパルスの省電力効果を著しく高めた本発明
の第3の実施例の駆動回路図である。
高耐電圧のIC、P21はデータ電圧Vdの略1/2の電
荷回収用の直流電圧を印加する端子、P22はデータ電圧
Vdの直流電圧を印加する端子、P23はIC(Z21)の
電荷回収用の第1の端子、P24はIC(Z21)の接地端
子、P25はIC(Z21)のデータ電圧Vdを入力する端
子、P26はIC(Z21)の電荷回収用の第2の端子、D
21〜D27はダイオード、C21は電荷回収の対象となる列
電極、および補助コンデンサの合成静電容量の略100
倍以上の静電容量を有する電荷回収用コンデンサ、
C22、C23は回収すべき列電極の静電容量の変動による
回収静電容量の変動率を小さくするための補助コンデン
サ(静電容量4nF)、L21は電荷回収用で列電極を充
電する側のコイル(インダクタンス1μH)、L22は電
荷回収用で列電極を放電する側のコイル(インダクタン
ス1μH)、Q21、Q23はNチャネルFET、Q22、Q
24はPチャネルFET、QA21、…、QA2nはIC(Z
21)内の高耐圧のNチャネルのトランスファゲート、Q
B21、…、QB2nはIC(Z21)内の高耐圧のPチャネ
ルのトランスファゲート、QN21、…、QN2nはIC
(Z21)内の高耐圧のNチャネルFET、QP21、…、
QP2nはIC(Z21)内の高耐圧のPチャネルFET、
DN21、…、DN2nはそれぞれNチャネルFET(QN
21、…、QN2n)の寄生ダイオード、DP21、…、DP
2nはそれぞれPチャネルFET(QP21、…、QP2n)
の寄生ダイオード、PZ21、…、PZ2nは各列電極に接
続されるIC(Z21)の出力端子、7cは、FET(Q
P2i、QN2i)、寄生ダイオード、DP2i、DN2i、ト
ランスファゲート、QA2i、QB2i(i=1〜n)より
なるスイッチユニットである。
波形等を示す。図6を参照して、期間T21、T23、T25
は、データパルスのオン・オフの遷移期間であり、期間
T22、T24はデータパルスを一定電圧にクランプする期
間である。
極(または新たにゼロ電位に戻る列電極)の数が少ない
場合にも、新たに選択された列電極(または新たにゼロ
電位に戻る列電極)の数が多い場合と同様に電荷回収動
作を行う目的で設置した。
る。
子P28の電圧波形(図6(H))を比較すると、一方が
低電圧状態から高電圧状態に遷移するとき、他方は高電
圧状態から低電圧状態に遷移する。このような動作によ
り、遷移期間T21、T23、T25において、補助コンデン
サC22、C23は、一方が充電用の時、他方は放電用とし
て動作する。
電極の増減に対して、回収動作の対象となる静電容量の
変動比率を緩和する。なお、このように2個の補助コン
デンサが必要となるのは、各遷移期間T21、T23、T25
において、それぞれ列電極の充電と放電が同時に行われ
るからである。
明する。
(Q21)を導通させ、回収コンデンサC21に蓄えられて
いた電荷をダイオードD22、コイルL21、ダイオードD
24、FET(Q21)を通して、補助コンデンサC22に充
電する。補助コンデンサC22の電圧を、端子P27の電圧
として図6(E)に示す。
せ、補助コンデンサC23に蓄えられていた電荷をFET
(Q24)、ダイオードD27、コイルL22、ダイオードD
23、を通して回収コンデンサC21に回収する。補助コン
デンサC23の電圧を、端子P28の電圧として図6(H)
に示す。
(Q23)を導通させ、回収コンデンサC21に蓄えられて
いた電荷をダイオードD22、コイルL21、ダイオードD
26、FET(Q23)を通して、補助コンデンサC23に充
電する。補助コンデンサC23の電圧は端子P28の電圧と
して図6(H)に示されている。
導通させ、補助コンデンサC22に蓄えられていた電荷を
FET(Q22)、ダイオードD25、コイルL22、ダイオ
ードD23、を通して回収コンデンサC21に回収する。補
助コンデンサC22の電圧は、端子P27の電圧として図6
(E)に示されている。
って、列電極にデータパルスを印加する回路の動作を説
明する。
ータパルスが印加されておらず、期間T21以降に新たに
データパルスを印加すべき列電極に接続される端子PZ
21の電圧を図6(K)に示すように引き上げる。
導通させ、回収コンデンサC21に蓄えられていた電荷を
ダイオードD22、コイルL21、トランスファゲートQA
21、端子PZ21を通して列電極に充電する。
チャネルFET(QN21)をオフとし、IC(Z21)内
のPチャネルFET(QP21)をオンとすることにより
データパルス電圧をデータ電圧Vdにクランプする。な
お、FET(QP2i)とFET(QN2i)(i=1〜
n)は互いにコンプリメンタリに動作するため、QP21
がオン(またはオフ)の場合はQN2iはオフ(オン)で
ある。
電圧は変更しない。このため、トランスファゲートQA
21、QB21はどちらも開状態のままとし、FET(QP
21)はオン状態のまま、FET(QN21)はオフ状態の
ままとする。
ータ電圧Vdのままであるから、トランスファゲートQ
A21、QB21、FET(QP21)、FET(QN21)の
状態は変化させない。
タパルスが印加されており、期間T25以降に新たにデー
タパルスをとりさる列電極につながる端子PZ21の電圧
を引き下げる(図6(K))。このために、トランスフ
ァゲートQB21を導通させ、選択された列電極に蓄えら
れていた電荷を端子PZ21、トランスファゲートQ
B21、コイルL22、ダイオードD23を通して回収コンデ
ンサC21に回収する。
ルスの立ち上がり時間または立ち下がり時間Tに等しく
0.31μ秒に設定した。
スと電荷回収を併用し、データパルスの省電力効果を著
しく高めることができる。しかも、それぞれの列電極の
オン・オフの遷移は同一期間内に生じるため、遷移に要
する期間を短縮することができ、高速動作を実現するこ
とができる。
収回路6は省略してもよい。
を簡易化した本発明の第4の実施例の駆動回路を示す図
である。
高耐電圧IC、P31はデータ電圧Vdの略1/2の電荷
回収用の直流電圧を印加する端子、P32はデータ電圧V
dの直流電圧を印加する端子、P33はIC(Z31)の電
荷回収用の端子、P34はIC(Z31)の接地端子、P35
はIC(Z31)のデータ電圧Vdを入力する端子、D31
〜D33はダイオード、C31は電荷回収の対象となる列電
極、および補助コンデンサの合成静電容量の略100倍
以上の静電容量を有する電荷回収用コンデンサ、C32は
回収すべき列電極の静電容量の変動による回収静電容量
の変動率を小さくするための補助コンデンサ(静電容量
4nF)L31は電荷回収用のコイル(インダクタンス1
μH)、Q31はNチャネルFET、Q32はPチャネルF
ET、QA31、…、QA3nはIC(Z31)内の高耐圧の
Nチャネルのトランスファゲート、QN31、…、QN3n
はIC(Z31)内の高耐圧のNチャネルFET、Q
P31、…、QP3nはIC(Z31)内の高耐圧のPチャネ
ルFET、DN31、…、DN3nはそれぞれNチャネルF
ET(QN31、…、QN3n)の寄生ダイオード、D
P31、…、DP3nはそれぞれPチャネルFET(Q
P31、…、QP3n)の寄生ダイオード、PZ31、…、P
Z3nは各列電極に接続されるIC(Z31)の出力端子、
7dは、FET(Q31、Q32)、ダイオードD32、D33
よりなるスイッチユニット、7eは、FET(QP3i、
QN3i)、寄生ダイオードDP3i、DN3i、トランスフ
ァゲートQA3i(i=1〜n)よりなるスイッチユニッ
トである。
波形等を示す。
T36は、データパルスのオン・オフの遷移期間であり、
期間T32、T34はデータパルスを一定電圧にクランプす
る期間である。
波形を参照して、列電極にデータパルスを印加する動作
を説明する。
ータパルスが印加されておらず、期間T31以降に新たに
データパルスを印加すべき列電極につながる端子PZ31
の電圧を図8(G)に示すように引き上げる。このため
に、FET(Q32)、トランスファゲートQA31を導通
させ、回収コンデンサC31に蓄えられていた電荷をFE
T(Q32)、ダイオードD32、コイルL31、トランスフ
ァゲートQA31、端子PZ31を通して列電極に充電す
る。
チャネルFET(QN31)をオフとし、IC(Z31)内
のPチャネルFET(QP31)をオンとすることにより
データパルス電圧をデータ電圧Vdにクランプする。な
お、PチャネルFET(QP31)とNチャネルFET
(QN3i)(i=1〜n)は互いにコンプリメンタリに
動作するため、QP31がオン(またはオフ)の場合QN
31はオフ(オン)である。
が存在するため、端子PZ31のパルス電圧は変更しな
い。このため、トランスファゲートQA31は開状態のま
まとし、FET(QP31)はオン状態のまま、FET
(QN31)はオフ状態のままとする。
ータ電圧Vdのままであるから、トランスファゲートQ
A31、FET(QP31)、FET(QN31)の状態は変
化させない。
タパルスが印加されており、期間T35以降に新たにデー
タパルスを取り去る列電極につながる端子PZ31の電圧
を引き下げる(図8(G))。このために、トランスフ
ァゲートQA31を導通させ、列電極に蓄えられていた電
荷を端子PZ31、トランスファゲートQA31、コイルL
31、ダイオードD33、FET(Q31)を通して回収コン
デンサC31に回収する。
立ち上がり時間または立ち下がり時間Tに等しく0.3
1μ秒に設定した。放電と充電のタイミングをとるため
に設けてある期間T36は0から0.1μ秒に設定した。
施例と同じく、コンデンサC32は省略してもよい。
スと電荷回収を併用し、データパルスの省電力効果を著
しく高めることができる。この場合、第3の実施例と異
なり、それぞれの列電極のオン・オフの遷移は同一期間
内に発生させることができないため、遷移に要する期間
は前記第3の実施例の2倍かかるが、電荷回収回路、お
よびIC(Z31)の構成を簡単にできる利点がある。
用し、データパルスの省電力効果を著しく高めた本発明
の前記第3の実施例(図5参照)における、IC
(Z21)以外の回路を簡略化した、本発明の第5の実施
例である。
高耐電圧IC、P42はデータ電圧Vdの直流電圧を印加
する端子、P43はIC(Z41)の電荷回収用の第1の端
子、P44はIC(Z41)の接地端子、P45はIC
(Z41)のデータ電圧Vdを入力する端子、P46はIC
(Z41)の電圧回収用の第2の端子、D41〜D45はダイ
オード、L41は電荷回収用のコイル(インダクタンス1
μH)、QA41、…、QA4nはIC(Z41)内の高耐圧
のNチャネルのトランスファゲート、QB41、…、QB
4nはIC(Z41)内の高耐圧のPチャネルのトランスフ
ァゲート、QN41、…、QN4nはIC(Z41)内の高耐
圧のNチャネルFET、QP41、…、QP4nはIC(Z
41)内の高耐圧のPチャネルFET、DN41、…、DN
4nはそれぞれNチャネルFET(QN41、…、QN4n)
の寄生ダイオード、DP41、…、DP4nはそれぞれPチ
ャネルFET(QP41、…、QP4n)の寄生ダイオー
ド、PZ41、…、PZ4nは各列電極に接続されるIC
(Z41)の出力端子、7fは、FET(QP4i、Q
N4i)、寄生ダイオードDP4i、DN4i、トランスファ
ゲートQA4i、QB4i(i=1〜n)よりなるスイッチ
ユニットである。
圧、電流波形等を示す。
T45、は、データパルスのオン・オフの遷移期間であ
り、期間T42、T44はデータパルスを一定電圧にクラン
プする期間である。
って、列電極にデータパルスを印加する動作を説明す
る。
ータパルスが印加されておらず、期間T41以降に新たに
データパルスを印加すべき列電極につながる端子PZ41
の電圧を図10(C)に示すように引き上げる。このた
めに、トランスファゲートQA41を導通させる。これに
より端子P43の電圧は図10(A)に示すように一旦最
低電位まで下がる。
41以前にはデータパルスが印加されており、期間T41以
降に新たにデータパルスを取り去るべき列電極につなが
る端子PZ4i(iは2〜nの内データパルスを取り去る
べき端子の番号)の電圧を図10(H)に示すように引
き下げる。このためにトランスファゲートQB4i(iは
2〜nの内データパルスを取り去るべき端子の番号)を
導通させる。これにより図10(B)に示すように端子
P46の電圧は一旦データ電圧Vd近くまで上昇する。
P43と端子P46の間には略Vdの電位差が発生する。こ
のために電流がコイルL41、ダイオードD41を通って端
子P46から端子P43に向かって流れ、最終的には図10
(A)、(B)に示すように、端子P43と端子P46の電
位が逆転する。
チャネルFET(QN41)をオフとし、IC(Z41)内
のPチャネルFET(QP41)をオンとすることにより
データパルス電圧をデータ電圧Vdにクランプする。な
お、FET(QP41)とFET(QN4i)(i=1〜
n)とは互いにコンプリメンタリに動作するため、QP
4iがオン(またはオフ)の場合QN4iはオフ(オン)で
ある。
電圧は変更しない。このため、トランスファゲートQA
41、QB41はどちらも開いたままとし、FET(Q
P41)はオン状態のまま、FET(QN41)はオフ状態
のままとする。
ータ電圧Vdのままであるから、トランスファゲートQ
A41、QB41、FET(QP41、QN41)の状態は変化
させない。
タパルスが印加されており、期間T45以降に新たにデー
タパルスを取り去る列電極につながる端子PZ41の電圧
を引き下げる(図10(C))。このために、トランス
ファゲートQB41を導通させ、選択された列電極に蓄え
られていた電荷を端子PZ41、トランスファゲートQB
41、コイルL41、ダイオードD41を通して、他の新たに
パルスを印加すべき列電極へ移動させる。
ータパルスの立ち上がり時間または立ち下がり時間Tに
等しく0.31μ秒に設定した。
スと電荷回収を併用し、データパルスの省電力効果を著
しく高めることができた。しかも、それぞれの列電極の
オン・オフの遷移は同一期間内に起こるため、遷移に要
する期間を短縮することができ、高速動作を達成でき
る。
極を駆動するICの外につける部品点数が少なく、ま
た、それらの部品は全て受動素子であり、制御信号を必
要としないため、回路を非常に簡略化できるという利点
を有する。しかしながら、新たにパルスを印加すべき列
電極の数と、新たにパルスを取り去るべき列電極の数の
バランスが悪い場合には、電荷回収率が低下する場合が
ある。
したが、これらの数値は本発明を具体的に説明するため
に用いたものであり、本発明の範囲を何等限定するもの
ではない。
た構造のプラズマディスプレイパネルを例として本発明
を説明したが、本発明は、これに限らず他のAC型やD
C型のプラズマディスプレイパネルの駆動にも適用でき
ることはいうまでもない。また、プラズマディスプレイ
パネルだけでなく、その他の容量性の表示パネル、すな
わちエレクトロルミネセントパネルや液晶パネルの駆動
にも適用できる。
のスイッチとして、FETを用いて説明したが、FET
ではなくバイポーラトランジスタ等をスイッチとして用
いてもよいことはいうまでもない。
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
1)によれば、容量性の列電極に印加するデータパルス
の電力を効率的に削減することが可能となり、電力の利
用効率の向上、有効活用を可能とし、工業上の価値は極
めて高い。上記効果は、各従属請求項2〜4を具備した
場合に好適に達成される。
回収回路の動作開始から所定期間経過後に、データ電圧
入力端子の電圧が所定のレベル以下又は最低となった時
点で、列電極を駆動するIC内のFETのオン・オフ遷
移を行うため、電荷回収の効率が最も高くなると共に、
データ電源からICへのデータ電圧の供給も電荷回収の
効率を最適化するように制御することができる。
来は大きな電流を制御するスイッチを微妙なタイミング
で制御する必要があったが、本発明によれば、厳しいタ
イミング制御は全く不要とされる。すなわち、全てのF
ETについて、固定されたタイミングにおいてオンまた
はオフの遷移を制御しながら、高い電荷回収効率を持つ
データ側の駆動回路を実現できる。また、本発明(請求
項8)によれば、データパルスの立ち下がり時間または
立ち上がり時間Tが小さくなっても回路動作上問題ない
ため、補助コンデンサを省略することもできる。
連続データパルスと電荷回収を併用し、データパルスの
省電力効果を著しく高めることができる。しかも、それ
ぞれの列電極のオン・オフの遷移は同一期間内に起こる
ため、遷移に要する期間を短縮することができ、高速動
作を達成することができる。
続データパルスと電荷回収を併用し、データパルスの省
電力効果を著しく高めることができる。この場合、それ
ぞれの列電極のオン・オフの遷移は同一期間内に発生さ
せることができないため、遷移に要する期間は長くなる
が、電荷回収回路、および列電極を駆動するICの構成
を簡単にできるという利点を有する。
連続データパルスと電荷回収を併用し、データパルスの
省電力効果を著しく高めると共に、それぞれの列電極の
オン・オフの遷移は同一期間内に起こるため、遷移に要
する期間を短縮することが可能とされ、高速動作を達成
できる。そして、本発明によれば、列電極を駆動するI
Cの外につける部品点数が少なく、またそれらの部品は
実質的に受動素子からなり、特別な制御信号を必要とし
ないため、回路構成を極めて簡易化できるという利点を
有する。
る。
る。
る。
る。
ある。
ネルの構成を示す図である。
ネルの電極の配置を示す図である。
ネルの駆動波形の一例を示す図である。
Claims (14)
- 【請求項1】同一平面上に形成した互いに並行する複数
の行電極と、該行電極と絶縁され、該行電極と直交し互
いに並行する複数の列電極とを少なくとも備えた表示パ
ネルの列電極にデータパルスを印加する表示パネルの駆
動回路において、 電荷回収用のコンデンサと、補助コンデンサとを備え、 前記電荷回収用のコンデンサの一端と、前記列電極を駆
動するICにデータ電圧を供給するデータ電圧入力端子
との間に、電荷を回収する向きの電流は制御すると共
に、前記表示パネルの列電極を充電する向きの電流は通
電させるスイッチ手段を設け、 前記データ電圧入力端子と接地との間に前記補助コンデ
ンサを接続し、 前記電荷回収用のコンデンサの他端は接地されてなる、 データパルスの電荷回収回路を有することを特徴とする
表示パネルの駆動回路。 - 【請求項2】前記データ電圧入力端子と前記スイッチ手
段とをインダクタンス素子を介して接続したことを特徴
とする請求項1記載の表示パネルの駆動回路。 - 【請求項3】前記データ電圧入力端子と電源端子との間
にスイッチを設けたことを特徴とする請求項1記載の表
示パネルの駆動回路。 - 【請求項4】前記電荷回収用のコンデンサの一端が前記
データ電圧の略1/2程度の定電圧を供給する電圧源に
接続されたことを特徴とする請求項1記載の表示パネル
の駆動回路。 - 【請求項5】同一平面上に形成した互いに並行する複数
の行電極と、該行電極と絶縁され、該行電極と直交し互
いに並行する複数の列電極とを少なくとも備えた表示パ
ネルの列電極にデータパルスを印加する表示パネルの駆
動回路において、 前記列電極を駆動するICにデータ電圧を供給するデー
タ電圧入力端子に、他端がデータ電圧源に接続されるス
イッチの一端と、他端が接地される補助コンデンサの一
端と、コイルの一端とを共通に接続し、該コイルの他端
に、電荷回収コンデンサに電荷を回収する電流は制御し
前記表示パネルの列電極を充電する電流は通過させる電
荷回収のためのスイッチユニットの一端を接続し、 該スイッチユニットの他端に、他端を接地した電荷回収
用のコンデンサの一端と、データ電圧の略1/2の電圧
源とを接続してなる、 データパルスの電荷回収回路を有することを特徴とする
表示パネルの駆動回路。 - 【請求項6】前記表示パネルの列電極及び前記補助コン
デンサに蓄積された電荷を前記電荷回収用のコンデンサ
に回収して前記データ電圧入力端子の電位が所定レベル
に下がった場合に、前記IC内のトランジスタのオン・
オフ遷移の制御を行うと共に、 前記表示パネルの列電極を充電する電流が前記補助コン
デンサを充電してデータ入力端子の電位が立ち上がり、
該電位が前記データ電圧に略等しくなった際に前記デー
タ電源から前記ICに前記データ電圧を供給するように
制御することを特徴とする請求項1〜5のいずれか一に
記載の表示パネルの駆動回路。 - 【請求項7】前記データ電圧入力端子に接続された微分
回路と、該微分回路の出力をデジタル信号に変換するコ
ンパレータとを有し、 前記コンパレータの出力パルスにより、前記列電極を駆
動するIC内の高電圧スイッチと、一端をコイルに接続
し他端をデータ電圧源に接続するスイッチとの動作タイ
ミングを制御することを特徴とする請求項1〜5のいず
れか一に記載の表示パネルの駆動回路。 - 【請求項8】同一平面上に形成した互いに並行する複数
の行電極と、該行電極と絶縁され、該行電極と直交し互
いに並行する複数の列電極とを少なくとも備えた表示パ
ネルの列電極にデータパルスを印加する表示パネルの駆
動回路において、 少なくとも電荷回収用のコンデンサを備え、 前記列電極を駆動するICにデータ電圧を供給するデー
タ入力端子に、電荷回収用のコイルの一端と、他端をデ
ータ電圧源に接続するスイッチの一端と、を接続し、 前記コイルの他端と前記電流回収用のコンデンサの一端
との間に、前記コイル側から電流回収用のコンデンサに
流れる電流と前記電流回収用のコンデンサ側から前記コ
イルに流れる電流をそれぞれ制御する第1、第2のスイ
ッチを接続し、 前記電荷回収用のコンデンサは、一端が前記データ電圧
の略1/2の電圧源に接続されると共に他端を接地して
なる、 データパルスの電荷回収回路を有することを特徴とする
表示パネルの駆動回路。 - 【請求項9】前記列電極を駆動するICのデータ電圧入
力端子と接地との間に補助コンデンサを接続することを
特徴とする請求項8記載の表示パネルの駆動回路。 - 【請求項10】同一平面上に形成した互いに並行する複
数の行電極と、該行電極と絶縁され、該行電極と直交し
互いに並行する複数の列電極とを少なくとも備えた表示
パネルの列電極にデータパルスを印加する表示パネルの
駆動回路において、 前記列電極を駆動するICが1又は複数の高電圧スイッ
チユニットを備え、 前記高電圧スイッチユニットが、前記ICにデータ電圧
を供給するデータ電圧入力端子と出力端子の間に接続さ
れる第1のスイッチと、 前記出力端子と前記IC内の接地端子の間に接続される
第2のスイッチと、 一端が前記出力端子に接続され他端が第1の電荷回収用
の端子に接続された第3のスイッチと、 一端が前記出力端子に接続され他端が第2の電荷回収用
の端子に接続される第4のスイッチと、を備え、 前記データ電圧入力端子をデータ電圧源に接続し、 前記第1の電荷回収用の端子に第1のコイルの一端を接
続し、該第1のコイルの他端を第1のダイオードのカソ
ードに接続し、 前記第2の電荷回収用の端子に電荷回収用の第2のコイ
ルの一端を接続し、該第2のコイルの他端を第2のダイ
オードのアノードに接続し、 前記第1、及び第2のダイオードのアノードとカソード
とを共通接続して、他端を接地した電荷回収用のコンデ
ンサの一端に接続すると共に前記データ電圧の略1/2
の電圧源に接続してなる、 データパルスの電荷回収回路を有することを特徴とする
表示パネルの駆動回路。 - 【請求項11】前記第1の電荷回収用の端子に、第1及
び第2の回収コンデンサの一端を、それぞれ第1及び第
2のダイオードと、第1及び第2のスイッチを介して接
続するとともに、前記第1及び第2の回収コンデンサの
一端を、それぞれ第3及び第4のスイッチと、第3及び
第4のダイオードを介して前記第2の電荷回収用の端子
に接続してなる、補助回収回路を有することを特徴とす
る請求項10記載の表示パネルの駆動回路。 - 【請求項12】同一平面上に形成した互いに並行する複
数の行電極と、該行電極と絶縁され、該行電極と直交し
互いに並行する複数の列電極とを少なくとも備えた表示
パネルの列電極にデータパルスを印加する表示パネルの
駆動回路において、 前記列電極を駆動するICが1又は複数の高電圧スイッ
チユニットを備え、 前記高電圧スイッチユニットが、前記ICにデータ電圧
を供給するデータ電圧入力端子と出力端子の間に接続さ
れる第1のスイッチと、 前記出力端子と前記IC内の接地端子の間に接続される
第2のスイッチと、 一端が前記出力端子に接続され他端が電荷回収用の端子
に接続された第3のスイッチと、を備え、 前記列電極を駆動する前記ICのデータ電圧入力端子を
データ電圧源に接続し、 前記電荷回収用の端子に電荷回収用のコイルの一端を接
続し、該コイルの他端に、コイルから流れ込む電流、お
よびコイルに向かう電流をそれぞれ制御するスイッチユ
ニットの一側端を接続し、 該スイッチユニットの他側端に、他端を接地した電荷回
収用のコンデンサの一端と、前記データ電圧の略1/2
の電圧源とを共通接続してなる、 データパルスの電荷回収回路を有することを特徴とする
表示パネルの駆動回路。 - 【請求項13】前記電荷回収用の端子と接地との間に補
助コンデンサを接続したことを特徴とする請求項12に
記載の表示パネルの駆動回路。 - 【請求項14】同一平面上に形成した互いに並行する複
数の行電極と、該行電極と絶縁され、該行電極と直交し
互いに並行する複数の列電極とを少なくとも備えた表示
パネルの列電極にデータパルスを印加する表示パネルの
駆動回路において、 前記列電極を駆動するICが1又は複数の高電圧スイッ
チユニットを備え、 前記高電圧スイッチユニットが、前記ICにデータ電圧
を供給するデータ電圧入力端子と出力端子の間に接続さ
れる第1のスイッチと、 前記出力端子と前記IC内の接地端子の間に接続される
第2のスイッチと、 一端が前記出力端子に接続され他端が第1の電荷回収用
の端子に接続された第3のスイッチと、 一端が前記出力端子に接続され他端が第2の電荷回収用
の端子に接続される第4のスイッチとを備え、 前記列電極を駆動するICのデータ電圧入力端子をデー
タ電圧源に接続し、 前記第1の電荷回収用の端子に、他端をデータ電圧源に
接続するダイオードのアノードと、他端を接地するダイ
オードのカソードと、他端を電荷回収コイルに接続する
ダイオードのカソードとを接続し、 前記第2の電荷回収用の端子に、他端をデータ電圧源に
接続するダイオードのアノードと、他端を接地するダイ
オードのカソードと、他端を前記の第1の電荷回収端子
に接続するダイオードのアノードに接続するコイルとを
接続してなる、 データパルスの電荷回収回路を有することを特徴とする
表示パネルの駆動回路。
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