JPH11338418A - プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のブロックに分割されたＰＤＰに低コス
トな無効電力回収回路を設ける。 【解決手段】 Ｘ電極Ｘ１とＸ電極Ｘ２とがＦＥＴ１５
とコイル４１とを介して接続され、Ｙ電極Ｙ１とＹ電極
Ｙ２とがＦＥＴ２１とコイル４３とを介して接続され、
Ｘ電極Ｘ２とＹ電極Ｙ１とがＦＥＴ１６とコイル４２と
を介して接続され、Ｙ電極Ｙ２とＸ電極Ｘ１とがＦＥＴ
２２とコイル４４を介して接続される。ＦＥＴ１１，Ｆ
ＥＴ１８をＯＦＦにした後にＦＥＴ１５をＯＮにして、
コイル４１を介する経路を通じて、容量成分ＣＰ１に貯
えられていたエネルギーを容量成分ＣＰ２に放出する。
エネルギー放出の途中においてＸ電極Ｘ２の電位が電位
Ｖｓに達した時にＦＥＴ１７をＯＮにして、Ｘ電極Ｘ２
を電位Ｖｓに保持する。ＦＥＴ１５をＯＦＦにした後に
ＦＥＴ１２をＯＮにして、Ｘ電極Ｘ１を接地する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、交流面放電型プ
ラズマディスプレイパネル（以下、「ＡＣ−ＰＤＰ」と
称する）を有するプラズマディスプレイ装置に関するも
のであり、ＡＣ−ＰＤＰの駆動方法とその駆動回路、特
に無効電力回収回路に関する。

【０００２】

【従来の技術】ＰＤＰは、薄型のテレビジョンまたはデ
ィスプレイモニタとして種々の研究がなされている。そ
の中で、メモリ機能を有するＡＣ−ＰＤＰの一つとし
て、面放電型のＡＣ−ＰＤＰがあり、以下に、このＰＤ
Ｐの構造を図６を用いて説明をする。

【０００３】図６は、従来の面放電型ＡＣ−ＰＤＰの構
造を示す斜視図であり、このような構造の面放電型ＡＣ
−ＰＤＰは、例えば特開平７−１４０９２２号公報や特
開平７−２８７５４８号公報に開示されるものである。
同図６において、面放電型ＡＣ−ＰＤＰ１０１は、表示
面である前面ガラス基板１０２と、前面ガラス基板１０
２と放電空間を挟んで対向配置された背面ガラス基板１
０３とを備える。そして、前面ガラス基板１０２の放電
空間側の表面上には、互いに対をなす第１電極１０４及
び第２電極１０５がそれぞれｎ本ずつ延長形成されてい
る。但し、図６に示すように、第１，第２電極１０４，
１０５の表面上の一部に、金属補助電極（バス電極）を
有する場合には、当該金属電極をも含めて、それぞれを
「第１電極１０４」、「第２電極１０５」と呼ぶことも
できる。なお、第１，第２電極１０４，１０５をそれぞ
れ行電極１０４，１０５とも呼ぶ。ＡＣ−ＰＤＰは両行
電極１０４，１０５を被覆するように誘電体層１０６が
形成されている。また、図６に示すように、誘電体層１
０６の表面上に誘電体であるＭｇＯ（酸化マグネシウ
ム）から成るＭｇＯ膜１０７が蒸着法などの方法により
形成される場合もあり、この場合には、誘電体層１０６
とＭｇＯ膜１０７とを総称して、「誘電体層１０６Ａ」
とも呼ぶ。

【０００４】他方、背面ガラス基板１０３の放電空間側
の表面上には、ｍ本の第３電極１０８（以下「列電極１
０８」と称す）が行電極１０４，１０５と直交するよう
に延長形成されており、隣接する列電極１０８間には、
隔壁１１０が列電極１０８と平行に延長形成されてい
る。この隔壁１１０は、各放電セルを分離する役割を果
たすと共に、ＰＤＰが大気圧により潰されないように支
える支柱の役割も果たす。そして、各列電極１０８の表
面上及び隔壁１１０の側壁面上には、それぞれ赤，緑，
青に発光する蛍光体層１０９が順序よくストライプ状に
設けられている。

【０００５】上述の構造を備える前面ガラス基板１０２
と背面ガラス基板１０３とは互いに封着され、両ガラス
基板１０２，１０３の間の空間にはＮｅ−Ｘｅ混合ガス
やＨｅ−Ｘｅ混合ガスなどの放電用ガスが大気圧以下の
圧力で封入されている。このような構造を有する面放電
型ＡＣ−ＰＤＰにおいて、互いに対となる行電極１０
４，１０５と列電極１０８により区画される放電空間
が、当該ＰＤＰの１つの放電セル、即ち画素となる。

【０００６】次に、上述の従来のＰＤＰの表示動作の原
理について説明する。

【０００７】まず、行電極１０４，１０５間に電圧パル
スを印加して、放電を起こす。そして、この放電により
生じる紫外線が蛍光体層１０９を励起することにより、
放電セルが発光する。この放電の際に、放電空間中に生
成された電子やイオンは、それぞれの極性とは逆の極性
を有する行電極１０４，１０５の方向に移動し、行電極
１０４，１０５上の誘電体層１０６Ａの表面上に蓄積す
る。このようにして誘電体層１０６Ａの表面上に蓄積し
た電子やイオンなどの電荷を「壁電荷」と呼ぶ。なお、
壁電荷の量は、外部印加電圧値に依存するため、壁電荷
が形成する電位は、外部印加電圧以上の値とはなり得な
い。

【０００８】この壁電荷が形成する電界は印加電界を弱
める方向に働くため、壁電荷の形成に伴い、放電は急速
に消滅する。放電が消滅した後に、先程とは極性を反転
した電圧パルスを行電極１０４，１０５間に印加する
と、この印加電界と壁電荷による電界とが重畳された電
界が、実質的に放電空間に印加されるため、再び放電を
起こすことができる。このように、一度放電が起きる
と、放電開始時の電圧に比べて低い印加電圧（以下「維
持電圧」と称す）を印加することで、放電を起こすこと
ができるため、両行電極１０４，１０５間に順次に極性
を反転させた維持電圧（以下「維持パルス」とも呼ぶ）
を印加すれば、放電を定常的に維持させることができ
る。以下、この放電を「維持放電」と呼ぶ。

【０００９】この維持放電は、壁電荷が消滅するまでの
間であれば、維持パルスが印加され続ける限り持続され
る。なお、壁電荷を消滅させることを「消去」と呼び、
これに対して、放電開始の初期に誘電体層１０６Ａ（Ｍ
ｇＯ膜１０７）上に壁電荷を形成することを「書き込
み」と呼ぶ。従って、ＡＣ−ＰＤＰの画面の任意のセル
について、まず書き込みを行い、その後は維持放電を行
うことによって、文字・図形・画像などを表示すること
ができる。また、書き込み、維持放電、消去を高速に行
うことによって、動画表示もできる。

【００１０】さて、上述の動作原理によれば、印加パル
スの立ち上がり時の放電は、実効的な電圧は外部印加電
圧が主体であり、壁電荷はあくまでもその補佐として働
いていると言うことができる。そこで、この放電を「外
部印加電圧主体の放電」と呼ぶ。

【００１１】他方、外部印加電圧が非常に高電圧の場
合、壁電荷は放電開始電圧以上の電位を形成することが
ある。この場合には、印加パルスの立ち下がり時におい
て、当該壁電荷だけで放電が起こり得る。このように、
外部から電圧が印加されていない状態で発生する放電を
「自己消去放電」と呼ぶ。このような放電の実効電圧は
壁電荷が主体であるため、「壁電荷主体の放電」と呼
ぶ。なお、壁電荷主体の放電時に、放電がより大きくな
る方向に外部印加電圧を補佐的に印加しても良いため、
ここでは、外部電圧が印加されている場合も含めて、
「壁電荷主体の放電」を定義することにする。

【００１２】また、「外部印加電圧主体の放電」と「壁
電荷主体の放電」とを併用してＡＣ−ＰＤＰを駆動する
場合、壁電荷主体の放電の終了後においては、壁電荷が
少なくなっているので、引き続いて外部印加電圧主体の
放電を起こすためには、（Ａ）より高い外部印加電圧を
印加する、又は、（Ｂ）先の壁電荷主体の放電時に生成
された空間電荷により、放電開始電圧が低くなっている
状態の時に外部印加電圧を印加する必要がある。（Ａ）
の場合、高電圧の印加は非点灯セルの点灯につながる可
能性があるため、実質的に「壁電荷主体の放電」を併用
して駆動する場合は（Ｂ）が望ましい。また、（Ｂ）の
場合であれば、放電空間内の電界は（Ａ）よりも弱く駆
動できるため、（ａ）１回あたりの放電の電流密度を下
げることができ、（ｂ）放電効率ないしは発光効率を向
上でき、（ｃ）ピーク電流値の低減が可能である。この
時、上記の効果（ｃ）に伴って、（ｄ）駆動回路やパネ
ルに存在する抵抗成分による、ＰＤＰの駆動時における
電力損失を減少することができる。加えて、（ｅ）プラ
ズマディスプレイ装置内のインダクタンスや抵抗成分に
よる電圧降下（電圧ドロップ）が低減されるので、印加
電圧のマージンを拡大することができる。

【００１３】他方、壁電荷主体の放電は、（ｆ）たとえ
パネル内に電圧分布が存在していても、そのセルの放電
特性に応じた量の壁電荷を形成して放電が終了するた
め、引き続いて外部印加電圧主体の放電を起こした場合
には、各セルの発光強度をそろえることができる。従っ
て、上記（Ｂ）の駆動方法によれば、（ｇ）パネルの面
内輝度のばらつき（表示のムラ）を抑制・除去すること
ができる。

【００１４】ここで、上記の効果（ｂ）について詳述す
る。

【００１５】ＡＣ−ＰＤＰは通常グロー放電領域におい
て放電するように駆動されるので、放電電流の電流密度
が高くなると放電（発光）効率が低下してしまうという
問題がある。なお、かかる問題点に関しては、例えば
「プラズマディスプレイ最新技術（御子柴茂生著：ＥＤ
リサーチ，１９９６年発行）」に詳しく述べられてい
る。かかる問題点を解消して放電効率の高効率化を図る
ためには、上述の外部印加電圧主体の放電のみで維持放
電を持続する場合では、放電電流の電流密度を小さくす
るために外部印加電圧を維持電圧のマージンの限界まで
低くすれば良い。しかしながら、維持電圧のマージン限
界近傍の電圧でＰＤＰを駆動する場合には放電が不安定
になってしまうという別の問題を惹起させてしまう。

【００１６】これに対して、外部電圧主体の放電と壁電
荷主体の放電とを併用して維持放電を持続させる場合に
は、上記の効果（ｆ）で説明したように、壁電荷主体の
放電時に余分な壁電荷を除去できるので、引き続く外部
印加電圧主体の放電において放電電流の電流密度を安定
的に下げることができる。従って、壁電荷主体の放電を
も利用するＰＤＰの駆動方法によれば、安定的な放電
（発光）を維持しつつ放電効率を向上することができ
る。しかも、かかる併用駆動方法によれば、（ｈ）ギャ
ップ電圧（表示電極対間の電圧）が低くすることができ
るので、Ｎｅの可視発光を抑制して、色純度を改善する
ことができる。

【００１７】従来のＡＣ−ＰＤＰ１０１の駆動方法の一
つとしては、例えば、画像表示のための１フレーム
（Ｆ）を複数の期間（サブフィールド）に分割し、かか
るサブフィールドを更に「リセット期間」、「アドレス
期間」、「維持放電期間（表示期間）」の３つに分割し
て駆動する方法がある。ここで、各期間について簡単に
説明をする。

【００１８】まず、「リセット期間」では、直前のサブ
フィールドの終了時点での表示履歴を消去するととも
に、引き続くアドレス期間での放電確率を上げるための
プライミング粒子の供給を行う。

【００１９】次に、「アドレス期間」では、マトリック
スの選択により表示すべきセルのみを選択的に放電させ
て、そのセルに書き込みを行う。

【００２０】そして、「維持放電期間」では、行電極
Ｘ，Ｙ間に維持パルスを印加することにより、この維持
放電期間中、書き込みが行われたセルの維持放電が持続
する。

【００２１】さて、ＡＣ−ＰＤＰの階調表示について
は、上述の１フレーム期間を複数のサブフィールドに分
割する駆動方法では、各サブフィールドの維持パルス回
数を、例えばバイナリに変えることで階調表示を行う方
法が知られている。例えば、ｎ個のサブフィールドでバ
イナリの重み付けをした場合、２ⁿの階調を得ることが
できる。

【００２２】さて、上記のＡＣ−ＰＤＰの発光の効率を
より向上させるために種々の研究・開発がなされてい
る。ここでは、その中でもＰＤＰ駆動時の電力損失を改
善することによって、発光の高効率化を達成する技術に
ついて検討する。

【００２３】（無効電力回収回路）ＡＣ−ＰＤＰは容量
性の負荷であるため、このＰＤＰを充・放電する際に駆
動電圧パルスの電圧値の２乗及びパネルの容量成分に比
例する無効電力（放電ないしは発光に寄与しない電力）
が生じる。従って、ＰＤＰのパネルサイズの増加に伴っ
てパネルの容量性負荷も増加するため、全消費電力にお
ける無効電力は無視できないほど大きなものになる。

【００２４】そこで、かかる無効電力を回収する回路に
ついての技術が、例えば特開平８−１５２８６５号公報
や特公昭５６−３０７３０号公報に開示されている。図
７は前者の公報に開示される無効電力回収回路（以下、
「回収回路」とも呼ぶ）を有するプラズマディスプレイ
装置の構成を示す図である。同図７に示すプラズマディ
スプレイ装置は、容量成分ＣＰを有するＰＤＰ２０１
と、スイッチ素子であるＦＥＴ２０４〜２０７を有する
パルス発生回路２０６とを備え、更に、スイッチ素子で
あるＦＥＴ２１２、２１３とコイル２０８と抵抗２０９
とダイオード２１０，２１１とから成る無効電力回収回
路２０２がＰＤＰ２０１（従って、容量成分ＣＰ）と並
列に接続されている。このため、回収回路２０２は並列
共振型の無効電力回収回路とも呼ばれる。当該プラズマ
ディスプレイ装置において、ＰＤＰ２０１の放電後の容
量成分ＣＰに蓄積されているエネルギーを一度コイル２
０８に吸収させ、引き続く放電のために直ちにこのエネ
ルギーを前回の放電時とは逆極性の方向に再充電するよ
うにＦＥＴ２０４〜２０７，２１２，２１３が駆動制御
される。このようにして、図７のプラズマディスプレイ
装置は、回収回路２０２によって容量成分ＣＰの放電エ
ネルギーを回収・再利用している。

【００２５】他方、図８は、例えば特開昭６２−１９２
７９８号公報や特開昭６３−１０１８９７号公報に示さ
れる無効電力回収回路３０２を有するプラズマディスプ
レイ装置の構成を示す図である。同図８に示すように、
当該プラズマディスプレイ装置は、容量成分ＣＰを有す
るＰＤＰと、スイッチ３０４〜３０７を有するパルス発
生回路とを備え、スイッチ３１２〜３１５とコイル３０
８，３０９とコンデンサ３１０，３１１から成る回収回
路３０２を備える。図８に示すように、回収回路３０２
は容量成分ＣＰ（即ちＰＤＰ）の両端に直列に接続され
るため、直列共振型の無効電力回収回路とも呼ばれる。
当該プラズマディスプレイ装置において、スイッチ３１
２〜３１４を適切に制御することにより、放電後の容量
成分ＣＰに蓄積されているエネルギーをコイル３０８，
３０９を介して一旦コンデンサ３１０，３１１に回収し
た後に、所定のタイミングにおいて上記エネルギーを利
用して容量成分ＣＰを再充電している。

【００２６】図８の直列共振型の回収回路３０２は、図
７の並列共振型の回収回路２０２と比較して、その部品
点数が多く、部品スペースも大きいのでコストが高くな
るが、他方において、放電エネルギーを一度コンデンサ
３１０，３１１に充電する駆動方法なので、駆動電圧パ
ルスの設計（特に印加タイミング）の自由度が大きく、
従って、放電をコントロールしやすいという利点があ
る。特に、上述の壁電荷主体の放電を併用する駆動方法
において上記の利点が発揮される。即ち、かかる併用駆
動方法では印加するパルス間に休止期間が必要であるた
め、上記休止期間を有さない並列共振型の回収回路２０
２ではなく、直列共振型の回収回路３０２を採用する必
要性がある。

【００２７】（ＰＤＰの分割駆動）ＰＤＰの画面全体を
同一位相で駆動する場合には、ＰＤＰの瞬時的な放電電
流（ピーク放電電流）が大きくなり、その分だけ電源容
量も大きくしなければならない。特に、ＰＤＰの大画面
化が進むにつれて、この傾向は顕著となる。

【００２８】特開平７―６４５０８号公報にはかかる事
態に対処する技術（以下、先行技術と呼ぶ）が開示さ
れており、図９に当該先行技術に係るプラズマディス
プレイ装置の構成を示す。

【００２９】先行技術では、図９に示すように、ＰＤ
Ｐ１１１を例えば２つのブロック１１１ａ，１１１ｂに
分割して、それぞれのブロックのＸ電極ＸＰとＹ電極Ｙ
Ｐと（同図９中では、ＸＰ１１〜ＸＰ１ｎ，ＹＰ１１〜
ＹＰ１ｎ，ＸＰ２１〜ＸＰ２ｎ，ＹＰ２１〜ＹＰ２ｎで
表される）に、位相をずらした駆動電圧パルスを印加す
ることによって上記の瞬時的な大電流を低減するもので
ある。このとき、上記の位相をずらした駆動電圧パルス
は、各ブロック毎に設けられたＸ電極ドライバ回路１１
３ａ，１１３ｂ及びＹ電極ドライバ回路１１４ａ，１１
４ｂにより印加される。

【００３０】従って、先行技術によればピーク放電電
流を（電源から見て）分散させることができるので、電
源容量も小さくすることができ、更に、コモンインピー
ダンス（主にインダクタンス）による駆動電圧の低下や
不要な輻射ノイズを防ぐことができる。

【００３１】

【発明が解決しようとする課題】さて、上記先行技術
によればピーク放電電流を低減できるので、ＰＤＰの駆
動回路やＰＤＰにおける抵抗成分に起因する電力の損失
を減少させることができる。従って、上記先行技術
は、より多くの電力をＰＤＰの放電（ないしは発光）に
導入することができ、ＰＤＰの放電（発光）効率の向上
に寄与しうる技術であると言える。

【００３２】かかる観点から、本願発明者らは、上記先
行技術のように複数のブロックに分割されたＰＤＰに
上述した無効電力回収回路を設けるならば、プラズマデ
ィスプレイ装置の省電力化を実現すると共に、より一層
の放電（発光）効率の高効率化を達成することが可能で
あると考えるに至った。

【００３３】しかしながら、上記の分割されたＰＤＰの
各ブロック毎に単純に無効電力回収回路を設けるだけで
は、各回収回路に必要な部品の点数や設置スペースが多
くなり、非常にコストが高くなってしまう。特に、従来
の直列共振型の無効電力回収回路をそのまま適用する場
合には、到底採用に値しない技術になってしまう。

【００３４】他方、従来の並列共振型の無効電力回収回
路をそのまま上記の分割されたＰＤＰに適用する場合に
は印加パルス間に休止期間が存在しないので、壁電荷主
体の放電を併用して駆動することができず、既述の壁電
荷主体の放電の特長（ａ）〜（ｈ）を利用することがで
きない。

【００３５】これに対して、上記先行技術は、上記の
分割されたＰＤＰに対して無効電力回収回路を設けるた
めの具体的手段については一切開示していないし、何ら
の提案や示唆をも与えるものではない。

【００３６】そこで、本発明は上記の考え（技術的思
想）に基づいてなされたものであり、複数のブロックに
分割されたＰＤＰにおいて、できる限り部品点数や配置
スペースが削減された低コストな無効電力回収回路を備
えるプラズマディスプレイ装置及びその駆動方法を提供
することを目的とする。

【００３７】

【課題を解決するための手段】（１）請求項１の発明に
係るプラズマディスプレイパネルの駆動方法は、少なく
とも一方が誘電体で覆われた第１の電極及び第２の電極
から成る表示電極対を複数有し、前記複数の表示電極対
が複数のブロックに分割されたプラズマディスプレイパ
ネルに対して、前記第１及び第２電極間に交互に極性が
変わるパルス電圧を前記複数のブロック毎に位相をずら
して印加することによって、ガス放電を繰り返し発生さ
せるプラズマディスプレイパネルの駆動方法において、
一の前記ブロックの前記表示電極対間の容量成分に蓄積
されたエネルギーを、他の前記ブロックの前記表示電極
対間の容量成分への充電に利用することを特徴とする。

【００３８】（２）請求項２の発明に係るプラズマディ
スプレイパネルの駆動方法は、請求項１に記載のプラズ
マディスプレイパネルの駆動方法であって、前記一のブ
ロックの前記容量成分に充電されたエネルギーをインダ
クタを介して所定の容量成分に蓄積して、前記他のブロ
ックの表示電極対間の容量成分への充電に利用すること
を特徴とする。

【００３９】（３）請求項３の発明に係るプラズマディ
スプレイパネルの駆動方法は、請求項２に記載のプラズ
マディスプレイパネルの駆動方法であって、前記所定の
容量成分とは前記他のブロックの内の一のブロックの前
記表示電極対間の容量成分であり、前記一のブロックの
表示電極対の内の高電位側の電極と、共に低電位にある
前記他の一のブロックの表示電極対の内のいずれかの電
極との間の、前記インダクタを介する経路の導通状態を
形成し、当該経路を介して前記一のブロックの容量成分
に蓄積されたエネルギーを前記他の一のブロックの前記
表示電極間の容量成分に放出し、当該エネルギーの放出
の途中において前記他の一のブロックの前記容量成分の
電圧の絶対値が略最大値になったときに、当該エネルギ
ーの放出に加えて前記他の一のブロックの前記容量成分
を所定の電位に充電し、前記経路の導通状態を解消する
ことを特徴とする。

【００４０】（４）請求項４の発明に係るプラズマディ
スプレイパネルの駆動方法は、請求項２に記載のプラズ
マディスプレイパネルの駆動方法であって、前記一のブ
ロックの表示電極対の内の高電位側の電極と、前記所定
の容量成分との間の、前記インダクタを介する経路の導
通状態を形成し、当該経路を介して前記一のブロックの
容量成分に蓄積されたエネルギーを前記所定の容量成分
に放出し、当該エネルギーの放出の途中において前記所
定の容量成分の電圧の絶対値が略最大値になったときに
前記経路の導通状態を解消し、前記一のブロックの前記
高電位側の電極を低電位に保持し、前記所定の容量成分
と、共に低電位にある前記他のブロックの内の一のブロ
ックの前記表示電極対の内のいずれかの電極との間の、
前記インダクタ又は他のインダクタを介する経路の導通
状態を形成し、当該経路を介して前記所定の容量に蓄積
されたエネルギーを前記他の一のブロックの前記表示電
極対間の容量成分に放出し、当該エネルギーの放出の途
中において前記他の一のブロックの容量成分の電圧の絶
対値が最大値になったときに前記経路の導通状態を解消
し、前記他の一のブロックの容量成分を所定の電位に充
電することを特徴とする。

【００４１】（５）請求項５の発明に係るプラズマディ
スプレイパネルの駆動方法は、請求項１乃至４のいずれ
かに記載のプラズマディスプレイパネルの駆動方法であ
って、前記パルス電圧は外部印加電圧主体の放電及び壁
電荷主体の放電を起こしうることを特徴とする。

【００４２】（６）請求項６の発明に係るプラズマディ
スプレイ装置は、請求項１乃至５のいずれかに記載のプ
ラズマディスプレイパネルの駆動方法により駆動される
プラズマディスプレイパネルを備えることを特徴とす
る。

【００４３】（７）請求項７の発明に係るプラズマディ
スプレイ装置は、請求項６に記載のプラズマディスプレ
イ装置であって、前記一のブロックの表示電極対と前記
他のブロックの内の一のブロックの表示電極対とが隣接
して配置されていることを特徴とする。

【００４４】（８）請求項８の発明に係るプラズマディ
スプレイ装置は、少なくとも一方が誘電体で覆われた第
１の電極及び第２の電極から成る表示電極対を複数有
し、前記複数の表示電極対が複数のブロックに分割され
たプラズマディスプレイパネルと、前記第１及び第２電
極間に交互に極性が変わるパルス電圧を前記各ブロック
毎に位相をずらして印加して前記プラズマディスプレイ
パネルを駆動する前記各ブロック用の駆動回路とを備
え、前記駆動回路のそれぞれは、少なくともインダクタ
とスイッチ素子とが直列接続された経路を介して所定の
容量に接続されており、前記所定の容量は、前記複数の
ブロックのいずれかの容量成分から放出されたエネルギ
ーを蓄積することを特徴とする。

【００４５】

【発明の実施の形態】（実施の形態１） （プラズマディスプレイ装置１０の構成）図１は、本実
施の形態１に係るプラズマディスプレイ装置１０の構成
を模式的に示す図である。

【００４６】本プラズマディスプレイ装置１０のＰＤＰ
１は、既述の図６に示す構造のＰＤＰ１０１と同様の構
造のものを用いることができる。つまり、ＰＤＰ１は、
表示ライン方向（第１方向）に沿って配置された、少な
くとも一方が誘電体（図６の誘電体層１０６又は１０６
Ａに相当）で覆われた第１の電極（図６の第１電極１０
４に相当。以下「Ｘ電極」と呼ぶ）及び第２の電極（図
６の第２電極１０５に相当。以下「Ｙ電極」と呼ぶ）か
ら成る表示電極対を複数対備える。特に、ＰＤＰ１で
は、複数の表示電極対は２つのブロックに分割されて、
このブロック毎に駆動される。なお、以下の説明では、
第１ブロックに属するＸ電極，Ｙ電極をそれぞれ「第１
Ｘ電極」，「第１Ｙ電極」と呼び、第２ブロックに属す
るＸ電極，Ｙ電極をそれぞれ「第２Ｘ電極」，「第２Ｙ
電極」と呼ぶ。

【００４７】図１に示すように、ＰＤＰ１はｎ本の第１
Ｘ電極Ｘ１ｉ（参照符号「Ｘ１」に続く数字ｉ（ｉ：１
〜ｎ）を以て区別し、以下「Ｘ電極Ｘ１ｉ」とも呼ぶ）
が互いに平行に形成されている。このＸ電極Ｘ１ｉと互
いに対を成すｎ本の第１Ｙ電極Ｙ１ｉ（表記方法につい
てはＸ電極Ｘ１ｉと同様とし、以下「Ｙ電極Ｙ１ｉ」と
も呼ぶ）が、Ｘ電極Ｘ１ｉに隣接して且つ平行に形成さ
れている。つまり、Ｘ電極Ｘ１ｉとＹ電極Ｙ１ｉとが第
１ブロックの表示電極対Ｘ１ｉ，Ｙ１ｉを成す。そし
て、Ｘ電極Ｘ１ｉ又はＹ電極Ｙ１ｉのそれぞれの一端
は、各電極Ｘ１ｉ，Ｙ１ｉに所定の信号（電位）を印加
するための駆動回路である第１Ｘ電極ドライバ回路３ａ
又は第１Ｙ電極ドライバ回路４ａに接続されている。な
お、ｎ本のＸ電極Ｘ１ｉ又はＹ電極Ｙ１ｉのそれぞれを
総称して「（第１）Ｘ電極Ｘ１」又は「（第１）Ｙ電極
Ｙ１」とも呼び、表示電極対Ｘ１ｉ，Ｙ１ｉを総称して
「（第１）表示電極対Ｘ１，Ｙ１」とも呼ぶ。

【００４８】他方、第２ブロックに関しては、第２ブロ
ックの表示電極対Ｘ２ｊ，Ｙ２ｊ（参照符号「Ｘ２」，
「Ｙ２」に続く数字ｊ（ｊ：１〜ｎ）を以て区別する）
を成すｎ本の第２Ｘ電極Ｘ２ｊ（以下「Ｘ電極Ｘ２ｊ」
とも呼ぶ）とｎ本の第２Ｙ電極Ｙ２ｊ（以下「Ｙ電極Ｙ
２ｊ」とも呼ぶ）とが互いに平行に形成されている。そ
して、Ｘ電極Ｘ２ｊ又はＹ電極Ｙ２ｊのそれぞれの一端
は、各電極Ｘ２ｊ，Ｙ２ｊに所定の信号（電圧）を印加
するための第２Ｘ電極ドライバ回路３ｂ又は第２Ｙ電極
ドライバ回路４ｂに接続されている。なお、ｎ本のＸ電
極Ｘ２ｊ又はＹ電極Ｙ２ｊのそれぞれを総称して「（第
２）Ｘ電極Ｘ２」，「（第２）Ｙ電極Ｙ２」とも呼び、
表示電極対Ｘ２ｊ，Ｙ２ｊを総称して「（第２）表示電
極対Ｘ２，Ｙ２」とも呼ぶ。

【００４９】特に、本ＰＤＰ１では、図１に示すよう
に、表示電極対Ｘ１ｉ，Ｙ１ｉと表示電極対Ｘ２ｊ，Ｙ
２ｊとは交互に隣接して配置されている。

【００５０】そして、表示電極対Ｘ１，Ｙ１及び表示電
極対Ｘ２，Ｙ２の配設方向に直交する方向（第２方向）
に沿って互いに平行に列電極Ｗ１〜Ｗｍ（以下、総称し
て「Ｗ電極」とも呼ぶ）が順次に形成されており、Ｗ電
極の各一端は列電極ドライバ回路５に接続されている。

【００５１】次に、より具体的な駆動回路の構成を示す
図２を用いて、図１の本プラズマディスプレイ装置１０
の基本的な回路構成を説明する。

【００５２】まず、図２においては、（１）ＰＤＰの各
放電セルは容量性負荷であること、（２）ＰＤＰは２つ
のブロックに分割されている（図１参照）ことに鑑み
て、ＰＤＰ１の互いに隣接しあう任意の放電セルを、第
１ブロックに属する一方の放電セルに係る容量成分ＣＰ
１と、第２ブロックに属する他方の放電セルに係る容量
成分ＣＰ２として模擬的に図示している。

【００５３】そして、図２に示すように、容量成分ＣＰ
１、即ちＰＤＰ１のＸ電極Ｘ１の上記一端は、ドレイン
端子が供給電源Ｖｓ（Ｖｓ：サステイン電圧）に接続さ
れたｎ型ＭＯＳＦＥＴ１１のソース端子に接続されてお
り、当該ソース端子はｎ型ＭＯＳＦＥＴ１２のドレイン
端子に接続されており、ｎ型ＭＯＳＦＥＴ１２のソース
端子は接地されている。なお、両ＭＯＳＦＥＴ１１，１
２のそれぞれに並列接続された既成ダイオードをも含め
て、以降、ＦＥＴと呼び、他の後述するＭＯＳＦＥＴに
ついても同様とする。

【００５４】かかるＦＥＴ１１，１２は、第１Ｘ電極ド
ライバ回路３ａ（図１参照）の一部（維持放電時に表示
放電電流が流れるメインラインを成す）を構成し、各Ｆ
ＥＴ１１，１２のゲート端子に印加される駆動信号（ゲ
ート電圧）によってＸ電極Ｘ１の電位を電源電位Ｖｓあ
るいは接地電位に保持（クランプ）するためのクランプ
スイッチ素子として動作する。なお、かかる構成のクラ
ンプスイッチ素子を、それに含まれるＦＥＴの参照符号
を用いて「クランプスイッチ素子１１，１２」のように
呼ぶ。

【００５５】他方、Ｙ電極Ｙ１の上記一端は、第１Ｙ電
極ドライバ回路４ａ（図１参照）内に設けられた、ＦＥ
Ｔ１３，１４を含むクランプスイッチ素子１３，１４に
接続されている。

【００５６】かかる接続形態は、容量成分ＣＰ２即ちＰ
ＤＰ１のＸ電極Ｘ２及びＹ電極Ｙ２についても同様であ
り、Ｘ電極Ｘ２の上記一端はＦＥＴ１７，１８を含むク
ランプスイッチ素子１７，１８に接続されており、Ｙ電
極Ｙ２の上記一端はＦＥＴ１９，２０を含むクランプス
イッチ素子１９，２０に接続されている。クランプスイ
ッチ素子１７，１８又はクランプスイッチ素子１９，２
０はぞれぞれ、図１中の第２Ｘ電極ドライバ回路３ｂ，
第２Ｙ電極ドライバ回路４ｂの一部を成す。

【００５７】さて、図２中の破線で囲んだ部分の回路２
が、本プラズマディスプレイ装置１０の特徴である無効
電力回収回路２である。以下、無効電力回収回路２を
「回収回路２」とも呼ぶ。

【００５８】図２に示すように、回収回路２において、
Ｘ電極Ｘ１の上記一端はＦＥＴ１５のドレイン端子に接
続され、ＦＥＴ１５のソース端子はコイル（インダク
タ）４１の一端と接続され、コイル４１の他端は逆方向
電流阻止のためのダイオードのアノードに接続され、当
該ダイオードのカソードはＸ電極Ｘ２の上記一端に接続
されている。このＦＥＴ１５はＸ電極Ｘ１，Ｘ２間の導
通状態の経路の形成（導通）／解消（非導通）を切り替
えるスイッチ素子１５（当該スイッチ素子の表記方法は
上記のクランプスイッチ素子１１，１２と同様とする）
として動作する。同様に、Ｙ電極Ｙ１，Ｙ２同士もま
た、ＦＥＴ２１（スイッチ素子２１）とコイル４３と逆
方向電流阻止用のダイオードとを介して接続されてい
る。

【００５９】更に、Ｘ電極Ｘ２の上記一端にコイル４２
の一端が接続され、コイル４２の他端はＦＥＴ１６のド
レイン端子に接続され、ＦＥＴ１６のソース端子は逆方
向電流阻止用のダイオードのアノードに接続され、当該
ダイオードのカソードはＹ電極Ｙ１の上記一端に接続さ
れている。このＦＥＴ１６はＸ電極Ｘ２とＹ電極Ｙ１と
の間の経路の導通状態の形成（導通）／解消（非導通）
を切り替えるスイッチ素子１６として動作する。同様
に、Ｙ電極Ｙ２とＸ電極Ｘ１もまた、コイル４４とＦＥ
Ｔ２２（スイッチ素子２２）と逆方向電流阻止用のダイ
オードとを介して接続されている。

【００６０】（プラズマディスプレイ装置１０の駆動方
法）次に、図２を参照しつつ、図３に示す維持放電期間
（１サブフィールド）中の各パルスの電圧波形のタイミ
ングチャートに従って、ＰＤＰ１の駆動方法を説明す
る。なお、図３中の電位Ｖ１１〜Ｖ２２はそれぞれＦＥ
Ｔ１１〜ＦＥＴ２２の各ゲート端子に印加される駆動信
号電圧を示す。また、同図３中の電位ＶＣＰ１，ＶＣＰ
２はそれぞれＰＤＰ１の第１，第２のブロックに係る容
量成分ＣＰ１，ＣＰ２の両端の電圧、詳細にはそれぞれ
Ｙ電極Ｙ１，Ｙ電極Ｙ２の電位を基準としたときのＸ電
極Ｘ１，Ｘ電極Ｘ２の電位を示す。

【００６１】なお、タイミングＡ以前においては、ＦＥ
Ｔ１１，ＦＥＴ１４，ＦＥＴ１８，ＦＥＴ２０のゲート
端子には所定の信号電圧が印加されて各ＦＥＴ１１，１
４，１８，２０はＯＮ状態にあり、他のＦＥＴはＯＦＦ
状態にあるとする。この時、Ｘ電極Ｘ１はＦＥＴ１１を
介して供給電源Ｖｓに接続され、Ｙ電極Ｙ１はＦＥＴ１
４を介して接地されているので、電位ＶＣＰ１＝Ｖｓで
ある。他方、Ｘ電極Ｘ２，Ｙ電極Ｙ２はそれぞれＦＥＴ
１８，ＦＥＴ２０を介して接地されているので、電位Ｖ
ＣＰ２＝０（接地電位）である。

【００６２】なお、以下の第１期間ないし第４期間は本
駆動方法の理解を助けるために区切った期間であり、本
駆動方法はかかる期間の概念にとらわれるものではな
い。

【００６３】（第１期間：タイミングＡ〜タイミング
Ｃ）さて、タイミングＡにおいて、ＦＥＴ１１及びＦＥ
Ｔ１８をＯＦＦにした後にＦＥＴ１５をＯＮにして、高
電位ＶｓにあるＸ電極Ｘ１と接地電位（低電位）にある
Ｘ電極Ｘ２との間にコイル４１を介する経路の導通状態
を形成する。これにより、容量成分ＣＰ１に貯えられて
いたエネルギー（即ち、Ｘ電極Ｘ１に充電されていた電
荷）が当該経路（ＬＣ共振回路）を介して容量成分ＣＰ
２（即ち、Ｘ電極Ｘ２）に向かって放出される。従っ
て、図３に示すように、本タイミングＡにおいて、電位
ＶＣＰ１は電位Ｖｓから下降し始め、逆に、電位ＶＣＰ
２は接地電位から上昇し始める。

【００６４】そして、このエネルギー放出の途中におい
て電位ＶＣＰ２（の絶対値）がおよそ最大値である電位
Ｖｓに達したタイミングＢで、ＦＥＴ１７をＯＮにす
る。これによって、上記のエネルギー放出に加えて、Ｆ
ＥＴ１７を介して電位ＶＣＰ２を電位Ｖｓに充電し、保
持（クランプ）する（電位ＶＣＰ２＝Ｖｓ）。

【００６５】この表示電極対Ｘ２，Ｙ２間が電位Ｖｓに
クランプされている期間中に外部印加電圧主体の放電が
起こり、ＰＤＰ１の第２ブロックが発光する。

【００６６】その後、タイミングＣにおいて、ＦＥＴ１
５をＯＦＦに制御することでＸ電極Ｘ１とＸ電極Ｘ２と
の間の上記経路の導通を非導通状態に制御（これを上記
経路の「解消」と称す）した後に、ＦＥＴ１２をＯＮに
することでＸ電極Ｘ１を接地電位にクランプする（電位
ＶＣＰ１＝０）。

【００６７】（第２期間：タイミングＤ〜タイミング
Ｇ）そして、タイミングＤでＦＥＴ１４をＯＦＦにした
後に、引き続くタイミングＥにおいて、ＦＥＴ１７をＯ
ＦＦにし、ＦＥＴ１６をＯＮにして、高電位Ｖｓにある
Ｘ電極Ｘ２と接地電位（低電位）にあるＹ電極Ｙ１との
間にコイル４２を介する経路の導通状態を形成する。こ
れにより、容量成分ＣＰ２に貯えられていたエネルギー
（即ち、Ｘ電極Ｘ２に充電されていた電荷）が当該経路
（ＬＣ共振回路）を介して容量成分ＣＰ１（即ち、Ｙ電
極Ｙ１）に向かって放出される。このエネルギー放出に
よって、電位ＶＣＰ２は電位Ｖｓから下降し始め、電位
ＶＣＰ１は、Ｙ電極Ｙ１の電位がＸ電極Ｘ１の電位より
も高くなるのに伴って、接地電位から下降し始める。

【００６８】そして、上記のタイミングＢと同様に、こ
のエネルギー放出の途中において電位ＶＣＰ１の絶対値
がおよそ最大値である電位Ｖｓに達したタイミングＦ
（即ち、Ｙ電極Ｙ２の電位が電位Ｖｓに達したタイミン
グ）で、ＦＥＴ１３をＯＮにする。これによって、上記
のエネルギー放出に加えて、ＦＥＴ１３を介してＹ電極
Ｙ１の電位を電位Ｖｓに充電し、クランプする（電位Ｖ
ＣＰ２＝−Ｖｓ）。

【００６９】このクランプされた期間中に表示電極対Ｘ
１，Ｙ１間で外部印加電圧主体の放電が起こり、ＰＤＰ
１の第１ブロックが発光する。

【００７０】その後、タイミングＧにおいて、ＦＥＴ１
６をＯＦＦに制御することでＸ電極Ｘ２とＹ電極Ｙ１と
の間の上記経路の導通を解消した後に、ＦＥＴ１８をＯ
ＮにすることでＸ電極Ｘ２を接地電位にクランプする
（電位ＶＣＰ２＝０）。

【００７１】（第３期間：タイミングＨ〜タイミング
Ｋ）そして、タイミングＨでＦＥＴ２０をＯＦＦにした
後に、引き続くタイミングＩにおいて、ＦＥＴ１３をＯ
ＦＦにした後にＦＥＴ２１をＯＮにして、高電位Ｖｓに
あるＹ電極Ｙ１と接地電位（低電位）にあるＹ電極Ｙ２
との間にコイル４３を介する経路の導通状態を形成す
る。これにより、容量成分ＣＰ１に貯えられていたエネ
ルギー（即ち、Ｙ電極Ｙ１に充電されていた電荷）が当
該経路（ＬＣ共振回路）を介して容量成分ＣＰ２（即
ち、Ｙ電極Ｙ２）に向かって放出される。このエネルギ
ー放出によって、Ｙ電極Ｙ１の電位は電位Ｖｓから下降
し始め（従って、電位ＶＣＰ１は電位−Ｖｓから上昇し
始め）、電位ＶＣＰ２は、Ｙ電極Ｙ２の電位がＸ電極Ｘ
２の電位よりも高くなるのに伴って、接地電位から下降
し始める。このように、本第３期間では、ＰＤＰ１の第
２ブロックに対して上記の第１期間とは逆位相の駆動電
圧を印加することになる。

【００７２】そして、このエネルギー放出の途中におい
て電位ＶＣＰ２の絶対値がおよそ最大値である電位Ｖｓ
に達したタイミングＪ（即ち、Ｙ電極Ｙ２の電位が電位
Ｖｓに達したタイミング）で、ＦＥＴ１９をＯＮにす
る。これによって、上記のエネルギー放出に加えて、Ｆ
ＥＴ１９を介してＹ電極Ｙ２の電位を電位Ｖｓに充電
し、クランプする（電位ＶＣＰ２＝−Ｖｓ）。

【００７３】このクランプされた期間中に表示電極対Ｘ
２，Ｙ２間で外部印加電圧主体の放電が起こり、ＰＤＰ
１の第２ブロックが発光する。

【００７４】その後、タイミングＫにおいて、ＦＥＴ２
１をＯＦＦに制御することでＹ電極Ｙ１，Ｙ２間の上記
経路の導通状態を解消した後に、ＦＥＴ１４をＯＮにす
ることでＹ電極Ｙ１を接地電位にクランプする（電位Ｖ
ＣＰ１＝０）。

【００７５】（第４期間：タイミングＬ〜タイミング
Ｏ）そして、タイミングＬでＦＥＴ１２をＯＦＦにした
後に、引き続くタイミングＭにおいて、ＦＥＴ１９をＯ
ＦＦにした後にＦＥＴ２２をＯＮにして、高電位Ｖｓに
あるＹ電極Ｙ２と接地電位（低電位）にあるＸ電極Ｘ１
との間にコイル４４を介する経路を形成する。これによ
り、容量成分ＣＰ２に貯えられていたエネルギー（即
ち、Ｙ電極Ｙ２に充電されていた電荷）が当該経路（Ｌ
Ｃ共振回路）を介して容量成分ＣＰ１（即ち、Ｘ電極Ｘ
１）に向かって放出される。このエネルギー放出によっ
て、Ｙ電極Ｙ２の電位は電位Ｖｓから下降し始め（従っ
て、電位ＶＣＰ２は電位−Ｖｓから上昇し始め）、電位
ＶＣＰ１は接地電位から上昇し始める。このように、本
第４期間では、ＰＤＰ１の第１ブロックに対して上記の
第２期間とは逆位相の駆動電圧を印加することになる。

【００７６】そして、このエネルギー放出の途中におい
て、電位ＶＣＰ１（の絶対値）がおよそ最大値である電
位Ｖｓに達したタイミングＮで、ＦＥＴ１１をＯＮにす
る。これによって、上記のエネルギー放出に加えて、Ｆ
ＥＴ１１を介してＸ電極Ｘ１の電位を電源電圧Ｖｓに充
電し、クランプする（電位ＶＣＰ１＝Ｖｓ）。

【００７７】このクランプされた期間中に表示電極対Ｘ
１，Ｙ１間に外部印加電圧主体の放電が起こり、ＰＤＰ
１の第１ブロックが発光する。

【００７８】その後、タイミングＯにおいて、ＦＥＴ２
２をＯＦＦに制御することでＹ電極Ｙ２とＸ電極Ｘ１と
の間の上記経路の導通状態を解消した後に、ＦＥＴ２０
をＯＮにすることでＹ電極Ｙ２を接地電位にクランプす
る（電位ＶＣＰ２＝０）。

【００７９】本タイミングＯに引き続くタイミングＡＡ
は上記のタイミングＡに相当するので、以上のタイミン
グＡ〜タイミングＯを繰り返すことによって、維持放電
期間中のガス放電を繰り返し発生させ、ＰＤＰ１の画像
表示発光を行う。

【００８０】（壁電荷主体の放電を併用する駆動方法）
上述の駆動方法は印加パルスの立上がり時での外部印加
電圧主体の放電を用いるものであるが、本プラズマディ
スプレイ装置１０によれば、印加パルスの立下がり時に
おいて壁電荷主体の放電をも利用する駆動方法が可能で
ある。

【００８１】この点に関して、図７に示す従来の並列共
振型の無効電力回収回路２０２では、コイル２０８にエ
ネルギーを吸収した後に直ちにＰＤＰ２０１の容量成分
ＣＰへ当該エネルギーを放出するので、たとえ壁電荷主
体の放電を起こしうる程度の駆動電圧のパルスを印加す
る場合であっても、壁電荷主体の放電が生じる前あるい
は壁電荷主体の放電が生じた直後に次の外部印加電圧主
体の放電が起こってしまう。従って、かかる場合には壁
電荷主体の放電が起こったとしても、微弱な放電しか得
られない。

【００８２】これに対して、本プラズマディスプレイ装
置１０では、図３中の電位ＶＣＰ１，電位ＶＣＰ２の電
位変化に示すように、第１ブロックの表示電極対Ｘ１，
Ｙ１又は第２ブロックの表示電極対Ｘ２，Ｙ２に印加す
るパルス電圧（駆動電圧）のそれぞれに休止期間を有す
る。例えば電位ＶＣＰ１の休止期間は、図３中のタイミ
ングＢ〜タイミングＥ，タイミングＪ〜タイミングＭで
ある。従って、本プラズマディスプレイ装置１０によれ
ば、印加パルスの立下がり時、例えば電位ＶＣＰ１のタ
イミングＡ〜タイミングＢ，タイミングＩ〜タイミング
Ｊにおいて、十分な大きさの壁電荷主体の放電を起こす
ことが可能であり、（ｉ）壁電荷主体の放電を併用する
駆動方法での既述の効果（ａ）〜（ｈ）を得ることがで
きる。

【００８３】なお、壁電荷主体の放電自身にも放電遅れ
が存在するので、印加パルスの間隔はある程度広い方が
好ましいが、本プラズマディスプレイ装置１０では各Ｆ
ＥＴの動作タイミングを適切に設計することで、かかる
要請にも十分に応え得る。

【００８４】（効果）以上の構成及び駆動方法を有する
プラズマディスプレイ装置１０によれば、（ｉｉ）第１
又は第２ブロックの内の一方のブロックに属する、一の
表示電極対間の容量成分ＣＰ１又はＣＰ２に蓄積された
エネルギーを、他方のブロックの隣接する表示電極対間
の容量成分（ＣＰ１又はＣＰ２）への充電に利用する
（無効電力の回収）ので（しかも、それが交互に行われ
る）、プラズマディスプレイ装置１０の無効電力回収回
路を確実にを実現することができる。従って、本発明に
よれば、プラズマディスプレイ装置の省電力化を推進し
て、より一層の放電（発光）効率の高効率化を図ること
ができる。

【００８５】更に、（ｉｉｉ）上記の一方のブロックの
容量成分ＣＰ１又はＣＰ２に充電されたエネルギーをイ
ンダクタ４１，４２，４３，４４を介して、他方のブロ
ックの表示電極対間の容量成分ＣＰ２又はＣＰ１に蓄積
（充電）するので、上述のエネルギーの蓄積のために新
たな容量成分をＰＤＰの外部回路内に及びＰＤＰ本体内
部に別途に設けることを全く要しない。従って、（ｉ
ｖ）従来の無効電力回収回路２０２，３０２（図７、図
８参照）を単純に各ブロック毎に設けたプラズマディス
プレイ装置と比較して、大幅に部品点数や配置スペース
を少なくすることができる。即ち、プラズマディスプレ
イ装置１０によれば、低コストな無効電力回収回路が実
現できる。

【００８６】そして、（ｖ）図３中の電位ＶＣＰ１，電
位ＶＣＰ２の電位変化に示すように、ＰＤＰ１の第１ブ
ロックの表示電極対Ｘ１，Ｙ１又は第２ブロックの表示
電極対Ｘ２，Ｙ２のそれぞれに、交互に極性が変わるパ
ルス電圧（駆動電圧）を印加し、且つ、両ブロック毎で
のパルス電圧の位相をずらして印加しているので、既述
の先行技術と同様の効果を得ることができる。

【００８７】加えて、本プラズマディスプレイ装置１０
によれば、第１ブロックの表示電極対Ｘ１，Ｙ１と第２
ブロックの表示電極対Ｘ２，Ｙ２とが交互に隣接して配
置されている（即ち、同一のブロックの表示電極対が隣
接しない）ので、（ｖｉ）先行技術に係るプラズマデ
ィスプレイ装置（図９参照）のように上下に分割された
ＰＤＰを有するプラズマディスプレイ装置と比較して、
各ブロック間の境界で発生する輝度差に起因した表示品
質の低下を低減することができ、ＰＤＰの表示に対する
視認性を向上することができる。しかも、ＰＤＰの一部
において集中的な点灯を必要とする画像表示の場合であ
っても、負荷を全体に割り振ることができるので、回路
素子の特性のばらつきに起因する各ブロックの輝度差を
低減することができる。

【００８８】また、（ｖｉｉ）かかる表示電極対の配置
であっても、隣接する各ブロックの表示電極対間の電位
差は最大でも電位Ｖｓとしかなり得ず、従来のＰＤＰの
隣接する表示電極対間の電位差と同様であるので、隣接
する各ブロックの表示電極対間での誤放電は生じ得な
い。

【００８９】更に、各駆動回路において複数のＦＥＴを
並列に接続して使用する場合に、従来のプラズマディス
プレイ装置では各ＦＥＴから表示領域までの間に存在
（寄生）する各インダクタのインダクタンスがＦＥＴ毎
に異なるので、各ＦＥＴがパラレルに動作せず、ＰＤＰ
を部分的に点灯させた時に高インダクタンス領域では駆
動電圧のマージンの減少や輝度の低下等が生じる場合が
あった。これに対して、（ｖｉｉｉ）上記の表示電極対
の配置によれば、各ＦＥＴからの表示領域までのインダ
クタンスを均等化することができ、上記のマージンや輝
度の低下を改善することができる。

【００９０】更に、（ｉｘ）上記の表示電極対の配置な
いしはＰＤＰ１の分割形態によれば、同一方向に流れる
電流の間隔、即ち、同一ブロックの表示電極対同士の間
隔が従来のＰＤＰの２倍になるので、ＰＤＰの外部への
不要な放射ノイズを低減することができ、電磁波障害
（ＥＭＩ）の防止にも寄与する。特に、上記のタイミン
グＡ〜タイミングＢ，タイミングＩ〜タイミングＪでの
充放電電流は互いに逆位相であるので、隣接する表示電
極対間で放射界が打ち消され、不要な放射ノイズをより
軽減することができる。

【００９１】（実施の形態２）次に、実施の形態２に係
るプラズマディスプレイ装置ないしはＰＤＰの駆動方法
について説明する。本プラズマディスプレイ装置のＸ及
びＹ電極のドライバ回路には、従来の直列共振型の無効
電力回収回路３０２（図８参照）に相当する無効電力回
収回路が接続されており、当該回収回路の構成並びにＰ
ＤＰの駆動方法を中心に述べる。なお、本プラズマディ
スプレイ装置は、基本的には図１に示すプラズマディス
プレイ装置１０の構成を用いることができるので、以下
の説明におてい同図１中の構成要素については同一の符
号を以て表記する。

【００９２】図４は本実施の形態２に係るプラズマディ
スプレイ装置５０の駆動回路、特に無効電力回収回路５
２の構成を示す図である。

【００９３】（プラズマディスプレイ装置５０の構成）
図４は、ＰＤＰ１に関しては実施の形態１に係る回路構
成（図２参照）と同様に、第１ブロックに属する、一の
放電セルに係る容量成分ＣＰ１と第２ブロックに属す
る、隣接する放電セルに係る容量成分ＣＰ２とに分割し
て模擬的に図示している。

【００９４】そして、容量成分ＣＰ１の両端、即ち、Ｐ
ＤＰ１のＸ電極Ｘ１，Ｙ電極Ｙ１のそれぞれの一端は、
（ｎ型ＭＯＳ）ＦＥＴ６１，６２から成るクランプスイ
ッチ素子６１，６２又は（ｎ型ＭＯＳ）ＦＥＴ６３，６
４から成るクランプスイッチ素子６３，６４に接続され
ている。なお、クランプスイッチ素子６１，６２又はク
ランプスイッチ素子６３，６４はそれぞれ、図１中の第
１Ｘ電極ドライバ回路３ａ又は第１Ｙ電極ドライバ回路
４ａの一部を構成している。

【００９５】同様に、容量成分ＣＰ２の両端にも、図４
に示すように、（ｎ型ＭＯＳ）ＦＥＴ６９，７０から成
るクランプスイッチ素子６９，７０と（ｎ型ＭＯＳ）Ｆ
ＥＴ７１，７２から成るクランプスイッチ素子７１，７
２とが接続されている。なお、クランプスイッチ素子６
９，７０又はクランプスイッチ素子７１，７２はそれぞ
れ、図１中の第２Ｘ電極ドライバ回路３ｂ又は第２Ｙ電
極ドライバ回路４ｂの一部を構成している。そして、上
記４個のクランプスイッチ素子は各ＦＥＴのゲート端子
に印加される駆動信号（ゲート電圧）によって制御さ
れ、それらに接続された各電極の電位を電源電位Ｖｓあ
るいは接地電位に保持（クランプ）する。

【００９６】更に、上記４個のクランプスイッチ素子を
介して、容量成分ＣＰ１，ＣＰ２（即ちＰＤＰ１）と図
４中の破線で囲んだ無効電力回収回路５２とが接続され
ている。詳細には、Ｘ電極Ｘ１に関して、Ｘ電極Ｘ１と
クランプスイッチ素子６１，６２との接続点にはコイル
８１の一端が接続され、コイル８１の他端はＦＥＴ６６
のドレイン端子に接続され、ＦＥＴ６６のソース端子は
逆方向電流阻止用ダイオードのアノードに接続され、当
該ダイオードのカソードは電力回収用コンデンサＣｋ１
（以下、「回収コンデンサＣｋ１」とも呼ぶ）の一端に
接続され、回収コンデンサＣｋ１の他端は接地されてい
る。同時に、上記ダイオードのカソードは、別の逆方向
電流阻止用ダイオードのアノードに接続され、当該別の
ダイオードのカソードはＦＥＴ６５のドレイン端子に接
続され、ＦＥＴ６５のソース端子はコイル８１の上記他
端に接続されている。

【００９７】上述のＦＥＴ６５，６６及び２個の逆方向
電流阻止用ダイオードから成る閉回路（図４参照）は容
量成分ＣＰ１と回収コンデンサＣｋ１とを結ぶ経路の途
中に設けられており、当該経路の形成（導通）／解消
（非導通）を切り替えるスイッチ素子（以下「スイッチ
素子６５，６６」のように呼ぶ）として動作する。

【００９８】同様に、Ｙ電極Ｙ１とクランプスイッチ素
子６３，６４との接続点にはコイル８２の一端が接続さ
れ、コイル８２の他端は（ｎ型ＭＯＳ）ＦＥＴ６７，６
８を有するスイッチ素子６７，６８を介して電力回収回
路コンデンサＣｋ２の一端に接続され、回収コンデンサ
Ｃｋ２の他端は接地されている。

【００９９】同様に、容量成分ＣＰ２に関しては、Ｘ電
極Ｘ２とクランプスイッチ素子６９，７０との接続点に
はコイル８３の一端が接続され、コイル８３の他端は
（ｎ型ＭＯＳ）ＦＥＴ７３，７４を有するスイッチ素子
７３，７４を介して回収コンデンサＣｋ１の上記一端に
接続されている。Ｙ電極Ｙ２とクランプスイッチ素子７
１，７２との接続点にはコイル８４の一端が接続され、
コイル８４の他端は（ｎ型ＭＯＳ）ＦＥＴ７５，７６を
有するスイッチ素子７５，７６を介して回収コンデンサ
Ｃｋ２の上記一端に接続されている。

【０１００】（プラズマディスプレイ装置５０の駆動方
法）次に、図４を参照しつつ、図５に示す維持放電期間
（１サブフィールド）中の各パルスの電圧波形のタイミ
ングチャートに従ってＰＤＰ１の駆動方法を説明する。
なお、図５中の電位Ｖ６１〜Ｖ７６のそれぞれはＦＥＴ
６１〜ＦＥＴ７６の各ゲート端子に印加される駆動信号
電圧を示す。また、同図５中の電位ＶＣＰ１，ＶＣＰ２
はそれぞれＰＤＰ１の第１，第２の各ブロックの容量成
分ＣＰ１，ＣＰ２の両端の電圧、詳細には、それぞれＹ
電極Ｙ１，Ｙ電極Ｙ２の電位を基準としたときのＸ電極
Ｘ１，Ｘ電極Ｘ２の電位を示す。また、同図５中の電位
ＶＣｋ１，ＶＣｋ２はそれぞれ回収コンデンサＣｋ１，
Ｃｋ２の両端の電圧、詳細には、接地電位を基準とした
ときの各コンデンサＣｋ１，Ｃｋ２の上記一端の電位を
示す。

【０１０１】まず、タイミングａ以前においては、ＦＥ
Ｔ６１，ＦＥＴ６４，ＦＥＴ７０，ＦＥＴ７２の各ゲー
ト端子には所定の電圧が印加されてＯＮ状態にあり、他
のＦＥＴはＯＦＦ状態にあるとする。この時、Ｘ電極Ｘ
１はＦＥＴ６１を介して供給電源Ｖｓに接続され、Ｙ電
極Ｙ１はＦＥＴ６４を介して接地されているので、電位
ＶＣＰ１＝Ｖｓである。他方、Ｘ電極Ｘ２，Ｙ電極Ｙ２
はそれぞれＦＥＴ７０，ＦＥＴ７２を介して接地されて
いるので、電位ＶＣＰ２＝０（接地電位）である。ま
た、電位ＶＣｋ１＝０，電位ＶＣｋ２＝Ｖｓであるとす
る。

【０１０２】（第１期間：タイミングａ〜タイミング
ｂ）さて、タイミングａにおいて、ＦＥＴ６１をＯＦＦ
にした後にＦＥＴ６６をＯＮにして、高電位Ｖｓにある
Ｘ電極Ｘ１と回収コンデンサＣｋ１（所定の容量成分）
と間にコイル８１を介する経路の導通状態を形成する。
これにより、容量成分ＣＰ１に貯えられていたエネルギ
ー（即ち、Ｘ電極Ｘ１に充電されていた電荷）が当該経
路（ＬＣ共振回路）を介して回収コンデンサＣｋ１に向
かって放出される。従って、図５に示すように、本タイ
ミングａでは電位ＶＣＰ１は電位Ｖｓから下降し始め、
逆に、電位ＶＣｋ１は接地電位から上昇し始める。

【０１０３】そして、このエネルギー放出の途中におい
て電位ＶＣｋ１（の絶対値）がおよそ最大値である電位
Ｖｓに達したタイミングｂで、ＦＥＴ６６をＯＦＦにし
て、回収コンデンサＣｋ１とＸ電極Ｘ１との間の当該経
路の導通状態を解消（非導通）する。ＦＥＴ６６のＯＦ
Ｆの後に、ＦＥＴ６２をＯＮにしてＸ電極Ｘ１の電位を
接地電位に保持（クランプ）する（電位ＶＣＰ１＝
０）。

【０１０４】（第２期間：タイミングｃ〜タイミング
ｅ）次に、タイミングｃにおいて、ＦＥＴ７０をＯＦＦ
にした後にＦＥＴ７３をＯＮにして、回収コンデンサＣ
ｋ１と接地電位（低電位）にある第２ブロックのＸ電極
Ｘ２との間にコイル８３を介する（電荷放電のための）
経路を形成する。これにより、回収コンデンサＣｋ１に
貯えられていたエネルギーが当該経路（ＬＣ共振回路）
を介して容量成分ＣＰ２に向かって放出される。従っ
て、本タイミングｃでは、電位ＶＣＰ２が接地電位から
上昇し始め、逆に、電位ＶＣｋ１は電位Ｖｓから下降し
始める。

【０１０５】そして、回収コンデンサＣｋ１からのエネ
ルギー放出の途中において電位ＶＣＰ２（の絶対値）が
およそ最大値である電位Ｖｓに達したタイミングｄで、
ＦＥＴ７３をＯＦＦにして、回収コンデンサＣｋ１とＸ
電極Ｘ２との間の当該経路の導通状態を非導通状態に制
御（上記経路の解消）する。同時に、ＦＥＴ６９をＯＮ
にしてＸ電極Ｘ２の電位を電源電位Ｖｓにクランプする
（電位ＶＣＰ２＝Ｖｓ）。

【０１０６】このクランプ期間中に表示電極対Ｘ２，Ｙ
２間で外部印加電圧主体の放電が起こり、ＰＤＰ１の第
２ブロックが発光する。

【０１０７】他方、同タイミングｄにおいて、ＦＥＴ６
４をＯＦＦにした後にＦＥＴ６７をＯＮにして、回収コ
ンデンサＣｋ２と接地電位（低電位）にあるＹ電極Ｙ１
との間にコイル８２を介する（電荷放電）経路を形成す
る。これにより、回収コンデンサＣｋ２に貯えられてい
たエネルギーが当該経路（ＬＣ共振回路）を介して容量
成分ＣＰ１に向かって放出される。従って、本タイミン
グｄでは、電位ＶＣｋ２が電位Ｖｓから下降し始め、電
位ＶＣＰ１は、Ｙ電極Ｙ１の電位がＸ電極Ｘ１よりも高
くなるのに伴って、接地電位から下降し始める。

【０１０８】そして、回収コンデンサＣｋ２からのエネ
ルギー放出の途中において、電位ＶＣＰ１の絶対値がお
よそ最大値である電位Ｖｓ（即ち、Ｙ電極Ｙ１の電位が
電位Ｖｓ）に達したタイミングｅで、ＦＥＴ６７をＯＦ
Ｆに制御することにより回収コンデンサＣｋ２とＹ電極
Ｙ２との間の当該（電荷放電）経路の導通状態を解消す
る。同時に、ＦＥＴ６３をＯＮにしてＹ電極Ｙ２の電位
を電源電位Ｖｓにクランプする（電位ＶＣＰ１＝−Ｖ
ｓ）。

【０１０９】このクランプ期間中に表示電極Ｘ１，Ｙ１
間で外部印加電圧主体の放電が起こり、ＰＤＰ１の第１
ブロックが発光する。

【０１１０】特に、本プラズマディスプレイ装置５０で
は、既述の効果（ｖ）〜（ｉｘ）を確実に発揮させるた
めに、本第２期間における第１ブロックでの放電のタイ
ミングは第２ブロックでの放電が終了するタイミング以
降に設定している。

【０１１１】（第３期間：タイミングｆ〜タイミング
ｈ）次に、タイミングｆにおいて、ＦＥＴ６９をＯＦＦ
にした後にＦＥＴ７４をＯＮにして、回収コンデンサＣ
ｋ１と高電位Ｖｓにある第２ブロックのＸ電極Ｘ２との
間にコイル８３を介する（電荷放電）経路ないしはエネ
ルギーを放出する経路を形成する。これにより、容量成
分ＣＰ２に貯えられていたエネルギーが当該経路（ＬＣ
共振回路）を介して回収コンデンサＣｋ１に向かって放
出される。従って、本タイミングｆでは、電位ＶＣＰ２
が電位Ｖｓから下降し始め、逆に、電位ＶＣｋ１は接地
電位から上昇し始める。

【０１１２】そして、容量成分ＣＰ２からのエネルギー
放出の途中において電位ＶＣｋ１（の絶対値）がおよそ
最大値である電位Ｖｓに達したタイミングｇで、ＦＥＴ
７４をＯＦＦに制御することによりＸ電極Ｘ２と回収コ
ンデンサＣｋ１との間の当該経路の導通状態を解消す
る。同時に、ＦＥＴ７０をＯＮにしてＸ電極Ｘ２の電位
を接地電位にクランプする（電位ＶＣＰ２＝０）。

【０１１３】他方、同タイミングｇにおいて、ＦＥＴ６
３をＯＦＦにした後にＦＥＴ６８をＯＮにして、高電位
ＶｓにあるＹ電極Ｙ１と回収コンデンサＣｋ２との間に
コイル８２を介する（電荷放電）経路の導通状態を形成
する。これにより、容量成分ＣＰ１に貯えられていたエ
ネルギーが当該経路（ＬＣ共振回路）を介して回収コン
デンサＣｋ２に向かって放出される。従って、本タイミ
ングｇでは、電位ＶＣｋ２が接地電位から上昇し始め、
電位ＶＣＰ１は、Ｙ電極Ｙ１の電位が接地電位へ下降し
始めるのに伴って電位−Ｖｓから上昇し始める。

【０１１４】そして、容量成分ＣＰ１からのエネルギー
放出の途中において電位ＶＣｋ２（の絶対値）がおよそ
最大値である電位Ｖｓに達したタイミングｈで、ＦＥＴ
６８をＯＦＦにすることにより、Ｙ電極Ｙ２と回収コン
デンサＣｋ２との間の当該経路の導通状態を解消する。
同時に、ＦＥＴ６４をＯＮにしてＹ電極Ｙ１の電位を接
地電位にクランプする（電位ＶＣＰ１＝０）。

【０１１５】（第４期間：タイミングｉ〜タイミング
ｋ）次に、タイミングｉにおいて、ＦＥＴ７２をＯＦＦ
にした後にＦＥＴ７５をＯＮに制御して、回収コンデン
サＣｋ２と接地電位（低電位）にあるＹ電極Ｙ２との間
にコイル８４を介する経路の導通状態を形成する。これ
により、回収コンデンサＣｋ２に貯えられていたエネル
ギーが当該経路（ＬＣ共振回路）を介して容量成分ＣＰ
２に向かって放出される。従って、本タイミングｉで
は、電位ＶＣｋ２は電位Ｖｓから下降し始め、電位ＶＣ
Ｐ２は、Ｙ電極Ｙ２の電位がＸ電極Ｘ２よりも高くなる
のに伴って、接地電位から下降し始める。

【０１１６】そして、回収コンデンサＣｋ２からのエネ
ルギー放出の途中において、電位ＶＣＰ２の絶対値がお
よそ最大値である電位Ｖｓ（即ち、Ｙ電極Ｙ２の電位が
電位Ｖｓ）に達したタイミングｊで、ＦＥＴ７５をＯＦ
Ｆに制御して、回収コンデンサＣｋ２とＹ電極Ｙ２との
間の当該経路の導通状態を解消する。同時に、ＦＥＴ７
１をＯＮにしてＹ電極Ｙ２の電位を電源電位Ｖｓにクラ
ンプする（電位ＶＣＰ２＝−Ｖｓ）。

【０１１７】このクランプ期間中に、表示電極Ｘ２，Ｙ
２間で外部印加電圧主体の放電が起こり、ＰＤＰ１の第
２ブロックが発光する。

【０１１８】他方、同タイミングｊにおいて、ＦＥＴ６
２をＯＦＦにした後にＦＥＴ６５をＯＮにして、回収コ
ンデンサＣｋ１と接地電位（低電位）にあるＸ電極Ｘ１
との間にコイル８１を介する経路の導通状態を形成す
る。これにより、回収コンデンサＣｋ１に貯えられてい
たエネルギーが当該経路（ＬＣ共振回路）を介して容量
成分ＣＰ１に向かって放出される。従って、本タイミン
グｊでは、電位ＶＣｋ１は電位Ｖｓから下降し始め、電
位ＶＣＰ１は接地電位から上昇し始める。

【０１１９】そして、回収コンデンサＣｋ１からのエネ
ルギー放出の途中において、電位ＶＣＰ１（の絶対値）
がおよそ最大値である電位Ｖｓに達したタイミングｋ
で、ＦＥＴ６５をＯＦＦにすることにより回収コンデン
サＣｋ１とＸ電極Ｘ１との間の当該経路の導通状態を解
消する。同時に、ＦＥＴ６１をＯＮにしてＸ電極Ｘ１の
電位を電源電位Ｖｓにクランプする（電位ＶＣＰ１＝Ｖ
ｓ）。

【０１２０】このクランプ期間中に表示電極Ｘ１，Ｙ１
間で外部印加電圧主体の放電が起こり、ＰＤＰ１の第１
ブロックが発光する。

【０１２１】特に、上記第２期間と同様に、本第４期間
における第１ブロックでの放電のタイミングは第２ブロ
ックでの放電が終了するタイミング以降に設定してい
る。

【０１２２】（第５期間：タイミングｌ〜タイミングａ
ａ）次に、タイミングｌにおいて、ＦＥＴ７１をＯＦＦ
にした後にＦＥＴ７６をＯＮにして、高電位Ｖｓにある
Ｙ電極Ｙ２と回収コンデンサＣｋ２との間にコイル８４
を介する経路の導通状態を形成する。これにより、容量
成分ＣＰ２に貯えられていたエネルギーが当該経路（Ｌ
Ｃ共振回路）を介して回収コンデンサＣｋ２に向かって
放出される。従って、本タイミングｌでは、電位ＶＣｋ
２が接地電位から上昇し始め、電位ＶＣＰ２は、Ｙ電極
Ｙ２の電位が電位Ｖｓから下降し始めるに伴って、電位
−Ｖｓから上昇し始める。

【０１２３】そして、容量成分ＣＰ２からのエネルギー
放出の途中において電位ＶＣｋ２（の絶対値）がおよそ
最大値である電位Ｖｓに達したタイミングａａで、ＦＥ
Ｔ７６をＯＦＦにして、Ｙ電極Ｙ２と回収コンデンサＣ
ｋ２との間の当該経路の導通状態を解消する。同時に、
ＦＥＴ７２をＯＮにしてＹ電極Ｙ２の電位を接地電位に
クランプする（電位ＶＣＰ２＝０）。

【０１２４】他方、同タイミングａａにおいて、ＦＥＴ
６１をＯＦＦにした後にＦＥＴ６６をＯＮに制御して、
高電位ＶｓにあるＸ電極Ｘ１と回収コンデンサＣｋ１と
の間にコイル８１を介する経路の導通状態を形成する。
これにより、容量成分ＣＰ１に貯えられていたエネルギ
ーが当該経路（ＬＣ共振回路）を介して回収コンデンサ
Ｃｋ１に向かって放出される。従って、本タイミングａ
ａでは、電位ＶＣＰ１は電位Ｖｓから下降し始め、電位
ＶＣｋ１は接地電位から上昇し始める。

【０１２５】上記タイミングａａは既述のタイミングａ
に相当するので、以上のタイミングａ〜タイミングｌを
繰り返すことによって、維持放電期間中のガス放電を繰
り返し発生させ、ＰＤＰ１の画像表示発光を行う。

【０１２６】なお、上記第１期間ないし第５期間は上述
の説明の理解を助けるために区切った期間であり、本駆
動方法はかかる期間の概念にとらわれるものではない。
例えば、両容量成分ＣＰ１，ＣＰ２の電位ＶＣＰ１，Ｖ
ＣＰ２が共に接地電位にあるタイミングｃを維持放電期
間の時刻の原点としても良い。

【０１２７】更に、上述の駆動方法は印加パルスの立上
がり時での外部印加電圧主体の放電を用いるものである
が、勿論、印加パルスの立下がり時において壁電荷主体
の放電をも利用する駆動方法も可能である。即ち、印加
パルスの立下がり時、例えば電位ＶＣＰ１のタイミング
ａ〜タイミングｂ，タイミングｇ〜タイミングｈにおい
て、壁電荷主体の放電を併用する駆動方法が可能であ
り、既述の同駆動方法の効果（ａ）〜（ｈ）を得ること
ができる。

【０１２８】更に、本実施の形態２に係るプラズマディ
スプレイ装置５０によれば、既述の効果（ｉ）〜（ｉ
ｘ）と同様の効果を得ることができる。

【０１２９】なお、実施の形態１，２に係るＰＤＰの表
示電極対の配置は、図９に示すような各表示電極対の配
置であっても構わない。但し、上述の効果（ｖ）〜（ｉ
ｘ）を十分に発揮させるためには、上述の実施の形態
１，２に係るＰＤＰのように各ブロックの表示電極対を
交互に配置する形態（図１参照）が好ましい。

【０１３０】以上の実施の形態１，２に係るプラズマデ
ィスプレイ装置の説明において、２つのブロックに分割
されたＰＤＰを有する場合を述べたが、実施の形態１あ
るいは実施の形態２に係る技術的思想はかかる場合に限
られるものではなく、更に多くのブロックに分割された
ＰＤＰに対しても適用でき、既述の効果（ｉ）〜（ｉ
ｘ）を奏することは言うまでもない。

【０１３１】

【発明の効果】（１）請求項１に係る発明によれば、一
のブロックの表示電極対間の容量成分に蓄積されたエネ
ルギーを、他のブロックの表示電極対間の容量成分の充
電に利用し（無効電力の回収）、しかも、それが複数の
ブロック間で順次に行われるので、プラズマディスプレ
イ装置１０の無効電力回収回路を確実に実現することが
できる。従って、本発明によれば、プラズマディスプレ
イ装置の省電力化を推進して、より一層の放電（発光）
効率の高効率化を図ることができる。

【０１３２】また、各ブロック毎でのパルス電圧の位相
をずらして印加するので、先行技術と同様の効果を得
ることができる。

【０１３３】（２）請求項２に係る発明によれば、上記
（１）と同様の効果を得ることができる。

【０１３４】（３）請求項３に係る発明によれば、所定
の容量成分とは他のブロックの内の一のブロックの表示
電極対間の容量成分であるので、上記のエネルギーの蓄
積のために新たな容量成分をＰＤＰの外部回路内に及び
ＰＤＰ本体内部に別途に設けることを全く要しない。従
って、かかる駆動方法により駆動されるプラズマディス
プレイ装置では、従来の無効電力回収回路を単純に各ブ
ロック毎に設けたプラズマディスプレイ装置と比較し
て、大幅に部品点数や配置スペースを削減することがで
きる。即ち、本駆動方法を用いることにより、無効電力
回収回路ないしはプラズマディスプレイ装置の低コスト
化を図ることができる。

【０１３５】（４）請求項４に係る発明によれば、各ブ
ロックに共通な所定の容量成分を介して上記のエネルギ
ーの蓄積（充電）／放出を行うので、本駆動方法により
駆動されるプラズマディスプレイ装置は、従来の無効電
力回収回路を単純に各ブロック毎に設けたプラズマディ
スプレイ装置と比較して、大幅に部品点数や配置スペー
スを削減することができる。即ち、本駆動方法を用いる
ことにより、無効電力回収回路ないしはプラズマディス
プレイ装置の低コスト化を図ることができる。

【０１３６】（５）請求項５に係る発明によれば、表示
電極対に印加されるパルス電圧は、外部印加電圧主体の
放電及び壁電荷主体の放電を起こしうる電圧であるの
で、１回あたりの放電の電流密度を下げることができ、
放電効率ないしは発光効率が向上でき、ピーク電流値
（瞬時電流）の低減が可能である。

【０１３７】更に、ピーク電流値の低減に伴って、駆動
回路やパネルに存在する抵抗成分による、ＰＤＰの駆動
時における電力損失を減少することができる。加えて、
プラズマディスプレイ装置内のインダクタンスや抵抗成
分による電圧降下（電圧ドロップ）が低減されるので、
印加電圧のマージンを拡大することができる。

【０１３８】更に、本発明によれば、壁電荷主体の放電
に引き続く外部印加電圧主体の放電時での各セルの発光
強度をそろえることができるので、パネルの面内輝度の
ばらつき（表示のムラ）を有効に抑制・除去することが
できる。

【０１３９】（６）請求項６に係る発明によれば、上記
（１）乃至（５）のそれぞれの効果を有するプラズマデ
ィスプレイ装置を得ることができる。

【０１４０】（７）請求項７に係る発明によれば、一の
ブロックの表示電極対と他のブロックの内の一のブロッ
クの表示電極対とが隣接して配置されているので、同一
のブロックに属する表示電極対が隣接しない。従って、
先行技術に係るＰＤＰのように上下に分割したＰＤＰ
を有するプラズマディスプレイ装置と比較して、各ブロ
ック間の境界で発生する輝度差に起因した表示品質の低
下を低減することができ、ＰＤＰの表示画面の視認性を
向上することができる。しかも、ＰＤＰの一部分に集中
的な点灯を必要とする画像表示の場合であっても、負荷
をＰＤＰの全体に割り振ることができるので、回路素子
の特性のばらつきに起因する輝度差を低減することがで
きる。

【０１４１】更に、本発明によれば、各ブロックの駆動
回路において複数のＦＥＴを並列に接続して使用する場
合に、ＰＤＰが複数のブロックに分割することなく駆動
される従来のプラズマディスプレイ装置と比較して、各
ＦＥＴからの表示領域までのインダクタンスを均等化す
ることができ、印加電圧のマージンや輝度の低下を改善
することができる。

【０１４２】更に、本発明によれば、同一方向に流れる
電流の間隔、即ち、同一ブロックの表示電極対の間隔が
従来のＰＤＰよりも大きくなるので、ＰＤＰの外部への
不要な放射ノイズを低減することができ、電磁波障害
（ＥＭＩ）の防止にも寄与する。

【０１４３】（８）請求項８に係る発明によれば、上記
（６）と同様の効果を得ることができる。

【図面の簡単な説明】

【図１】 実施の形態１に係るプラズマディスプレイパ
ネル装置の全体構成を示すブロック図である。

【図２】 実施の形態１に係るプラズマディスプレイ装
置の無効電力回収回路の構成を説明するための図であ
る。

【図３】 実施の形態１に係るプラズマディスプレイ装
置の駆動波形を示すタイミングチャートである。

【図４】 実施の形態２に係るプラズマディスプレイ装
置の無効電力回収回路の構成を説明するための図であ
る。

【図５】 実施の形態２に係るプラズマディスプレイ装
置の駆動波形を示すタイミングチャートである。

【図６】 従来の交流面放電型プラズマディスプレイパ
ネルの構造を示す斜視図である。

【図７】 従来のプラズマディスプレイ装置に係る並列
共振型の無効電力回収回路の構成を説明するための図で
ある。

【図８】 従来のプラズマディスプレイ装置に係る直列
共振型の無効電力回収回路の構成を説明するための図で
ある。

【図９】 先行技術に係るプラズマディスプレイ装置の
全体構成を示すブロック図である。

【符号の説明】

１ プラズマディスプレイパネル、２，５２ 無効電力
回収回路、３ａ 第１Ｘ電極ドライバ回路、３ｂ 第２
Ｘ電極ドライバ回路、４ａ 第１Ｙ電極ドライバ回路、
４ｂ 第２Ｙ電極ドライバ回路、１０，５０ プラズマ
ディスプレイ装置、１５，１６，２１，２２，６５〜６
８，７３〜７６ スイッチ素子（ｎ型ＭＯＳＦＥＴ）、
４１〜４４，８１〜８４ インダクタ（コイル）、ＣＰ
１，ＣＰ２ プラズマディスプレイパネルの容量成分
（所定の容量成分）、Ｃｋ１，Ｃｋ２ 電力回収コンデ
ンサ（所定の容量成分）、Ｖｓ 電源電位（高電位）、
Ｘ１１〜Ｘ１ｎ，Ｘ２１〜Ｘ２ｎ，Ｘ１，Ｘ２ 第１の
電極（Ｘ電極）、Ｙ１１〜Ｙ１ｎ，Ｙ２１〜Ｙ２ｎ，Ｙ
１，Ｙ２ 第２の電極（Ｙ電極）。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 少なくとも一方が誘電体で覆われた第１
   の電極及び第２の電極から成る表示電極対を複数有し、
   前記複数の表示電極対が複数のブロックに分割されたプ
   ラズマディスプレイパネルに対して、前記第１及び第２
   電極間に交互に極性が変わるパルス電圧を前記複数のブ
   ロック毎に位相をずらして印加することによって、ガス
   放電を繰り返し発生させるプラズマディスプレイパネル
   の駆動方法において、 一の前記ブロックの前記表示電極対間の容量成分に蓄積
   されたエネルギーを、他の前記ブロックの前記表示電極
   対間の容量成分への充電に利用することを特徴とする、
   プラズマディスプレイパネルの駆動方法。
2. 【請求項２】 請求項１に記載のプラズマディスプレイ
   パネルの駆動方法であって、 前記一のブロックの前記容量成分に充電されたエネルギ
   ーをインダクタを介して所定の容量成分に蓄積して、前
   記他のブロックの表示電極対間の容量成分への充電に利
   用することを特徴とする、プラズマディスプレイパネル
   の駆動方法。
3. 【請求項３】 請求項２に記載のプラズマディスプレイ
   パネルの駆動方法であって、 前記所定の容量成分とは前記他のブロックの内の一のブ
   ロックの前記表示電極対間の容量成分であり、 前記一のブロックの表示電極対の内の高電位側の電極
   と、共に低電位にある前記他の一のブロックの表示電極
   対の内のいずれかの電極との間の、前記インダクタを介
   する経路の導通状態を形成し、 当該経路を介して前記一のブロックの容量成分に蓄積さ
   れたエネルギーを前記他の一のブロックの前記表示電極
   間の容量成分に放出し、 当該エネルギーの放出の途中において前記他の一のブロ
   ックの前記容量成分の電圧の絶対値が略最大値になった
   ときに、当該エネルギーの放出に加えて前記他の一のブ
   ロックの前記容量成分を所定の電位に充電し、前記経路
   の導通状態を解消することを特徴とする、プラズマディ
   スプレイパネルの駆動方法。
4. 【請求項４】 請求項２に記載のプラズマディスプレイ
   パネルの駆動方法であって、 前記一のブロックの表示電極対の内の高電位側の電極
   と、前記所定の容量成分との間の、前記インダクタを介
   する経路の導通状態を形成し、 当該経路を介して前記一のブロックの容量成分に蓄積さ
   れたエネルギーを前記所定の容量成分に放出し、 当該エネルギーの放出の途中において前記所定の容量成
   分の電圧の絶対値が略最大値になったときに前記経路の
   導通状態を解消し、前記一のブロックの前記高電位側の
   電極を低電位に保持し、 前記所定の容量成分と、共に低電位にある前記他のブロ
   ックの内の一のブロックの前記表示電極対の内のいずれ
   かの電極との間の、前記インダクタ又は他のインダクタ
   を介する経路の導通状態を形成し、 当該経路を介して前記所定の容量に蓄積されたエネルギ
   ーを前記他の一のブロックの前記表示電極対間の容量成
   分に放出し、 当該エネルギーの放出の途中において前記他の一のブロ
   ックの容量成分の電圧の絶対値が最大値になったときに
   前記経路の導通状態を解消し、前記他の一のブロックの
   容量成分を所定の電位に充電することを特徴とする、プ
   ラズマディスプレイパネルの駆動方法。
5. 【請求項５】 請求項１乃至４のいずれかに記載のプラ
   ズマディスプレイパネルの駆動方法であって、 前記パルス電圧は外部印加電圧主体の放電及び壁電荷主
   体の放電を起こしうることを特徴とする、プラズマディ
   スプレイパネルの駆動方法。
6. 【請求項６】 請求項１乃至５のいずれかに記載のプラ
   ズマディスプレイパネルの駆動方法により駆動されるプ
   ラズマディスプレイパネルを備えることを特徴とする、
   プラズマディスプレイ装置。
7. 【請求項７】 請求項６に記載のプラズマディスプレイ
   装置であって、 前記一のブロックの表示電極対と前記他のブロックの内
   の一のブロックの表示電極対とが隣接して配置されてい
   ることを特徴とする、プラズマディスプレイ装置。
8. 【請求項８】 少なくとも一方が誘電体で覆われた第１
   の電極及び第２の電極から成る表示電極対を複数有し、
   前記複数の表示電極対が複数のブロックに分割されたプ
   ラズマディスプレイパネルと、 前記第１及び第２電極間に交互に極性が変わるパルス電
   圧を前記各ブロック毎に位相をずらして印加して前記プ
   ラズマディスプレイパネルを駆動する前記各ブロック用
   の駆動回路とを備え、 前記駆動回路のそれぞれは、少なくともインダクタとス
   イッチ素子とが直列接続された経路を介して所定の容量
   に接続されており、 前記所定の容量は、前記複数のブロックのいずれかの容
   量成分から放出されたエネルギーを蓄積することを特徴
   とする、プラズマディスプレイ装置。