KR100363515B1 - 플라즈마 디스플레이 패널의 전력 회수장치 - Google Patents

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Abstract

본 발명은 고속 어드레싱을 할 수 있도록 한 플라즈마 디스플레이 패널의 전력 회수장치에 관한 것이다.
본 발명의 디스플레이 패널의 전력 회수장치는 외부 커패시터에 충전된 전압을 이용하여 데이터 전압을 발생함과 아울러 데이터 전압을 용량성 부하로 공급하는 제 1 및 제 2전력회수수단을 구비하며; 제 1 및 제 2전력회수수단 각각은; 어드레스 구동부에 데이터 전압을 교번적으로 공급함과 아울러 제 1 및 제 2 전력회수수단으로부터 각각 발생되는 데이터 전압은 용량성 부하의 충/방전 기간만큼 중첩되는 것을 특징으로 한다.
본 발명에 의하면, 2개의 전력회수장치를 소정시간 중첩되게 동작시킨다. 이에 따라, 전력회수장치가 중첩되는 시간만큼 데이터 펄스의 펄스폭을 단축할 수 있어 고속 어드레싱이 가능해 진다.

Description

플라즈마 디스플레이 패널의 전력 회수장치{Energy Recovery Apparatus in Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 전력 회수장치에 관한 것으로, 특히 고속 어드레싱을 할 수 있도록 한 플라즈마 디스플레이 패널의 전력 회수장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 교류 면방전 PDP를 나타내는 사시도이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
도 2를 참조하면, 종래의 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인 구동부(34)와, 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.
이와 같이 구동되는 교류 면방전 PDP에서는 어드레스 방전 및 서스테인 방전에 수백 볼트 이상의 고압이 필요하게 된다. 이에 따라, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 주사/서스테인 구동부(32), 공통서스테인 구동부(34) 및 어드레스 구동부(36A,36B)에 전력 회수장치를 추가하고 있다. 전력 회수장치는 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)에 충전되는 전압과 어드레스전극라인들(X) 사이에 충전되는 전압을 회수하여 이를 다음 방전시의 구동전압으로서 재이용 한다.
도 3은 주사/서스테인구동부의 앞단에 전력 회수장치가 설치된 종래의 교류 면방전 PDP의 구동회로를 도시한 도면이다.
도 3을 참조하면, 주사/서스테인구동부(32)의 앞단에 설치된 전력 회수장치(38)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)를 구비한다. 주사/서스테인구동부(32)는 패널 커패시터(Cp)와 인턱터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2,S4)를 구비한다. 패널 커패시터(Cp)는 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 2 스위치(S2)는 서스테인 전압원(Vsus)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 소스 커패시터(Cs)는 서스테인 전압(Vsus)의 절반값에 해당하는 Vsus/2의 전압을 충전할 수 있도록 매우 큰 용량값을 가진다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1내지S4)는 전류의 흐름을 제어한다. 공통서스테인 구동부(34)에 형성되는 전력회수장치(38)는 패널 커패시터(Cp)를 중심으로 주사/서스테인 구동부(32)와 대칭적으로 형성된다.
도 4는 도 3에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 3 및 도 4를 결부하여 전력 회수장치(38)의 동작과정을 설명하기로 한다. 먼저, T1 기간 이전에 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 사이에 충전된 전압, 즉 패널 커패시터(Cp)에 충전된 전압이 0 볼트라고 가정한다. 또한 소스 커패시터(Cs)에는 Vsus/2의 전압이 충전되어 있다고 가정한다. T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진회로를 형성한다. 소스 커패시터(Cs)에 Vsus/2의 전압이 충전되었기 때문에, 직렬 공진회로에서 인덕터(L)의 전류 충/방전에 의해 패널 커패시터(Cp)의 전압은 소스 커패시터(Cs) 전압의 두배인 Vsus까지 상승하게 된다. T2 기간에, 제 2 스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 서스테인 전압(Vsus)이 주사/서스테인전극라인(Y)에 공급된다. 주사/서스테인전극라인(Y)에 공급되는 서스테인 전압(Vsus)은 패널 커패시터(Cp)의 전압이 서스테인 전압(Vsus) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 이때, T1 기간에 패널 커패시터(Cp)의 전압이 Vsus까지 상승하였으므로 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다. T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)됨과 아울러 주사/서스테인전극라인(Y)에 공급되는 서스테인 전압을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 패널 커패시터(Cp)가 방전되면서 패널 커패시터(Cp)의 전압이 하강하게 되고, 이와 동시에 소스 커패시터(Cs)에는 Vsus/2의 전압이 충전된다. 소스 커패시터(Cs)에 Vsus/2의 전압이 충전된 후 제 3 스위치(S3)가 턴-오프됨과 아울러 제 4 스위치(S4)가 턴-온된다. 제 4 스위치(S4)가 턴-온되는 T5기간에는 패널 커패시터(Cp)로부터 기저전압원(GND)으로의 전류 패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 기간의 상태를 일정 시간동안 그대로 유지한다. 실제 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)에 공급되는 교류 구동 펄스는 T1 내지 T6 기간동안의 동작과정이 주기적으로 반복되면서 얻어지게 된다.
도 5는 어드레스구동부의 앞단에 전력 회수장치가 설치된 종래의 교류 면방전 PDP를 도시한 도면이다.
도 5를 참조하면, 제 1 어드레스 구동부(36A)의 앞단에 설치된 종래의 전력회수장치(40)는 제 1 어드레스 구동부(36A)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)와, 인덕터(L)와 제 1 어드레스 구동부(36A) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2,S4)를 구비한다. 제 1 어드레스 구동부(36A)는 패널 커패시터(Cp)와 전력 회수장치(40)사이에 병렬로 접속된 제 5 및 제 6 스위치(S5,S6)를 구비한다. 패널 커패시터(Cp)는 방전셀을 등가적으로 나타낸 것이다. 제 2 스위치(S2)는 전압원(Vd)에 접속되고, 제 4 및 제 6 스위치(S4,S6)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 어드레스 방전시 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 소스 커패시터(Cs)는 어드레스 전압(Vd)의 절반값에 해당하는 Vd/2의 전압을 충전할 수 있도록 큰 용량값을 가진다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 5 스위치(S5)는 데이터 펄스가 공급될 때 턴-온되며, 데이터 펄스가 공급되지 않을 때 턴-오프된다. 패널 커패시터(Cp)를 중심으로 제 1 어드레스 구동부(36A) 및 전력회수장치(40)와 대향되게 접속된 제 2 어드레스 구동부(36B) 및 전력회수장치는 제 1어드레스 구동부(36B) 및 전력회수장치(40)와 동일한 구성을 갖는다.
도 6은 도 5에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력파형을 나타내는 타이밍도 및 파형도이다.
도 5 및 도 6을 결부하여 전력 회수장치(40)의 동작과정을 설명하기로 한다. 먼저, T1 기간 이전에 어드레스전극라인들(X) 사이에 충전된 전압, 즉 패널 커패시터(Cp)에 충전된 전압은 0 볼트라고 가정한다. 또한 소스 커패시터(Cs)에는 Vd/2의 전압이 충전되어 있다고 가정한다. T1 기간에는 제 1 및 제 5 스위치(S1,S5)가 턴-온된다. 이때, 방전셀이 선택되지 않는다면, 즉 어드레스 전극라인에 데이터 펄스가 공급되지 않는다면 제 5 스위치(S5)는 턴-오프 상태를 유지한다. 제 1 및 제 5 스위치(S1,S5)턴-온되면 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L), 제 5 스위치(S5) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진회로를 형성한다. 소스 커패시터(Cs)에 Vd/2의 전압이 충전되었기 때문에, 직렬 공진회로에서 인덕터(L)의 전류 충/방전에 의해 패널 커패시터(Cp)의 전압은 소스 커패시터(Cs) 전압의 두배인 Vd까지 상승하게 된다. T2 기간에는 제 2 스위치(S2)가 턴-온된다. 제 2 스위치(S2)가 턴-온되면 어드레스 전압(Vd)이 어드레스전극라인(X)에 공급된다. 어드레스전극라인(X)에 공급되는 어드레스 전압(Vd)은 패널 커패시터(Cp)의 전압이 Vd이하로 떨어지는 것을 방지하여 어드레스 방전이 정상적으로 일어나도록 한다. 이때, T1 기간에 패널 커패시터(Cp)의 전압이 Vd까지 상승하였으므로 어드레스 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다. T3 기간에는 제 1 스위치(S1)가 턴-오프됨과 아울러 어드레스전극라인에 공급되는 어드레스전압을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 제 5 스위치(S5), 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 패널 커패시터(Cp)가 방전되면서 패널 커패시터(Cp)의 전압이 하강하게 되고, 이와 동시에 소스 커패시터(Cs)에는 Vd/2의 전압이 충전된다. T5 기간에는 제 3 및 제 5 스위치(S3,S5)가 턴-오프됨과 아울러 제 4 및 제 6 스위치(S4,S6)가 턴-온된다. 제 4 및 제 6 스위치(S4,S6)가 턴-온되면 기저전압원(GND)과 패널 커패시터(Cp)간에 전류패스가 형성되어 패널 커패시터(Cp)의 전압을 0 볼트로 하강시킨다. 다음 어드레스 기간에 데이터 펄스가 공급된다면 T1 내지 T5의 동작과정을 반복한다. 실제 어드레스 전극라인들(X)에 공급되는 데이터 펄스는 T1 내지 T5 기간동안의 동작과정이 주기적으로 반복되면서 얻어지게 된다.
이와 같이 구동되는 종래의 교류 면방전 PDP에서는 어드레스 구간을 2.5㎲이상으로 사용하고 있다. 하지만, 어드레스 방전 펄스의 펄스폭(Td)을 2.5㎲ 이상으로 길게 할 경우에는 한 프레임의 기간이 16.67㎳로 고정되어 있는 상태에서 실제 화면의 밝기를 좌우하는 서스테인 기간이 한 프레임에서 차지하는 비율이 30% 이하로 떨어진다. 또한, 현재의 PDP 구동방법에서는 동영상에서 발생하는 컨투어 노이즈(Contour Noise)를 줄이기 위해 한 프레임 동안의 서브필드 수를 종래의 8 개에서 10 ~ 12 개로 증가시키고 있다. 그런데 고정된 한 프레임의 기간동안 서브필드의 수가 증가하게 되면, 각 서브필드의 기간이 그만큼 짧아지게 된다. 이러한 경우에도 안정된 방전을 위해 각 서브필드 별로 어드레스 기간은 고정되고, 서스테인기간만 짧아지게 된다. 그리고 주사/서스테인전극라인수가 늘어나는 고해상도의 PDP에서는 서스테인 기간이 너무 짧아지게 되어 디스플레이 자체가 불가능해지게 된다. 고해상도 PDP에서는 주사/서스테인전극라인수가 훨씬 더 많아지기 때문에 각 서브필드마다 주사/서스테인전극라인들이 순차적으로 구동되는 어드레스 기간이 더 길어진다. 이에 따라 고정된 한 프레임의 기간동안에 서스테인 기간이 감소할 수밖에 없다. 이러한 문제를 해결하기 위하여 고속 어드레싱이 필요하게 된다.
도 7은 종래의 데이터 펄스를 나타내는 파형도이다.
도 7을 참조하면, 데이터 펄스는 패널 커패시터(Cp)에 전압이 충전되는 T1 기간, 데이터 펄스가 어드레스 전극라인(X)에 공급되는 T2 기간, 패널 커패시터(Cp)에 충전된 전압을 회수하여 소스 커패시터(Cs)에 충전시키기 위한 T3 기간, 패널 커패시터(Cp)의 전압을 0 볼트로 하강시키기 위한 T4 기간으로 나누어진다. 이때, 실제 어드레스 방전에 필요한 기간은 T2 기간이고, T1, T3 및 T4 기간은 커패시터(Cs,Cp)에 전압을 충전하는 예비구간이다. 이와 같은 예비구간(T1,T3,T4)은 고속 어드레싱으로 갈수록 차지하는 비율이 커지게 된다. 즉, 실제 어드레스 방전에 필요한 기간인 T2 기간이 줄어드는 반면, 커패시터(Cs,Cp)에 전압을 충전시키기 위한 예비구간(T1,T3,T4)은 줄어들지 않는다. 따라서, 커패시터(Cs,Cp)에 전압을 충전시키는 예비구간(T1,T3,T4)에 의해 소정 시간 이하의 고속 어드레싱이 불가능하게 된다.
따라서, 본 발명의 목적은 고속 어드레싱을 할 수 있는 플라즈마 디스플레이 패널의 전력 회수장치를 제공하는데 있다.
도 1은 종래의 3전극 PDP의 방전셀 구조를 도시한 사시도.
도 2는 도 1에 도시된 PDP의 전체적인 전극 라인 및 방전셀의 배치 구조를 도시한 평면도.
도 3은 서스테인구동부의 앞단에 설치된 종래의 전력 회수장치를 나타내는 도면.
도 4는 도 3에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.
도 5는 어드레스구동부의 앞단에 설치된 종래의 전력 회수장치를 나타내는 도면.
도 6은 도 5에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.
도 7은 도 5에 도시된 전력 회수장치에 의해 생성된 데이터 펄스를 나타내는 파형도.
도 8은 어드레스구동부의 앞단에 설치된 본 발명의 전력 회수장치를 나타내는 도면.
도 9 및 도 10은 는 도 8에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.
도 11은 도 8에 도시된 전력 회수장치에 의해 생성된 데이터 펄스를 나타내는 파형도.
도 12는 도 8에 도시된 스위치를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 방전셀 10 : 상부기판
12Y : 주사/서스테인전극 12Z : 공통서스테인전극
14,22 : 유전체층 16 : 보호막
18 : 하부기판 20X : 어드레스전극
24 : 격벽 26 : 형광체
30 : PDP 32 : 주사/서스테인 구동부
34 : 공통서스테인 구동부 36A : 제 1 어드레스 구동부
36B : 제 2 어드레스 구동부 38,40,42,44 : 전력회수장치
50,52 : 전계 효과 트랜지스터
상기 목적을 달성하기 위하여 본 발명의 디스플레이 패널의 전력 회수장치는 외부 커패시터에 충전된 전압을 이용하여 데이터 전압을 발생함과 아울러 데이터 전압을 용량성 부하로 공급하는 제 1 및 제 2전력회수수단을 구비하며; 제 1 및 제 2전력회수수단 각각은; 어드레스 구동부에 데이터 전압을 교번적으로 공급함과 아울러 제 1 및 제 2 전력회수수단으로부터 각각 발생되는 데이터 전압은 용량성 부하의 충/방전 기간만큼 중첩되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 8 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 8은 어드레스구동부의 앞단에 전력 회수장치가 설치된 본 발명의 교류 면방전 PDP를 나타내는 도면이다.
도 8을 참조하면, 제 1 어드레스 구동부(36A)의 앞단에 설치된 본 발명의 제 1 전력회수장치(42)는 제 7 스위치(S7)와 제 1 소스 커패시터(Cs1) 사이에 접속된 제 1 인덕터(L1)와, 제 1 소스 커패시터(Cs1)와 제 1 인덕터(L1) 사이에 병렬로 접속된 제 11 및 제 13 스위치(S11,S13)와, 제 1 인덕터(L1)와 제 7 스위치(S7) 사이에 병렬로 접속된 제 12 및 제 14 스위치(S12,S14)와, 제 1 전력회수장치(42)와 제 1 어드레스 구동부(36A) 사이에 직렬로 접속된 제 7 스위치(S7)를 구비한다. 제 1 어드레스 구동부(36A)는 패널 커패시터(Cp)와 제 7 스위치(S7) 사이에 접속된 제 5 및 제 6 스위치(S5,S6)를 구비한다. 본 발명의 제 2 전력회수장치(44)는 제 1 전력회수장치(42)와 동일한 구조로 구성된다. 즉, 제 8 스위치(S8)와 제 2 소스 커패시터(Cs2) 사이에 접속된 제 2 인덕터(L2)와, 제 2 소스 커패시터(Cs2)와 제 2 인덕터(L2) 사이에 병렬로 접속된 제 21 및 제 23 스위치(S21,S23)와, 제 2 인덕터(L2)와 제 8 스위치(S8) 사이에 병렬로 접속된 제 22 및 제 24 스위치(S22,S24)와, 제 2 전력회수장치(42)와 제 1 어드레스 구동부(36A) 사이에 직렬로 접속된 제 8 스위치(S8)를 구비한다. 본 발명의 제 1 및 제 2 전력회수장치(42,44)는 교번적으로 동작하게 된다. 이를 종래의 전력회수장치와 대비해 보면 본 발명에서는 제 2 전력회수장치(44)와, 전력회수장치들(42,44)과 제 1 어드레스구동부(36A)의 사이에 설치된 제 7 및 제 8 스위치(S7,S8)를 추가로 구비함을 알 수 있다. 패널 커패시터(Cp)는 방전셀을 등가적으로 나타낸 것이다. 제 12 및 제 22 스위치(S12,S22)는 전압원(Vd)에 접속되고, 제 14 스위치(S14), 제 24 스위치(S24) 및 제 6 스위치(S6)는 기저전압원(GND)에 접속된다. 제 1 및 제 2 소스 커패시터(Cs1,Cs2)는 어드레스 방전시 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 제 1 및 제 2 소스 커패시터(Cs1,Cs2)는 어드레스 전압(Vd)의 절반값에 해당하는 Vd/2의 전압을 충전할 수 있도록 큰 용량값을 가진다. 제 1 및 제 2 인덕터(L1,L2)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 7 및 제 8 스위치(S7,S8)는 제 1 및 제 2 전력회수장치(42,44)의 동작 유/무에 따라 턴-온 및 턴-오프 동작을 반복한다. 제 5 스위치(S5)는 데이터 펄스가 공급될 때 턴-온되며, 데이터 펄스가 공급되지 않을 때 턴-오프된다. 패널 커패시터(Cp)를 중심으로 제 1 어드레스 구동부(36A) 및 전력회수장치들(42,44)과 대향하게 접속된 제 2 어드레스 구동부(36B) 및 전력회수장치들은 제 1 어드레스 구동부(36A) 및 전력회수장치들(42,44)과 동일한 구성을 갖는다.
도 9 및 도 10은 도 8에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 8 내지 도 10을 결부하여 전력회수장치들(42,44)의 동작과정을 설명하기로 한다. 먼저, T1 기간 이전에 어드레스전극라인들(X) 사이에 충전된 전압, 즉 패널 커패시터(Cp)에 충전된 전압은 0 볼트라고 가정한다. 또한 소스 커패시터들(Cs1,Cs2)에는 Vd/2의 전압이 충전되어 있다고 가정한다. T1 기간에는 제 11, 제 7 및 제 5 스위치(S11,S7,S5)가 턴-온된다. 이때, 방전셀이 선택되지 않는다면, 즉 어드레스전극라인(X)에 데이터 펄스가 공급되지 않는다면 제 5 스위치(S5)는 턴-오프 상태를 유지한다. 제 11, 제 7 및 제 5 스위치(S11,S7,S5)가 턴-온되면 제 1 소스 커패시터(Cs1)로부터 제 11 스위치(S11), 제 1 인덕터(L1), 제 7 스위치(S7), 제 5 스위치(S5) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 이때, 제 1 인덕터(L1)와 패널 커패시터(Cp)는 직렬 공진회로를 형성한다. 제 1 소스 커패시터(Cs1)에 Vd/2의 전압이 충전되었기 때문에, 직렬 공진회로에서 제 1 인덕터(L1)의 전류 충/방전에 의해 패널 커패시터(Cp)의 전압은 제 1 소스 커패시터(Cs1) 전압의 두배인 Vd까지 상승하게 된다. T2 기간에는 제 12 스위치(S12)가 턴-온된다. 제 12 스위치(S12)가 턴-온되면 어드레스 전압(Vd)이 어드레스전극라인(X)에 공급된다. 어드레스전극라인(X)에 공급되는 어드레스 전압(Vd)은 패널 커패시터(Cp)의 전압이 Vd 이하로 떨어지는 것을 방지하여 어드레스 방전이 정상적으로 일어나도록 한다. 이때, T1 기간에 패널 커패시터(Cp)의 전압이 Vd까지 상승하였으므로 어드레스 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다. T3 기간에는 제 11 스위치(S11)가 턴-오프됨과 아울러 어드레스전극라인(X)에 공급되는 어드레스 전압(Vd)을 유지한다. T4 기간에는 제 12 스위치(S12)가 턴-오프됨과 아울러 제 13 스위치(S13)가 턴-온된다. 제 13 스위치(S13)가 턴-온되면 패널 커패시터(Cp)로부터 제 5 스위치(S5), 제 7 스위치(S7), 제 1 인덕터(L1) 및 제 13 스위치(S13)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 제 1 소스 커패시터(Cs1)로 회수된다. 또한, T4 기간에는 제 21 스위치(S21) 및 제 8 스위치(S8)가 턴-온된다. 제 21 스위치(S21), 제 8 스위치(S8)가 턴-온되면 제 2 소스 커패시터(Cs2)로부터 제 21 스위치(S21), 제 2 인덕터(L2), 제 8 스위치(S8), 제 5 스위치(S5) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 이때, 제 2 인덕터(L2)와 패널 커패시터(Cp)는 직렬 공진회로를 형성한다. 제 2 소스 커패시터(Cs2)에 Vd/2의 전압이 충전되었기 때문에, 직렬 공진회로에서 제 2 인덕터(L2)의 전류 충/방전에 의해 패널 커패시터(Cp)의 전압은 제 2 소스 커패시터(Cs2) 전압의 두배인 Vd까지 상승하게 된다. 즉, T4 기간에는 제 13 스위치(S13), 제 7 스위치(S7), 제 5 스위치(S5), 제 8 스위치(S8), 제 21 스위치(S21)가 턴-온되어 패널 커패시터(Cp)에 충전된 전압을 제 1 소스 커패시터(Cs1)로 회수함과 아울러 제 2 소스 커패시터(Cs2)에 충전된 전압으로 패널 커패시터(Cp)를 충전시킨다. T4 기간에서 제 1 및 제 2 전력회수장치(42,44)는 어드레스 전압(Vd)이 변화하는 기간만큼 중첩되게 동작한다. T5 기간에는 제 22 스위치(S22)가 턴-온되어 어드레스 전압(Vd)을 어드레스전극라인(X)에 공급된다. 이때, T4 기간에 패널 커패시터(Cp)의 전압이 Vd까지 상승하였으므로 어드레스 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다. T6 기간에, 제 21 스위치(S21)는 턴-오프됨과 아울러 어드레스전극라인(X)에 공급되는 어드레스 전압(Vd)은 유지된다. T7 기간에, 제 22 스위치(S22)는 턴-오프됨과 아울러 제 23 스위치(S23)가 턴-온된다. 제 23 스위치(S13)가 턴-온되면 패널 커패시터(Cp)로부터 제 5 스위치(S5), 제 8 스위치(S8), 제 2 인덕터(L2) 및 제 23 스위치(S23)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 제 2 소스 커패시터(Cs2)로 회수된다. T7 기간동안 T4 기간과 같이 패널 커패시터(Cp)에 충전된 전압을 제 2 소스 커패시터(Cs2)로 회수함과 아울러 제 1 소스 커패시터(Cs1)에 충전된 전압으로 패널 커패시터(Cp)를 충전시킨다. 즉 T7 기간에도 T4 기간과 마찬가지로 제 1 제 2 전력회수장치(42,44)가 중첩되게 동작한다. 어드레스 기간에 데이터 펄스가 공급되지 않을 때 제 14 스위치(S14), 제 24 스위치(S24) 및 제 6 스위치(S6)는 기저전압원(GND)에 접속된다.
도 11은 패널 커패시터에 인가되는 전압을 나타내는 파형도이다.
도 11을 참조하면, 제 1 전력회수장치(42)에 의해 패널 커패시터(Cp)에 인가되는 전압(Vcp1)과, 제 2 전력회수장치(44)에 의해 패널 커패시터(Cp)에 인가되는 전압(Vcp2)과, 제 1 및 제 2 전력회수장치(42,44)에 의해 패널 커패시터(Cp)에 인가되는 전압(Vcp)이 도시되어 있다. 제 1 전력회수장치(42)에 의해 패널 커패시터(Cp)에 인가되는 전압(Vcp1)은 도 9에 도시된 T1 내지 T4 기간에 생성되는 데이터 전압이다. 제 2 전력회수장치(44)에 생성되는 전압(Vcp2)은 도 10에 도시된 T4 내지 T7 기간에 생성되는 데이터 전압이다. 제 1 및 제 2 전력회수장치(42,44)에 의해 생성되는 전압(Vcp)은 제 1 어드레스 구동부(36A)로 입력되는 데이터 전압이다. 이를 종래의 전력회수장치(40)의 파형과 대비해 보면, 본 발명에서는 제 1 및 제 2 전력회수장치(42,44)가 중첩되게 동작하는 T4 기간만큼 어드레싱 시간이 단축되었음을 알 수 있다.
도 12는 도 8에 도시된 제 7 스위치 및 제 8 스위치를 나타내는 도면이다.
도 12를 도 9 및 도 10과 결부하여 설명하기로 한다.
도 12를 참조하면, 본 발명의 제 7 및 제 8 스위치(S7,S8)는 2개의 전계 효과 트랜지스터(Field-Effect Transistor : 이하 "FET"라 함)(50,52)로 구성된다. 제 1 전력회수장치(42)가 동작하는 T1 내지 T4 기간에는 제 1 FET(50)가 턴-온되고, 제 2 전력회수장치(44)가 동작하는 T4 내지 T7 기간에는 제 2 FET(52)가 턴-온된다. 즉, T4 기간에는 제 1 및 제 2 FET(50,52)가 동시에 턴-온 된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 전력 회수장치에 의하면 2개의 전력회수장치를 소정시간 중첩되게 동작시킨다. 이에 따라, 전력회수장치가 중첩되는 시간만큼 데이터 펄스의 펄스폭을 단축할 수 있어 고속 어드레싱이 가능해 진다. 또한, 동작하지 않는 전력회수장치의 스위치를 기저전압원에 접속시킴으로써 패널 커패시터에 충전되는 전압을 임의로 조정할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (4)

  1. 패널에 등가적으로 형성된 용향성 부하와, 어드레스전극라인들에 데이터 펄스를 공급하기 위한 어드레스 구동부와, 상기 용량성 부하에 충전된 전압을 회수하여 외부 커패시터에 충전하는 전력회수장치에 있어서;
    상기 외부 커패시터에 충전된 전압을 이용하여 데이터 전압을 발생함과 아울러 상기 데이터 전압을 상기 용량성 부하로 공급하는 제 1 및 제 2전력회수수단과, 상기 제 1 및 제 2전력회수수단과 어드레스 구동부 사이에 접속되어 데이터 전압을 절환하기 위한 절환소자를 구비하며;
    상기 제 1 및 제 2전력회수수단 각각은;
    상기 어드레스 구동부에 상기 데이터 전압을 교번적으로 공급함과 아울러 상기 제 1 및 제 2 전력회수수단으로부터 각각 발생되는 상기 데이터 전압은 상기 용량성 부하의 충/방전 기간만큼 중첩되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전력회수장치.
  2. 제 1 항에 있어서,
    상기 절환소자는,
    상기 데이터 전압의 공급 유/무에 따라 절환되는 전계 효과 트랜지스터인 것을 특징으로 하는 플라즈마 디스플레이 패널의 전력회수장치 .
  3. 삭제
  4. 삭제
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