KR20010097044A - 플라즈마 디스플레이 패널의 전력 회수장치 및 방법 - Google Patents

플라즈마 디스플레이 패널의 전력 회수장치 및 방법 Download PDF

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Abstract

본 발명은 설계 자유도를 확보할 수 있도록 한 플라즈마 디스플레이 패널의 전력 회수장치에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 전력 회수장치는 주사/서스테인 구동부와 공통서스테인 구동부가 하나의 회로보드 상에 형성된다.
본 발명에 의하면, 공통서스테인 회로보드 상에 주사/서스테인 구동부, 공통서스테인 구동부 및 전력 회수장치를 설치함과 아울러 외부 커패시터를 제거함으로써 주사/서스테인 회로보드의 설계 자유도를 확보할 수 있다.

Description

플라즈마 디스플레이 패널의 전력 회수장치 및 방법 {Energy Recovery Apparatus and Method in Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 전력 회수장치에 관한 것으로, 특히 설계 자유도를 확보할 수 있도록 한 플라즈마 디스플레이 패널의 전력 회수장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 교류 면방전 PDP를 나타내는 사시도이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
도 2는 종래의 교류 면방전형 PDP의 구동장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인 구동부(34)와, 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.
이와 같이 구동되는 교류 면방전 PDP에서는 서스테인 방전에 수백 볼트 이상의 고압이 필요하게 된다. 이에 따라, 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 주사/서스테인 구동부(32) 및 공통서스테인 구동부(34)에 전력 회수장치를 추가하고 있다. 전력 회수장치는 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)에 충전되는 전압을 회수하여 이를 다음 방전시의 구동전압으로서 재이용 한다.
도 3은 종래의 전력 회수장치를 나타내는 도면이다.
도 3을 참조하면, 종래의 전력 회수장치(38)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)를 구비한다. 주사/서스테인구동부(32)는 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2,S4)로 구성된다. 패널 커패시터(Cp)는 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 2 스위치(S2)는 서스테인 전압원(Vsus)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 소스 커패시터(Cs)는 서스테인 전압(Vsus)의 절반값에 해당하는 Vsus/2의 전압을 충전할 수 있도록 큰 용량값을 가진다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1내지S4)는 전류의 흐름을 제어한다. 공통서스테인 구동부(34)에 형성되는 전력회수장치(38)는 패널 커패시터(Cp)를 중심으로 주사/서스테인 구동부(32)와 대칭적으로 형성된다.
도 4는 도 3에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 3 및 도 4를 결부하여 전력 회수장치(38)의 동작과정을 설명하기로 한다.
먼저, T1 기간 이전에 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 사이에 충전된 전압, 즉 패널 커패시터(Cp)에 충전된 전압은 0 볼트라고 가정한다. 또한 소스 커패시터(Cs)에는 Vsus/2의 전압이 충전되어 있다고 가정한다. T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진회로를 형성한다. 소스 커패시터(Cs)에 Vsus/2의 전압이 충전되었기 때문에, 직렬 공진회로에서 인덕터(L)의 전류 충/방전에 의해 패널 커패시터(Cp)의 전압은 소스 커패시터(Cs) 전압의 두배인 서스테인전압(Vsus)까지 상승하게 된다. T2 기간에 제 2 스위치(S2)는 턴-온되어 서스테인 전압(Vsus)을 주사/서스테인전극라인(Y)에 공급한다. 주사/서스테인전극라인(Y)에 공급되는 서스테인 전압(Vsus)은 패널 커패시터(Cp)의 전압이 서스테인 전압(Vsus) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 이때, T1 기간에 패널 커패시터(Cp)의 전압이 서스테인 전압(Vsus)까지 상승하였으므로 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다. T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)됨과 아울러 패널 커패시터(Cp)는 서스테인 전압(Vsus)을 유지한다. T4 기간에 제 2 스위치(S2)는 턴-오프됨과 아울러 제 3 스위치(S3)는 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 패널 커패시터(Cp)가 방전되면서 패널 커패시터(Cp)의 전압이 하강하게 되고, 이와 동시에 소스 커패시터(Cs)에는 Vsus/2의 전압이 충전된다. 소스 커패시터(Cs)에 Vsus/2의 전압이 충전된 후 제 3 스위치(S3)가 턴-오프됨과 아울러 제 4 스위치(S4)가 턴-온된다. 제 4 스위치(S4)가 턴-온되는 T5기간에는 패널 커패시터(Cp)로부터 기저전압원(GND)으로의 전류 패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 기간의 상태를 일정 시간동안 그대로 유지한다. 실제 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)에 공급되는 교류 구동 펄스는 T1 내지 T6 기간동안의 동작과정이 주기적으로 반복되면서 얻어지게 된다.
이와 같이 구동되는 PDP의 주사/서스테인전극라인에는 리셋기간과 어드레스기간에 리셋 및 스캔펄스가 추가적으로 공급된다. 따라서, 주사/서스테인회로보드의 한정된 공간상에 파형 발생기, 전력 회수장치, 드라이브 IC(Integrated Circuit) 및 포토커플러(Photo Coupler)등 많은 회로들이 설치된다. 또한 주사/서스테인회로보드 내에 설치되는 전력 회수장치에는 서스테인 전압(Vsus)의 절반값에 해당하는 Vsus/2의 전압을 충전할 수 있도록 매우 큰 용량의 소스 커패시터(Cs)가 설치된다. 따라서 소스 커패시터(Cs)는 주사/서스테인회로보드 내에 많은 공간을 차지한다. 또한, 대용량을 소스 커패시터(Cs)를 사용하기 때문에 PDP의 제조비용이 상승된다.
따라서, 본 발명의 목적은 주사/서스테인회로보드의 설계 자유도를 확보할 수 있도록 한 플라즈마 디스플레이 패널의 전력 회수장치 및 방법을 제공하는데 있다.
도 1은 종래의 교류 면방전 PDP를 나타내는 사시도.
도 2는 종래의 교류 면방전형 PDP의 구동장치를 나타내는 도면.
도 3은 종래의 전력 회수장치를 나타내는 도면.
도 4는 도 3에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.
도 5는 본 발명의 전력 회수장치를 나타내는 도면.
도 6은 도 5에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 방전셀 10 : 상부기판
12Y : 주사/서스테인전극 12Z : 공통서스테인전극
14,22 : 유전체층 16 : 보호막
18 : 하부기판 20X : 어드레스전극
24 : 격벽 26 : 형광체
30 : PDP 32 : 주사/서스테인 구동부
34 : 공통서스테인 구동부 36A : 제 1 어드레스 구동부
36B : 제 2 어드레스 구동부 38,40 : 전력 회수장치
42 : 공통서스테인 회로보드
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 전력 회수장치는 주사/서스테인 구동부와 공통서스테인 구동부가 하나의 회로보드 상에 형성된다.
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 전력 회수방법은 용량성 부하의 충전 및 방전시에 주사/서스테인전극라인부터 공통서스테인전극라인까지 폐루프를 형성함으로써 용량성 부하의 충전 및 방전에 의해 주사/서스테인전극라인과 공통서스테인전극라인에 교번적으로 서스테인 전압을 인가하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명에 의한 전력 회수장치를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 전력 회수장치(40)는 공통서스테인 회로보드(42)내에 설치된 주사/서스테인 구동부(32), 전력 회수장치(40) 및 공통서스테인 구동부(34)로 구성된다. 이를 종래의 전력 회수장치(38)와 대비해 보면 본 발명에서는 공통서스테인 회로보드(42)내에 주사/서스테인 구동부(32)가 추가됨과 아울러 소스 커패시터(Cs)가 제거되었음을 알 수 있다. 주사/서스테인 구동부(32)는 전력 회수장치(40)와 패널 커패시터(Cp) 사이에 병렬로 접속된 제 1 및 제 2 스위치(S1,S2)로 구성된다. 공통서스테인 구동부(34)는 전력 회수장치(40)와 패널 커패시터(Cp) 사이에 병렬로 접속된 제 5 및 제 6 스위치(S5,S6)로 구성된다. 전력 회수장치(40)는 주사/서스테인 구동부(32)와 공통서스테인 구동부(34)의 사이에 직렬로 접속된 인덕터(L)와, 인덕터(L)와 공통서스테인 구동부(34) 사이에 병렬로 접속된 제 3 스위치(S3), 제 4 스위치(S4), 제 1 다이오드(D1) 및 제 2 다이오드(D2)로 구성된다. 제 3 스위치(S3) 및 제 1 다이오드(D1)와 제 4 스위치(S4) 및 제 2 다이오드(S2)는 각각 직렬로 접속된다. 패널 커패시터(Cp)는 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 1 스위치(S1) 및 제 5 스위치(S5)는 서스테인 전압원(Vsus)에 접속되고, 제 2 스위치(S2) 및 제 6 스위치(S6)는 기저전압원(GND)에 접속된다. 제 1 및 제 2 다이오드(D1,D2)는 역전류의 흐름을 방지한다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 6 스위치(S1내지S6)는 전류의 흐름을 제어한다.
도 6은 도 5에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
도 5 및 도 6을 결부하여 전력 회수장치(40)의 동작과정을 설명하기로 한다.
먼저, T1 기간 이전에 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 사이에 충전된 전압, 즉 패널 커패시터(Cp)에는 서스테인 전압(Vsus)이 충전되어 있다고 가정한다. T1 기간에는 제 3 스위치(S3)가 턴-온(Turn-on)되어 패널 커패시터(Cp)로부터 제 3 스위치(S3), 제 1 다이오드(D1), 인덕터(L) 및 패널커패시터(Cp)로 이어지는 폐루프가 형성된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진회로를 형성한다. 제 3 스위치(S3)가 턴-온되어 폐루프가 형성되면 패널 커패시터(Cp)는 방전과 동시에 충전된다. 즉, 주사/서스테인전극라인(Y)에 인가되는 전압은 0 볼트에서 서스테인 전압(Vsus)으로 상승하고, 공통서스테인전극라인(Z)에 인가되는 전압은 서스테인 전압(Vsus)에서 0 볼트로 하강한다. T2 기간에는 제 1 및 제 6 스위치(S1,S6)가 턴-온됨과 아울러 제 3 스위치(S3)가 턴-오프된다. 제 6 스위치(S6)가 턴-온되면 공통서스테인전극라인(Z)으로부터 기저전압원(GND)으로 이어지는 전류패스가 형성되어 공통서스테인전극라인(Z)의 전압을 0 볼트로 유지한다. 제 1 스위치(S1)가 턴-온되면 서스테인 전압(Vsus)이 주사/서스테인전극라인(Y)에 공급된다. 주사/서스테인전극라인(Y)에 공급되는 서스테인 전압(Vsus)은 주사/서스테인전극라인(Y)의 전압이 서스테인 전압(Vsus) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 이때, T1 기간에 주사/서스테인전극라인(Y)의 전압이 서스테인 전압(Vsus)까지 상승하였으므로 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다. T3 기간에는 제 1 및 제 6 스위치(S1,S6)가 턴-오프됨과 아울러 제 4 스위치(S4)가 턴-온된다. 제 4 스위치(S4)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L), 제 4 스위치(S4), 제 2 다이오드(D2) 및 패널 커패시터(Cp)로 이어지는 폐루프가 형성된다. 이때, 인덕터(L)와 패널 커패시터(Cp)는 직렬 공진회로를 형성한다. 제 4 스위치(S4)가 턴-온되어 폐루프가 형성되면 패널 커패시터(Cp)는 방전과 동시에 충전된다. 즉, 주사/서스테인전극라인(Y)에 인가되는 전압은 서스테인 전압(Vsus)에서 0 볼트로 하강하고, 공통서스테인전극라인(Z)에 인가되는 전압은 0 볼트에서 서스테인 전압(Vsus)으로 상승한다. T4 기간에는 제 2 및 제 5 스위치(S2,S5)가 턴-온됨과 아울러 제 4 스위치(S4)가 턴-오프된다. 제 2 스위치(S2)가 턴-온되면 주사/서스테인전극라인(Y)으로부터 기저전압원(GND)으로 이어지는 전류패스가 형성되어 주사/서스테인전극라인(Y)의 전압을 0 볼트로 유지한다. 제 5 스위치(S5)가 턴-온되면 서스테인 전압(Vsus)이 공통서스테인전극라인(Z)에 공급된다. 공통서스테인전극라인(Z)에 공급되는 서스테인 전압(Vsus)은 공통서스테인전극라인(Z)의 전압이 서스테인 전압(Vsus) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 이때, T3 기간에 공통서스테인전극라인(Z)의 전압이 서스테인 전압(Vsus)까지 상승하였으므로 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다. 본 발명의 전력회수장치에서 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)에 공급되는 교류 구동 펄스는 T1 내지 T4 기간동안의 동작과정이 주기적으로 반복되면서 얻어지게 된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 전력 회수장치 및 방법에 의하면 공통서스테인 회로보드 상에 주사/서스테인 구동부, 공통서스테인 구동부 및 전력 회수장치를 설치함과 아울러 외부 커패시터를 제거함으로써 주사/서스테인 회로보드의 설계 자유도를 확보할 수 있다. 또한 서스테인 방전시폐루프를 형성함으로써 전자 방해 잡음(Electromagnetic Interference : EMI)을 최소화 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 주사/서스테인전극라인에 서스테인 전압을 공급하는 주사/서스테인 구동부와, 공통서스테인전극라인에 서스테인 전압을 공급하는 공통서스테인 구동부와, 상기 주사/서스테인전극라인과 상기 공통서스테인전극라인간에 형성되는 용량성 부하의 전압을 회수하여 서스테인 방전을 하는 전력 회수장치에 있어서,
    상기 주사/서스테인 구동부와 상기 공통서스테인 구동부가 하나의 회로보드 상에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전력 회수장치.
  2. 제 1 항에 있어서,
    상기 용량성 부하의 충전 및 방전시에 상기 주사/서스테인전극라인부터 상기 공통서스테인전극라인까지 폐루프를 형성함으로써 상기 용량성 부하의 충전 및 방전에 의해 상기 주사/서스테인전극라인과 상기 공통서스테인전극라인에 교번적으로 서스테인 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전력 회수장치.
  3. 제 1 항에 있어서,
    상기 주사/서스테인 구동부와 상기 공통서스테인 구동부의 사이에 설치되어 상기 용량성 부하와 공진회로를 형성하기 위한 인덕터와,
    상기 인덕터와 상기 공통서스테인 구동부의 사이에 병렬로 접속되어 역전류의 흐름을 방지하기 위한 제 1 및 제 2 다이오드와,
    상기 제 1 다이오드와 직렬로 접속된 제 1 절환소자와,
    상기 제 2 다이오드와 직렬로 접속된 제 2 절환소자를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전력 회수장치.
  4. 제 3 항에 있어서,
    상기 제 1 절환소자 및 제 1 다이오드는 상기 서스테인 전압이 상기 주사/서스테인전극라인에 공급될 때 온되고,
    상기 제 2 절환소자 및 제 2 다이오드는 상기 서스테인 전압이 상기 공통서스테인전극라인에 공급될 때 온되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전력 회수장치.
  5. 주사/서스테인전극라인에 서스테인 전압을 공급하는 주사/서스테인 구동부와, 공통서스테인전극라인에 서스테인 전압을 공급하는 공통서스테인 구동부와, 상기 주사/서스테인전극라인과 상기 공통서스테인전극라인간에 형성된 용량성 부하의 전압을 회수하여 서스테인 방전을 하는 전력 회수방법에 있어서,
    상기 용량성 부하의 충전 및 방전시에 상기 주사/서스테인전극라인부터 상기 공통서스테인전극라인까지 폐루프를 형성함으로써 상기 용량성 부하의 충전 및 방전에 의해 상기 주사/서스테인전극라인과 상기 공통서스테인전극라인에 교번적으로 서스테인 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전력 회수방법.
  6. 주사/서스테인전극라인과 공통서스테인전극라인간에 형성된 용량성 부하에 충전된 전압을 회수하여 외부 커패시터에 충전하는 전력 회수장치에 있어서,
    상기 외부 커패시터에 무관하게 상기 주사/서스테인전극라인과 상기 공통서스테인전극라인 사이의 전류 패스의 절환만을 이용하여 상기 용량성부하를 충전 및 방전시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전력 회수장치.
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