KR100373533B1 - 플라즈마 디스플레이 패널의 에너지 회수회로 제어장치 및방법 - Google Patents

플라즈마 디스플레이 패널의 에너지 회수회로 제어장치 및방법 Download PDF

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Abstract

본 발명은 입력 데이터량을 고려하여 에너지 회수회로를 제어하도록 한 플라즈마 디스플레이 패널의 에너지 회수회로 제어장치 및 방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수회로 제어장치 및 방법은 입력 영상으로부터 평균 영상레벨을 산출하고, 평균 영상레벨에 기초하여 에너지 회수회로의 출력시간과 펄스를 결정하게 된다.

Description

플라즈마 디스플레이 패널의 에너지 회수회로 제어장치 및 방법{Apparatus and Method of Controlling A Energy Recovery Circuit Of Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 입력 데이터량을 고려하여 에너지 회수회로를 제어하도록 한 플라즈마 디스플레이 패널의 에너지 회수회로 제어장치 및 방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1 및 도 2를 참조하면, 3전극 교류 면방전형 PDP는 전면기판(10) 상에 형성되어진 주사/서스테인전극(Y1,Y2,Y3) 및 공통서스테인전극(Z1,Z2,Z3)과, 도시하지 않은 배면기판 상에 형성되어진 어드레스전극(A1,A2,...A5)를 구비한다. 주사/서스테인전극(Y)과 공통서스테인전극(Z) 각각은 투명전극과, 투명전극의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극을 포함한다. 이러한 서스테인전극쌍(Y,Z)이 형성된 전면기판(10)에는 유전체층(12)과 보호막(14)이 적층된다. 유전체층(12)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(14)은 플라즈마 방전시 발생된 스퍼터링에 의한 유전체층(12)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(14)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(A)이 형성된 배면기판 상에는 도시하지 않은 격벽이 형성된다. 배면기판과 격벽의 표면에는 형광체가 도포된다. 여기서, 격벽은 어드레스전극(A)과 나란하게 형성되어 방전에 의해 생성된 자외선 및가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 어드레스전극(A)은 서스테인전극쌍(Y,Z)과 교차되는 방향으로 형성되어 비디오 데이터가 공급된다. 상/배면기판과 격벽(24) 사이에 마련된 방전셀에는 방전을 위한 He+Xe 또는 Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 방전셀의 방전서스테인기간, 즉 유지방전 횟수를 조절하여 영상 표시에 필요한 그레이 스케일(Gray Scale)을 구현하게 된다. 이를 위하여, 3전극 교류 면방전형 PDP는 서스테인전극쌍(Y,Z)에 높은 전압의 펄스신호를 교번적으로 인가하여 유지방전을 일으키게 된다. 그러나 3전극 교류 면방전형 PDP는 유지방전에 필요한 전압이 높기 때문에 소비전력이 크고 서스테인전극쌍(Y,Z) 간의 유지방전시 방전 및 발광효율이 낮은 문제점이 있다.
이러한 3전극 교류 면방전형 PDP의 문제점을 해결하기 위하여, 서스테인전극쌍(Y,Z)를 분할하여 4 개의 서스테인전극들로 구성된 5전극 PDP가 제안된 바 있다.
도 3 및 도 4를 참조하면, 종래의 5전극 PDP는 전면기판(20) 상에 형성되어진 서스테인전극쌍(Sa,Sb) 및 트리거전극쌍(Ca,Cb)과, 배면기판 상에 형성되어진 어드레스전극(A1,A2,...A5)을 구비한다. 트리거전극쌍(Ca,Cb)은 서스테인전극쌍(Sa,Sb) 사이에 형성되어 어드레스 방전에 생성된 벽전압과 인가전압에 의해 트리거방전을 일으킴으로써 유지방전을 개시하는 역할을 한다. 서스테인전극쌍(Sa,Sb)은 트리거전극(Ca,Cb) 사이에 발생된 트리거방전에 의해 형성된 벽전압과 인가전압에 의해 유지방전을 일으키게 된다. 서스테인전극쌍(Sa,Sb)과 트리거전극쌍(Ca,Cb) 각각은 투명전극과, 투명전극의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극을 포함한다. 전면기판(20)에는 서스테인전극쌍(Sa,Sb)과 트리거전극쌍(Ca,Cb)을 덮게끔 유전체층(22)과 보호막(24)이 적층된다. 유전체층(22)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(24)은 플라즈마 방전시 발생된 스퍼터링에 의한 유전체층(22)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 어드레스전극(A)이 형성된 배면기판 상에는 도시하지 않은 격벽과 형광체가 형성된다.
3전극 PDP의 서스테인전극쌍(Y,Z)과 5전극 PDP의 서스테인전극쌍(Sa,Sb)을 대비하면, 5전극 PDP의 서스테인전극쌍(Y,Z) 사이의 거리가 더 멀게 되어 방전시 3전극 PDP에 비하여 방전 및 발광효율이 우수하다. 또한, 서스테인전극쌍(Sa,Sb)의 면적이 작기 때문에 충방전 전류가 작다. 그러나 5전극 PDP는 어드레스전극(A)과 어드레스 방전을 일으키기 위한 서스테인전극쌍(Sa,Sb) 및 트리거전극쌍(Ca,Cb) 중 어느 한 전극의 폭이 작기 때문에 어드레스 방전에 필요한 전압이 클 수 밖에 없다.
한편, PDP는 일반적으로 구동전압과 소비전력을 낮추기 위하여 에너지 회수회로가 적용되고 있다. 이러한 에너지 회수회로는 서스테인전극쌍과 어드레스전극을 구동하기 위한 드라이버 집적회로에 연결되어 PDP로부터 회수된 전압을 회수하고 회수된 전압을 다시 PDP에 공급함으로써 구동전압과 소비전력을 낮추게 된다.
도 5를 참조하면, 데이터의 입력여부에 따라 에너지 회수회로의 출력신호를 PDP(44)의 어드레스전극에 공급하기 위한 드라이버 집적회로(Integrated Circuit :이하, "IC"라 함)를 구비한 PDP 구동장치가 도시되어 있다.
에너지 회수회로는 PDP(44)로부터 회수된 전압이 충전되는 캐패시터(Cs)와, 캐패시터(Cs)에 병렬 접속된 제1 및 제3 스위치(S1,S3)와, 제1 노드(n1)와 제2 노드(n2) 사이에 접속된 인덕터(L)와, 서스테인 전압 공급원(Vs)과 제2 노드(n2) 사이에 접속된 제2 스위치(S2)와, 제2 노드(n2)와 그라운드단자(GND) 사이에 접속된 제4 스위치(S4)를 구비한다. 스위치들은 게이트단자에 인가되는 제어신호에 응답하여 소정전압을 출력하는 MOS-FET로 구현된다.
도 6을 결부하여 에너지 회수회로의 동작을 설명하면 다음과 같다. 외부 캐패시터(Cs)에는 Vs/2 만큼의 전압이 충전되어 있다. t0 시점에서 제1 스위치(S1)가 턴-온되면, 외부 캐패시터(Cs)에 충전된 전압은 제1 스위치(S1), 제1 다이오드(D1) 및 인덕터(L)를 경유하여 드라이버 IC(42)에 공급된다. 이 때, 인덕터(L)는 셀 내의 정전용량(C)과 함께 직렬 LC 공진회로를 구성하게 되므로 에너지 회수회로는 공진파형을 발생한다. t2 시점에서 제2 스위치(S2)가 턴온되어 서스테인전압(Vs)이 드라이버 IC(42)에 공급된다. 드라이버 IC(42)는 비디오가 공급되는 기간을 지시하는 제어신호에 응답하여 에너지 회수회로로부터 공급되는 신호를 PDP(44)의 어드레스전극(44)에 공급한다. PDP(44)는 드라이버 IC(42)로부터 공급되는 데이터와 도시하지 않은 스캔 구동회로로부터 공급되는 스캔펄스에 의해 어드레스 방전을 일으키게 된다. t3 시점에서 제3 스위치(S3)가 턴-온되어 PDP(44)로부터 무효전력이 드라이버 IC(42), 인덕터(L) 및 제3 스위치(S3)를 경유하여 외부 캐패시터(Cs)에 회수된다. 마지막으로, t4 시점에서 제4 스위치(S4)가 턴-온되어드라이버 IC(42)의 입력라인 접압을 기저전위로 떨어 뜨리게 된다.
이렇게 에너지 회수회로는 패널로부터 회수된 무효전력을 다시 PDP(44)에 공급함으로써 어드레스 방전에 필요한 소비전력과 구동전압을 낮추게 된다. 그런데, 종래의 에너지 회수회로는 도 7에서 알 수 있는 바, 드라이버 IC(42)의 출력 전압파형은 입력 데이터의 양에 따라 그 라이징 타임과 폴링타임의 기울기가 달라지게 된다. 예를 들어, 도 7에서 입력 데이터의 양이 많은 경우(Full on data)에는 드라이버 IC(42)의 출력 전압파형의 라이징 타임이 길어지게 되고 입력 데이터의 양이 작은 경우(15% on data)에는 드라이버 IC(42)의 출력 전압파형의 라이징 타임이 짧아지게 된다. 이는 에너지 회수회로의 에너지 회수효율과 PDP(44)의 소비전력이 입력 데이터의 양에 의존하여 변화됨을 의미한다. 이에 따라, 에너지 회수효율과 PDP(44)의 소비전력을 만족할 만한 수준으로 유지하기 위해서는 입력 데이터의 양을 고려하여 에너지 회수회로의 출력 타이밍과 폭스폭을 제어할 필요가 있다.
따라서, 본 발명의 목적은 입력 데이터량을 고려하여 에너지 회수회로를 제어하도록 한 PDP의 에너지 회수회로 제어장치 및 방법에 관한 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 개략적인 평면도.
도 2는 도 1에 도시된 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전면기판 단면도.
도 3은 종래의 5전극 플라즈마 디스플레이 패널의 개략적인 평면도.
도 4는 도 3에 도시된 5전극 플라즈마 디스플레이 패널의 전면기판 단면도.
도 5는 종래의 에너지 회수회로를 나타내는 회로도.
도 6은 도 5에 도시된 에너지 회수회로의 스위치 제어신호와 출력전압을 나타내는 파형도.
도 7은 데이터 양의 변화에 따른 도 5에 도시된 드라이버 집적회로의 출력전압 변화를 나타내는 파형도(스코프 상에서 획득된 이미지).
도 8은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 에너지 회수회로 제어장치를 나타내는 블록도.
도 9는 도 8에 도시된 영상레벨 검출부의 제어수순을 도식적으로 나타내는도면.
도 10은 도 8에 도시된 에너지 회수회로의 출력 타이밍과 펄스폭 조절을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
10,20,30 : 전면기판 12,22,32 : 유전체층
14,24,34 : 보호막 Y,Z : 3전극 PDP의 서스테인전극쌍
Ca,Cb : 5전극 PDP의 트리거전극쌍 Sa,Sb : 5전극 PDP의 서스테인전극쌍
40 : 에너지 회수회로 42 : 드라이버 IC
44 : PDP 50 : 영상레벨 검출부
52 : 라인 메모리 54 : 라인 평균연산부
56 : 프레임 평균연산부 60 : 에너지 회수회로 제어부
62 : PDP 제어부 64 : ROM 제어부
66 : ROM
상기 목적들을 달성하기 위하여, 본 발명에 따른 PDP의 에너지 회수회로 제어장치는 입력 영상으로부터 평균 영상레벨을 산출하는 산출부와, 평균 영상레벨에기초하여 에너지 회수회로의 출력시간과 펄스를 결정하기 위한 제어부를 구비한다.
본 발명에 따른 PDP의 에너지 회수회로 제어방법은 입력 영상으로부터 평균 영상레벨을 산출하는 단계와, 평균 영상레벨에 기초하여 에너지 회수회로의 출력시간과 펄스를 결정하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 8 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 8을 참조하면, 본 발명에 따른 PDP의 에너지 회수회로 제어장치는 한 화면의 입력 영상레벨을 검출하기 위한 영상레벨 검출부(50)와, 한 화면의 입력 영상레벨에 따라 에너지 회수회로의 출력 타이밍 및 펄스폭을 제어하기 위한 에너지 회수회로 제어부(60)와, 에너지 회수회로의 펄스폭이 저장된 읽기 전용 메모리(이하, "ROM"이라 함)(66)을 구비한다.
영상레벨 검출부(50)는 입력라인(51)과 에너지 회수회로 제어부(68) 사이에 직렬 접속된 라인 메모리(52), 라인 평균연산부(54) 및 프레임 평균연산부(56)를 구비한다. 라인 메모리(52)는 입력라인(51)으로부터의 적(R), 녹(G), 청(B) 데이를 입력받아 1 수평동기신호(H) 동안 저장하게 된다. 즉, 라인 메모리(52)는 1 라인분의 데이터를 저장한다. 라인 평균연산부(54)는 라인 메모리(52)에 저장된 1 라인분의 데이터의 평균레벨을 산출하고 도시하지 않은 레지스터에 일시저장하게 된다. 라인 평균연산부(54)는 1 수직 동기신호(1V) 동안 라인 메모리(52)에 저장된 데이터의 평균레벨을 산출한다. 즉, 라인 평균연산부(54)는 PDP(44)의 모든 스캔라인수(예를 들어, 480 라인)에 대하여 각 라인의 데이터의 평균레벨을 순차적으로 산출하여 레지스터에 저장한다. 프레임 평균연산부(56)는 라인 평균연산부(54)에 의해 산출된 모든 라인의 데이터 평균레벨을 1 프레임(한 화면)의 평균레벨로 산출한다. 영상레벨 검출부(50)에 의해 산출되는 데이터의 라인/프레임 데이터 평균레벨 산출과정은 도 9와 같이 간략하게 나타낼 수 있다.
에너지 회수회로 제어부(60)는 입력라인(51)과 에너지 회수회로(40) 사이에 접속된 PDP 제어부(62), ROM 제어부(64) 및 에너지 회수회로 제어신호 발생부(68)를 구비한다. PDP 제어부(62)는 수평/수직 동기신호(H/V)와 데이터(R,G,B)가 입력되며, 프레임 평균연산부(56)로부터의 프레임 데이터 평균레벨을 ROM 제어부(64)에 공급한다. ROM 제어부(64)는 PDP 제어부(62)로부터의 프레임 데이터 평균레벨에 따라 ROM(66)의 어드레스를 결정하고, 해당 ROM 어드레스에 저장된 에너지 회수회로 출력 타이밍값과 펄스폭 정보를 읽어 들여 에너지 회수회로 제어신호 발생부(68)에 공급한다. ROM(66)에는 1 프레임분의 영상 데이터 평균레벨의 변화에 따라 실험적으로 결정된 에너지 회수회로의 출력 타이밍과 펄스폭 정보가 룩-업-테이블(Look-up-table) 형태로 저장되어 있다. 따라서, ROM(66)은 ROM 제어부(64)로부터 어드레스가 공급되면 해당 어드레스에 저장된 에너지 회수회로 정보를 ROM 제어부(64)로 출력한다. 에너지 회수회로 제어신호 발생부(68)는 ROM 제어부(64)로부터의 에너지 회수회로의 출력 타이밍과 펄스폭 정보에 기초하여 제어신호를 발생하고, 이를 에너지 회수회로(40)의 제1 및 제3 스위치(S1,S3)에 공급한다. 이 제어신호에 의해 에너지 회수회로(40)의 제1 및 제3 스위치(S1,S3)는 턴-온/오프되므로 에너지 회수회로(40)의 출력 타이밍과 폭스폭(출력시간)이 입력 데이터의 양에 따라 조정된다. 예를 들어, 1 프레임 영상 데이터의 평균레벨이 도 10과 같이 1∼100이면 제1 스위치(S1)를 T0시점에 턴-온시키고 101∼150이면 T1 시점에 그리고 151∼255이면 T2 시점에 턴-온시킴으로써 에너지 회수회로의 출력전압 공급시점을 조정할 수 있다. 에너지 회수회로의 출력전압 펄스폭 역시 도 10과 같이 1 프레임 영상 데이터의 평균레벨에 따라 조정될 수 있다.
상술한 바와 같이, 본 발명에 따른 PDP의 에너지 회수회로 제어장치 및 방법은 입력 영상으로부터 한 화면의 데이터 평균레벨을 산출하여 에너지 회수회로를 제어함으로써 입력 데이터의 양을 고려하여 에너지 회수회로의 에너지 회수효율과 PDP의 소비전력을 만족할만한 수준으로 유지시킬 수 있다. 특히, 본 발명에 따른 PDP의 에너지 회수회로 제어장치 및 방법을 5전극 PDP에 적용하면 과도한 어드레스 방전전압(라이팅전압)이 대폭 낮아지게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (4)

  1. 에너지 회수회로가 설치된 플라즈마 디스플레이 패널의 구동장치에 있어서,
    입력 영상으로부터 평균 영상레벨을 산출하는 산출부와,
    상기 평균 영상레벨에 기초하여 상기 에너지 회수회로의 출력시간과 펄스를 결정하기 위한 제어부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수회로 제어장치.
  2. 제 1 항에 있어서,
    상기 산출부는 상기 입력 영상으로부터 1 라인분의 데이터를 저장하기 위한 라인 메모리와,
    상기 라인 메모리에 저장된 1 라인분의 데이터의 평균레벨을 산출하는 라인 평균연산부와,
    상기 라인 평균연산부로부터의 라인 평균레벨을 이용하여 1 프레임분의 평균 영상레벨을 산출하는 프레임 평균연산부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수회로 제어장치.
  3. 제 1 항에 있어서,
    상기 제어부는 상기 평균 영상레벨에 대응하여 상기 에너지 회수회로의 출력시간과 펄스폭 정보가 저장된 롬과,
    상기 평균 영상레벨에 따라 상기 롬에 저장된 상기 에너지 회수회로의 출력시간과 펄스폭 정보를 독출하는 롬 제어부와,
    상기 롬 제어부로부터의 상기 에너지 회수회로의 출력시간과 펄스폭 정보에 따라 상기 에너지 회수회로를 제어하는 제어신호를 발생하는 제어신호 발생부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수회로 제어장치.
  4. 에너지 회수회로가 설치된 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
    입력 영상으로부터 평균 영상레벨을 산출하는 단계와,
    상기 평균 영상레벨에 기초하여 상기 에너지 회수회로의 출력시간과 펄스를 결정하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수회로 제어장치.
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