KR100453172B1 - 플라즈마 디스플레이 패널의 구동방법 및 장치 - Google Patents

플라즈마 디스플레이 패널의 구동방법 및 장치 Download PDF

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Abstract

본 발명은 어드레스 방전을 안정화 시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 리셋기간동안 스캔전극에 리셋전압값을 가지는 제1 램프펄스가 공급되는 단계와, 리셋기간동안 서스테인전극에 제1 램프펄스보다 낮은 절대치의 전압값을 가지는 부극성의 제2 램프펄스가 공급되는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법 및 장치{METHOD AND APPARATUS FOR DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 어드레스 방전을 안정화 시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 및 Ne+Ne+Xe 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리 영역에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐-틴-옥사이드(Indium-Tin-Oxide : 이하 "ITO"라 함)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 Ne+Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 및 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 구현할 수 있게 된다.
이와 같은 PDP의 구동방법은 어드레스 기간에 어드레스 방전에 의해 선택되는 방전셀의 발광여부에 따라 선택적 쓰기(Selective writing) 방식과 선택적 소거(Selective erasing) 방식으로 대별된다. 먼저 선택적 쓰기방식의 구동방법은 리셋기간에 전화면을 턴-오프(Turn-Off) 시킨 후, 어드레스 기간에 선택된 방전셀들을 턴-온(Turn-on) 시키게 된다. 이어서, 서스테인 기간에는 어드레스 방전에 의해 선택된 방전셀들을 서스테인 방전시킴으로써 화상을 표시하게 된다.
선택적 소거방식의 구동방법은 도 2에서와 같이 리셋기간에 전화면을 라이팅 방전시킴으로써 턴-온(Turn-on) 시킨 후, 어드레스 기간에 선택된 방전셀들을 턴-오프(Turn-on) 시키게 된다. 이어서, 서스테인 기간에는 어드레스 방전에 의해 선택되지 않은 방전셀들을 서스테인 방전시킴으로써 화상을 표시하게 된다. 따라서 선택적 소거방식은 어드레스 기간동안 턴-온(turn-on)된 셀들을 턴-오프(turn-off) 시켜 셀을 끄는 방식이므로, 선택적 쓰기방식보다 스캔펄스 폭이 좁게 되어 어드레싱 타임을 줄일 수 있다.
도 2에 도시된 선택적 소거방식을 설명하면, 제1 서브필드(SF1)는 전화면이 라이팅되는 리셋기간, 선택된 방전셀을 끄는 어드레스 기간과 어드레스 방전에 의해 선택된 방전셀들 이외의 방전셀들을 서스테인 방전시키는 서스테인 기간으로 나뉘어진다. 제2 내지 제8 서브필드들(SF2 내지 SF8)은 전화면이 라이팅되는 전면라이팅 기간(리셋기간)없이 선택된 방전셀들을 턴-오프(turn-off) 시키는 어드레스 기간과 어드레스 방전에 의해 선택된 방전셀들 이외의 방전셀들을 서스테인 방전시키는 서스테인 기간으로 나뉘어진다.
도 3은 도 2에 도시된 선택적 소거방식의 PDP 구동방법에 따른 구동파형을 나타내는 도면이다.
도 3을 참조하면, 종래의 PDP의 한 프레임에 포함되는 첫 번째 서브필드(SF1)는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD) 동안에는 PDP내의 전 방전셀들에서 리셋방전을 일으켜 방전셀들을 턴-온(turn-on) 시킨다. 어드레스 기간(APD)에는 리셋기간(RPD)에 켜진 방전셀들을 선택적으로 턴-오프(turn-off)시킨다. 서스테인 기간(SPD)에는 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전을 일으킨다.
리셋기간(RPD)은 스캔전극(Y) 및 서스테인전극(Z)에 램프펄스를 공급하기 위한 램프펄스 공급기간(RPD1)과 펄스신호를 공급하기 위한 펄스신호 공급기간(RPD2)으로 나뉘어진다.
램프펄스 공급기간(RPD1)에 스캔전극(Y)에는 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에는 부극성(-)의 램프펄스(RPz)가 공급된다. 또한, 램프펄스 공급기간(RPD1)에 어드레스전극(X)에는 기저전위(GND)가 공급된다. 여기서, 정극성(+)의 램프펄스(RPy)는 서스테인 전압(Vs)과 동일한 전압으로 설정된다. 또한, 부극성(-)의 램프펄스(RPz)는 서스테인 전압(Vs)보다 높은 절대값의 전압으로 설정된다.(즉, |Vs| < |-Vz|) 이와 같이 램프펄스 공급기간(RPD1)동안 스캔전극(Y)에 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에 부극성(-)의 램프펄스(RPz)가 공급되면 스캔전극(Y)과 서스테인전극(Z)간의 전압차에 의해 모든 방전셀들에서 리셋방전이 발생된다. 따라서, 정극성(+)의 램프펄스(RPy)가 공급된 스캔전극(Y)에는 부극성(-)의 벽전하가 형성되고, 부극성(-)의 램프펄스(RPz)가 공급된 서스테인전극(Z)에는 정극성(+)의 벽전하가 형성된다.
펄스신호 공급기간(RPD2)에는 서스테인전극(Z)에는 제2 안정화 펄스(Rz)가 공급되고, 이와 교번되게 스캔전극(Y)에 제1 안정화 펄스(Ry)가 공급된다. 이때, 제 1안정화 펄스(Ry) 및 제 2안정화 펄스(Rz)의 전압값은 서스테인 전압(Vs)과 동일하게 설정된다. 따라서, 스캔전극(Y)과 서스테인전극(Z)간의 서스테인 전압(Vs)차에 의해 스캔전극(Y) 및 서스테인전극(Z)간에 안정화방전이 발생되어 모든 방전셀들에 균일한 벽전하가 형성된다.(즉, 방전셀이 턴-온(turn-on)된다)
어드레스 기간(APD)에는 스캔라인들(Y)에 순차적으로 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급되고, 어드레스전극들(X)에는 스캔펄스(scan)에 동기되는 데이터펄스(data)가 공급된다. 이때, 데이터펄스(data)가 공급된 방전셀들에서는 어드레스 방전, 즉 소거방전이 발생되어 방전셀들이 턴-오프(turn-off)된다.
서스테인 기간(SPD)에는 스캔전극(Y)들 및 서스테인전극(Z)들에 교번적으로 서스테인 펄스가 공급된다. 스캔전극(Y)들 및 서스테인전극(Z)들에 서스테인 펄스가 공급되면 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전이발생된다. 이때, 서스테인 방전횟수를 조절하여 휘도 가중치에 대응하는 계조값을 표현한다.
한편, 첫 번째 서브필드를 제외한 나머지 서브필드들은 리셋기간(RPD)을 포함하지 않는다. 다시 말하여, 나머지 서브필드들은 어드레스 기간(APD) 및 서스테인 기간(SPD)을 반복하며 계조값에 따른 휘도를 표현한다. 이를 상세히 설명하면, 첫 번째 서브필드에서는 선택적 소거 방식으로 PDP를 구동하기 위하여 리셋기간(RPD) 동안 모든 방전셀들을 턴-온(turn-on)시킨다. 이후, 첫 번째 서브필드를 제외한 나머지 서브필드들에서는 첫 번째 서브필드의 리셋기간(RPD)동안 턴-온(turn-on)된 방전셀들을 선택적으로 턴-오프(turn-off)시키면서 계조값을 표현한다.
이와같은, 종래 PDP의 구동방법에 의하면 램프펄스 공급기간(RPD1) 동안 스캔전극(Y)에 서스테인 전압(Vs) 레벨을 가지는 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에 서스테인 전압(Vs) 레벨보다 높은 절대치 전압을 가지는 부극성(-)의 램프펄스(RPz)가 공급된다.
따라서, 서스테인 전압(Vs)보다 높은 절대치 전압을 가지는 부극성(-)의 램프펄스(RPz)가 인가되는 서스테인전극(Z)과 어드레스전극(X)간에 대향방전이 발생하게 되고, 이에따라 어드레스전극(X)에는 부극성(-)의 벽전압이 쌓이게 된다. 이후, 어드레스 기간(APD)에 어드레스전극(X)에는 정극성(+)의 데이타 펄스(data)가 공급되기 때문에, 즉 리셋 기간(RPD)에 어드레스전극(X)에 쌓이는 벽전압의 전압과 반대 극성을 가지는 데이타 펄스(data)가 인가되기 때문에 어드레스 방전이 불안정해지는 문제점이 있다.
따라서, 본 발명의 목적은 어드레스 방전을 안정화 시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치를 제공함에 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2은 256 계조를 구현하기 위한 8비트 디폴트 코드의 프레임 구성을 나타내는 도면이다.
도 3은 플라즈마 디스플레이 패널의 구동 파형을 나타내는 파형도이다.
도 4는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형을 나타내는 도면이다.
도 5는 플라즈마 디스플레이 패널의 구동장치를 개략적으로 나타내는 블럭도이다.
도 6은 도 5에 도시된 스캔(Y) 구동부를 상세히 나타내는 상세 회로도이다.
도 7은 도 6에 도시된 플라즈마 디스플레이 패널의 구동 회로 동작을 나타내는 파형도이다.
도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형을 나타내는 도면이다.
도 9는 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형을 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 18 : 하부기판
Y : 스캔전극 Z : 서스테인전극
X : 어드레스 전극 12Y, 12Z : 투명전극
13Y, 13Z : 금속버스전극 14 : 상부 유전체층
16 : 보호막 22 : 하부 유전체층
24 : 격벽 26 : 형광체층
100 : Y구동부 102 : Z구동부
104 : X구동부 41 : 에너지 회수회로
42 : 드라이버 IC 43 : 스캔 기준전압 공급부
44 : 스캔 전압 공급부 45 : 셋업공급부
상기 목적을 달성하기 위하여, 본 발명의 플라즈마 디스플레이 패널의 구동방법은 리셋기간동안 스캔전극에 리셋전압값을 가지는 제1 램프펄스가 공급되는 단계와, 리셋기간동안 서스테인전극에 제1 램프펄스보다 낮은 절대치의 전압값을 가지는 부극성의 제2 램프펄스가 공급되는 단계를 포함한다.
상기 리셋기간은 다수의 서브필드 중 적어도 하나 이상의 서브필드에 포함되는 것을 특징으로 한다.
상기 리셋기간 이후의 서스테인 기간동안 스캔전극 및 서스테인전극에 서스테인 전압을 가지는 서스테인 펄스가 교번적으로 공급되는 것을 특징으로 한다.
상기 리셋전압값은 서스테인 전압값보다 높은 전압값을 가지도록 설정되는 것을 특징으로 한다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 리셋기간동안 스캔전극에 리셋전압값을 가지는 램프펄스가 공급되는 단계와, 리셋기간 이후에 상기 스캔전극에 상기 리셋전압값을 가지는 제 1안정화펄스가 공급되는 단계와, 리셋기간 이후에상기 서스테인 전극에 상기 리셋전압값과 상이한 전압값을 가지는 적어도 둘 이상의 제 2안정화펄스가 공급되는 것을 특징으로 한다.
상기 제 1안정화펄스는 제 2안정화펄스 보다 높은 전압값을 갖는 것을 특징으로 한다.
상기 제 1안정화펄스는 적어도 둘 이상 공급되는 제 2안정화펄스 중 어느 하나와 동기되게 공급되는 것을 특징으로 한다.
상기 리셋기간동안 서스테인 전극에 기저전위의 전압값이 공급되는 것을 특징으로 한다.
상기 리셋기간 이후의 서스테인 기간동안 스캔전극 및 서스테인전극에 서스테인 전압을 가지는 서스테인 펄스가 교번적으로 공급되는 것을 특징으로 한다.
상기 제 2안정화 펄스는 서스테인 전압의 전압값을 갖는 것을 특징으로 한다.
상기 리셋전압값을 가지는 제 1안정화펄스의 전압값으로부터 제 2안정화펄스의 전압값을 감한 전압값이 서스테인 전압값을 갖는것을 특징으로 한다.
상기 리셋기간은 다수의 서브필드 중 적어도 하나 이상의 서브필드에 포함되는 것을 특징으로 한다.
본 발명의 플라즈마 디스플레이 패널의 구동장치는 서스테인 기간동안 스캔전극 및 서스테인 전극에 서스테인 펄스를 공급하는 에너지 회수 회로와, 리셋기간동안 상기 서스테인 펄스의 전압값보다 높은 리셋전압을 가지는 램프펄스 및 안정화 펄스를 공급하는 셋업 공급부를 구비한다.
상기 셋업 공급부는 셋업전압원과, 셋업 전압원과 에너지 회수회로 사이에 직렬로 접속된 제1 다이오드 및 제1 캐패시터와, 제1 다이오드와 스캔전극들 사이에 직렬로 접속된 제1 스위치 및 제2 스위치와, 에너지 회수회로와 상기 제2 스위치 사이에 직렬로 접속된 제 3스위치를 구비한다.
상기 램프펄스의 전압값은 셋업 전압원 및 서스테인 전압원의 전압값이 합해져 나타나는 것을 특징으로 한다.
상기 램프펄스는 셋업 전압원의 전압값으로 부터 리셋전압값까지 서서히 상승되는 것을 특징으로 한다.
상기 안정화 펄스의 전압값은 셋업 전압원 및 서스테인 전압원의 전압값이 합해져 나타나는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도4 내지 도9를 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 4는 본 발명의 제 1실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형을 나타내는 도면이다.
도 4를 참조하면, 본 발명에 의한 PDP의 한 프레임에 포함되는 첫 번째 서브필드는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD) 동안에는 PDP내의 전 방전셀들에서 리셋방전을 일으켜 방전셀들을 턴-온(turn-on) 시킨다. 어드레스 기간(APD)에는 리셋기간(RPD)에 켜진 방전셀들을 선택적으로 턴-오프(turn-off)시킨다. 서스테인 기간(SPD)에는 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전을 일으킨다.
리셋기간(RPD)은 스캔전극(Y) 및 서스테인전극(Z)에 램프펄스를 공급하기 위한 램프펄스 공급기간(RPD1)과 펄스신호를 공급하기 위한 펄스신호 공급기간(RPD2)으로 나뉘어진다.
램프펄스 공급기간(RPD1)에 스캔전극(Y)에는 서스테인 전압(Vs)보다 높은 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에는 정극성(+)의 램프펄스(RPy)보다 낮은 전위를 가지는 부극성(-)의 램프펄스(RPz)가 공급된다.
이와같이 스캔전극(Y)에 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인 전극(Z)에 부극성(-)의 램프펄스(RPz)가 공급되면 스캔전극(Y)과 서스테인전극(Z) 간의 전압차에 의해 리셋방전이 발생한다. 이와 동시에 스캔전극(Y)과 어드레스전극(X)간의 대향방전도 발생되어 어드레스전극(X)에 정극성(+)벽전압이 형성된다. 이를 상세히 설명하면, 스캔전극(Y)에는 서스테인 전압(Vs) 레벨보다 높은 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에는 정극성(+)의 램프펄스(RPy)보다 낮은 부극성(-)의 램프펄스(RPz)가 공급된다. 따라서, 스캔전극(Y)과 어드레스전극(X)간의 전위차가 서스테인전극(Z)과 어드레스전극(X)간의 전위차보다 높게 설정된다. 따라서, 램프펄스 공급기간(RPD1)동안 스캔전극(Y)과 어드레스전극(X)간에 대향방전이 발생되고, 이 대향방전에 의해서 어드레스전극(X)에 정극성(+)의 벽전하들이 형성된다.
이를 종래와 비교하면, 종래에는 스캔전극(Y)에 인가되는 정극성(+)의 램프펄스(RPy)보다 높은 절대치 전압을 가지는 부극성(-)의 램프펄스(RPz)가 서스테인전극(Y)에 인가된다. 따라서, 스캔전극(Y)과 어드레스전극(X)간보다 서스테인전극(Z)과 어드레스전극(X)간의 전위치가 높게 설정되고, 이에 따라 서스테인전극(Z)과 어드레스전극(X)간에 방전이 발생된다. 따라서, 종래에는 어드레스 기간(APD)에 공급되는 정극성(+)의 데이터펄스(data)와 반대 극성을 가지는 부극성(-)의 벽전하가 형성되고, 이에 따라 불안정한 어드레스 방전이 발생되게 된다.
한편, 스캔전극(Y)에 서스테인 전압(Vs) 보다 높은 정극성(+)의 램프펄스(RPy)을 공급함에 따라 서스테인전극(Z)에는 종래 부극성(-)의 램프펄스(RPz)보다 낮은 부극성(-)의 램프펄스(RPz')가 공급될 수 있다. 즉, 정극성(+)의 램프펄스(RPy)가 서스테인전압(Vs) 보다 높아짐에 따라 부극성(-)의 램프펄스(RPz)가 낮아 질 수 있다.
펄스신호 공급기간(RPD2)에는 스캔전극(Y)에 제1 안정화펄스(Py1)가 공급되고, 서스테인전극(Z)에는 제2 안정화 펄스(Pz1) 및 제3 안정화 펄스(RPz2)가 공급된다. 여기서, 제2 안정화 펄스(Pz1)는 제1 안정화 펄스(Py1)와 교번되게 공급되고, 제3 안정화 펄스(Pz2)는 제1 안정화 펄스(Py1)와 동기되도록 공급된다. 이때 제1 안정화 펄스(Py1)의 전압값은 서스테인 전압(Vs)보다 높은 리셋전압(Vreset)값으로 설정되고, 제2 안정화 펄스(Pz1) 및 제3 안정화 펄스(Pz2)의 전압값은 서스테인 전압(Vs)값으로 설정된다.
먼저, 서스테인전극(Z)에 제2 안정화 펄스(Pz1)가 공급되면 스캔전극(Y)과 서스테인전극(Z)간의 서스테인 전압(Vs)차에 의해 제1 안정화 방전이 발생된다. 그리고, 스캔전극(Y)에 제1 안정화 펄스(Py1)가 공급되고, 동시에 서스테인전극(Z)에 제3 안정화 펄스(Pz2)가 공급되면 스캔전극(Y)과 서스테인전극(Z)간의 전압차에 의해 제2 안정화 방전이 발생한다. 여기서, 안정화된 제2 안정화 방전이 발생할 수 있도록 스캔전극(Y)과 서스테인전극(Z)간에는 서스테인 전압(Vs)차로 설정된다.
이를 상세히 설명하면, 제1 안정화 펄스(Py1)는 고전압의 안정화 펄스이므로 스캔전극(Y)과 서스테인전극(Z)간에 발생되는 강 방전에 의하여 자가 소거(Self-erasing) 현상이 발생될 수 있다. 따라서 스캔전극(Y)에 제1 안정화 펄스(Py1)가 공급될 때 펄스신호 공급기간(RPD2)동안 서스테인전극(Z)에 Py1 - Pz2 = Vs 의 관계를 만족하는 제3 안정화 펄스(Pz2)가 동시에 인가되어 안정된 안정화방전이 발생되도록 한다. 한편, 스캔전극(Y)에 높은 리셋전압(Vreset)의 전압값을 가지는 제 1안정화펄스(Py1)가 공급되면 스캔전극(Y)과 어드레스전극(X) 간에는 강한 대향방전이 발생되고, 이에 따라 어드레스전극(X)에 충분한 정극성(+)의 벽전하를 형성할 수 있다.
어드레스 기간(APD)에는 스캔라인들(Y)에 순차적으로 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급되고, 어드레스전극들(X)에는 부극성(-)의 스캔펄스(scan)에 동기되는 정극성(+)의 데이터펄스(data)가 공급된다. 여기서, 리셋기간(RPD)기간에 어드레스전극(X)에는 (+)벽전하가 형성되었기 때문에 정극성(+)의 데이타펄스(data)가 공급될 때 안정된 어드레스 방전이 발생된다. 이때, 데이터펄스(data)가 공급된 방전셀들에서는 어드레스 방전, 즉 소거방전이 발생되어 방전셀들이 턴-오프(turn-off)된다.
서스테인 기간(SPD)에는 스캔전극(Y)들 및 서스테인전극(Z)들에 교번적으로 서스테인 펄스가 공급된다. 스캔전극(Y)들 및 서스테인전극(Z)들에 서스테인 펄스가 공급되면 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전이 발생된다. 이때, 서스테인 방전횟수를 조절하여 휘도 가중치에 대응하는 계조값을 표현한다.
한편 첫 번째 서브필드를 제외한 나머지 서브필드들은 리셋기간(RPD)을 포함하지 않는다. 다시 말하여, 나머지 서브필드들은 어드레스 기간(APD) 및 서스테인 기간(SPD)을 반복하며 계조값에 따른 휘도를 표현한다. 이를 상세히 설명하면, 첫 번째 서브필드에서는 선택적 소거 방식으로 PDP를 구동하기 위하여 리셋기간(RPD) 동안 모든 방전셀들을 턴-온(turn-on)시킨다. 이후, 첫 번째 서브필드를 제외한 나머지 서브필드들에서는 첫 번째 서브필드의 리셋기간(RPD)동안 턴-온(turn-on)된 방전셀들을 선택적으로 턴-오프(turn-off)시키면서 계조값을 표현한다.
도 5는 본 발명의 구현을 위한 플라즈마 디스플레이 패널의 구동장치를 개략적으로 나타내는 블럭도이다.
도 5를 참조하면, PDP의 구동장치는 m 개의 스캔 전극라인들(Y1 내지 Ym)을 구동하기 위한 Y 구동부(100)와, m 개의 서스테인 전극라인들(Z1 내지 Zm)을 구동하기 위한 Z 구동부(102)와, n 개의 어드레스 전극라인들(X1 내지 Xn)을 구동하기 위한 X 구동부(104)를 구비한다.
Y 구동부(100)는 스캔전극라인들(Y1 내지 Ym)에 순차적으로 정극성(+)의 램프펄스(RPy), 제1 안정화 펄스(Py1) 및 서스테인 펄스(SUSy)를 공급한다.
Z 구동부(102)는 서스테인 전극라인들(Z1 내지 Zm)에 공통으로 접속되어 서스테인 전극라인들(Z1 내지 Zm)에 부극성(-)의 램프펄스(RPz), 제2 안정화 펄스(Pz1) 및 서스테인 펄스(SUSz)를 순차적으로 공급한다.
X 구동부(104)는 스캔펄스(scan)에 동기되도록 어드레스 전극라인들(X1 내지 Xn)에 데이터 펄스(data)를 공급한다.
도 6은 본 발명의 실시예에 따른 Y 구동부(100)의 구성과 동작을 설명하기 위하여 Y 구동부(100)를 상세히 나타낸다.
도 6를 참조하면, 본 발명에 의한 플라즈마 디스플레이 패널의 Y 구동부(100)는 에너지 회수회로(41), 드라이버 집적회로(Intergrated Circuit : 이하 "IC"라 한다)(42), 스캔 기준전압 공급부(43), 스캔전압 공급부(44) 및 셋업 공급부(45)로 구성된다.
에너지 회수회로(41)는 서스테인 기간(SPD)동안 스캔전극(Y)에 서스테인 전압(Vs) 및 기저전압(GND)를 공급한다. 이를 위해, 에너지 회수회로(41)는 패널에서 공급되는 에너지로 충전함과 아울러 충전된 전압을 패널로 공급하기 위해 외부 캐패시터(Cex_y)를 구비한다. 또한, 외부 캐패시터(Cex_y)의 충방전 경로를 형성하기 위한 제4 내지 제7 스위치(Q4 내지 Q7) 및 인덕터(L_y)를 구비한다. 이와같은 제4 내지 제7 스위치(Q4 내지 Q7)들은 스위칭 동작을 하면서 서스테인 전압(Vs) 또는 기저전압(GND)을 스캔전극(Y)에 공급한다. 이때, 인덕터(L_y)는 셀 내의 정전용량(C)과 함께 직렬 LC 공진회로를 구성한다.
드라이버 IC(42)는 푸쉬풀 형태로 접속되는 제12 및 제13 스위치(Q12,Q13)을 구비한다. 제12 및 제13 스위치(Q12,Q13)는 에너지 회수회로(41), 스캔 기준전압 공급부(43) 및 스캔 전압 공급부(44)로부터 전압신호를 선택적으로 스캔전극(Y)에 공급한다.
스캔 기준전압 공급부(43)는 드라이버 IC(42)와 스캔 전압원(-Vye) 사이에 직렬 접속된 제9 스위치(Q9)로 구성된다. 제9 스위치(Q9)는 어드레스 기간(APD)에 공급되는 제어신호(ye)에 응답하여 스위칭됨으로써 스캔전압(-Vye)을 드라이버 IC(42)에 공급하는 역할을 한다.
스캔 전압 공급부(44)는 스캔전압원(Vsc)과 드라이버 IC(42) 사이에 직렬 접속되는 제10 스위치(Q10), 제10 스위치(Q10)와 스캔 기준전압 공급부(43) 사이에 접속된 제11 스위치(Q11) 및 스캔전압원(Vsc)과 스캔 기준전압 공급부(43) 사이에 접속된 제2 캐패시터(C2)로 구성된다. 제10 스위치(Q10)는 어드레스 기간(APD)에 공급되는 제어신호(SC)에 응답하여 스위칭됨으로써 스캔전압(Vsc)을 드라이버 IC(42)에 공급하는 역할을 한다. 이 때 스캔전압원(Vsc)과 스캔 기준전압 공급부(43) 사이에 연결된 제2 캐패시터(C2)는 스캔전압원(Vsc)로부터의 스캔전압을 충전한다. 제11 스위치(Q11)는 제어신호(Dic_updn)에 응답하여 드라이버 IC(42)에 공급되는 스캔전압(Vsc)을 스위칭하는 역할을 한다.
셋업 공급부(45)는 셋업전압원(Vsetup), 제 1다이오드(D1), 제 1캐패시터(C1), 제 1스위치(Q1), 제 2스위치(Q2) 및 제 3스위치(Q3)를 구비한다.
셋업 전압원(Vsetup)의 전압값은 서스테인 전압원(Vs)의 전압값과 합쳐져 리셋전압(Vreset)이 나타날 수 있도록 설정된다. 제 1다이오드(D1) 및 제 1캐패시터(C1)는 셋업공급부(45)와 제 1노드(n1) 사이에 직렬로 접속된다. 제1 및 제3 스위치(Q1,Q3)는 제3 노드(n3)와 스캔전압 공급부(44) 사이에 직렬로 접속된다. 제2 스위치(Q2)는 제1 노드(n1)와 제3 스위치(Q3) 사이에 접속된다.
제1 다이오드(D1)는 셋업 전압원(Vsetup)으로 역방향 전류가 공급되는 것을 방지한다. 제1 캐패시터(C1)는 셋업전압원(Vsetup)의 전압을 충전 하는 역할을 하게 된다. 제1 스위치(Q1)는 셋업전압(Vsetup)을 제2 노드(n2)로 공급하는 역할을 하게 된다. 제2 스위치(Q2)는 에너지 회수회로(41)에서 구동되는 전압을 제2 노드(n2)로 공급하는 역할을 한다. 제3 스위치(Q3)는 스위칭 동작에 의해 제2 노드(n2)에 공급된 전압을 드라이버 IC(42)로 공급하는 역할을 한다.
이와 같은 본 발명의 셋업 공급부(45)의 동작과정을 도 7을 참조하여 상세히 설명하면, 먼저 t0 시점에서 제1 및 제4 스위치(Q1,Q4)가 턴-온(turn-on)된다. 제4 스위치(Q4)가 턴-온(turn-on)되면 서스테인 전압(Vs)이 제1 노드(n1)로 공급된다. 이 서스테인 전압(Vs)은 제2 스위치(Q2)의 내부 다이오드(D2)를 통해 제2 노드(n2)로 공급된다. 따라서, 제2 노드(n2)에는 서스테인 전압(Vs)이 공급되게 된다. 또한, 제1 스위치(Q1)가 턴-온(turn-on)되면 셋업전압(Vsetup)값이 제 2노드(n2)로 공급된다. 이때, 제 1스위치(Q1)의 채널폭에 의하여 제 2노드(n2)에 인가되는 전압은 서스테인 전압(Vs)으로부터 서서히 증가하게 된다. 따라서, t0 시점에 제 2노드(n2)에는 서스테인 전압(Vs)이 인가되고, t1 시점에는 서스테인 전압(Vs)값과 제 1셋업전압(Vsetup1)이 합쳐진 전압값이 인가된다. 이때, 제 1셋업전압(Vsetup1)의 전압값은 셋업 전압원(Vsetup)의 전압값보다 낮게 설정된다.
이후, t1 시점에서 제3 스위치(Q3)가 턴-온(turn-on)된다. 제 3스위치(Q3)가 턴-온(turn-on)되면 제 3스위치(Q3)를 경유하여 드라이버 IC(42)로 서스테인 전압(Vs)값과 제 1셋업전압(Vsetup1)이 합쳐진 전압값으로부터 상승하는 전압값이 공급된다. 드라이버 IC(42)는 자신에게 공급되는 전압값을 스캔전극(Y)으로 공급한다. 따라서, 스캔전극(Y)에는 도 7과 같이 서서히 상승하는 전압, 즉 정극성(+)의 램프펄스(RPy)가 공급된다. 한편, 정극성(+)의 램프펄스(RPy)의 전압값은 스캔전압원(Vs)과 셋업전압원(Vsetup)의 전압값이 합쳐진 값, 즉 리셋전압(Vreset)의 전압까지 상승하게 된다. 이와 마찬가지 방법으로 펄스신호 공급기간(RPD2)에 리셋전압(Vreset)을 가지는 제 1안정화펄스(Py1)가 스캔전극(Y)에 공급되게 된다.
도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형을 나타내는 도면이다.
도 8을 참조하면, 본 발명에 의한 PDP의 한 프레임에 포함되는 첫 번째 서브필드는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD) 동안에는 PDP내의 전 방전셀들에서 리셋방전을 일으켜 방전셀들을 턴-온(turn-on) 시킨다. 어드레스 기간(APD)에는 리셋기간(RPD)에 켜진 방전셀들을 선택적으로 턴-오프(turn-off)시킨다. 서스테인 기간(SPD)에는 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전을 일으킨다.
리셋기간(RPD)은 스캔전극(Y) 및 서스테인전극(Z)에 램프펄스를 공급하기 위한 램프펄스 공급기간(RPD1)과 펄스신호를 공급하기 위한 펄스신호 공급기간(RPD2)으로 나뉘어진다.
램프펄스 공급기간(RPD1)에는 스캔전극(Y)에 서스테인 전압(Vs)보다 높은 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에는 기저전압(GND)이 공급된다.
이때, 스캔전극(Y)에 서스테인 전압(Vs)보다 높은 정극성(+)의 램프펄스(RPy)가 형성됨으로써 스캔전극(Y)과 서스테인전극(Z)간에는 높은 전압차에 의해 리셋방전이 안정되게 발생된다. 이와 동시에 스캔전극(Y)과 어드레스전극(X)간의 방전도 발생시켜서 어드레스전극(X)에 (+)벽전압을 쌓을 수 있다. 이를 상세히 설명하면, 스캔전극(Y)에는 서스테인 전압(Vs) 레벨보다 높은 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에는 기저전위(GND)가 공급된다. 따라서, 스캔전극(Y)과 어드레스전극(X)간의 높은 전위차로 인하여 대향방전이 발생되고, 이 대향방전에 의해서 어드레스전극(X)에 정극성(+)의 벽전하들이 형성된다. 이와같은 본 발명의 제2 실시예에서는 서스테인전극(Z)에 (-)전압이 필요하지 않게 되므로 서스테인전극(Z) 회로 구성이 간단하게 된다.
펄스신호 공급기간(RPD2)에는 스캔전극(Y)에 제1 안정화펄스(Py1)가 공급되고, 서스테인전극(Z)에는 제2 안정화 펄스(Pz1) 및 제3 안정화 펄스(RPz2)가 공급된다. 여기서, 제2 안정화 펄스(Pz1)는 제1 안정화 펄스(Py1)와 교번되게 공급되고, 제3 안정화 펄스(Pz2)는 제1 안정화 펄스(Py1)와 동기되도록 공급된다. 이때제1 안정화 펄스(Py1)의 전압값은 서스테인 전압(Vs)보다 높은 리셋전압(Vreset)값으로 설정되고, 제2 안정화 펄스(Pz1) 및 제3 안정화 펄스(Pz2)의 전압값은 서스테인 전압(Vs)값으로 설정된다.
먼저, 서스테인전극(Z)에 제2 안정화 펄스(Pz1)가 공급되면 스캔전극(Y)과 서스테인전극(Z)간의 서스테인 전압(Vs)차에 의해 제1 안정화 방전이 발생된다. 그리고, 스캔전극(Y)에 제1 안정화 펄스(Py1)이 공급되고, 동시에 서스테인전극(Z)에 제3 안정화 펄스(Pz2)가 공급되면 스캔전극(Y)과 서스테인전극(Z)간의 전압차에 의해 제2 안정화 방전이 발생한다. 여기서, 안정화된 제2 안정화 방전이 발생할 수 있도록 스캔전극(Y)과 서스테인전극(Z)간에는 서스테인 전압(Vs)차로 설정된다.
이를 상세히 설명하면, 제1 안정화 펄스(Py1)는 고전압의 안정화 펄스이므로 스캔전극(Y)과 서스테인전극(Z)간에 발생되는 강 방전에 의하여 자가 소거(Self-erasing) 현상이 발생될 수 있다. 따라서 스캔전극(Y)에 제1 안정화 펄스(Py1)가 공급될 때 펄스신호 공급기간(RPD2)동안 서스테인전극(Z)에 Py1 - Pz2 = Vs 의 관계를 만족하는 제3 안정화 펄스(Pz2)가 동시에 인가되는 것이다. 한편, 스캔전극(Y)에 높은 리셋전압(Vreset)의 전압값을 가지는 제1 안정화 펄스(Py1)가 공급되면 스캔전극(Y)과 어드레스전극(X)간에는 강한 대향방전이 발생되고, 이에따라 어드레스전극(X)에 충분한 정극성(+)의 벽전하를 형성할 수 있다.
어드레스 기간(APD)에는 스캔라인들(Y)에 순차적으로 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급되고, 어드레스전극들(X)에는 부극성(-)의 스캔펄스(scan)에 동기되는 정극성(+)의 데이터펄스(data)가 공급된다. 여기서, 리셋기간(RPD)기간에 어드레스전극(X)에는 (+)벽전하가 형성되었기 때문에 정극성(+)의 데이타펄스(data)가 공급될 때 안정된 어드레스 방전이 발생된다. 이때, 데이터펄스(data)가 공급된 방전셀들에서는 어드레스 방전, 즉 소거방전이 발생되어 방전셀들이 턴-오프(turn-off)된다.
서스테인 기간(SPD)에는 스캔전극(Y)들 및 서스테인전극(Z)들에 교번적으로 서스테인 펄스가 공급된다. 스캔전극(Y)들 및 서스테인전극(Z)들에 서스테인 펄스가 공급되면 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전이 발생된다. 이때, 서스테인 방전횟수를 조절하여 휘도 가중치에 대응하는 계조값을 표현한다.
한편 첫 번째 서브필드를 제외한 나머지 서브필드들은 리셋기간(RPD)을 포함하지 않는다. 다시 말하여, 나머지 서브필드들은 어드레스 기간(APD) 및 서스테인 기간(SPD)을 반복하며 계조값에 따른 휘도를 표현한다. 이를 상세히 설명하면, 첫 번째 서브필드에서는 선택적 소거 방식으로 PDP를 구동하기 위하여 리셋기간(RPD) 동안 모든 방전셀들을 턴-온(turn-on)시킨다. 이후, 첫 번째 서브필드를 제외한 나머지 서브필드들에서는 첫 번째 서브필드의 리셋기간(RPD)동안 턴-온(turn-on)된 방전셀들을 선택적으로 턴-오프(turn-off)시키면서 계조값을 표현한다.
도 9는 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 따른 구동파형을 나타내는 도면이다.
도 9를 참조하면, 본 발명에 의한 PDP의 한 프레임에 포함되는 첫 번째 서브필드는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD) 동안에는 PDP내의 전 방전셀들에서 리셋방전을 일으켜 방전셀들을 턴-온(turn-on) 시킨다. 어드레스 기간(APD)에는 리셋기간(RPD)에 켜진 방전셀들을 선택적으로 턴-오프(turn-off)시킨다. 서스테인 기간(SPD)에는 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전을 일으킨다.
리셋기간(RPD)은 스캔전극(Y) 및 서스테인전극(Z)에 램프펄스를 공급하기 위한 램프펄스 공급기간(RPD1)과 펄스신호를 공급하기 위한 펄스신호 공급기간(RPD2)으로 나뉘어진다.
램프펄스 공급기간(RPD1)에는 스캔전극(Y)에 서스테인 전압(Vs)보다 충분히 높은 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에는 기저전압(GND)이 공급된다.
이때, 스캔전극(Y)에 서스테인 전압(Vs)보다 높은 정극성(+)의 램프펄스(RPy)가 형성됨으로써 스캔전극(Y)과 서스테인전극(Z)간에는 높은 전압차에 의해 리셋방전이 안정되게 발생된다. 이와 동시에 스캔전극(Y)과 어드레스전극(X)간의 방전도 발생시켜서 어드레스전극(X)에 (+)벽전압을 쌓을 수 있다. 이를 상세히 설명하면, 스캔전극(Y)에는 서스테인 전압(Vs) 레벨보다 높은 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에는 기저전위(GND)가 공급된다. 따라서, 스캔전극(Y)과 어드레스전극(X)간의 높은 전위차로 인하여 대향방전이 발생되고, 이 대향방전에 의해서 어드레스전극(X)에 정극성(+)의 벽전하들이 형성된다. 이와같은 본 발명의 제2 실시예에서는 서스테인전극(Z)에 (-)전압이필요하지 않게 되므로 서스테인전극(Z) 회로 구성이 간단하게 된다.
펄스신호 공급기간(RPD2)에는 램프펄스 공급기간(RPD1)에 서스테인 전압(Vs)보다 높은 정극성(+)의 램프펄스(RPy)가 스캔전극(Y)에 공급되는 경우 스캔전극(Y)에 서스테인 전압(Vs)과 같은 전압인 제 1 안정화 펄스(Py1)가 공급되고, 이와 교번되게 서스테인전극(Z)에는 제2 안정화 펄스(Pz1)가 공급된다. 이때, 제2 안정화 펄스(Pz1)의 전압값은 서스테인 전압(Vs)과 동일하게 설정된다. 다시 말해서, 램프펄스 공급기간(RPD1)에 서스테인 전압(Vs)보다 높은 정극성(+)의 램프펄스(RPy)가 스캔전극(Y)에 공급되는 경우 제1 안정화 펄스(Py1), 제2 안정화 펄스(Pz1)을 서스테인 전압(Vs)으로 사용해서 정상적인 안정화 펄스로 공급하는 방법이다.
어드레스 기간(APD)에는 스캔라인들(Y)에 순차적으로 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급되고, 어드레스전극들(X)에는 부극성(-)의 스캔펄스(scan)에 동기되는 정극성(+)의 데이터펄스(data)가 공급된다. 여기서, 리셋기간(RPD)기간에 어드레스전극(X)에는 (+)벽전하가 형성되었기 때문에 즉, 스캔전극(Y)과 어드레스전극(X)간의 전압차에 의한 대향방전에 의해 이미 어드레스전극(X)에 (+)벽전하가 형성되었기 때문에 정극성(+)의 데이타펄스(data)가 공급될 때 안정된 어드레스 방전이 발생된다. 이때, 데이터펄스(data)가 공급된 방전셀들에서는 어드레스 방전, 즉 소거방전이 발생되어 방전셀들이 턴-오프(turn-off)된다.
서스테인 기간(SPD)에는 스캔전극(Y)들 및 서스테인전극(Z)들에 교번적으로 서스테인 펄스가 공급된다. 스캔전극(Y)들 및 서스테인전극(Z)들에 서스테인 펄스가 공급되면 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전이 발생된다. 이때, 서스테인 방전횟수를 조절하여 휘도 가중치에 대응하는 계조값을 표현한다.
한편 첫 번째 서브필드를 제외한 나머지 서브필드들은 리셋기간(RPD)을 포함하지 않는다. 다시 말하여, 나머지 서브필드들은 어드레스 기간(APD) 및 서스테인 기간(SPD)을 반복하며 계조값에 따른 휘도를 표현한다. 이를 상세히 설명하면, 첫 번째 서브필드에서는 선택적 소거 방식으로 PDP를 구동하기 위하여 리셋기간(RPD) 동안 모든 방전셀들을 턴-온(turn-on)시킨다. 이후, 첫 번째 서브필드를 제외한 나머지 서브필드들에서는 첫 번째 서브필드의 리셋기간(RPD)동안 턴-온(turn-on)된 방전셀들을 선택적으로 턴-오프(turn-off)시키면서 계조값을 표현한다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동 방법 및 장치는 서스테인 전압(Vs)보다 높은 정극성(+)의 램프펄스를 스캔전극(Y)에 공급하여 서스테인전극(Z)에 공급되는 부극성(-) 램프펄스보다 높게 설정함으로써 스캔전극(Y)과 어드레스전극(X)간의 높은 전압차에 의해 대향 방전을 일으켜 어드레스전극(X)에 (+)벽전압을 형성시키므로 이후 어드레스 방전이 안정화된다. 또한, 별도의 추가 회로없이 서스테인전압(Vs)보다 높은 램프펄스 및 안정화펄스를 공급할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (17)

  1. 리셋기간동안 스캔전극에 리셋전압값을 가지는 제1 램프펄스가 공급되는 단계와,
    상기 리셋기간동안 서스테인전극에 제1 램프펄스보다 낮은 절대치의 전압값을 가지는 부극성의 제2 램프펄스가 공급되는 단계를 포함하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제1 항에 있어서,
    상기 리셋기간은 다수의 서브필드 중 적어도 하나 이상의 서브필드에 포함되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제1 항에 있어서,
    상기 리셋기간 이후의 서스테인 기간동안 상기 스캔전극 및 서스테인전극에 서스테인 전압을 가지는 서스테인 펄스가 교번적으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제3 항에 있어서,
    상기 리셋전압값은 상기 서스테인 전압값보다 높은 전압값을 가지도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 리셋기간동안 스캔전극에 리셋전압값을 가지는 램프펄스가 공급되는 단계와,
    상기 리셋기간 이후에 상기 스캔전극에 상기 리셋전압값을 가지는 제 1안정화펄스가 공급되는 단계와,
    상기 리셋기간 이후에 상기 서스테인 전극에 상기 리셋전압값과 상이한 전압값을 가지는 적어도 둘 이상의 제 2안정화펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5항에 있어서,
    상기 제 1안정화펄스는 상기 제 2안정화펄스 보다 높은 전압값을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제5 항에 있어서,
    상기 제 1안정화펄스는 상기 적어도 둘 이상 공급되는 제 2안정화펄스 중 어느 하나와 동기되게 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제5 항에 있어서,
    상기 리셋기간동안 상기 서스테인 전극에 기저전위의 전압값이 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 5항에 있어서,
    상기 리셋기간 이후의 서스테인 기간동안 상기 스캔전극 및 서스테인전극에 서스테인 전압을 가지는 서스테인 펄스가 교번적으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제 9항에 있어서,
    상기 제 2안정화 펄스는 상기 서스테인 전압의 전압값을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 5항에 있어서,
    상기 리셋전압값을 가지는 제 1안정화펄스의 전압값으로부터 상기 제 2안정화펄스의 전압값을 감한 전압값이 상기 서스테인 전압값을 갖는것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 5항에 있어서,
    상기 리셋기간은 다수의 서브필드 중 적어도 하나 이상의 서브필드에 포함되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 서스테인 기간동안 스캔전극 및 서스테인 전극에 서스테인 펄스를 공급하는에너지 회수 회로와,
    리셋기간동안 상기 서스테인 펄스의 전압값보다 높은 리셋전압을 가지는 램프펄스 및 안정화 펄스를 공급하는 셋업 공급부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  14. 제12 항에 있어서,
    상기 셋업 공급부는
    셋업전압원과,
    상기 셋업 전압원과 에너지 회수회로 사이에 직렬로 접속된 제1 다이오드 및 제1 캐패시터와,
    상기 제1 다이오드와 스캔전극들 사이에 직렬로 접속된 제1 스위치 및 제2 스위치와,
    상기 에너지 회수회로와 상기 제2 스위치 사이에 직렬로 접속된 제 3스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  15. 제13 항에 있어서,
    상기 램프펄스의 전압값은 상기 셋업 전압원 및 서스테인 전압원의 전압값이 합해져 나타나는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  16. 제13 항에 있어서,
    상기 램프펄스는 상기 셋업 전압원의 전압값으로 부터 상기 리셋전압값까지 서서히 상승되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  17. 제13 항에 있어서,
    상기 안정화 펄스의 전압값은 상기 셋업 전압원 및 서스테인 전압원의 전압값이 합해져 나타나는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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