KR100493621B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 휘도를 높일 수 있도록 한 선택적 소거방식으로 구동되는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
이 플라즈마 디스플레이 패널의 구동방법은 기준치보다 낮은 휘도 가중치를 갖는 서브필드의 서스테인 기간동안 주기가 긴 제 1 펄스주기로 서스테인 펄스를 발생하는 단계와; 상기 기준치보다 높은 휘도 가중치를 갖는 서브필드의 서스테이 기간 동안 상기 제 1 펄스주기의 주기보다 짧은 제 2 펄스주기로 서스테인 펄스를 발생하는 단계를 포함를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{METHOD OF DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 휘도를 높일 수 있도록 한 선택적 소거방식으로 구동되는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리 영역에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐-틴-옥사이드(Indium-Tin-Oxide : 이하 "ITO"라 함)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 1자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하고 어드레싱과 표시가 분리되는 방식(Address and Display Seperated : ADS)을 채택한다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 리셋기간은 상승램프펄스가 공급되는 전면라이팅기간과 안정화펄스가 공급되는 안정화기간으로 다수 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8 개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 리셋기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 리셋기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
한편, 이와 같은 PDP의 구동방법은 어드레스 기간에 어드레스 방전에 의해 선택되는 방전셀의 발광여부에 따라 선택적 쓰기(Selective writing) 방식과 선택적 소거(Selective erasing) 방식으로 대별된다. 먼저 선택적 쓰기방식의 구동방법은 리셋기간에 전화면을 턴-오프(Turn-Off) 시킨 후, 어드레스 기간에 선택된 방전셀들을 턴-온(Turn-on) 시키게 된다. 이어서, 서스테인 기간에는 어드레스 방전에 의해 선택된 방전셀들을 서스테인 방전시킴으로써 화상을 표시하게 된다. 선택적 소거방식의 구동방법은 리셋기간에 전화면을 라이팅 방전시킴으로써 턴-온(Turn-on) 시킨 후, 어드레스 기간에 선택된 방전셀들을 턴-오프(Turn-on) 시키게 된다. 이어서, 서스테인 기간에는 어드레스 방전에 의해 선택되지 않은 방전셀들을 서스테인 방전시킴으로써 화상을 표시하게 된다.
도 3은 종래 기술에 따른 선택적 소거방식으로 구동되는 PDP의 구동방법을 나타내는 파형도이다.
도 3를 참조하면, 종래의 선택적 소거방식으로 구동되는 PDP의 한 프레임에 포함되는 첫 번째 서브필드(SF1)는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD) 동안에는 PDP내의 전 방전셀들에서 리셋방전을 일으켜 방전셀들을 턴-온(turn-on) 시킨다. 어드레스 기간(APD)에는 리셋기간(RPD)에 켜진 방전셀들을 선택적으로 턴-오프(turn-off)시킨다. 서스테인 기간(SPD)에는 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전을 일으킨다.
리셋기간(RPD)은 스캔전극(Y) 및 서스테인전극(Z)에 램프펄스를 공급하기 위한 전면라이팅기간(RPD1)과 안정화펄스를 공급하기 위한 안정화기간(RPD2)으로 나뉘어진다.
전면라이팅기간(RPD1)에 스캔전극(Y)에는 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에는 부극성(-)의 램프펄스(RPz)가 공급된다. 또한, 전면라이팅기간(RPD1)에 어드레스전극(X)에는 기저전위(GND)가 공급된다. 여기서, 정극성(+)의 램프펄스(RPy)는 서스테인 전압(Vs)과 동일한 전압으로 설정된다. 또한, 부극성(-)의 램프펄스(RPz)는 서스테인 전압(Vs)보다 높은 절대값의 전압으로 설정된다.(즉, |Vs| < |-Vz|) 이와 같이 전면라이팅기간(RPD1)동안 스캔전극(Y)에 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에 부극성(-)의 램프펄스(RPz)가 공급되면 스캔전극(Y)과 서스테인전극(Z)간의 전압차에 의해 모든 방전셀들에서 리셋방전이 발생된다. 따라서, 정극성(+)의 램프펄스(RPy)가 공급된 스캔전극(Y)에는 부극성(-)의 벽전하가 형성되고, 부극성(-)의 램프펄스(RPz)가 공급된 서스테인전극(Z)에는 정극성(+)의 벽전하가 형성된다.
안정화기간(RPD2)에 서스테인전극(Z)에는 제 2 안정화 펄스(Rz)가 공급되고, 이와 교번되게 스캔전극(Y)에 제 1 안정화 펄스(Ry)가 공급된다. 이때, 제 1 안정화 펄스(Ry) 및 제 2 안정화 펄스(Rz)의 전압값은 서스테인 전압(Vs)과 동일하게 설정된다. 따라서, 스캔전극(Y)과 서스테인전극(Z)간의 서스테인 전압(Vs)차에 의해 스캔전극(Y) 및 서스테인전극(Z)간에 안정화방전이 발생되어 모든 방전셀들에 균일한 벽전하가 형성된다.(즉, 방전셀이 턴-온(turn-on)된다)
어드레스 기간(APD)에는 스캔라인들(Y)에 순차적으로 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(SP)가 공급되고, 어드레스전극들(X)에는 스캔펄스(SP)에 동기되는 데이터펄스(DP)가 공급된다. 이때, 데이터펄스(DP)가 공급된 방전셀들에서는 어드레스 방전, 즉 소거방전이 발생되어 방전셀들이 턴-오프(turn-off)된다.
서스테인 기간(SPD)에는 스캔전극(Y)들 및 서스테인전극(Z)들에 교번적으로 서스테인 펄스(SUSPy,SUSPz)가 공급된다. 이 때, 서로 교번적으로 공급되는 서스테인 펄스(SUSPy,SUSPz)의 주기(Ts)는 일정하게 정해진다. 스캔전극(Y)들 및 서스테인전극(Z)들에 서스테인 펄스가 공급되면 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전이 발생된다. 이때, 서스테인 방전횟수를 조절하여 휘도 가중치에 대응하는 계조값을 표현한다.
한편, 첫 번째 서브필드를 제외한 나머지 서브필드들은 리셋기간(RPD)을 포함하지 않는다. 다시 말하여, 나머지 서브필드들은 어드레스 기간(APD) 및 서스테인 기간(SPD)을 반복하며 계조값에 따른 휘도를 표현한다. 이를 상세히 설명하면, 첫 번째 서브필드에서는 선택적 소거 방식으로 PDP를 구동하기 위하여 리셋기간(RPD) 동안 모든 방전셀들을 턴-온(turn-on)시킨다. 이후, 첫 번째 서브필드를 제외한 나머지 서브필드들에서는 첫 번째 서브필드의 리셋기간(RPD)동안 턴-온(turn-on)된 방전셀들을 선택적으로 턴-오프(turn-off)시키면서 계조값을 표현한다.
이러한 PDP에 있어서, 고품위의 화질을 구현하기 위해서는 고정세, 고휘도, 고명암비(High contrast ratio), 낮은 콘터노이즈(Contour noise) 등이 요구되고 있다. 또한 PDP에서 고품위의 화질을 구현하기 위해서는 ADS 구동방식에 있어서 적절한 어드레스 기간(APD)이 확보되어야 한다. PDP가 고정세/고해상도로 발전할수록 스캔할 라인들의 수가 증가하기 때문에 어드레스 기간(APD)이 길어지게 되고 서스테인 기간(SPD)의 확보가 어렵게 된다. 예를 들어, 480 개의 스캔라인이 존재하고 각 라인당 3㎲의 스캔시간이 필요하고 첫 스캔라인부터 마지막 스캔라인까지 한 번에 순차적으로 스캔하는 싱글스캔(single scan) 방식을 채택하고 한 프레임을 8 개의 서브필드로 나누어 구동하는 경우에 한 프레임 내에서 필요한 어드레스 기간(APD)은 480 ×3㎲×8 = 13ms 이상이 소요된다. 따라서, 한 프레임 내에서 서스테인 기간(SPD)에 할당될 수 있는 시간은 16.67ms-13ms로 절대적으로 부족하게 된다.
이렇듯 충분한 서스테인 기간(SPD)을 확보할 수 없음으로 계조 표현에 어려움이 있다. 즉, 종래 기술에 따른 선택적 소거방식으로 구동되는 플라즈마 디스플레이 패널의 구동방법은 스캔전극(Y) 및 서스테인전극(Z)에 서로 교번적으로 공급되는 서스테인 펄스(SUSP,SUSPz)의 주기가 일정하게 정해져 있으므로 서브필드의 개수를 늘린다거나 서스테인 펄스의 개수를 늘리는데 한계가 있다. 따라서, 일정 이상 서스테인 펄스의 개수를 늘릴 수 없으므로 휘도가 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 휘도를 높일 수 있도록 한 선택적 소거방식으로 구동되는 플라즈마 디스플레이 패널의 구동방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 선택적 소거방식으로 구동되는 플라즈마 디스플레이 패널의 구동방법은 기준치보다 낮은 휘도 가중치를 갖는 서브필드의 서스테인 기간동안 주기가 긴 제 1 펄스주기로 서스테인 펄스를 발생하는 단계와; 상기 기준치보다 높은 휘도 가중치를 갖는 서브필드의 서스테이 기간 동안 상기 제 1 펄스주기의 주기보다 짧은 제 2 펄스주기로 서스테인 펄스를 발생하는 단계를 포함를 포함한다.
삭제
상기 제 1 펄스주기는 5㎲ 이하로 설정되는 것을 특징으로 한다.
상기 제 1 펄스주기를 갖는 서스테인 펄스는 상기 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 1 내지 제 3 서브필드의 서스테인 기간동안 공급되는 것을 특징으로 한다.
상기 제 1 펄스주기를 갖는 서스테인 펄스는 상기 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 1 및 제 2 서스필드의 서스테인 기간동안 공급되는 것을 특징으로 한다.
상기 제 2 펄스주기는 4㎲ 이하로 설정되는 것을 특징으로 한다.
삭제
상기 제 2 펄스주기를 갖는 서스테인 펄스는 상기 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 4 서브필드 이상의 서브필드의 서스테인 기간동안 공급되는 것을 특징으로 한다.
상기 제 2 펄스주기를 갖는 서스테인 펄스는 상기 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 3 서브필드 이상의 서브필드의 서스테인 기간동안 공급되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 6를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 한프레임에 포함된 서브필드의 구동방법을 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 선택적 소거방식으로 구동되는 PDP의 한 프레임에 포함되는 첫 번째 서브필드(SF1)는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD) 동안에는 PDP내의 전 방전셀들에서 리셋방전을 일으켜 방전셀들을 턴-온(turn-on) 시킨다. 어드레스 기간(APD)에는 리셋기간(RPD)에 켜진 방전셀들을 선택적으로 턴-오프(turn-off)시킨다. 서스테인 기간(SPD)에는 어드레스 기간(APD)에 선택되지 않은 방전셀들에서 서스테인 방전을 일으킨다.
리셋기간(RPD)은 스캔전극(Y) 및 서스테인전극(Z)에 램프펄스를 공급하기 위한 전면라이팅기간(RPD1)과 안정화펄스를 공급하기 위한 안정화기간(RPD2)으로 나뉘어진다.
전면라이팅기간(RPD1)에 스캔전극(Y)에는 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에는 부극성(-)의 램프펄스(RPz)가 공급된다. 또한, 전면라이팅기간(RPD1)에 어드레스전극(X)에는 기저전위(GND)가 공급된다. 여기서, 정극성(+)의 램프펄스(RPy)는 서스테인 전압(Vs)과 동일한 전압으로 설정된다. 또한, 부극성(-)의 램프펄스(RPz)는 서스테인 전압(Vs)보다 높은 절대값의 전압으로 설정된다.(즉, |Vs| < |-Vz|) 이와 같이 전면라이팅기간(RPD1)동안 스캔전극(Y)에 정극성(+)의 램프펄스(RPy)가 공급되고, 서스테인전극(Z)에 부극성(-)의 램프펄스(RPz)가 공급되면 스캔전극(Y)과 서스테인전극(Z)간의 전압차에 의해 모든 방전셀들에서 리셋방전이 발생된다. 따라서, 정극성(+)의 램프펄스(RPy)가 공급된 스캔전극(Y)에는 부극성(-)의 벽전하가 형성되고, 부극성(-)의 램프펄스(RPz)가 공급된 서스테인전극(Z)에는 정극성(+)의 벽전하가 형성된다.
안정화기간(RPD2)에는 서스테인전극(Z)에는 제 2 안정화 펄스(Rz)가 공급되고, 이와 교번되게 스캔전극(Y)에 제 1 안정화 펄스(Ry)가 공급된다. 이때, 제 1 안정화 펄스(Ry) 및 제 2 안정화 펄스(Rz)의 전압값은 서스테인 전압(Vs)과 동일하게 설정된다. 따라서, 스캔전극(Y)과 서스테인전극(Z)간의 서스테인 전압(Vs)차에 의해 스캔전극(Y) 및 서스테인전극(Z)간에 안정화방전이 발생되어 모든 방전셀들에 균일한 벽전하가 형성된다.(즉, 방전셀이 턴-온(turn-on)된다)
어드레스 기간(APD)에는 스캔라인들(Y)에 순차적으로 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(SP)가 공급되고, 어드레스전극들(X)에는 스캔펄스(SP)에 동기되는 데이터펄스(DP)가 공급된다. 이때, 데이터펄스(DP)가 공급된 방전셀들에서는 어드레스 방전, 즉 소거방전이 발생되어 방전셀들이 턴-오프(turn-off)된다.
서스테인 기간(SPD)에는 스캔전극(Y)들 및 서스테인전극(Z)들에 교번적으로 서스테인 펄스(SUSPy,SUSPz)가 공급된다. 이 때, 서로 교번적으로 공급되는 서스테인 펄스(SUSPy,SUSPz)의 주기는 도시하지 않은 타임 컨트롤러의 입력제어 신호에 따라 한 프레임 내에서 서브필드 별로 가변이 가능하도록 설정된다. 즉, PDP 구동중 기준치보다 낮은 휘도 가중치를 갖는 서브필드에서는 서스테인 기간(SPD)동안 도 5에 도시된 바와같은 비교적 주기가 긴 제 1 펄스주기(Tsa)를 갖는 서스테인 펄스가 스캔전극(Y) 및 서스테인전극(Z)에 인가된다. 예를 들어, 기준치보다 낮은 휘도 가중치를 갖는 서브필드에서 서스테인 펄스의 주기(Tsa)는 5㎲∼4㎲ 사이의 시간으로 설정된다. 이 때, 제 1 펄스주기(Tsa)를 갖는 서스테인 펄스는 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 3 서브필드(SF3) 이하, 바람직하게는 제 2 서브필드(SF2) 이하의 서브필드에 공급된다. 따라서, 기준치보다 낮은 휘도 가중치를 갖는 서브필드에서는 주기가 상대적으로 긴 제 1 펄스주기(Tsa)를 갖는 서스테인 펄스가 공급되어 벽전하의 이동이 자유롭고 고르게 벽전하가 형성되므로 휘도 가중치가 낮은 쪽에서의 계조 표현력은 향상된다.
한편, 기준치보다 높은 휘도 가중치를 갖는 서브필드에서는 서스테인 기간(SPD)동안 도 6에 도시된 바와같은 제 1 펄스주기(Tsa)보다 짧은 제 2 펄스주기(Tsb)를 갖는 서스테인 펄스가 스캔전극(Y) 및 서스테인전극(Z)에 인가된다. 예를 들어, 휘도 가중치가 높은 서브필드에서 서스테인 펄스의 주기(Tsb)는 4㎲ 이하의 작은 시간으로 설정된다. 이 때, 제 2 펄스주기(Tsb)를 갖는 서스테인 펄스는 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 4 서브필드(SF4) 이상, 바람직하게는 제 3 서브필드(SF3) 이상의 서브필드에 공급된다. 따라서, 기준치보다 높은 휘도 가중치를 갖는 서브필드에서는 주기가 짧은 제 2 펄스주기(Tsb)를 갖는 서스테인 펄스가 스캔전극(Y) 및 서스테인전극(Z)에 공급되어 많은 서스테인 펄스를 공급할 수 있으므로 고계조 표현이 증가하게 되어 휘도를 향상 시킬 수 있다.
다시 말해서, 한 프레임 내에서 각 서브필드별로 서스테인 펄스의 주기를 다르게 가져갈 수 있으므로 저계조 표현 능력의 저감없이 한 프레임 서브필드 개수를 증가시킬 수 있고, 서스테인 펄스의 개수 증가를 통해 휘도 상승 및 화질 향상에 상당한 효과를 얻을 수 있다. 또한, 본 발명을 싱글스캔 구동 방식에 적용하는 경우 서스테인 펄스의 개수를 늘릴 수 있으므로 서스테인 기간을 충분히 확보할 수 있게 되어 고화질의 구동을 할 수 있게 된다.
한편, 첫 번째 서브필드를 제외한 나머지 서브필드들은 리셋기간(RPD)을 포함하지 않는다. 다시 말하여, 나머지 서브필드들은 어드레스 기간(APD) 및 서스테인 기간(SPD)을 반복하며 계조값에 따른 휘도를 표현한다. 이를 상세히 설명하면, 첫 번째 서브필드에서는 선택적 소거 방식으로 PDP를 구동하기 위하여 리셋기간(RPD) 동안 모든 방전셀들을 턴-온(turn-on)시킨다. 이후, 첫 번째 서브필드를 제외한 나머지 서브필드들에서는 첫 번째 서브필드의 리셋기간(RPD)동안 턴-온(turn-on)된 방전셀들을 선택적으로 턴-오프(turn-off)시키면서 계조값을 표현한다.
상술한 바와 같이, 본 발명에 따른 선택적 소거방식으로 구동되는 플라즈마 디스플레이 패널의 구동 방법은 한 프레임 내에서 각 서브필드별로 서스테인 펄스의 주기를 다르게 가져갈 수 있으므로 서스테인 펄스 개수의 증가를 통해 휘도 및 동화 화질을 상당히 증가시킬 수 있다. 또한, 본 발명을 싱글 스캔 구동 방식에 적용하면 충분한 서스테인 기간을 확보하게 되어 고화질의 구동을 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 256 계조를 구현하기 위한 8비트 디폴트 코드의 프레임 구성을 나타내는 도면.
도 3은 도 1에 도시된 선택적 소거방식으로 구동되는 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 4는 본 발명의 실시 예에 따른 선택적 소거방식으로 구동되는 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 5는 도 4에 도시된 휘도 가중치가 낮은 서브필드에 공급되는 서스테인 펄스를 나타내는 도면.
도 6은 도 4에 도시된 휘도 가중치가 높은 서브필드에 공급되는 서스테인 펄스를 타나내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 18 : 하부기판
Y : 스캔전극 Z : 서스테인전극
X : 어드레스 전극 12Y, 12Z : 투명전극
13Y, 13Z : 금속버스전극 14 : 상부 유전체층
16 : 보호막 22 : 하부 유전체층
24 : 격벽 26 : 형광체층

Claims (9)

  1. 한 프레임이 휘도 가중치가 다른 다수의 서브필드로 나뉘어 구동되는 선택적 소거방식으로 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    기준치보다 낮은 휘도 가중치를 갖는 서브필드의 서스테인 기간동안 주기가 긴 제 1 펄스주기로 서스테인 펄스를 발생하는 단계와;
    상기 기준치보다 높은 휘도 가중치를 갖는 서브필드의 서스테이 기간 동안 상기 제 1 펄스주기의 주기보다 짧은 제 2 펄스주기로 서스테인 펄스를 발생하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 펄스주기는 5㎲ 이하로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1 항에 있어서,
    상기 제 1 펄스주기를 갖는 서스테인 펄스는 상기 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 1 내지 제 3 서브필드의 서스테인 기간동안 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1 항에 있어서,
    상기 제 1 펄스주기를 갖는 서스테인 펄스는 상기 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 1 및 제 2 서스필드의 서스테인 기간동안 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 2 펄스주기는 4㎲ 이하로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 1 항에 있어서,
    상기 제 2 펄스주기를 갖는 서스테인 펄스는 상기 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 4 서브필드 이상의 서브필드의 서스테인 기간동안 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 1 항에 있어서,
    상기 제 2 펄스주기를 갖는 서스테인 펄스는 상기 휘도 가중치가 증가하는 순서로 배열된 다수의 서브필드 중 제 3 서브필드 이상의 서브필드의 서스테인 기간동안 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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