KR20000052359A - 표시 패널의 구동 방법 및 구동 장치 - Google Patents

표시 패널의 구동 방법 및 구동 장치 Download PDF

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아와모또겐지
사끼따고이찌
요시가와가즈오
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아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Abstract

본 발명은 어드레싱에서의 전극간 용량에 의한 전력 소비를 저감하고, 또한 구동 회로의 부품 점수를 가능한 한 적게 하는 것에 관한 것이다.
복수의 데이터 전극 각각에 대하여 4개의 스위치(41~44)를 설치하고, 이들 스위치(41~44)에 의해서 바이어스 전위 라인(81)으로부터 데이터 전극(A)에 도달하는 전류로(p1), 콘덴서(55)로부터 데이터 전극(A)에 도달하는 전류로(p2), 데이터 전극(A)으로부터 콘덴서(55)에 도달하는 전류로(p3) 및 데이터 전극(A)으로부터 접지 전위 라인(82)에 도달하는 전류로(p4)를 독립적으로 개폐한다.

Description

표시 패널의 구동 방법 및 구동 장치{DRIVING METHOD AND DRIVING DEVICE OF DISPLAY PANEL}
본 발명은 PDP(플라즈마 디스플레이 패널), PALC(플라즈마 어드레스 액정), LCD(액정 디스플레이), FED(필드 에미션 디스플레이) 등의 표시 패널의 구동 방법 및 구동 장치에 관한 것이다.
표시 패널은 CRT를 대신하는 디바이스로서 각종 분야에서 이용되고 있다. 예를 들면 PDP은 40인치를 넘는 대형 화면의 벽걸이 텔레비전 수상기로서 상품화되고 있다. 화면의 고정세화 및 대형화로의 과제의 하나는 전극간의 정전 용량의 대책이다.
표시 패널은 행 선택을 위한 스캔 전극군과 열 선택을 위한 데이터 전극군으로 되는 전극 매트릭스를 가진다. 스캔 전극과 데이터 전극과의 교점마다 단위 표시 영역이 획정되고, 이들 단위 표시 영역의 각각에 1개씩 표시 소자가 배치된다. PDP 및 PALC의 표시 소자는 방전 셀이다. LCD에서는 액정 셀이 FED에서는 필드 에미터가 표시 소자다. 또한 상품화되고 있는 면방전 형식의 PDP에서는 행마다 2개씩 전극이 배열되고 있지만, 이들 한쪽만이 행 선택에 이용되므로, 표시 소자의 택일 선택의 관점에서는 면방전형PDP의 전극 구성도 그 외와 마찬가지의 단순 매트릭스로 간주할 수 있다.
표시하는 내용은 선택적 어드레싱(즉 행 단위의 어드레싱)에 의하여 설정된다. 1프레임의 어드레스 기간은 화면(스크린)의 행수와 동수개의 행 선택 기간으로 분할되고, 각 스캔 전극은 어느 하나1개의 행 선택 기간에 소정 전위로 바이어스되어 액티브가 된다. 이 행 선택에 동기하여 모든 데이터 전극으로부터 병렬로 1행분의 표시 데이터가 출력된다. 즉 표시 데이터에 따라서 모든 데이터 전극의 전위가 일제히 제어된다. 데이터 전극의 전위 제어의 가장 일반적인 방법은 전위가 다른 복수의 전원 출력 단자의 각각과 데이터 전극 간에 스위칭 소자를 설치하고, 행 선택에 동기한 펄스 신호로 스위칭 소자를 제어하여 전원 출력 단자와 데이터 전극을 전기적으로 접속하거나 분리하는 방법이다.
그런데 AC형PDP에서는 어드레싱과 AC형에 특유의 점등 유지를 시간적으로 분리하는 구동 방법이 널리 채용되고 있다. 표시 데이터에 따른 전하 분포를 형성하는 어드레싱을 하고, 그 후에 벽전하를 이용하여 휘도에 따른 회수의 가스 방전을 발생시킨다. 점등 유지 기간(서스테인 기간)에서는 쌍을 이루는 전극에 교대로 전압 펄스가 인가되고, 전극쌍의 전위 관계가 주기적으로 반전한다. 그리고 이 전위 변화에 따라 전극간에 존재하는 정전 용량(이하 전극간 용량이라고 함)의 충방전이 반복된다. 전극간 용량의 충방전은 발광에 직접 기여하지 않는 불필요한 전력 소비다. 따라서 전력 손실을 저감하기 위해서 PDP에는 소정 용량치의 콘덴서 및 인덕터를 포함하는 전력 회수 회로가 설치되어 있다. 전극간 용량에 축적한 전하를 콘덴서 방전시켜 회수하고, 콘덴서로부터 전하를 되돌려 전극간 용량을 충전(재이용)하는 동작을 반복하는 것이다. 인덕터는 콘덴서와 전극간 용량 간에 설치되고, 전극간 용량과 함께 공진 회로를 형성하여 전하의 이동을 고속화하고, 부가해서 진폭을 확대하여 전하의 재이용률(전력 회수율)을 높이고 있다.
상술한 점등 유지의 경우에는 표시 데이터에 관계 없이 복수의 전극에 대하여 공통으로 일정한 패턴으로 전압 펄스를 인가하므로, 이들 전극에 대하여 1개의 전력 회수 회로를 설치하면 된다. 이에 대해서 어드레싱의 경우에는 각 데이터 전극의 전위는 표시 데이터에 의하여 결정되고, 인접하는 데이터 전극끼리의 전위 관계는 일정하지는 않다. 따라서 어드레싱에서의 전극간 용량에 의한 전력 소비를 충분히 저감하려면 기본적으로는 각 데이터 전극에 1개씩 전력 회수 회로를 설치하지 않으면 안되었다. 충분한 용량치의 콘덴서나 인덕터는 집적화가 곤란하므로, 필연적으로 구동 장치가 대형이 되고, 조립 공정수도 많게 되는 문제가 있었다. 또 스위칭 신호를 생성하는 로직 회로의 플로팅을 회피하기 위해서 로직 회로와 전력 회수 회로와의 고립이 필요해지고, 회로 구성이 복잡하여 고가가 되는 문제도 있었다. 이와 같은 이유로부터 종래의 상품화된 표시 패널에서는 어드레싱에 대해서는 전력의 회수가 행하여지고 있지 않았다.
표시 패널에서는 화면의 고정세화 및 대형화가 진행되고 있고, 데이터 전극수 및 구동 주파수는 증대하는 경향에 있다. 즉 전극간 용량에 의한 전력 소비가 큰 문제가 되고 있다. 특히 PDP에서는 어드레싱에서의 전력 소비가 점등 유지의 전력 소비에 가까워지고, 어드레싱에 대해서도 전력의 회수가 불가결이 된다. 전력의 회수를 행하지 않고 소비 전력을 억제하려면 표시 품질에 관한 표시 색수나 휘도를 제한하여야 한다.
본 발명은 어드레싱에서의 전극간 용량에 의한 전력 소비를 저감하고, 또한 구동 회로의 부품 점수를 가능한 한 적게 하는 것을 목적로 하고 있다.
도1은 본 발명에 관한 표시 장치의 구성도.
도2는 구동 시퀀스의 개요를 나타내는 도면.
도3은 어드레스 드라이버 회로의 개략도.
도4는 구동 회로의 제1실시예를 나타내는 도면.
도5는 구동 회로의 제2실시예를 나타내는 도면.
도6은 구동 회로의 제3실시예를 나타내는 도면.
도7은 구동 회로의 제4실시예를 나타내는 도면.
도8은 구동 회로의 제5실시예를 나타내는 도면.
도9는 드라이버의 제1실시예를 나타내는 도면.
도10은 드라이버의 제1실시예의 타임 차트.
도11은 드라이버의 제2실시예를 나타내는 도면.
도12는 드라이버의 제2실시예의 타임 차트.
도13은 드라이버의 제3실시예를 나타내는 도면.
도14는 드라이버의 제3실시예의 타임 차트.
도15는 드라이버의 제4실시예를 나타내는 도면.
도16은 드라이버의 제4실시예의 타임 차트.
도17은 드라이버의 제5실시예를 나타내는 도면.
도18은 드라이버의 제5실시예의 타임 차트.
도19는 부하와 회수 효율의 관계를 설명하기 위한 도면.
(부호의 설명)
1 표시 장치
10 PDP(표시 패널)
Dsf 서브필드 데이터(표시 데이터)
A1~AM어드레스 전극(데이터 전극)
411~41m제1 스위치
421~42m제2 스위치
431~43m제3 스위치
441~44m제4 스위치
81 바이어스 전위 라인
82 접지 라인
p1, p4 전류로
p2, p3 공진 전류로
73 스위치(바이어스 제어 스위치)
74 스위치(접지 제어 스위치)
71 스위치(제1보조 스위치)
72 스위치(제2보조 스위치)
20 드라이버 유니트(구동 장치)
55 콘덴서
51 인덕터(제1 인덕턴스 소자)
52 인덕터(제2 인덕턴스 소자)
CA전극간 용량(정전 용량)
451~45m제1 스위치
461~46m제2 스위치
471~47m다이오드
481~48m다이오드
32, 32a~32j 드라이버(집적 회로 디바이스)
OUT1~OUTm출력 단자
CU, CD, LU, LD 접속 단자
49 스위치 드라이버 회로
91~93 시프트 레지스터(레지스터)
98 AND회로(신호 게이트)
본 발명에서는 복수의 데이터 전극 각각에 대해서 전력 회수 회로로의 방전 경로와 전력 회수 회로부터의 충전 경로를 설치하고, 표시 데이터에 따라서 이들 경로를 구분해서 사용한다. 또 어드레싱의 행 선택에 동기하여 각 데이터 전극에 차례로 주어지는 표시 데이터중, q번째의 데이터값과 (q+1)번째의 데이터값이 동일한 경우에는 방전 경로 및 충전 경로의 양쪽을 열어 전극 전위를 유지한다.
기본적으로는 각 데이터 전극에 합계 4개의 스위치를 설치함으로써, 데이터 전극과 전원 라인 또는 접지 라인과의 접속 제어 및 전력 회수 회로와의 접속 제어를 할 수 있고, 복수의 데이터 전극이 1개의 전력 회수 회로를 공용할 수 있다.
또 각 데이터 전극에 대해서는 전력 회수 회로와의 접속 제어를 위한 2개의 스위치를 설치하고, 전원 라인 또는 접지 라인과의 접속 제어를 위한 스위치를 복수의 데이터 전극이 공용되는 구성으로 하여도 좋다. 이 구성에서는 적절히 다이오드를 설치하여 데이터 전극끼리의 통전을 방지하면, 표시 데이터의 조합에 관계 없이 전력을 회수할 수 있다. 단, 반드시 데이터 전극끼리의 통전을 방지할 필요는 없다. 즉 1개의 전력 회수 회로를 공용하는 복수의 데이터 전극중, 충전 대상의 수와 방전 대상의 수가 다르면, 복수의 데이터 전극의 공통 접속점과 회수용 콘덴서 간에 전위차가 발생하여 충전 전류 또는 방전 전류가 흐른다. 따라서 회수 효율은 영이 되지 않는다. 우연히 충전 대상과 방전 대상이 동수가 되었을 때만, 데이터 전극끼리의 통전에 의하여 공통 접속점의 전위가 전원 전위와 접지 전위의 거의 중간 전위가 되어, 충전 전류도 방전 전류도 거의 흐르지 않는다.
각 데이터 전극에 대한 스위치를 이들 제어 회로와 함께 집적화한다. 이에 따라 다수의 데이터 전극을 갖는 표시 패널의 구동 회로를 소형화할 수 있다. 또한 복수의 데이터 전극이 공용되는 스위치도 집적화해도 좋지만, 전류 용량의 제약으로 집적화가 곤란한 경우는 개별 부품으로 구성하면 된다.
청구항1의 발명의 방법은 화면 내에 배열된 전극군에 대하여 어드레싱을 위한 전위 제어를 하는 표시 패널의 구동 방법으로서, 상기 전극군 중의 표시 데이터에 따라서 제어하는 복수의 데이터 전극 각각에 대해서 제1~제4의 4개의 스위치를 설치하고, 상기 제1 스위치에 의해서 바이어스 전위 라인으로부터 상기 제1 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 전류로를 개폐하고, 상기 제2 스위치에 의해서 전력 회수용의 콘덴서로부터 상기 제2 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 제1 공진 전류로를 개폐하고, 상기 제3 스위치에 의해서 상기 제3 스위치에 대응한 1개의 데이터 전극으로부터 상기 콘덴서에로의 통전을 위한 제2 공진 전류로를 개폐하고, 상기 제4 스위치에 의해서 상기 제4 스위치에 대응한 1개의 데이터 전극으로부터 접지 전위 라인으로의 통전을 위한 전류로를 개폐하는 것이다.
청구항2의 발명의 구동 방법은 모든 상기 제1 스위치를 일괄적으로 바이어스 제어 스위치를 통해서 상기 바이어스 전위 라인에 공통 접속하고, 모든 상기 제4 스위치를 일괄적으로 접지 제어 스위치를 통해서 상기 접지 전위 라인에 공통 접속하고, 적어도 1개의 상기 제2 스위치 또는 적어도 1개의 제3 스위치가 오픈 상태로부터 클로즈 상태로 변화하는 시점으로부터 일정 시간이 경과하는 시점까지의 기간은 상기 바이어스 제어 스위치 및 접지 제어 스위치의 양쪽을 오픈 상태로 하는 것이다.
청구항3의 발명의 구동 방법에서는 상기 바이어스 제어 스위치와 상기 접지 제어 스위치를 동일한 타이밍으로 제어한다.
청구항4의 발명의 구동 방법은 모든 상기 제2 스위치를 일괄적으로 제1보조 스위치를 통해서 상기 콘덴서에 공통 접속하고, 모든 상기 제3 스위치를 일괄적으로 제2보조 스위치를 통해서 상기 콘덴서에 공통 접속하고, 상기 제1보조 스위치의 제어에 의해서 상기 콘덴서로부터 상기 복수의 데이터 전극으로의 통전을 일제히 개시하고, 상기 제2보조 스위치의 제어에 의해서 상기 복수의 데이터 전극으로부터 상기 콘덴서에로의 통전을 일제히 개시하는 것이다.
청구항5의 발명의 구동 방법에서는 상기 제1보조 스위치와 상기 제2보조 스위치를 동일한 타이밍으로 제어한다.
청구항6의 발명의 장치는 화면 내에 배열된 전극군에 대하여 어드레싱을 위한 전위 제어를 하는 표시 패널의 구동 장치로서, 상기 전극군 중의 표시 데이터에 따라서 제어하는 복수의 데이터 전극 각각에 대해서 제1~제4의 4개의 스위치가 설치되고, 상기 제1 스위치에 의해서 바이어스 전위 라인으로부터 상기 제1 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 전류로를 개폐하고, 상기 제2 스위치에 의해서 전력 회수용의 컨덴서로부터 상기 제2 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 제1 공진 전류로를 개폐하고, 상기 제3 스위치에 의해서 상기 제3 스위치에 대응한 1개의 데이터 전극으로부터 상기 콘덴서에로의 통전을 위한 제2 공진 전류로를 개폐하고, 상기 제4 스위치에 의해서 상기 제4 스위치에 대응한 1개의 데이터 전극으로부터 접지 전위 라인으로의 통전을 위한 전류로를 개폐하도록 구성된다.
청구항7의 발명의 구동 장치에 있어서, 상기 제1 공진 전류에서는 상기 화면 내의 정전 용량과의 공진을 위한 제1 인덕턴스 소자를 갖고 있고, 상기 제2 공진 전류에서는 상기 정전 용량과의 공진을 위한 제2 인덕턴스 소자를 갖고 있다.
청구항8의 발명의 방법은 화면 내에 배열된 전극군에 대하여 어드레싱을 위한 전위 제어를 하는 표시 패널의 구동 방법으로서, 상기 전극군 중의 표시 데이터에 따라서 제어하는 복수의 데이터 전극 각각에 대해서 제1 및 제2의 2개의 스위치를 설치하고, 모든 상기 제1 스위치를 일괄적으로 바이어스 제어 스위치를 통해서 바이어스 전위 라인에 공통 접속하고, 모든 상기 제2 스위치를 일괄적으로 접지 제어 스위치를 통해서 접지 전위 라인에 공통 접속하고, 상기 바이어스 제어 스위치에 의해서 상기 바이어스 전위 라인으로부터 상기 복수의 데이터 전극으로의 통전을 위한 전류로를 개폐하고, 상기 제1 스위치에 의해서 전력 회수용의 콘덴서로부터 상기 제1 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 제1 공진 전류로를 개폐하고, 상기 제2 스위치에 의해서 상기 제1 스위치에 대응한 1개의 데이터 전극으로부터 상기 콘덴서로의 통전을 위한 제2 공진 전류로를 개폐하고, 상기 접지 제어 스위치에 의해서 상기 복수의 데이터 전극으로부터 상기 접지 전위 라인으로의 통전을 위한 전류로를 개폐하는 것이다.
청구항9의 발명의 구동 방법은 모든 상기 제1 스위치에 대해서 이들 각각으로부터 다른 제1 스위치로의 통전을 방지하는 다이오드를 설치하고, 모든 상기 제2 스위치에 대해서 이들 각각으로부터 다른 제2 스위치로의 통전을 방지하는 다이오드를 설치하는 것이다.
청구항10의 발명의 구동 방법에서는 상기 바이어스 제어 스위치와 상기 접지 제어 스위치를 동일한 타이밍으로 제어한다.
청구항11의 발명의 구동 방법은 모든 상기 제1 스위치를 일괄적으로 제1보조 스위치를 통해서 상기 콘덴서에 공통 접속하고, 모든 상기 제2 스위치를 일괄적으로 제2보조 스위치를 통해서 상기 콘덴서에 공통 접속하고, 상기 제1보조 스위치의 제어에 의해서 상기 콘덴서로부터 상기 복수의 데이터 전극으로의 통전을 일제히 개시하고, 상기 제2보조 스위치의 제어에 의해서 상기 복수의 데이터 전극으로부터 상기 콘덴서에로의 통전을 일제히 개시하는 것이다.
청구항12의 발명의 구동 방법에서는 상기 제1보조 스위치와 상기 제2보조 스위치를 동일한 타이밍으로 제어한다.
청구항13의 발명의 장치는 화면 내에 배열된 전극군에 대하여 어드레싱을 위한 전위 제어를 하는 표시 패널의 구동 장치로서, 상기 전극군 중의 표시 데이터에 따라서 제어하는 복수의 데이터 전극 각각에 대해서 제1 및 제2의 2개의 스위치가 설치되고, 모든 상기 제1 스위치는 일괄적으로 바이어스 제어 스위치를 통해서 바이어스 전위 라인에 공통 접속되고, 모든 상기 제2 스위치는 일괄적으로 접지 제어 스위치를 통과시켜 접지 전위 라인에 공통 접속되고, 상기 바이어스 제어 스위치에 의해서 상기 바이어스 전위 라인으로부터 상기 복수의 데이터 전극으로의 통전을 위한 전류로를 개폐하고, 상기 제1 스위치에 의해서 전력 회수용의 콘덴서로부터 상기 제1 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 제1 공진 전류로를 개폐하고, 상기 제2 스위치에 의해서 상기 제2 스위치에 대응한 1개의 데이터 전극으로부터 상기 콘덴서로의 통전을 위한 제2 공진 전류로를 개폐하고, 상기 접지 제어 스위치에 의해서 상기 복수의 데이터 전극으로부터 상기 접지 전위 라인으로의 통전을 위한 전류로를 개폐하도록 구성된다.
청구항14의 발명의 구동 장치는 모든 상기 제1 스위치에 대해서 이들 각각으로부터 다른 제1 스위치로의 통전을 방지하는 다이오드가 설치되고, 모든 상기 제2 스위치에 대해서 이들 각각으로부터 다른 제2 스위치에로의 통전을 방지하는 다이오드가 설치된 것이다.
청구항15의 발명의 구동 장치에 있어서, 상기 제1 공진 전류에서는 상기 화면 내의 정전 용량과의 공진을 위한 제1 인덕턴스 소자를 갖고 있고, 상기 제2 공진 전류에서는 상기 정전 용량과의 공진을 위한 제2 인덕턴스 소자를 갖고 있다.
청구항16의 발명의 장치는 표시 패널의 화면 내에 배열된 전극군 중의 m(m≥2)개의 데이터 전극의 전위를 표시 데이터에 따라서 제어하기 위한 집적 회로 디바이스로서, 상기 m개의 데이터 전극 각각에 1개씩 대응한 합계m개의 출력 단자와, 외부의 전력 회수 회로와 접속하기 위한 4개의 접속 단자와, 상기 m개의 출력 단자의 각각과 상기 4개의 접속 단자의 각각과의 도통 제어를 위한 합계 4×m개의 스위치와, 상기 4×m개의 스위치를 제어하는 스위치 드라이버 회로를 갖고 있다.
청구항17의 발명의 집적 회로 디바이스에 있어서, 상기 스위치 드라이버 회로에서는 4×m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고, 상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 4비트를 상기 1개의 출력 단자에 대응한 4개의 스위치에 1비트씩 준다.
청구항18의 발명의 집적 회로 디바이스에 있어서, 상기 스위치 드라이버 회로에서는 상기 m개의 출력 단자의 각각에 대응한 4개의 스위치 중의 2개를, 외부에서의 제어 신호에 호응하여 강제적으로 오픈 상태로 하기 위한 신호 게이트를 가진다.
청구항19의 발명의 집적 회로 디바이스에 있어서, 상기 스위치 드라이버 회로에서는 2×m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고, 상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 2비트에 의거하여 4비트의 데이터를 생성하여 상기 1개의 출력 단자에 대응한 4개의 스위치에 1비트씩 준다.
청구항20의 발명의 집적 회로 디바이스에 있어서, 상기 스위치 드라이버 회로에서는 m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고, 상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 1비트를 상기 1개의 출력 단자에 대응한 4개의 스위치 중의 2개에 부여하고, 나머지 2개에 상기1비트를 반전하여 준다.
청구항21의 발명의 장치는 표시 패널의 화면 내에 배열된 전극군 중의 m(m≥2)개의 데이터 전극의 전위를 표시 데이터에 따라서 제어하기 위한 집적 회로 디바이스로서, 상기 m개의 데이터 전극 각각에 1개씩 대응한 합계m개의 출력 단자와, 외부의 전력 회수 회로와 접속하기 위한 2개의 접속 단자와, 상기 m개의 출력 단자의 각각과 상기 2개의 접속 단자의 각각과의 도통 제어를 위한 합계2×m개의 스위치와, 상기 2×m개의 스위치를 제어하는 스위치 드라이버 회로를 갖고 있다.
청구항22의 발명의 집적 회로 디바이스에 있어서, 상기 스위치 드라이버 회로에서는 2×m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고, 상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 2비트를 상기 1개의 출력 단자에 대응한 2개의 스위치에 1비트씩 준다.
청구항23의 발명의 집적 회로 디바이스에 있어서, 상기 스위치 드라이버 회로에서는 m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고, 상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 1비트를 상기 1개의 출력 단자에 대응한 2개의 스위치 중의 1개에 주고, 나머지 1개에 상기1비트를 반전하여 준다.
청구항24의 발명의 장치는 화면 내에 M개(2≤M≤m×k, m은 2이상의 정수, k는 1이상의 정수)의 데이터 전극과 N개(2≤N)의 스캔 전극이 배열된 표시 패널과, 상기 데이터 전극 및 스캔 전극에 대하여 어드레싱을 위한 전위 제어를 하는 구동 장치를 구비한 표시 장치로서, 상기 구동 장치는 k개의 집적 회로 디바이스와, i개(1≤i≤k)의 전력 회수 회로로 구성되는 어드레스 드라이버 회로를 갖고, 상기 전력 회수 회로는 상기 화면 내의 정전 용량과의 공진을 위한 제1 및 제2 인덕턴스 소자를 갖는 것이다.
(발명의 실시예)
도1은 본 발명에 관한 표시 장치(1)의 구성도이다.
표시 장치(1)는 박형 컬러 표시 디바이스인 AC형의 PDP(플라즈마 디스플레이 패널)(10)과, M열 N행의 화면을 구성하는 종횡으로 나란히 된 셀을 선택적으로 점등시키기 위한 드라이브 유니트(20)로 구성되어 있고, 벽걸이식 텔레비전 수상기, 컴퓨터 시스템의 모니터 등으로서 이용된다.
PDP(10)는 점등 유지 방전(표시 방전이라고도 함)을 발생시키기 위한 전극쌍을 이루는 제1 및 제2 주전극(X, Y)이 평행 배치되고, 각 셀에서 주전극(X, Y)과 제3 전극으로서의 어드레스 전극(A)이 교차하는 3전극 면방전 구조를 취한다. 주전극(X, Y)은 화면의 행 방향(수평 방향)으로 연재하고, 이들 중의 주전극(Y)은 어드레싱 시에 행 단위로 셀을 선택하기 위한 스캔 전극으로서 이용된다. 어드레스 전극(A)은 열 방향(수직 방향)으로 연재하고 있고, 열 단위로 셀을 선택하기 위한 데이터 전극으로서 이용된다. 기판면 중의 주전극군과 어드레스 전극군과의 교차 범위가 표시 영역(즉 화면)이 된다.
드라이브 유니트(20)는 콘트롤러(21), 데이터 처리 회로(23), 전원 회로(25), X드라이버 회로(27), Y드라이버 회로(28) 및 본 발명을 적용한 어드레스 드라이버 회로(29)를 갖고 있다. 또한 드라이브 유니트(20)는 PDP(10)의 배면 측에 배치되고, 각 드라이버와 PDP(10)의 전극이 도시하지 않는 플렉시블 케이블로 전기적으로 접속된다. 드라이브 유니트(20)에는 TV튜너, 컴퓨터 등이 외부 장치로부터 R, G, B의 각색의 휘도 레벨(계조 레벨)을 나타내는 화소 단위의 필드 데이터(Df)가 각종의 동기 신호와 함께 입력된다.
필드 데이터(Df)는 데이터 처리 회로(23)에서의 프레임 메모리(231)에 일단 저장된 후, 필드를 소정수의 서브필드로 분할하여 계조 표시를 하기 위한 서브필드 데이터(Dsf)로 변환된다. 서브필드 데이터(Dsf)는 프레임 메모리(232)에 저장되고, 표시의 진행에 맞추어 타이밍 회로(233)에 시리얼 전송된다. 서브필드 데이터(Dsf)의 각 비트값은 서브필드의 셀의 점등의 필요와 불필요를 나타내는 정보, 엄밀하게는 어드레스 방전의 필요와 불필요를 나타내는 정보다. 타이밍 회로(233)는 입력된 서브필드 데이터(Dsf)를 축차로 소정 비트수의 제어 데이터(DA)로 변환하여 어드레스 드라이버 회로(29)에 전송한다. 제어 데이터(DA)는 어드레스 드라이버 회로(29)에서의 스위치 제어에 이용되고, 그 비트수는 어드레스 드라이버 회로(29)의 구성에 적합하다.
X드라이버 회로(27)는 주전극(X)의 전위를 제어하고, Y드라이버 회로(28)는 주전극(Y)의 전위를 제어한다. X드라이버 회로(27) 및 Y드라이버 회로(28)는 전력 회수 회로를 구비하고 있고, 서스테인 기간에서 주전극간의 정전 용량의 충전에 소비한 전력의 회수 및 재이용을 한다. 어드레스 드라이버 회로(29)는 제어 데이터(DA)에 의거하여 합계M개의 어드레스 전극(데이터 전극)(A)의 전위를 제어한다. 이들 드라이버 회로에는 전원 회로(25)로부터 도시하지 않는 배선 도체를 통해서 소정의 전력이 공급된다.
도2는 구동 시퀀스의 개요를 나타내는 도면이다.
텔레비전 영상의 표시에서는 2치의 점등 제어에 의하여 계조 재현을 하기 위해서, 입력 화상인 시계열의 각 필드(f)(부호의 첨자는 표시 순위를 표시함)를, 예를 들면 8개의 서브프레임(sf1, sf2, sf3, sf4, sf5, sf6, sf7, sf8)으로 분할한다. 바꾸어 말하면, 프레임을 구성하는 각 필드(f)를 8개의 서브프레임(Sf1~sf8)의 집합으로 치환한다. 또한 컴퓨터 출력 등의 논인터레이스 형식의 화상을 재생하는 경우에는 각 프레임을 8분할한다. 그리고 이들 서브필드(sf1~sf8)에서의 휘도의 상대 비율이 대체로 l:2:4:8:16:32:64:128이 되도록 웨이팅을 하여 각 서브필드(sf1~sf8)의 점등 유지 방전의 회수를 설정한다. 서브필드 단위의 점등/비점등의 조합에서 RGB의 각 색조에 256단계의 휘도 설정을 할 수 있으므로, 표시 가능한 색의 수는 2563이 된다.
각 서브필드(sf1~sf8)에 할당하는 서브필드 기간은 대전 분포를 초기화하는 준비 기간(TR), 표시 내용에 따른 대전 분포를 형성하는 어드레스 기간(TA) 및 계조 레벨에 따른 휘도를 확보하기 위해서 점등 상태를 유지하는 서스테인 기간(TS)으로 된다. 준비 기간(TR) 및 어드레스 기간(TA)의 길이는 휘도의 웨이트에 관계 없이 일정하지만, 서스테인 기간(TS)의 길이는 휘도의 웨이트가 클 수록 길다. 즉 1개의 필드(f)에 대응하는 8개의 서브필드 기간의 길이는 서로 다르다.
구동 파형에 대해서는 진폭, 극성 및 타이밍을 다양하게 변경하는 것이 가능하고, 도2의 파형은 일례이다. 여기서는 기입 형식의 어드레싱을 하는 것으로서 예시의 파형을 설명한다. 도면에서는 전극의 참조 부호에 배열 순위를 가리키는 첨자가 부여되고 있다.
준비 기간(TR)에서는 모든 주전극(X1~XN)에 일제히 파고치(Vr)의 펄스(Pr)를 인가한다. 동시에 모든 어드레스 전극(A1~AM)에 주전극(X1~XN) 간의 방전을 방지하기 위한 펄스(Pra)를 인가한다. 펄스(Pr)의 인가에 의하여 화면 전체에서 주전극간의 면방전이 발생된다. 그리고 펄스(Pr)의 강하로 과잉의 벽전하에 의한 자기 방전이 발생되어 벽전하가 거의 완전하게 소실한다.
어드레스 기간(TA)에서는 점등해야 할 셀에만 점등 유지에 필요한 벽전하를 형성한다. 모든 주전극(X1~XN) 및 모든 주전극(Y1~YN)을 소정 전위Va, -Vc로 바이어스한 상태에서, 행 선택 기간(1행분의 스캔 시간)(Ty)마다 선택 행에 대응한 1개의 주전극(Y)에 스캔 펄스(Py)를 인가한다. 즉 주전극(Y)을 전위 -Vy로 바이어스한다. 이와 동시에 점등해야 할 셀에 대응한 어드레스 전극(A)에만 어드레스 펄스(Pa)를 인가한다. 즉 선택 행의 M열분의 서브필드 데이터(Dsf)에 대응한 제어 데이터(DA)에 의거하여 어드레스 전극(A1~AM)의 전위를 0 또는 Va로 제어한다. 점등해야 할 셀에서는 주전극(Y)과 어드레스 전극(A) 간의 방전이 발생하고, 이것이 트리거가 되어 주전극간의 면방전이 발생된다. 이들 일련의 방전이 어드레스 방전이다. 어드레스 방전에 의하여 소망의 벽전하가 형성된다. 또한 소거 어드레스 형식의 경우는 준비 기간(TR)에서 전면을 균일하게 대전시켜 두고, 비점등으로 해야 할 셀에만 어드레스 방전을 발생시켜 불요한 벽전하를 소거하고, 점등해야 할 셀에 벽전하를 남기도록 한다.
서스테인 기간(TS)에서는 불요의 방전을 방지하기 위해서 모든 어드레스 전극(A1~AM)을 전위Va로 바이어스한다. 그리고 주전극(Y1~YN)과 주전극(X1~XN)에 교대로 서스테인 펄스(Ps)를 인가한다. 서스테인 펄스(Ps)의 파고치 Vs는 방전 개시 전압보다 낮기 때문에, 벽전압이 중첩되지 않으면 방전은 발생하지 않는다. 따라서 어드레스 기간(TA)에 벽전하가 형성된 점등해야 할 셀에만 셀만에서 서스테인 펄스(Ps)의 인가마다 면방전이 발생된다. 이 때에 방전 가스가 자외선을 발하고, 셀 내의 형광체가 자외선으로 여기되어 발광한다.
이하 본 발명에 관한 전력 회수에 대해서 설명한다.
도3은 어드레스 드라이버 회로(29)의 개략도이다. 도3a는 전체 구성을 나타내고, 도3b는 1개의 전력 회수 회로에 대응하는 부분의 구성을 나타내고 있다. 도면에서 동일 기능의 구성 요소에는 배열 순위를 가리키는 소문자를 첨가한 동일한 숫자열을 참조 부호로서 붙이고 있다. 단, 이하의 설명에서 배열 순위를 구별할 필요가 없을 때에는 첨자를 생략하는 일이 있다.
여기서PDP(10)의 화면을 SXGA사양(1024×1280화소)으로 한다. 색재현을 위해서 1화소는 수평 방향으로 나란히 되는 3개의 픽셀로 구성되고, 각 서브픽셀에 1개의 어드레스 전극(A)이 대응되므로, 어드레스 전극(A)의 총수M는 3840(=1280×3)이다. 본 예에서는 3840개의 어드레스 전극(A1~A3840)의 전위가 합계 60개의 드라이버(32)에 의하여 제어된다. 각 드라이버(32)는 집적 회로 디바이스이고, 도3b와 같이 64개의 어드레스 전극(A)의 제어를 맡는다. 60개의 드라이버(32)는 10개씩 합계 6개의 드라이버군(311~316)으로 구분되고, 드라이버군(311~316)의 각각에 대하여 1개씩, 즉 640개의 어드레스 전극(A)에 1개의 비율로 전력 회수 회로(331~336)가 설치되어 있다. 어드레스 드라이버 회로(29)는 60개의 드라이버(32)와 6개의 전력 회수 회로(33)로 구성되어 있다. 전력 회수 회로(33)는 어드레스 전극(A1~A3840)의 각각에 부수하는 전극간 용량(CA)에 의한 전력 소비를 저감하기 위한 구성 요소다. 전극간 용량(CA)은 인접하는 어드레스 전극끼리 및 어드레스 전극(A)과 주전극(X, Y) 간의 정전 용량이다. 또한 각 드라이버(32)가 맡는 어드레스 전극(A)의 수m, 전력 회수 회로(33)의 개수i에 대해서는 다음의 관계를 만족하는 범위 내에서 임의로 선정할 수 있다.
1≤m≤M(M:어드레스 전극의 총수)
1≤i≤k(k:드라이버(32)의 개수)
또한 k는 M/m이 정수의 경우는 그 값이고, M/m이 소수의 경우는 소수점 이하를 올림한 정수다.
60개의 드라이버(32)의 구성은 동일하므로, 이하에서는 대표로서 제1번째의 드라이버(32)에 주목하여 구동 회로의 실시예(5종류)를 설명한다. 각 실시예를 구별하기 위해서 상술한 구성 요소의 참조 부호에는 a(제1실시예), b(제2실시예), c(제3실시예), d(제4실시예), e(제5실시예)의 문자를 부가한다. 또 심볼로 표기되는 회로 구성 요소에는 모든 실시예에 걸쳐 공통의 참조 부호를 붙여서, 도면 및 설명이 번잡해지는 것을 회피한다.
[제1 실시예]
도4는 구동 회로의 제1실시예를 나타내는 도면이다.
드라이버(32a)는 m개의 어드레스 전극(A1~Am)의 각각에 1개씩 대응한 합계m개의 출력 단자(OUT1~OUTm)와, 전력 회수 회로(33a)와 접속하기 위한 4개의 접속 단자(CU, LU, LD, CD)와, 합계 4×m개의 스위치(411~41m, 421~42m, 421~42m, 421~42m)와 스위치 드라이버 회로(49)를 갖고 있다. 각 출력 단자(OUT)에 대하여 4개의 스위치(41, 42, 43, 44)가 설치되고, 각 출력 단자(OUT)와 각 접속 단자(CU, LU, LD, CD)와의 독립적인 도통 제어가 가능하다. 스위치 드라이버 회로(49)는 상술한 제어 데이터(DA)에 따라서 스위치(41, 42, 43, 44)의 온 오프 제어를 한다. 전원의 합선을 회피하기 위해 스위치(41, 44)의 한편이 온시에는 반드시 다른 쪽은 오프로 된다. 또 스위치(42, 43)도 택일적으로 온으로 된다.
전력 회수 회로(33a)는 공진을 위한 2개의 인덕터(51, 52), 회수용의 콘덴서(55), 공진 전류의 방향을 규제하는 다이오드(61, 62) 및 전원을 보호하는 다이오드(63, 64)로 구성되어 있다. 단, 다이오드(63, 64)는 없어도 좋다. 콘덴서(55)의 용량에 대해서는 전력 회수 동작에서 콘덴서(55)의 단자간 전압이 거의 변화하지 않도록, m개의 어드레스 전극(A1~Am)에 부수하는 전극간 용량(CA)(도3참조)의 총합에 비하여 충분히 큰 값으로 선정하는 것이 바람직하다. 또 인덕터(51, 52)에 대해서는 충전 또는 방전의 대상이 전극간 용량(CA)의 총합이 되는 최대 부하의 경우에 있어서, 충방전의 소요 시간이 충분히 짧게 되도록 선정할 필요가 있다. 구체적으로는 예를 들면 어드레스 전극(A)의 1개분의 전극간 용량(CA)의 값이 20pF정도이면, m=640의 경우의 전극간 용량(CA)의 총합의 값은 0. 00128μF정도이다. 이 경우, 10μF의 콘덴서(55)를 설치하면 충분하다. 또 인덕터(51, 52)의 각각의 인덕턴스치의 실용 범위는 300~500nH이다. 단, 충방전 시간을 우선할지 전력 회수율을 우선할지의 설계에 의해서 인덕턴스치는 이 범위에 머물지 않고 다른 수치를 취하는 일도 있다.
또한 다이오드(63)는 접속 단자(CU)의 전위가 전원 라인(바이어스 전위 라인)(81)의 전위 Va보다 높아지는 것을 막을 필요가 있는 경우에는 떼면 된다. 마찬가지로 다이오드(64)는 접속 단자(CD)의 전위가 접지 라인(82)의 전위보다 낮아지는 것을 막을 필요가 있는 경우에는 떼면 된다.
도2에서 설명한 어드레스 기간(TA)에 있어서, 드라이버(32a)는 다음과 같이 동작한다.
드라이버(32a)의 기본 동작은 출력 단자(OUT)마다 독립한 스위치(41, 44)의 온 오프 제어이다. 어드레스 기간(TA)에서 어느 어드레스 전극(A)에 어드레스 펄스(Pa)를 인가할 때에는 스위치(41)를 온한다. 이에 따라 전원 라인(81)으로부터 접속 단자(CU)를 거쳐서 출력 단자(OUT)에 도달하는 전류로(p1)가 닫혀지고, 출력 단자(OUT)는 전위Va로 바이어스된다. 어드레스 펄스(Pa)를 인가하지 않을 때에는 스위치(44)를 온한다. 이에 따라 출력 단자(OUT)로부터 접속 단자(CD)를 거쳐 접지 라인(82)에 도달하는 전류로(p4)가 닫혀지고, 출력 단자(OUT)는 접지된다. 이와 같은 스위치(41, 44)의 온 오프에 동기한 타이밍으로 드라이버(32a)는 전력 회수 동작으로서 스위치(42, 43)의 온 오프 제어를 한다.
각 출력 단자(OUT)에서 스위치(41)의 온에 앞서서 스위치(42)를 온한다. 이에 따라 콘덴서(55)로부터 인덕터(51) 및 접속 단자(LU)를 거쳐서 출력 단자(OUT)에 도달하는 공진 전류로(p2)가 닫혀진다. 이 시점에서 이미 콘덴서(55)에 전하가 축적되어 있으면, 인덕터(51)와 전극간 용량(CA)과의 공진에 의한 전류가 콘덴서(55)로부터 어드레스 전극(A)으로 흐르고, 어드레스 전극(A)의 전위가 상승된다. 즉 전극간 용량(CA)의 충전에 콘덴서(55)에 의한 축적 전하가 이용된다. 그 후, 어드레스 전극(A)의 전위가 바이어스 전위Va에 가까워진 시점에서 상술한 바와 같은 스위치(41)를 온하면, 전원 라인(81)에 의하여 전극간 용량(CA)의 충전이 보충되고, 어드레스 전극(A)의 전위가 바이어스 전위Va가 된다. 충전의 보충분이 전극간 용량(CA)에 대한 소비 전력이 된다.
또 출력 단자(OUT)에서 스위치(44)의 온에 앞서 스위치(43)를 온한다. 이에 따라 출력 단자(OUT)로부터 접속 단자(LD) 및 인덕터(52)를 거쳐서 콘덴서(55)에 도달하는 공진 전류로(p3)가 닫혀진다. 인덕터(52)와 전극간 용량(CA)과의 공진에 의한 전류가 어드레스 전극(A)으로부터 콘덴서(55)로 흐르고, 어드레스 전극(A)의 전위가 강하한다. 즉 전극간 용량(CA)의 축적 전하가 콘덴서(55)에 회수된다. 그 후, 어드레스 전극(A)의 전위가 접지 전위에 가까워진 시점에서 상술한 대로 스위치(44)를 온하면, 전원 라인(81)에 의하여 전극간 용량(CA)의 잔류 전하가 접지 라인(82)에 방출되고, 어드레스 전극(A)의 전위가 접지 전위가 된다.
[제2 실시예]
도5는 구동 회로의 제2실시예를 나타내는 도면이다.
드라이버(32b)의 블록 구성은 제1실시예와 마찬가지이므로 설명을 생략한다. 제2실시예의 특징은 전력 회수 회로(33b)가 스위치(73, 74)를 갖는 것이다. 스위치(73)는 전원 라인(81)과 다이오드(63) 간에 설치되고, 제어 신호(CU)에 따라서 전류로(p1)를 개폐한다. 스위치(74)는 접지 라인(82)과 다이오드(64) 간에 설치되고, 제어 신호(CD)에 따라서 전류로(p4)를 개폐한다. 스위치(73, 74)로서는 FET로 대표되는 스위칭 디바이스가 적합하다. 제어 신호(CU, CD)는 콘트롤러(21)(도1참조)로부터 주어진다. 제1 구성과 마찬가지로 다이오드(63, 64)는 없어도 된다.
스위치(73, 74)를 설치함으로써, 스위치(41~44)의 제어에 관한 회로 구성을 간단화할 수 있다. 즉 스위치(41~44)에 대해서 온으로 할지 오프로 할지는 독립으로 설정할 수 있지만, 온오프의 전환의 타이밍이 일률이 되어 버리는 제어 회로 구성에서도, 스위치(42) 또는 스위치(43)를 온하여 전력의 재이용 또는 회수를 하는 기간에 스위치(73) 및 스위치(74)를 오프로 하면, 스위치(42)와 동시에 스위치(41)를 온으로 하고, 스위치(43)와 동시에 스위치(44)를 온으로 하여도 좋다.
[제3 실시예]
도6은 구동 회로의 제3실시예를 나타내는 도면이다.
드라이버(32c)의 블록 구성은 제1실시예와 마찬가지이므로 설명을 생략한다. 제3실시예의 특징은 전력 회수 회로(33c)가 스위치(73, 74)에 더하여 스위치(72, 71)를 갖는 것이다. 스위치(71)는 콘덴서(55)와 다이오드(61) 간에 설치되고, 제어 신호(LU)에 따라서 공진 전류로(p2)를 개폐한다. 스위치(72)는 다이오드(64)와 콘덴서(55) 간에 설치되고, 제어 신호(LD)에 따라서 공진 전류로(p3)를 개폐한다. 제어 신호(LU, LD)는 콘트롤러(21)(도1참조)로부터 주어진다.
스위치(71, 72)를 설치함으로써 출력 단자(OUT)끼리 스위치(42, 43)의 특성에 불균형이 있다고 해도, 공진 전류의 통전 개시 시기를 정렬할 수 있다. 전위를 전환해야 할 출력 단자(OUT)에 대응한 스위치(42) 또는 스위치(43)를 온한 후, 스위치(71) 또는 스위치(72)를 온한다.
[제4 구성]
도7은 구동 회로의 제4실시예를 나타내는 도면이다.
드라이버(32d)는 m개의 어드레스 전극(A1~Am)의 각각에 1개씩 대응한 합계m개의 출력 단자(OUT1~OUTm)와, 전력 회수 회로(33d)와 접속하기 위한 2개의 접속 단자(LU, LD)와, 합계 2×m개의 스위치(451~45m, 461~46m)와, 합계 2×m개의 다이오드(471~47m, 481~48m)와, 스위치 드라이버 회로(49)를 갖고 있다. 각 출력 단자(OUT)에 대하여 2개의 스위치(45, 46)가 설치되고, 각 출력 단자(OUT)와 각 접속 단자(LU, LD)의 독립적인 도통 제어가 가능하다. 스위치 드라이버 회로(49)는 상술한 제어 데이터(DA)에 따라서 스위치(45, 46)의 온 오프 제어를 한다. 전원의 합선을 회피하기 위해 스위치(45, 46)의 한쪽이 온시에는 반드시 다른 쪽은 오프로 된다.
전력 회수 회로(33d)는 공진을 위한 2개의 인덕터(51, 52), 회수용의 콘덴서(55), 공진 전류의 방향을 규제하는 다이오드(61, 62), 전위 제어용의 스위치(73, 74) 및 전원을 보호하는 다이오드(63, 64)로 구성되어 있다. 본 실시예에서도 다이오드(63)는 접속 단자(CU)의 전위가 전원 라인(81)의 전위Va보다 높아지는 것을 막을 필요가 있는 경우에는 떼어내고, 마찬가지로 다이오드(64)는 접속 단자(CD)의 전위가 접지 라인(82)의 전위보다 낮아지는 것을 막을 필요가 있는 경우에는 떼어내면 된다.
도2에서 설명한 어드레스 기간(TA)에서 드라이버(32d)는 다음과 같이 동작한다.
드라이버(32d)의 동작은 출력 단자(OUT)마다 독립한 스위치(45, 46)의 온 오프 제어이다. 어드레스 기간(TA)에서 어느 어드레스 전극(A)에 어드레스 펄스(Pa)를 인가할 때에는 스위치(73, 74)가 오프인 상태에서 스위치(45)를 온한다. 이에 따라 콘덴서(55)로부터 인덕터(51) 및 접속 단자(LU)를 거쳐서 출력 단자(OUT)에 도달하는 공진 전류로(p3)가 닫혀진다. 이 시점에서 이미 콘덴서(55)에 전하가 축적되어 있으면, 인덕터(51)와 전극간 용량(CA)과의 공진에 의한 전류가 콘덴서(55)로부터 어드레스 전극(A)에 흐르고, 어드레스 전극(A)의 전위가 상승한다. 그 후, 어드레스 전극(A)의 전위가 바이어스 전위Va에 가까워진 시점에서 스위치(73)를 온하면, 전원 라인(81)으로부터 접속 단자(LU)를 거쳐서 출력 단자(OUT)에 도달하는 전류로(p1)가 닫히므로, 전원 라인(81)에 의하여 전극간 용량(CA)의 충전이 보충되고, 어드레스 전극(A)의 전위가 바이어스 전위Va로 된다. 충전의 보충분이 전극간 용량(CA)에 관한 소비 전력이 된다.
또 어드레스 펄스(Pa)를 인가하지 않을 때에는 스위치(73, 74)가 오프의 상태에서 스위치(46)를 온한다. 이에 따라 출력 단자(OUT)로부터 접속 단자(LD) 및 인덕터(52)를 거쳐서 콘덴서(55)에 도달하는 공진 전류로(p3)가 닫혀진다. 인덕터(52)와 전극간 용량(CA)과의 공진에 의한 전류가 어드레스 전극(A)으로부터 콘덴서(55)에 흐르고, 어드레스 전극(A)의 전위가 강하한다. 즉 전극간 용량(CA)의 축적 전하가 콘덴서(55)에 회수된다. 그 후, 어드레스 전극(A)의 전위가 접지 전위에 가까워진 시점에서 스위치(74)를 온하면, 출력 단자(OUT)로부터 접속 단자(LD)를 거쳐서 접지 라인(82)에 도달하는 전류로(p4)가 닫히므로, 전극간 용량(CA)의 잔류 전하가 접지 라인(82)에 방출되고, 어드레스 전극(A)의 전위가 접지 전위가 된다.
여기서 만일 다이오드(47, 48)가 없으면, 스위치(45, 46)의 온에 의하여 출력 단자(OUT)끼리 공진 회로를 구성하지 않는 전류로가 형성되어 전하가 이동된다. 이 때문에, 접속 단자(LU, LD)와 콘덴서(55)가 동전위가 되는 경우가 일어날 수 있다. 이 경우는 전력의 회수도 재이용도 행하여지지 않게 된다. 다이오드(47, 48)에 의하여 전류 방향을 규제함으로써 이와 같은 문제가 일어나지 않고, 전력의 회수와 재이용을 병행하여 할 수 있다. 단, 다이오드(47, 48)를 생략하였다고 해도 방전(회수) 대상의 출력 단자(OUT)와 충전(재이용) 대상의 출력 단자(OUT)가 동수이지 않으면, 접속 단자(LU, LD)와 콘덴서(55) 간에 전위차가 발생하므로, 회수 또는 재이용이 행하여진다.
[제5 실시예]
도8은 구동 회로의 제5실시예를 나타내는 도면이다.
드라이버(32e)의 블록 구성은 제4실시예와 마찬가지이므로 설명을 생략한다. 제5실시예의 특징은 전력 회수 회로(33e)가 스위치(71, 72)를 갖는 것이다. 스위치(71)는 콘덴서(55)와 다이오드(61) 간에 설치되고, 제어 신호(LU)에 따라서 공진 전류로(p2)를 개폐한다. 스위치(72)는 다이오드(62)와 콘덴서(55) 간에 설치되고, 제어 신호(LD)에 따라서 공진 전류로(p3)를 개폐한다. 제어 신호(LU, LD)는 콘트롤러(21)로부터 주어진다.
스위치(71, 72)를 설치함으로써 출력 단자(OUT)끼리 스위치(45, 46)의 특성에 불균형이 있다고 해도, 공진 전류의 통전 개시 시기를 정렬할 수 있다. 전위를 전환해야 할 출력 단자(OUT)에 대응한 스위치(45) 또는 스위치(46)를 온한 후, 스위치(71) 또는 스위치(72)를 온한다. 다음에 드라이버(32)의 구체례를 설명한다.
도9는 드라이버의 제1실시예를 나타내는 도면이고, 도10은 드라이버의 제1실시예의 타임 차트다. 도10 및 이하의 타임 차트에서는 스위치를 SW로 기술한다.
도9의 드라이버(32f)는 상술한 도4, 도5 및 도6의 회로 구성에 적용이 가능하다. 드라이버(32f)는 4×m비트의 제어 데이터(DA)의 시리얼/패럴렐 변환을 하는 시프트 레지스터(91), 4×m비트의 제어 데이터(DA)를 래치하는 래치 회로(94), 합계 2×m개의 AND회로(98) 및 각 스위치(41~44)에 대응한 합계 4×m개의 스위치 드라이버(97)를 갖고 있다. 이들 시프트 레지스터(91), 래치 회로(94, AND 회로(98) 및 스위치 드라이버(97)에 의하여 상술한 스위치 드라이버 회로(49)가 구성된다. 래치 회로(94)는 플립플롭의 집합이다. 각 출력 단자(OUT)에는 래치 신호(SL)에 호응하여 래치 회로(94)에서 래치되는 4×m비트의 제어 데이터(DA) 중의 4비트가 대응되고, 이들4비트가 스위치(41~44)에 1비트씩 주어진다. 스위치(41~44)의 각각은 FET와 다이오드로 구성되고, 이 FET의 게이트에는 스위치 드라이버(97)로부터 제어 전압이 더해진다. 여기서 다이오드는 없어도 좋다. 스위치 드라이버(97)는 대응하는 FET의 소스 전위를 기준으로 한 제어 전압을 출력한다. AND회로(98)는 스위치(41, 44)에 대하여 설치되고, 이네이블 신호(SE)가 액티브시에만 래치 회로(94)로부터의 제어 데이터(DA)를 스위치(41, 44)에 대응한 스위치 드라이버(97)에 전송된다. 스위치(42, 43)에 대응한 스위치 드라이버(97)에는 래치 회로(94)로부터 직접 제어 데이터(DA)가 입력된다. AND회로(98)를 설치함으로써, 콘트롤러(21)로부터 2치의 이네이블 신호(SE)를 주는 것만으로 전력의 회수 및 재이용을 하는 기간에 모든 출력 단자(OUT)를 전원 라인(81) 및 접지 라인(82)으로부터 따로 떼어낼 수 있다.
도10의 예시는 어느 행 선택 기간(Ty)에 j번째의 출력 단자(OUTj) 및 (j+1)번째의 출력 단자(OUTj+1)를 전위Va로 바이어스하고, 다음의 행 선택 기간(Ty)에 출력 단자(OUTj)를 접지 전위로 돌아오고, 또한 출력 단자(OUTj+1)를 전위Va로 보존하는 어드레싱이다. 공진에 의하여 출력 단자(OUTj, OUTj+1)의 전위가 접지 전위로부터 전위Va'으로 상승한 후, 스위치(SW)(41)의 온(클로즈)에 의하여 전위Va'로부터 전위Va에 달한 시점으로부터 스위치(41)를 오프(오픈)할 때까지의 기간이 어드레스 펄스(Pa)의 유효 펄스폭(Td)이 된다. 그리고 스위치(41)의 오프로부터 스위치(42)를 온하여 회수를 개시할 때까지의 기간(Tz)에서는 출력 단자(OUT)는 바이임피던스 상태가 된다.
본 실시예에서는 각 어드레스 전극(A)에 대응하는 4개의 스위치(41~44)를 독립 제어할 수 있으므로, 전위를 전환하는 경우 및 유지하는 경우의 각각에 대하여 최적인 타이밍을 줄 수 있다. 또 외부의 인덕턴스 (51, 52)를 이용하여 전력의 회수와 재이용을 동시에 할 수 있으므로, 유효 펄스폭(Td)을 충분히 길게 할 수 있다.
도11은 드라이버의 제2실시예를 나타내는 도면이고, 그림, 도12는 드라이버의 제2실시예의 타임 차트다.
도11의 드라이버(32g)는 상술한 도4, 도5 및 도6의 회로 구성에 적용 가능하다. 드라이버(32g)는 2×m비트의 제어 데이터(DA)의 시리얼/패럴렐 변환을 하는 시프트 레지스터(92), 2×m비트의 제어 데이터(DA)를 래치하는 래치 회로(95), 합계m개의 인버터(99), 합계 2×m개의 AND회로(98) 및 각 스위치(41~44)에 대응한 합계 4×m개의 스위치 드라이버(97)를 갖고 있다. 이들 시프트 레지스터(92), 래치 회로(95), 인버터(99), AND 회로(98) 및 스위치 드라이버(97)에 의하여 상술한 스위치 드라이버 회로(49)가 구성된다. 각 출력 단자(OUT)에는 래치 신호(SL)에 호응하여 래치 회로(95)에서 래치되는 2×m비트의 제어 데이터(DA) 중의 2비트가 대응되고, 이들2비트에 따라서 스위치(41~44)가 제어된다. 스위치(41)에는 제1의 1비트가 그대로 주어지고, 스위치(44)에는 상기 1비트가 인버터(99)에서 반전되어 주어진다. 스위치(42)에는 AND회로(98)에서 얻어진 제1 및 제2 비트의 논리곱이 주어진다. 스위치(43)에는 제2의 1비트와 제1 비트의 반전 데이터의 논리곱이 주어진다. 제어 데이터(DA)는 제1비트=1일 때의 출력=1로서, 제2비트=0일 때의 출력은 전번과 동일하고 제2비트=1일 때의 출력은 전번과 변화하는 것을 나타내는 데이터이면 된다. 본 실시예에서는 외부의 스위치(73, 74)를 이용함으로써 스위치(41~44)를 동일 타이밍으로 동작시킬 수 있다. 또 스위치(41~44)의 상태의 조합은 오픈을 0으로 클로즈를 1로 표시하여, (1,1,0,0), (0,0,1,1), (1,0,0,0), (0,0,0,1)의 4가지만이다. 따라서 본 실시예는 도9의 예와 비교하여 시프트 레지스터 및 래치 회로의 비트수가 반이므로, 집적화에 유리하고, 본 발명의 실시에서의 최적예다.
도13은 드라이버의 제3실시예를 나타내는 도면이고, 도14는 드라이버의 제3실시예의 타임 차트다.
도13의 드라이버(32h)는 상술한 도5 및 도6의 회로 구성에 적용 가능하다. 드라이버(32h)는 1×m비트의 제어 데이터(DA)의 시리얼/패럴렐 변환을 하는 시프트 레지스터(93), 1×m비트의 제어 데이터(DA)를 래치하는 래치 회로(96), 합계m개의 인버터(99) 및 각 스위치(41~44)에 대응한 합계 4×m개의 스위치 드라이버(97)를 갖고 있다. 이들 시프트 레지스터(93), 래치 회로(96), 인버터(99) 및 스위치 드라이버(97)에 의하여 상술한 스위치 드라이버 회로(49)가 구성된다. 각 출력 단자(OUT)에는 래치 신호(SL)에 호응하여 래치 회로(96)에서 래치되는 1×m비트의 제어 데이터(DA) 중의 1비트가 대응되고, 이 1비트에 따라서 스위치(41~44)가 제어된다. 스위치(41, 42)에는 1비트가 그대로 주어지고, 스위치(43, 44)에는 상기 1비트가 인버터(99)에서 반전된 데이터가 주어진다. 스위치(41, 42)의 온 오프의 타이밍은 동일하고, 스위치(43, 44)의 온 오프의 타이밍은 동일하다.
본 실시예에서는 외부의 스위치(73, 74)를 이용함으로써 스위치(41~44)를 동일 타이밍으로 동작시킬 수 있다. 또 제어 데이터(DA)의 각 비트를 2개의 스위치에 적용하므로, 본 실시예는 도9의 실시예와 비교하여 시프트 레지스터 및 래치 회로의 비트수가 1/4 이다.
이상의 도9, 도11, 도13의 스위치(41, 44)에서 FET에 직렬 접속한 다이오드는 출력 단자(OUT)의 전위가 Va보다 높아지거나 접지 전위보다 낮아지는 것을 막을 필요가 있는 경우는 떼어내면 된다. 또 스위치(42, 43)에서 FET에 접속한 다이오드는 외부의 전력 회수 회로(33)에 구비되어 있는 경우는 생략할 수 있다.
도15는 드라이버의 제4실시예를 나타내는 도면이고, 도16은 드라이버의 제4실시예의 타임 차트다.
도15의 드라이버(32i)는 상술한 도7 및 도8의 회로 구성에 적용 가능하다. 드라이버(32i)는 2×m비트의 제어 데이터(DA)의 시리얼/패럴렐 변환을 하는 시프트 레지스터(92), 래치 신호(SL1, SL2)에 호응하여 2×m비트의 제어 데이터(DA)를 래치하는 래치 회로(95B) 및 각 스위치(41~44)에 대응한 합계2×m개의 스위치 드라이버(97)를 갖고 있다. 이들 시프트 레지스터(92), 래치 회로(95B) 및 스위치 드라이버(97)에 의하여 상술한 스위치 드라이버 회로(49)가 구성된다. 각 출력 단자(OUT)에는 래치 회로(94)에서 래치되는 2×m비트의 제어 데이터(DA) 중의 2비트가 대응된다. 이들2비트중, 래치 신호(SL1)에 호응하여 래치되는 한쪽의 비트가 스위치(45)에 주어지고, 래치 신호(SL2)에 호응하여 래치되는 다른 쪽의 비트가 스위치(46)에 주어진다. 스위치(45, 46)의 각각은 FET와 다이오드로 구성되고, 그 FET의 게이트에는 스위치 드라이버(97)로부터 제어 전압이 더해진다. 스위치 드라이버(97)는 대응하는 FET의 소스 전위를 기준으로 한 제어 전압을 출력한다.
도17은 드라이버의 제5실시예를 나타내는 도면이고, 도18은 드라이버의 제5실시예의 타임 차트다.
도17의 드라이버(32j)는 상술한 도8의 회로 구성에 적용 가능하다. 드라이버(32j)는 1×m비트의 제어 데이터(DA)의 시리얼/패럴렐 변환을 하는 시프트 레지스터(93), 래치 신호(SL)에 호응하여 1×m비트의 제어 데이터(DA)를 래치하는 래치 회로(96), 합계m개의 인버터(99) 및 각 스위치(41~44)에 대응한 합계2×m개의 스위치 드라이버(97)를 갖고 있다. 이들 시프트 레지스터(92), 래치 회로(96), 인버터(99) 및 스위치 드라이버(97)에 의하여 상술한 스위치 드라이버 회로(49)가 구성된다. 각 출력 단자(OUT)에는 래치 회로(94)에서 래치되는 1×m비트의 제어 데이터(DA) 중의 1비트가 대응되고, 이 1비트에 따라서 스위치(45, 46)가 제어된다. 스위치(45)에는 1비트가 그대로 주어지고, 스위치(46)에는 상기 1비트를 인버터(99)에서 반전한 데이터가 주어진다. 스위치(45, 46)의 온 오프의 타이밍은 동일하다.
이상의 회로 구성에서 제어 신호(CU, CD, LU, LD)는 ROM에 파형을 기억하여 두어 소정의 타이밍으로 판독 출력함으로써 발생시킬 수 있다. 또 서브필드 데이터(Dsf)에 의거하여 제어 신호(CU, CD, LU, LD)의 출력의 필요와 불필요를 판정하고, 판정 결과에 따라서 출력하는 구성으로 하여도 좋다. 어드레스 전극(A)의 1개당의 스위치수가 2 또는 4인 예를 나타냈지만, 2이상의 k개이면 된다. 드라이버(32)의 내부의 스위치는 트랜지스터와 다이오드를 직렬 접속한 것에 한정되지 않고, 스위치의 기능을 갖는 것이면 된다.
도19는 부하와 회수 효율의 관계를 설명하기 위한 도면이다.
본 발명의 회로 구성에서는 전력 회수 회로(33)의 인덕턴스가 고정이다. 한편, 회수 및 재이용의 대상이 되는 어드레스 전극(A)의 수(부하)는 표시 데이터에 의하여 바뀌므로, 공진 주파수는 일정이지 않 다. 그러나 인덕터(51, 52)의 인덕턴스를 상술한 바와 같이 최대 부하에 맞추어 선정하여 두면, 부하 변동에 관계 없이 실용적인 회수 효율을 얻을 수 있다. 부하의 변화에 의하여 전극 전위의 상승 및 하강의 파형은 흐트러지지만, 도19와 같이 최소 부하의 경우에서도 최대 부하의 경우와 마찬가지의 전위까지 공진에 의하여 전극 전위를 천이할 수 있기 때문이다. 유효 펄스폭(Td)이 충분히 길면, 주전극(Y)의 전위 제어와 타이밍을 맞추는 것에 의해서 어드레스 펄스(Pa)의 엣지의 혼란에 관계 없이 확실하게 어드레스 방전을 발생시킬 수 있다.
청구항1~청구항24의 발명에 의하면, 데이터 전극수보다 적은 수의 전력 회수 회로로 어드레싱에서의 전극간 용량에 의한 전력 소비를 확실하게 저감할 수 있다.
청구항2의 발명에 의하면, 각 데이터 전극에 대응한 4개의 스위치를 개별의 타이밍으로 제어할 필요가 없이 타이밍을 공통으로 하여 제어 회로를 간단화할 수 있다.
청구항4의 발명에 의하면, 복수의 데이터 전극 간에서 이들에 대응한 스위치의 상태 천이 특성에 불균형이 있다고 해도, 불균형이 없는 경우와 마찬가지의 공진 현상을 발생시킬 수 있다.
청구항9의 발명에 의하면, 복수의 데이터 전극 중의 충전 대상의 수와 방전 대상의 수가 동일 또는 거의 동일한 경우에도 전력의 회수 및 재이용을 실현할 수 있다.
청구항11의 발명에 의하면, 복수의 데이터 전극 간에서 이들에 대응한 스위치의 상태 천이 특성에 불균형이 있다고 해도, 불균형이 없는 경우와 마찬가지의 공진 현상을 발생시킬 수 있다.
청구항14의 발명에 의하면, 복수의 데이터 전극 중의 충전 대상의 수와 방전 대상의 수가 동일 또는 거의 동일한 경우에도 전력의 회수 및 재이용을 실현할 수 있다.

Claims (24)

  1. 화면 내에 배열된 전극군에 대하여 선택적 어드레싱을 위한 전위 제어를 하는 표시 패널의 구동 방법으로서,
    상기 전극군 중의 표시 데이터에 따라서 제어하는 복수의 데이터 전극 각각에 대해서 제1~제4의 4개의 스위치를 설치하고,
    상기 제1 스위치에 의해서 바이어스 전위 라인으로부터 상기 제1 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 전류로를 개폐하고,
    상기 제2 스위치에 의해서 전력 회수용의 콘덴서로부터 상기 제2 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 제1 공진 전류로를 개폐하고,
    상기 제3 스위치에 의해서 상기 제3 스위치에 대응한 1개의 데이터 전극으로부터 상기 콘덴서로의 통전을 위한 제2 공진 전류로를 개폐하고,
    상기 제4 스위치에 의해서 상기 제4 스위치에 대응한 1개의 데이터 전극으로부터 접지 전위 라인으로의 통전을 위한 전류로를 개폐하는 것을 특징으로 하는 표시 패널의 구동 방법.
  2. 제1항에 있어서,
    모든 상기 제1 스위치를 일괄적으로 바이어스 제어 스위치를 통해서 상기 바이어스 전위 라인에 공통 접속하고,
    모든 상기 제4 스위치를 일괄적으로 접지 제어 스위치를 통해서 상기 접지 전위 라인에 공통 접속하고,
    적어도 1개의 상기 제2 스위치 또는 적어도 1개의 제3 스위치가 오픈 상태로부터 클로즈 상태로 변화하는 시점으로부터 일정 시간이 경과하는 시점까지의 기간은, 상기 바이어스 제어 스위치 및 접지 제어 스위치의 양쪽을 오픈 상태로 하는 것을 특징으로 하는 표시 패널의 구동 방법.
  3. 제2항에 있어서,
    상기 바이어스 제어 스위치와 상기 접지 제어 스위치를 동일한 타이밍으로 제어하는 것을 특징으로 하는 표시 패널의 구동 방법.
  4. 제1항 내지 제3항중 어느 한 항에 있어서,
    모든 상기 제2 스위치를 일괄적으로 제1보조 스위치를 통해서 상기 콘덴서에 공통 접속하고,
    모든 상기 제3 스위치를 일괄적으로 제2보조 스위치를 통해서 상기 콘덴서에 공통 접속하고,
    상기 제1보조 스위치의 제어에 의해서 상기 콘덴서로부터 상기 복수의 데이터 전극으로의 통전을 일제히 개시하고,
    상기 제2보조 스위치의 제어에 의해서 상기 복수의 데이터 전극으로부터 상기 콘덴서로의 통전을 일제히 개시하는 것을 특징으로 하는 표시 패널의 구동 방법.
  5. 제4항에 있어서,
    상기 제1보조 스위치와 상기 제2보조 스위치를 동일한 타이밍으로 제어하는 것을 특징으로 하는 표시 패널의 구동 방법.
  6. 화면 내에 배열된 전극군에 대하여 선택적 어드레싱을 위한 전위 제어를 하는 표시 패널의 구동 장치로서,
    상기 전극군 중의 표시 데이터에 따라서 제어하는 복수의 데이터 전극 각각에 대해서 제1~제4의 4개의 스위치가 설치되고,
    상기 제1 스위치에 의해서 바이어스 전위 라인으로부터 상기 제1 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 전류로를 개폐하고,
    상기 제2 스위치에 의해서 전력 회수용의 콘덴서로부터 상기 제2 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 제1 공진 전류로를 개폐하고,
    상기 제3 스위치에 의해서 상기 제3 스위치에 대응한 1개의 데이터 전극으로부터 상기 콘덴서로의 통전을 위한 제2 공진 전류로를 개폐하고,
    상기 제4 스위치에 의해서 상기 제4 스위치에 대응한 1개의 데이터 전극으로부터 접지 전위 라인으로의 통전을 위한 전류로를 개폐하는 것을 특징으로 하는 표시 패널의 구동 장치.
  7. 제6항에 있어서,
    상기 제1 공진 전류로는 상기 화면 내의 정전 용량과의 공진을 위한 제1 인덕턴스 소자를 갖고 있고,
    상기 제2 공진 전류로는 상기 정전 용량과의 공진을 위한 제2 인덕턴스 소자를 갖고 있는 것을 특징으로 하는 표시 패널의 구동 장치.
  8. 화면 내에 배열된 전극군에 대하여 선택적 어드레싱을 위한 전위 제어를 하는 표시 패널의 구동 방법으로서,
    상기 전극군 중의 표시 데이터에 따라서 제어하는 복수의 데이터 전극 각각에 대해서 제1 및 제2의 2개의 스위치를 설치하고,
    모든 상기 제1 스위치를 일괄적으로 바이어스 제어 스위치를 통해서 바이어스 전위 라인에 공통 접속하고,
    모든 상기 제2 스위치를 일괄적으로 접지 제어 스위치를 통해서 접지 전위 라인에 공통 접속하고,
    상기 바이어스 제어 스위치에 의해서 상기 바이어스 전위 라인으로부터 상기 복수의 데이터 전극으로의 통전을 위한 전류로를 개폐하고,
    상기 제1 스위치에 의해서 전력 회수용의 콘덴서로부터 상기 제1 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 제1 공진 전류로를 개폐하고,
    상기 제2 스위치에 의해서 상기 제1 스위치에 대응한 1개의 데이터 전극으로부터 상기 콘덴서로의 통전을 위한 제2 공진 전류로를 개폐하고,
    상기 접지 제어 스위치에 의해서 상기 복수의 데이터 전극으로부터 상기 접지 전위 라인으로의 통전을 위한 전류로를 개폐하는 것을 특징으로 하는 표시 패널의 구동 방법.
  9. 제8항에 있어서,
    모든 상기 제1 스위치에 대해서 이들 각각으로부터 다른 제1 스위치로의 통전을 방지하는 다이오드를 설치하고,
    모든 상기 제2 스위치에 대해서 이들 각각으로부터 다른 제2 스위치로의 통전을 방지하는 다이오드를 설치하는 것을 특징으로 하는 표시 패널의 구동 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 바이어스 제어 스위치와 상기 접지 제어 스위치를 동일한 타이밍으로 제어하는 것을 특징으로 하는 표시 패널의 구동 방법.
  11. 제8항 내지 제10항중 어느 한 항에 있어서,
    모든 상기 제1 스위치를 일괄적으로 제1보조 스위치를 통해서 상기 콘덴서에 공통 접속하고,
    모든 상기 제2 스위치를 일괄적으로 제2보조 스위치를 통해서 상기 콘덴서에 공통 접속하고,
    상기 제1보조 스위치의 제어에 의해서 상기 콘덴서로부터 상기 복수의 데이터 전극으로의 통전을 일제히 개시하고,
    상기 제2보조 스위치의 제어에 의해서 상기 복수의 데이터 전극으로부터 상기 콘덴서로의 통전을 일제히 개시하는 것을 특징으로 하는 표시 패널의 구동 방법.
  12. 제11항에 있어서,
    상기 제1보조 스위치와 상기 제2보조 스위치를 동일한 타이밍으로 제어하는 것을 특징으로 하는 표시 패널의 구동 방법.
  13. 화면 내에 배열된 전극군에 대하여 선택적 어드레싱을 위한 전위 제어를 하는 표시 패널의 구동 장치로서,
    상기 전극군 중의 표시 데이터에 따라서 제어하는 복수의 데이터 전극 각각에 대해서 제1 및 제2의 2개의 스위치가 설치되고,
    모든 상기 제1 스위치는 일괄적으로 바이어스 제어 스위치를 통해서 바이어스 전위 라인에 공통 접속되고,
    모든 상기 제2 스위치는 일괄적으로 접지 제어 스위치를 통해서 접지 전위 라인에 공통 접속되고,
    상기 바이어스 제어 스위치에 의해서 상기 바이어스 전위 라인으로부터 상기 복수의 데이터 전극으로의 통전을 위한 전류로를 개폐하고,
    상기 제1 스위치에 의해서 전력 회수용의 콘덴서로부터 상기 제1 스위치에 대응한 1개의 데이터 전극으로의 통전을 위한 제1 공진 전류로를 개폐하고,
    상기 제2 스위치에 의해서 상기 제2 스위치에 대응한 1개의 데이터 전극으로부터 상기 콘덴서로의 통전을 위한 제2 공진 전류로를 개폐하고,
    상기 접지 제어 스위치에 의해서 상기 복수의 데이터 전극으로부터 상기 접지 전위 라인으로의 통전을 위한 전류로를 개폐하는 것을 특징으로 하는 표시 패널의 구동 장치.
  14. 제13항에 있어서,
    모든 상기 제1 스위치에 대해서 이들 각각으로부터 다른 제1 스위치로의 통전을 방지하는 다이오드가 설치되고,
    모든 상기 제2 스위치에 대해서 이들 각각으로부터 다른 제2 스위치로의 통전을 방지하는 다이오드가 설치된 것을 특징으로 하는 표시 패널의 구동 장치.
  15. 제13항 또는 제14항에 있어서,
    상기 제1 공진 전류로는 상기 화면 내의 정전 용량과의 공진을 위한 제1 인덕턴스 소자를 갖고 있고,
    상기 제2 공진 전류로는 상기 정전 용량과의 공진을 위한 제2 인덕턴스 소자를 갖고 있는 것을 특징으로 하는 표시 패널의 구동 장치.
  16. 표시 패널의 화면 내에 배열된 전극군 중의 m(m≥2)개의 데이터 전극의 전위를 표시 데이터에 따라서 제어하기 위한 집적 회로 디바이스로서,
    상기 m개의 데이터 전극 각각에 1개씩 대응한 합계 m개의 출력 단자와,
    외부의 전력 회수 회로와 접속하기 위한 4개의 접속 단자와,
    상기 m개의 출력 단자의 각각과 상기 4개의 접속 단자의 각각과의 도통 제어를 위한 합계4×m개의 스위치와,
    상기 4×m개의 스위치를 제어하는 스위치 드라이버 회로를 가진 것을 특징으로 하는 집적 회로 디바이스.
  17. 제16항에 있어서,
    상기 스위치 드라이버 회로는
    4×m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고,
    상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 4비트를 상기 1개의 출력 단자에 대응한 4개의 스위치에 1비트씩 부여하는 것을 특징으로 하는 집적 회로 디바이스.
  18. 제17항에 있어서,
    상기 스위치 드라이버 회로는
    상기 m개의 출력 단자의 각각에 대응한 4개의 스위치 중의 2개를 외부로부터의 제어 신호에 호응하여 강제적으로 오픈 상태로 하기 위한 신호 게이트를 갖는 것을 특징으로 하는 집적 회로 디바이스.
  19. 제16항에 있어서,
    상기 스위치 드라이버 회로는
    2×m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고,
    상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 2비트에 의거하여, 4비트의 데이터를 생성하여 상기 1개의 출력 단자에 대응한 4개의 스위치에 1비트씩 부여하는 것을 특징으로 하는 집적 회로 디바이스.
  20. 제16항에 있어서,
    상기 스위치 드라이버 회로는
    m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고,
    상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 1비트를 상기 1개의 출력 단자에 대응한 4개의 스위치 중의 2개에 부여하고, 나머지 2개에 상기 1비트를 반전하여 부여하는 것을 특징으로 하는 집적 회로 디바이스.
  21. 표시 패널의 화면 내에 배열된 전극군 중의 m(m≥2)개의 데이터 전극의 전위를 표시 데이터에 따라서 제어하기 위한 집적 회로 디바이스로서,
    상기 m개의 데이터 전극 각각에 1개씩 대응한 합계m개의 출력 단자와,
    외부의 전력 회수 회로와 접속하기 위한 2개의 접속 단자와,
    상기 m개의 출력 단자의 각각과 상기 2개의 접속 단자의 각각과의 도통 제어를 위한 합계2×m개의 스위치와,
    상기 2×m개의 스위치를 제어하는 스위치 드라이버 회로를 가진 것을 특징으로 하는 집적 회로 디바이스.
  22. 제21항에 있어서,
    상기 스위치 드라이버 회로는
    2×m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고,
    상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 2비트를 상기 1개의 출력 단자에 대응한 2개의 스위치에 1비트씩 부여하는 것을 특징으로 하는 집적 회로 디바이스.
  23. 제21항에 있어서,
    상기 스위치 드라이버 회로는
    m비트의 제어 데이터의 기억이 가능한 레지스터를 갖고,
    상기 제어 데이터 중의 상기 m개의 출력 단자의 각각에 대응한 1비트를 상기 1개의 출력 단자에 대응한 2개의 스위치 중의 1개에 주고, 나머지 1개에 상기 1비트를 반전하여 부여하는 것을 특징으로 하는 집적 회로 디바이스.
  24. 화면 내에 M개(2≤M≤m×k, m은 2이상의 정수, k는 1이상의 정수)의 데이터 전극과 N개(2≤N)의 스캔 전극이 배열된 표시 패널과, 상기 데이터 전극 및 스캔 전극에 대하여 선택적 어드레싱을 위한 전위 제어를 하는 구동 장치를 구비한 표시 장치로서,
    상기 구동 장치는 제14항~제21항 중 어느 한 항에 기재한 k개의 집적 회로 디바이스와, i개(1≤i≤k)의 전력 회수 회로로 구성되는 어드레스 드라이버 회로를 갖고,
    상기 전력 회수 회로는 상기 화면 내의 정전 용량과의 공진을 위한 제1 및 제2 인덕턴스 소자를 갖는 것을 특징으로 하는 표시 장치.
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