JP4660026B2 - 表示パネルの駆動装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、交流駆動型プラズマディスプレイパネル、又はエレクトロルミネセンスディスプレイパネルの如き表示パネルを駆動する駆動装置に関する。
【０００２】
【背景技術】
現在、壁掛ＴＶとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)、又はエレクトロルミネセンスディスプレイパネル(以下、ＥＬＰと称する)等の如き容量性発光素子からなる表示パネルが製品化されている。
図１は、かかる表示パネルとしてＰＤＰを用いたプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１画素を担う放電セルが形成される。
【０００４】
この際、各放電セルは、その放電セル内において放電が生起されるか否かにより、"発光"及び"非発光"の２つの状態しかもたない。すなわち、最低輝度(非発光状態)、及び最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。
そこで、このような発光素子を有するＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度を得るべく、駆動装置１００は、サブフィールド法を用いた階調駆動を実施する。
【０００５】
サブフィールド法では、入力された映像信号を各画素毎に対応したＮビットの画素データに変換し、このＮビットのビット桁各々に対応させて、１フィールドの表示期間をＮ個のサブフィールドに分割する。各サブフィールドには、そのサブフィールドの重み付けに対応した放電実行回数が夫々割り当ててあり、映像信号に応じたサブフィールドにおいてのみでこの放電を選択的に生起させる。この際、各サブフィールドで生起された放電回数の合計(１フィールド表示期間内での)により、映像信号に対応した中間調の輝度が得られるのである。
【０００６】
尚、かかるサブフィールド法を利用して実際にＰＤＰを階調駆動する方法として、選択消去アドレス法が知られている。
図２は、かかる選択消去アドレス法に基づく階調駆動を実施する際に、駆動装置１００が、１サブフィールド内においてＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングを示す図である。
【０００７】
先ず、駆動装置１００は、負極性のリセットパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する(一斉リセット行程Ｒｃ)。
これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは一旦、"発光セル"に初期設定される。
【０００８】
次に、駆動装置１００は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換する。駆動装置１００は、かかる画素データを各ビット桁毎に分割して画素データビットを求め、この画素データビットの論理レベルに応じたパルス電圧を有する画素データパルスを発生する。例えば、駆動装置１００は、上記画素データビットが論理レベル"１"である場合には高電圧、論理レベル"０"である場合には低電圧(０ボルト)の画素データパルスＤＰを発生する。そして、駆動装置１００は、１画面分(ｎ行×ｍ列)の画素データパルスＤＰ11〜ＤＰnmを１行分毎(ｍ個)にグループ化した画素データパルス群ＤＰ11-1m、ＤＰ21-2m、ＤＰ31-3m、・・・・、ＤＰn1-nm各々を、図２に示す如く順次、列電極Ｚ1〜Ｚmに印加して行く。更に、駆動装置１００は、上記画素データパルス群ＤＰ各々の印加タイミングにて、図２に示されるが如き走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗｃ)。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスＤＰが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。これにより、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスＤＰが印加された"行"及び"列"に交叉して形成されている放電セルには前述した如き選択消去放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が保持される。
【０００９】
次に、駆動装置１００は、図２に示されるが如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ1〜Ｘnに印加されていない期間中に、図２に示されるが如き正極性の維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙnに印加する(発光維持行程Ｉｃ)。
この際、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"状態にある放電セルのみが、これら維持パルスＩＰX及びＩＰYが交互に印加される度に放電(維持放電)する。つまり、上記画素データ書込行程Ｗｃにおいて"発光セル"に設定された放電セルのみが、このサブフィールドの重み付けに対応した回数分だけ維持放電に伴う発光を繰り返し、その発光状態を維持するのである。尚、これら維持パルスＩＰX及びＩＰYが印加される回数は、各サブフィールド毎の重み付けに応じて予め設定されている回数である。
【００１０】
次に、駆動装置１００は、図２に示されるが如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消去行程Ｅ)。これにより、全放電セルを一斉に消去放電せしめて各放電セル内に残留している壁電荷を消滅させる。
上述した如き一連の動作を１フィールド内において複数回実行することにより、視覚状において、映像信号に対応した中間輝度が得られるのである。
【００１１】
ところが、ＰＤＰ又はＥＬＰの如き容量性表示パネルでは、画素データを書き込むべく列電極に印加される画素データパルスは、各行のデータを書き込む毎に、データ書き込みが為されないその他の行に対しても充放電を実施しなければならず、更に隣接する列電極間の容量充放電をも行わなければならない。このため、この画素データ書き込みの際の電力消費が大きいという問題があった。
【００１２】
【発明が解決しようとする課題】
本発明は、画素データ書込行程時における消費電力を低減可能な表示パネルの駆動装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に係る表示パネルの駆動装置は、画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交差部に容量性発光素子が形成された表示パネルの前記列電極各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する表示パネルの駆動装置であって、最大電位レベルが所定の第１電位となる共振振幅を有する共振パルス電源電位を発生してこれを電源ライン上に印加する電源回路と、前記画素データに応じて前記電源ラインと前記列電極とを接続することにより前記列電極上に前記画素データパルスを発生せしめる画素データパルス発生回路と、を備え、前記電源回路は、前記画素データの内で列方向に隣接する少なくとも２つが互いに同一論理レベルである場合には前記共振パルス電源電位における前記第１電位を維持したまま前記共振振幅を小にする。
また、請求項４に係る表示パネルの駆動装置は、画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交差部に容量性発光素子が形成された表示パネルの前記列電極各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する表示パネルの駆動装置であって、一端が接地されたコンデンサと、前記コンデンサの他端及び電源ライン間に直列に接続された第１スイッチング素子及び第１コイルと、前記コンデンサの他端及び前記電源ライン間に直列に接続された第２スイッチング素子及び第２コイルと、第１電位を発生する直流電源と、前記直流電源及び前記電源ライン間に接続された第３スイッチング素子と、列方向において隣接する前記画素データ各々が連続して同一論理レベルとなる数に応じた電位を前記コンデンサの他端に印加する可変電圧電源と、からなる電源回路と、前記画素データの論理レベルに応じて前記電源ライン及び前記列電極間を接続する複数の第４スイッチング素子と、前記画素データの論理レベルに対する反転論理レベルに応じて前記列電極を接地せしめる複数の第５スイッチング素子と、からなる画素データパルス発生回路と、を有する。
【００１４】
【発明の実施の形態】
図３は、本発明による駆動装置を備えたプラズマディスプレイ装置の構成を示す図である。
図３において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に画素を担う放電セルが形成される。
【００１５】
駆動制御回路５０は、図２に示されるが如き、リセットパルスＲＰX及びＲＰY、走査パルスＳＰ、並びに維持パルスＩＰX及びＩＰY各々を生成させる為の各種タイミング信号を発生し、これらを行電極駆動回路３０及び４０の各々に供給する。行電極駆動回路３０は、かかるタイミング信号に応じてリセットパルスＲＰX及び維持パルスＩＰXを生成し、これらを図２に示されるが如きタイミングにてＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。一方、行電極駆動回路４０は、上記駆動制御回路５０から供給された各種タイミング信号に応じてリセットパルスＲＰY、走査パルスＳＰ、維持パルスＩＰY及び消去パルスＥＰの各々を生成し、これらを図２に示されるが如きタイミングにてＰＤＰ１０の行電極Ｙ1〜Ｙnに印加する。
【００１６】
更に、駆動制御回路５０は、先ず、入力された映像信号を各画素毎の例えば８ビットの画素データに変換する。次に、駆動制御回路５０は、この画素データを各ビット桁毎に分割して画素データビットＤＢを得る。そして、駆動制御回路５０は、同一ビット桁同士にて、各行毎に、その行に属する第１列〜第ｍ列各々に対応した画素データビットＤＢ1〜ＤＢmを抽出し、これらを列電極駆動回路２０に供給する。この間、駆動制御回路５０は、図４に示す如きスイッチング信号ＳＷ１〜ＳＷ３を生成し、これらを列電極駆動回路２０に供給する。すなわち、駆動制御回路５０は、
駆動行程Ｇ１では、
ＳＷ１＝"１"
ＳＷ２＝"０"
ＳＷ３＝"０"
駆動行程Ｇ２では、
ＳＷ１＝"０"
ＳＷ２＝"０"
ＳＷ３＝"１"
駆動行程Ｇ３では、
ＳＷ１＝"０"
ＳＷ２＝"１"
ＳＷ３＝"０"
なる論理レベルを有するスイッチング信号ＳＷ１〜ＳＷ３を生成する。そして、駆動制御回路５０は、上記駆動行程Ｇ１〜Ｇ３を１サイクルとして、上述した如く推移するスイッチング信号ＳＷ１〜ＳＷ３を繰り返し列電極駆動回路２０に供給する。
【００１７】
図５は、かかる列電極駆動回路２０の内部構成を示す図である。
図５に示すように、列電極駆動回路２０は、所定の振幅を有する共振パルス電源電位を発生して電源ライン２上に印加する電源回路２１と、かかる共振パルス電源電位に基づいて画素データパルスを発生する画素データパルス発生回路２２から構成される。
【００１８】
電源回路２１におけるコンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖsに接地されている。スイッチング素子Ｓ１は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、かかるスイッチング信号ＳＷ１の論理レベルが"１"である場合にはオン状態となって、上記コンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤ１を介して電源ライン２上に印加する。スイッチング素子Ｓ２は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ２が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ２の論理レベルが"１"である場合にはオン状態となって上記電源ライン２上の電位をコイルＬ２及びダイオードＤ２を介して上記コンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、上記電源ライン２上の電位によって充電される。スイッチング素子Ｓ３は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ３が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ３の論理レベルが"１"である場合にはオン状態となって直流電源Ｂ１による電源電位Ｖaを電源ライン２上に印加する。尚、この直流電源Ｂ１の負側端子は、上記ＰＤＰ接地電位Ｖｓにて接地されている。
【００１９】
かかる電源回路２１の動作により、電源ライン２上には、上記電源電位Ｖaを最大電位とする共振振幅Ｖ1の共振パルス電源電位が印加される。
画素データパルス発生回路２２には、駆動制御回路５０から供給された１行分(ｍ個)の画素データビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOが設けられている。スイッチング素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画素データビットＤＢが論理レベル"１"である場合に限りオン状態となって、電源ライン２上に印加されている上記共振パルス電源電位をＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。一方、上記スイッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画素データビットＤＢが論理レベル"０"である場合に限りオン状態となって、列電極Ｚ上の電位をＰＤＰ接地電位Ｖｓに接地する。
【００２０】
以下に、図５に示す如き構成を有する列電極駆動回路２０の内部動作について図４(ａ)〜図４(ｃ)を参照しつつ説明する。
尚、図４(ａ)〜図４(ｃ)の各々は、ＰＤＰ１０の第ｉ列(ｉは１〜ｍ)における第１行〜第７行までの画素データパルスＤＰの印加動作を抜粋して、図２に示す画素データ書込行程Ｗc内での電源ライン２上の電位変化を示すものである。
【００２１】
この際、図４(ａ)は、第ｉ列における第１行〜第７行各々に対応した画素データビットＤＢのビット系列が、
［１、０、１、０、１、０、１］
なる場合であり、
図４(ｂ)は、第ｉ列における第１行〜第７行各々に対応した画素データビットＤＢのビット系列が、
［１、１、１、１、１、１、１］
なる場合であり、
図４(ｃ)は、第ｉ列における第１行〜第７行各々に対応した画素データビットＤＢのビット系列が、
［０、０、０、０、０、０、０］
なる場合である。
【００２２】
先ず、上述した如く、第ｉ列の第１行〜第７行各々に対応した画素データビットＤＢが［１、０、１、０、１、０、１］である場合、スイッチング素子ＳＷＺi及びＳＷＺi0は、図４(ａ)に示す如く、オン状態及びオフ状態の反転を繰り返す。
この際、駆動行程Ｇ１では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。尚、図４に示す第１サイクルＣＹＣ１では、スイッチング素子ＳＷＺiがオン状態にあるので、上記放電に伴う放電電流は、スイッチング素子Ｓ１、コイルＬ１、ダイオードＤ１、電源ライン２、及びスイッチング素子ＳＷＺiを介してＰＤＰ１０の列電極Ｚiに流れ込む。この際、列電極Ｚiに寄生する負荷容量Ｃ0が充電され、この負荷容量Ｃ0内に電荷の蓄積が為される。又、上記コンデンサＣ１の放電に伴って電源ライン２上の電位は、コイルＬ１及び負荷容量Ｃ0による共振作用により徐々に上昇する。そして、電源ライン２上の電位は、図４(ａ)に示す如くコンデンサの一端の電位Ｖcの２倍の電位を有する電位Ｖaに到達する。この際、上述した如き電源ライン２上での緩やかな電位上昇部分が、上記共振パルス電源電位のフロントエッジ部となる。又、第１サイクルＣＹＣ１では、上述した如き共振パルス電源電位のフロントエッジ部が、そのまま図４(ａ)に示す如く列電極Ｚi上に印加される画素データパルスＤＰ1iのフロントエッジ部となる。
【００２３】
次に、駆動行程Ｇ２が実施されると、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ３のみがオン状態となるので、直流電源Ｂ１による直流の電位Ｖaが、スイッチング素子Ｓ３を介して電源ライン２上に印加される。この際、上記電位Ｖaが、上記共振パルス電源電位の最大電位部分となる。又、第１サイクルＣＹＣ１では、この共振パルス電源電位の最大電位部分(電位Ｖa)が、そのまま図４(ａ)に示す如く列電極Ｚi上に印加される画素データパルスＤＰ1iの最大電位部分となる。この際、ＰＤＰ１０の列電極Ｚiには電流が流れ、この列電極Ｚiに寄生する負荷容量Ｃ0が充電されて電荷の蓄積が為される。
【００２４】
次に、駆動行程Ｇ３が実施されると、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ２のみがオン状態となり、ＰＤＰ１０の負荷容量Ｃ0が放電を開始する。かかる放電により、列電極Ｚi、スイッチング素子ＳＷＺi、電源ライン２、コイルＬ２、ダイオードＤ２、及びスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。すなわち、ＰＤＰ１０の負荷容量Ｃ0内に蓄積された電荷が、電源回路２１内に形成されているコンデンサＣ１に回収されて行く。このとき、コイルＬ２及び負荷容量Ｃ0で決まる時定数により、電源ライン２上の電位は図４(ａ)に示す如く徐々に低下する。この際、上述した如き電源ライン２上での緩やかな電位下降部分が、上記共振パルス電源電位のリアエッジ部となる。又、第１サイクルＣＹＣ１では、上述した如き共振パルス電源電位のリアエッジ部が、そのまま図４(ａ)に示す如く列電極Ｚi上に印加される画素データパルスＤＰ1iのリアエッジ部となる。
【００２５】
そして、かかる駆動行程Ｇ３の終了後、第２サイクルＣＹＣ２〜第７サイクルＣＹＣ７各々においても、夫々駆動行程Ｇ１〜Ｇ３なる動作を繰り返し実行する。
ここで、図４(ａ)においては、第２サイクルＣＹＣ２、第４サイクルＣＹＣ４、及び第６サイクルＣＹＣ６の各々では、スイッチング素子ＳＷＺiがオフ状態にある。よって、第２行、第４行、及び第６行各々に対応した画素データパルスＤＰ2i、ＤＰ4i、ＤＰ6iとしては、低電圧(０ボルト)のものが列電極Ｚiに印加される。又、これら偶数のサイクルＣＹＣでは、スイッチング素子ＳＷＺi0がオン状態にあるので、ＰＤＰ１０の負荷容量Ｃ0に残存していた電荷が列電極Ｚi及びスイッチング素子ＳＷＺi0なる電流路を介して全て回収される。よって、例えば、第２サイクルＣＹＣ２が終了し、次の第３サイクルＣＹＣ３が開始された直後のスイッチング素子ＳＷＺiがオフ状態からオン状態に切り替わった時には、図４(ａ)に示す如く電源ライン２上の電位は、ほぼ０ボルトになる。
【００２６】
すなわち、画素データビットＤＢによるビット系列が［１、０、１、０、１、０、１］の如く列方向において１行毎に反転している場合には、図４(ａ)に示す如き最大電位Ｖaで共振振幅Ｖ1を有する共振パルス電源電位が電源ライン２上に印加されるのである。
一方、各行に対応した画素データビットＤＢによるビット系列が［１、１、１、１、１、１、１］の如く、列方向において連続して論理レベル"１"である場合には、図４(ｂ)に示す如く、スイッチング素子ＳＷＺiはオン状態、ＳＷＺi0がオフ状態固定になる。すなわち、この間、図４(ａ)の場合とは異なり、列電極Ｚi及びスイッチング素子ＳＷＺi0なる電流路による電荷回収が為されない。よって、各サイクルＣＹＣ毎の駆動行程Ｇ３で回収しきれなかった電荷が徐々にＰＤＰ１０の負荷容量Ｃ0内に蓄積されて行く。その結果、電源ライン２上に印加された共振パルス電源電位は、その最大電位Ｖaを維持しつつ共振振幅Ｖ1が徐々に小となり、これがそのまま高電圧の画素データパルスＤＰ1i〜ＤＰ7iとして列電極Ｚiに印加される。
【００２７】
すなわち、列方向において各行毎の画素データビット各々が連続して論理レベル"１"となる場合には、列電極Ｚに印加すべき電圧をパルス状にする必要は無い。そこで、このような場合には、図４(ｂ)に示す如く、電源ライン２上に印加すべき共振パルス電源電位の共振振幅を、その最大電位Ｖaを維持したまま小さくするのである。従って、この際、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の抑制が為される。
【００２８】
又、各行に対応した画素データビットＤＢによるビット系列が［０、０、０、０、０、０、０］の如く列方向において連続して論理レベル"０"である場合には、図４(ｃ)に示す如く、スイッチング素子ＳＷＺiはオフ状態、ＳＷＺi0がオン状態固定になる。この際、駆動行程Ｇ１では、図４(ａ)の場合と同様に、コンデンサＣ１に蓄えられていた電荷が放電する。この放電に伴ってコンデンサＣ１の一端に発生した電位Ｖcは、コイルＬ１及び電源ライン２に寄生する寄生容量Ｃeによる共振作用により図４(ｃ)に示す如く徐々に上昇する。そして、電源ライン２上に印加される最終的な電位は上記電位Ｖcの２倍の電位を有する電位Ｖaに到達する。この際、上述した如き電源ライン２上での緩やかな電位上昇部分が、共振パルス電源電位のフロントエッジ部となる。次に、駆動行程Ｇ２が実施されると、直流電源Ｂ１による電位Ｖaがスイッチング素子Ｓ３を介して電源ライン２上に印加される。この際、電源ライン２に寄生する寄生容量Ｃeが充電されて電荷の蓄積が為される。尚、上記電位Ｖaが、共振パルス電源電位の最大電位部分となる。次に、駆動行程Ｇ３が実施されると、この寄生容量Ｃeが放電を開始し、寄生容量Ｃeに蓄積されていた電荷が電源回路２１内に形成されているコンデンサＣ１に回収されて行く。このとき、コイルＬ２及び寄生容量Ｃeで決まる時定数により電源ライン２上の電位は図４(ｃ)に示す如く徐々に低下する。ところが、各サイクルＣＹＣ毎の駆動行程Ｇ３において回収しきれなかった電荷が徐々に寄生容量Ｃeに蓄積される為、電源ライン２上に印加された共振パルス電源電位は、その最大電位Ｖaを維持しつつ共振振幅Ｖ1が徐々に小となる。
【００２９】
すなわち、各行毎の画素データビット各々が列方向において連続して論理レベル"０"となる場合には、電源ライン２上に印加する電位をパルス状にする必要は無い。そこで、このような場合には、図４(ｃ)に示す如く、電源ライン２上に印加する共振パルス電源電位の振幅を抑えて直流化(電位Ｖaに固定)するようにしたのである。従って、この際、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の抑制が為される。
【００３０】
尚、図５に示す構成では、図４(ｂ)又は図４(ｃ)に示す如く、共振パルス電源電位の共振振幅Ｖ1を徐々に小にして行くようにしたが、上述の如き画素データビットのパターンを検出したら、直ちに上記共振パルス電源電位の共振振幅を小にするようにしても良い。
図６は、かかる点に鑑みて為された本発明の他の実施例による列電極駆動回路２０の内部構成を示す図である。
【００３１】
図６に示す列電極駆動回路２０では、画素データビットパターン解析回路２００及び可変電圧電源Ｂ２を設け、上記コンデンサＣ１に代わりその容量がＣ１よりも大幅に小さいコンデンサＣ１'を採用している点を除き、その他の構成は図５に示すものと同一である。
図６において、画素データビットパターン解析回路２００は、駆動制御回路５０から順次供給されてくる各行毎の画素データビットＤＢ1〜ＤＢmに基づき、行、列方向におけるビットパターンを解析する。そして、その解析結果に応じた電圧制御信号を可変電圧電源Ｂ２に供給する。
【００３２】
例えば、画素データビットパターン解析回路２００は、供給された画素データビットＤＢ各々が、各行毎に論理反転を繰り返すものである場合には、電圧Ｖv(Ｖv＝0.5・Ｖa)を発生させるべき電圧制御信号を可変電圧電源Ｂ２に供給する。この際、図６に示す列電極駆動回路２０は、実質的に図５に示す構成と同一になるので、電源ライン２上には、図７(ａ)に示す如き最大電位Ｖaを有する共振振幅Ｖ1の共振パルス電源電位が印加される。
【００３３】
一方、供給された画素データビットＤＢ各々が列方向において連続して同一論理レベルである場合には、画素データビットパターン解析回路２００は、上記画素データビットＤＢ各々が列方向において連続して同一論理レベルとなる数に応じた電圧Ｖv(0.5・Ｖa＜Ｖv≦Ｖa)を発生させるべき電圧制御信号を可変電圧電源Ｂ２に供給する。これにより、コンデンサＣ１'の一端の電位は上記電位Ｖvに固定される。よって、電源ライン２上には、図７(ｂ)に示す如く、最大電位Ｖaを維持しつつも上記共振振幅Ｖ1の振幅を上記電位Ｖvに応じただけ小にした共振パルス電源電位が印加される。この際、画素データビットパターン解析回路２００は、上記画素データビットＤＢ各々が列方向において所定回数以上連続(例えば７回以上)して同一論理レベルとなる場合には、電圧Ｖaを発生させるべき電圧制御信号を可変電圧電源Ｂ２に供給する。これにより、コンデンサＣ１'の一端は電位Ｖaに固定されるので、上記共振振幅Ｖ1は０となり、電源ライン２上には、図７(ｃ)に示す如き電位Ｖaなる直流の電源電位が印加される。
【００３４】
尚、図６に示す構成においては、上記コンデンサＣ１'の役割を可変電圧電源Ｂ２が全て担うことが可能である為、このコンデンサＣ１'を省くようにしても良い。
ここで、図６に示す構成においては、画素データビットＤＢの列方向でのビット系列が連続して論理レベル"１"(すなわち、選択放電を生起させる論理レベル)となる場合には、以下の如き問題が発生する。
【００３５】
つまり、このような場合、コンデンサＣ１'の電位が徐々に上昇して共振振幅がゼロになる。よって、電源ライン２上の電位は図８(ａ)に示す如く電源Ｂ１の電位Ｖaに固定されてしまい、直流駆動状態になる。この際、ＰＤＰ１０の全列において、"１"の連続するビット系列を有する列が多くを占め、ビット系列が[１、０、１、０、・・・、１、０]なる列が一部含まれるような特殊な絵柄を表示する場合、この[１、０、１、０、・・・、１、０]に対応した表示を担う列電極Ｚi上にも図８(ａ)に示す如く直流の電位Ｖaが印加される。よって、この際、列電極Ｚiが直流駆動されて過大な電力損失が生じてしまうのである。
【００３６】
図９は、かかる問題を解決すべく為された列電極駆動回路２０の他の構成を示す図である。
尚、図９に示す列電極駆動回路２０では、クランプ回路２３を付加した点を除き、その他の構成は図５に示すものと同一であるので、以下に、クランプ回路２３を中心にその動作を説明する。
【００３７】
クランプ回路２３は、トランジスタＱ１、抵抗Ｒ１〜Ｒ３、コンデンサＣ２、ダイオードＤ３及びＤ４から構成される。トランジスタＱ１のエミッタ端には、ダイオードＤ３を介してコンデンサＣ１'の一端上の電位Ｖcが印加されており、そのコレクタ端には抵抗Ｒ１を介してＰＤＰ接地電位Ｖsが印加されている。又、トランジスタＱ１のベース端には、抵抗Ｒ２及びダイオードＤ４を介して電源Ｂ１の電位Ｖaが印加されている。更に、かかるベース端には、夫々、その一端にＰＤＰ接地電位Ｖsが印加されている抵抗Ｒ３及びコンデンサＣ２が接続されている。よって、トランジスタＱ１のベース端には、電源Ｂ１の電位Ｖaを抵抗Ｒ２及びＲ３によって分圧して得られた基準電位Ｖrefが印加される。
【００３８】
尚、基準電位Ｖrefは、
(Ｖa／２)＜Ｖref＜Ｖa
なる範囲内において予め設定されている所定の電位である。
かかる構成において、上記コンデンサＣ１'上の電位Ｖcが上記基準電位Ｖrefを越えると、トランジスタＱ１はオン状態となり、コンデンサＣ１'上の電位Ｖcを基準電位Ｖrefにクランプする。すなわち、クランプ回路２３は、コンデンサＣ１'の一端上の電位を基準電位Ｖrefにクランプすることにより、電源回路２１内において共振振幅がゼロになるのを防止しているのである。よって、クランプ回路２３の動作によれば、図８(ｂ)及び図８(ｃ)に示す如く、電源ライン２上の電位は、僅かな共振振幅をもって推移するようになる。すると、コンデンサＣ１'による電荷回収が実施されるようになるので、図８(ａ)に示す駆動を実行した場合に比して電力損失が抑えられる。
【００３９】
又、図９に示すクランプ回路２３では、前述した如きクランプ動作を常時実施するものであるが、必要時以外は、クランプ動作を停止させるようにしても良い。
図１０は、かかる点に鑑みて為されたクランプ回路２３'を示す図である。
クランプ回路２３'は、図９に示すクランプ回路２３にトランジスタＱ２を付加したものである。
【００４０】
トランジスタＱ２のエミッタ端及びコレクタ端には、夫々、抵抗Ｒ２の一端及び他端が接続されており、そのベース端にはクランプディスエーブル信号が供給される。トランジスタＱ２は、駆動制御回路５０から低電圧のクランプディスエーブル信号が供給されている間はオフ状態となる。よって、この際、クランプ回路２３'は、クランプ回路２３と等価な回路構成となり、前述した如きクランプ動作を実行する。一方、駆動制御回路５０から高電圧のクランプディスエーブル信号が供給されている間は、トランジスタＱ２はオン状態となり、抵抗Ｒ２の両端をショートする。よって、トランジスタＱ１のベース端上の電位は電位Ｖaと等しくなるので、トランジスタＱ１はオフ状態固定となり、クランプ回路２３'によるクランプ動作が停止する。
【００４１】
ここで、例えば、テレビジョン信号の如き、１画面内の列方向及び行方向において画像に相関がある映像が入力対象となっている場合には、前述した如き特殊な絵柄を表示する可能性が無い。そこで、駆動制御回路５０は、先ず、入力された映像信号に基づきその映像信号の種別を判別する。この際、入力映像信号としてテレビジョン信号が入力されたと判別された場合には、駆動制御回路５０は、高電圧のクランプディスエーブル信号をクランプ回路２３'に供給して、そのクランプ動作を停止せしめる。一方、絵、図、又は表等を担うグラフィクス映像信号の如き特殊な絵柄を表現し得る映像信号が入力されたと判別された場合には、駆動制御回路５０は、低電圧のクランプディスエーブル信号をクランプ回路２３'に供給して、そのクランプ動作を実行させる。これにより、前述した如き特殊な絵柄を表示する際の過大な電力損失を防止する。
【００４２】
【発明の効果】
以上の如く、本発明による表示パネルの駆動装置は、供給された画素データの内で列方向に隣接するも少なくとも２つが互いに同一論理レベルである場合には画素データパルスの生成を担う共振パルス電源電位の振幅を、その最大電位レベルを保持したまま小にする。
【００４３】
従って、本発明によれば、共振パルス電源電位を推移させるべく実施される無駄な充放電動作が抑制されるので、無効電力が低減される。
【００４４】
【図面の簡単な説明】
【００４５】
【図１】表示パネルとしてプラズマディスプレイパネルを用いたプラズマディスプレイ装置の概略構成を示す図である。
【００４６】
【図２】１サブフィールド内においてＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【００４７】
【図３】本発明による駆動装置を搭載したプラズマディスプレイ装置の構成を示す図である。
【００４８】
【図４】本発明による駆動装置としての列電極駆動回路２０の内部動作を示す図である。
【００４９】
【図５】本発明による駆動装置としての列電極駆動回路２０の内部構成を示す図である。
【００５０】
【図６】列電極駆動回路２０の他の構成を示す図である。
【００５１】
【図７】図６に示す列電極駆動回路２０における内部動作を示す図である。
【００５２】
【図８】列電極駆動回路２０における内部動作の他の一例を示す図である。
【００５３】
【図９】列電極駆動回路２０の他の構成を示す図である。
【００５４】
【図１０】図９に示す列電極駆動回路２０の変形例を示す図である。
【００５５】
【主要部分の符号の説明】
Ｂ１ 直流電源
Ｃ１ コンデンサ
Ｄ１，Ｄ２ ダイオード
Ｌ１，Ｌ２ コイル
Ｓ１〜 スイッチング素子
１０ ＰＤＰ
２０ 列電極駆動回路
５０ 駆動制御回路
２００ 画素データビットパターン解析回路

Claims (10)

  1. 画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交差部に容量性発光素子が形成された表示パネルの前記列電極各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する表示パネルの駆動装置であって、
    最大電位レベルが所定の第１電位となる共振振幅を有する共振パルス電源電位を発生してこれを電源ライン上に印加する電源回路と、前記画素データに応じて前記電源ラインと前記列電極とを接続することにより前記列電極上に前記画素データパルスを発生せしめる画素データパルス発生回路と、を備え、
    前記電源回路は、前記画素データの内で列方向に隣接する少なくとも２つが互いに同一論理レベルである場合には前記共振パルス電源電位における前記第１電位を維持したまま前記共振振幅を小にすることを特徴とする表示パネルの駆動装置。
  2. 前記電源回路は、列方向において前記画素データ各々が連続して同一論理レベルである数に応じた分だけ前記共振振幅を小にすることを特徴とする請求項１記載の表示パネルの駆動装置。
  3. 前記電源回路は、一端が接地されたコンデンサと、前記コンデンサの他端及び前記電源ライン間に直列に接続された第１スイッチング素子及び第１コイルと、前記コンデンサの他端及び前記電源ライン間に直列に接続された第２スイッチング素子及び第２コイルと、前記第１電位を発生する直流電源と、前記直流電源及び前記電源ライン間に接続された第３スイッチング素子とからなり、前記画素データパルス発生回路は、前記画素データの論理レベルに応じて前記電源ライン及び前記列電極間を接続する複数の第４スイッチング素子と、前記画素データの反転論理レベルに応じて前記列電極を接地せしめる複数の第５スイッチング素子と、からなることを特徴とする請求項１記載の表示パネルの駆動装置。
  4. 画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交差部に容量性発光素子が形成された表示パネルの前記列電極各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する表示パネルの駆動装置であって、
    一端が接地されたコンデンサと、前記コンデンサの他端及び電源ライン間に直列に接続された第１スイッチング素子及び第１コイルと、前記コンデンサの他端及び前記電源ライン間に直列に接続された第２スイッチング素子及び第２コイルと、第１電位を発生する直流電源と、前記直流電源及び前記電源ライン間に接続された第３スイッチング素子と、列方向において隣接する前記画素データ各々が連続して同一論理レベルとなる数に応じた電位を前記コンデンサの他端に印加する可変電圧電源と、からなる電源回路と、
    前記画素データの論理レベルに応じて前記電源ライン及び前記列電極間を接続する複数の第４スイッチング素子と、前記画素データの論理レベルに対する反転論理レベルに応じて前記列電極を接地せしめる複数の第５スイッチング素子と、からなる画素データパルス発生回路と、を有することを特徴とする表示パネルの駆動装置。
  5. 前記可変電圧電源は、列方向において隣接する前記画素データ各々が連続して同一論理レベルである数が少ない場合には、前記コンデンサの他端に印加すべき電位を低くする一方、多い場合には前記コンデンサの他端に印加すべき電位を高くすることを特徴とする請求項４記載の表示パネルの駆動装置。
  6. 前記可変電圧電源は、前記第１電位の１／２の電位〜前記第１電位なる範囲にて前記コンデンサの他端に印加すべき電位を変化させることを特徴とする請求項４記載の表示パネルの駆動装置。
  7. 前記コンデンサの電位が所定の基準電位を越える場合には前記コンデンサの電位を強制的に前記基準電位にするクランプ回路を備えたことを特徴とする請求項４記載の表示パネルの駆動装置。
  8. 前記基準電位は前記第１電位の１／２の電位よりも高電位であり、かつ前記第１電位よりも低電位であることを特徴とする請求項７記載の表示パネルの駆動装置。
  9. 前記クランプ回路を動作状態から停止状態、及び停止状態から動作状態に切り換えるクランプ動作制御手段を更に備えたことを特徴とする請求項７記載の表示パネルの駆動装置。
  10. 前記クランプ動作制御手段は、入力映像信号の種別を判別しその判別結果に応じて前記クランプ回路を動作状態から停止状態、又は停止状態から動作状態に切り換えることを特徴とする請求項９記載の表示パネルの駆動装置。
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