JPH1063223A - 擬似中間調処理制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＤＰ等における擬似中間調表示の処理を、
映像の内容に応じた適切なものとする。 【解決手段】 第１の遅延回路1a〜第４の遅延回路1d等
からなる比較画素データ生成手段により、ＲＧＢの各映
像ごとに中心画素データ及びこれと隣接する８つの画素
データの９画素からなるグループの画素データを得る。
そして、比較判定部19において中心画素データを基準に
し、互いのレベル差を減算により得る。この減算データ
を基準値と比較し、同減算データが基準値以下かにつき
判定する。この判定を赤緑青につき行う。次に、ＲＧＢ
の判定データを基に全てが基準値以下につき総合判定部
４により判定する。同判定で、全てが基準値以下と判定
したときのみ、総合判定部４は擬似中間調処理部５に対
し入力映像データについて擬似中間調処理を行わしめる
ように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は擬似中間調処理制御
装置に係り、より詳細には、赤、緑及び青のディジタル
入力映像データについて擬似中間調表示の処理を行う回
路に対する制御に関する。

【０００２】

【従来の技術】ディスプレイ素子として、例えばＰＤＰ
（プラズマディスプレイパネル）のようにディジタル信
号で駆動するものがある。このＰＤＰが例えば、６ビッ
ト信号で駆動するものであるのに対し、映像処理回路側
が８ビット信号である場合、ビット数が不一致となる。
このため、従来の駆動方法としては映像データの下位２
ビットを切り捨てたり、または、映像データを６ビット
とする一方で中間階調を補うようにした擬似中間調表示
を行う処理をしていた。

【０００３】

【発明が解決しようとする課題】しかし、映像データの
下位２ビットを一律に切り捨てる方法は当然の結果とし
て画像の階調度が低下する。また、擬似中間調表示を行
う方法はこの階調度の低下を防止する方法として有効で
はある反面、映像の内容によっては映像の解像度をかえ
って低下させるという欠点がある。例えば、表示面積の
小さな文字のように、ある微小範囲内での画素データの
レベルが大きく変化するような場合に上記の擬似中間調
表示を行うとその表示のために解像度を低下させる。

【０００４】これに対し、表示面積の大きな図形のよう
に、ある範囲内での画素データレベルの変化が比較的小
さい場合にはこの擬似中間調表示をした方が見掛け上の
画質を向上させる効果がある。このように、擬似中間調
表示を一律に行う方法は必ずしも画質を向上させるもの
ではない。従って、画素データのレベル変化の状態に応
じて擬似中間調表示を行ったり、又は行わないように制
御できれば上記のような問題は解消される。本発明は以
上の観点からなされたものであり、画素データのレベル
変化の状態に応じて擬似中間調表示の処理を制御するよ
うにした擬似中間調処理制御装置を提供することを目的
とする。

【０００５】

【課題を解決するための手段】本発明は、赤、緑及び青
のディジタル入力映像データそれぞれを基に、中心とす
る画素データと、同中心画素データと隣接する左右各々
の画素データと、前記中心画素データが属するラインと
隣接する上側ラインであって前記中心画素データと隣接
する３つの画素データと、前記中心画素データが属する
ラインと隣接する下側ラインであって前記中心画素デー
タと隣接する３つの画素データとからなる９つの画素デ
ータを得るための比較画素データ生成手段と、前記中心
画素データと、他の８つの画素それぞれとのレベル差を
演算し、更に、同レベル差それぞれを設定した基準値と
比較し、同レベル差それぞれが基準値以下かにつき判定
する比較判定手段それぞれを前記赤、緑及び青のディジ
タル入力映像データそれぞれについて設けるとともに、
前記赤、緑及び青の映像データそれぞれの比較判定手段
よりの比較判定データ全てが前記基準値以下のものであ
るかにつき判定する総合判定手段とを設け、前記総合判
定手段の判定データが、赤、緑及び青において全て前記
基準値以下のものであるときには前記入力映像データに
対し中間調の処理を行うように同判定データを基に中間
調処理部を制御するようにした擬似中間調処理制御装置
を提供するものである。

【０００６】

【発明の実施の形態】第１の遅延回路〜第４の遅延回路
からなる比較画素データ生成手段により、赤、緑及び青
の各映像ごとに中心画素データ及びこれと隣接する８つ
の画素データの９画素からなるグループの画素データが
得られる。この８つの画素データは中心画素データに対
し、左、右、左上、上、右上、左下、下及び右下の位置
関係にある。これら８つの画素データにつき、中心画素
データを基準にして互いのレベル差を減算することによ
り得る。この減算データを基準値と比較し、同減算デー
タが基準値以下かにつき判定する。この判定を赤緑青に
つき行う（比較判定手段）。

【０００７】次いで、上記赤緑青の判定データを基に全
てが基準値以下につき判定する（総合判定手段）。全て
が基準値以下と判定したときには、前記総合判定手段は
その後段に設けてなる擬似中間調処理部に対し入力映像
データについて擬似中間調処理を行わしめるように制御
する。上記以外の場合には入力映像データにつき擬似中
間調処理を行うことなくデータをスルーさせるように制
御する。

【０００８】

【実施例】以下、図面に基づいて本発明による擬似中間
調処理制御装置を説明する。図１は本発明による擬似中
間調処理制御装置の一実施例を示す本装置全体の要部ブ
ロック図、図２は図１の比較判定部の一実施例を示す要
部ブロック図である。また、図３は図１等を説明するた
めのものであり、（Ａ）は画素データ説明図、（Ｂ）は
比較判定する９画素の説明図である。図１において、
Ｒ、Ｇ及びＢはディジタル入力の赤、緑及び青の各映像
データ、１はＲ用であって、９画素をグループとした比
較画素データの生成と、その９画素の中心位置にある画
素データ（中心画素データ）と隣接する周辺８つの画素
データとのレベル差を求め、これを基準値に対して比較
判定する機能部分であり、２及び３は上記Ｒ用に対する
Ｇ用及びＢ用のものである。なお、Ｇ用及びＢ用のもの
についてはＲ用と同構成のため具体的構成図を省略し
た。４は基準値に対する前記Ｒ、Ｇ及びＢの比較判定を
基に擬似中間調処理を行わせるか否かにつき総合判定す
る総合判定部、５は擬似中間調処理部である。

【０００９】最初に、９画素の比較画素データの生成に
つきＲ用回路に基づき説明する。図３は映像を構成する
画素データと、画面走査との関係を示したものであり、
図の右方向（Ｈ方向）の画素ほど、また下方向（Ｖ方
向）の画素ほど最新の画素データである。本発明ではこ
のような画素データをＨ方向に３画素、Ｖ方向に３画素
の計９画素を１グループとし、そのグループ単位でその
中心にある画素を基準にして周辺８つの画素それぞれと
のレベル差を求め、このレベル差を基準値と比較し、こ
の比較に基づき中間調の処理を行うか否かを上記グルー
プごとに判定するものである。また、上記グループは１
ビットづつＨ方向にシフトし、１ラインにつき終了した
ときには更に次のライン（下側ライン）へ移行して上記
判定を行い、最後の９画素（図３Ａ右下）でそのフレー
ムの判定を終了する。

【００１０】図１において、Ｒ信号は第１の遅延回路1a
に入力する。同第１の遅延回路1aは図示のように２つの
１ライン遅延回路11、12を直列にして構成する。これに
より各遅延回路出力が１ライン遅延した画素データD1及
び２ライン遅延した画素データD2となる。このうち、２
ライン遅延した画素データD2が最も遅れたデータであっ
て上側ラインのデータとなり、１ライン遅延した画素デ
ータD1がその下のラインとなる。更に下のラインは遅延
回路を通さないデータD3、つまり、入力データそのもの
である。以上により相隣接する３ラインが特定される。
上記の１ライン遅延回路として例えば、１ラインメモリ
を使用し、１ライン分のデータを記憶後、これを読み出
すことで１ラインの遅延機能を達成することができる。

【００１１】次に、上記３ラインを基に前記９画素を得
る。そのため、１ライン遅延回路11の出力D1を第２の遅
延回路1bに入力する。同第２の遅延回路1bは図示のよう
に２つの１ドット遅延回路13、14を直列にして構成す
る。これにより各遅延回路出力が１ドット遅延した画素
データD4及び２ドット遅延した画素データD5となる。こ
のうち、２ドット遅延した画素データD5が最も遅れたデ
ータであり、前記上側ラインの左側データとなり、１ド
ット遅延した画素データD4がその右（中心）のドットと
なる。更に右のドットは１ドット遅延回路を通さないデ
ータ、つまり、１ライン遅延回路11よりのデータD1その
ものである。これにより前記３ラインのうちの中心ライ
ン上にある相隣接する中心ドットと、同中心ドットの左
右それぞれの２ドットとの計３ドットが特定される。

【００１２】同様に、２ライン遅延したデータ（１ライ
ン遅延回路12出力）を前記同様に２つの１ドット遅延回
路15、16を直列にした第３の遅延回路1cで各１ドット遅
延する。これにより、前記中心ドットが属するラインに
対し上側にあるラインのドットデータD6、D7が特定され
る。このD6は中心画素データD4に対し上側画素データで
あり、D7は左上画素データである。右上の画素データは
１ライン遅延回路12の出力データD2となる。残る３ドッ
ト、つまり、前記中心ドットが属するラインに対し下側
にあるラインの３ドットについては、Ｒ入力データ（＝
D3）を前記同様に２つの１ドット遅延回路17、18を直列
にした第４の遅延回路1dで各１ドット遅延する。これに
より、前記中心画素データD4に対し、右下の画素データ
D3、下側画素データD8（１ドット遅延回路17出力）、左
下の画素データD9（１ドット遅延回路18出力）の計３ド
ットが特定される。

【００１３】以上のようにして比較対象となる９画素が
特定される。この９画素からなるグループは、画面上で
言えば前述の１ドット遅延回路により１ドットづつ右方
向へシフトし、また、１ライン遅延回路により１ライン
づつ下方へシフトする。上記の各１ドット遅延回路13〜
17については、例えば、入力データを１ドット遅延して
出力するシフトレジスタで構成してもよい。上記９画素
について纏めて図示したものが図３（Ｂ）である。この
ようにして特定された９画素のデータはそれぞれ比較判
定部19へ入力する。同比較判定部19は９画素データ中の
中心画素データD4を基準に、他の８つの画素データそれ
ぞれとについてレベル差を演算し、そのレベル差それぞ
れを予め設定した基準値と比較するものである。

【００１４】この比較判定部19の具体的構成例を示した
ものが図２である。以下、図２を基に説明する。比較判
定部19に入力するデータは図１のデータD1〜D9の９つの
画素データである。このうちの中心画素データD4を基準
に他の８つの画素データとそれぞれ減算をする。そのた
め８つの減算器21〜28を設ける。これら各減算器データ
がレベル差を示すデータとなる。これら各減算器出力デ
ータそれぞれを８つの比較器29〜36により基準値と比較
する。これら８つの比較データは基準値を全て超える場
合、全て超えない場合、又は一部超える場合等種々の形
態のデータとなる。各比較器出力データは判定部37へ送
られる。同判定部37は各比較器出力データの全てが基準
値以下のデータか、又は同データ中の１つにでも基準値
を超えるデータがあるかに応じて相応のデータを出力す
るものである。前者の、全てが基準値以下のデータS1の
場合には擬似中間調処理を行わしめることとし、後者
の、１つにでも基準値を超えるデータがある場合には擬
似中間調処理は行わないようにする。但し、ここでの判
定はＲ信号についてのみのものであり、最終判定ではな
い。

【００１５】また、上記の判定部37として、ＯＲゲート
を使用してもよい。この場合、各比較器29〜36は、減算
データが基準値以下の場合にロー（Ｌ）出力となり、基
準値を超える場合にはハイ（Ｈ）出力するようにする。
これにより比較器出力全てがＬ出力の場合のみＯＲゲー
ト出力がＬとなり、比較器出力中の１つでもＨがあれば
その出力はＨとなり、上記判定機能を達成する。以上、
Ｒ信号についての比較画素データ（９画素）の生成と、
これら画素を基にした比較判定につき説明したが、同じ
処理をＧ信号及びＢ信号についても行う。従って、判定
部37等の判定データとしてはＲＧＢの３つのデータとな
る。これら３つの判定データは総合判定部４へ送られる
（図１）。

【００１６】総合判定部４は、ＲＧＢ各信号についての
判定データを基に最終判定をなすものである。つまり、
ＲＧＢ各判定データの全てが基準値以下の判定データの
場合には擬似中間調処理部５において擬似中間調処理を
行わしめることとし、１つにでも基準値を超える判定デ
ータがある場合には同擬似中間調処理は行わなず、入力
映像データをスルーさせるような制御データを擬似中間
調処理部５に送る。擬似中間調処理部５は総合判定部４
よりの制御データに基づき、上述のように作動する。な
お、この擬似中間調処理自体は従来の方法でよい。上記
総合判定部４を前記判定部37等と同様にＯＲゲートを使
用してもよい。但し、この場合、各判定部出力として、
前述のＯＲゲートを使用した場合の出力形態にする。こ
れにより、判定部37等の判定出力の全てがＬ出力の場合
のみＯＲゲート出力がＬとなり、判定出力中の１つでも
Ｈがあればその出力はＨとなり、上記総合判定機能を達
成する。

【００１７】

【発明の効果】以上説明したように本発明によれば、制
限されたビット数のディジタル信号で駆動するＰＤＰ等
に対し、映像処理回路の信号のビット数が上記ビット数
より多いようなディスプレイ装置において、ディジタル
入力映像データに対する擬似中間調処理が映像データの
内容に応じて適切に行われることとなる。つまり、９画
素をグループとし、その中心位置にある画素データを基
準に相隣接する周辺８画素それぞれとのレベル差を求
め、それらレベル差が全て設定した基準値以下の場合に
は擬似中間調処理部に対し擬似中間調処理を行わしめる
ように制御し、前記レベル差の１つにでも基準値を超え
るものがある場合には同擬似中間調処理は行わず、入力
映像データをスルーさせるように制御する。

【００１８】これに対し従来は、映像データの内容に関
係なく一律に擬似中間調処理を行ったり、又は、擬似中
間調処理は行わず単に映像データの下位ビットを切り捨
ててそのＰＤＰにビット数を合わせたりしていた。この
ため、前者の、一律に擬似中間調処理を行う方法におい
ては映像内容によってはかえって解像度等を低下させ、
また、後者の下位ビットを切り捨てる方法においては階
調度を低下させるという欠点があったのに対し、本発明
によりこれら欠点が解消され、映像内容に応じて適切な
擬似中間調処理が行われることとなり、画質を向上させ
ることが可能となる。このように、本発明は、ＰＤＰを
使用したディジタル映像表示機器の性能向上に寄与しう
るものである。

【図面の簡単な説明】

【図１】本発明による擬似中間調処理制御装置の一実施
例を示す全体構成の要部ブロック図である。

【図２】図１の比較判定部19の具体的構成の一実施例を
示す要部ブロック図である。

【図３】本発明説明のための図であり、（Ａ）は画素デ
ータ説明図、（Ｂ）は９画素の説明図である。

【符号の説明】

１ 赤（Ｒ）信号用の比較画素データ生成部及び比較判
定部 ２ 緑（Ｇ）信号用の比較画素データ生成部及び比較判
定部 ３ 青（Ｂ）信号用の比較画素データ生成部及び比較判
定部 ４ 総合判定部 ５ 擬似中間調処理部 1a 第１の遅延回路 1b 第２の遅延回路 1c 第３の遅延回路 1d 第４の遅延回路 11、12 １ライン遅延回路 13、14、15、16、17、18 １ドット遅延回路 19 比較判定部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 赤、緑及び青のディジタル入力映像デー
   タそれぞれを基に、中心とする画素データと、同中心画
   素データと隣接する左右各々の画素データと、前記中心
   画素データが属するラインと隣接する上側ラインであっ
   て前記中心画素データと隣接する３つの画素データと、
   前記中心画素データが属するラインと隣接する下側ライ
   ンであって前記中心画素データと隣接する３つの画素デ
   ータとからなる９つの画素データを得るための比較画素
   データ生成手段と、前記中心画素データと、他の８つの
   画素それぞれとのレベル差を演算し、更に、同レベル差
   それぞれを設定した基準値と比較し、同レベル差それぞ
   れが基準値以下かにつき判定する比較判定手段それぞれ
   を前記赤、緑及び青のディジタル入力映像データそれぞ
   れについて設けるとともに、前記赤、緑及び青の映像デ
   ータそれぞれの比較判定手段よりの比較判定データ全て
   が前記基準値以下のものであるかにつき判定する総合判
   定手段とを設け、前記総合判定手段の判定データが、
   赤、緑及び青において全て前記基準値以下のものである
   ときには前記入力映像データに対し中間調の処理を行う
   ように同判定データを基に中間調処理部を制御するよう
   にしたことを特徴とする擬似中間調処理制御装置。
2. 【請求項２】 前記比較画素データ生成手段を、前記デ
   ィジタル入力映像データを基に１ライン遅延した画素デ
   ータと２ライン遅延した画素データとを得る第１の遅延
   回路と、前記１ライン遅延した画素データを基に１ドッ
   ト遅延した画素データと２ドット遅延した画素データと
   を得る第２の遅延回路と、前記２ライン遅延した画素デ
   ータを基に１ドット遅延した画素データと２ドット遅延
   した画素データとを得る第３の遅延回路と、前記ディジ
   タル入力映像データを基に１ドット遅延した画素データ
   と２ドット遅延した画素データとを得る第４の遅延回路
   とで構成し、前記第２の遅延回路における１ドット遅延
   した画素データを前記中心画素データとし、前記第２の
   遅延回路における２ドット遅延した画素データ及び前記
   第１の遅延回路における１ライン遅延した画素データと
   を前記左右各々の画素データとし、前記第１の遅延回路
   における２ライン遅延した画素データと前記第３の遅延
   回路における１ドット遅延した画素データ及び２ドット
   遅延した画素データとを前記上側ラインの３つの画素デ
   ータとし、前記ディジタル入力映像データの画素データ
   と前記第４の遅延回路における１ドット遅延した画素デ
   ータ及び２ドット遅延した画素データとを前記下側ライ
   ンの３つの画素データとしたことを特徴とする請求項１
   記載の擬似中間調処理制御装置。
3. 【請求項３】 前記第１の遅延回路を、前記ディジタル
   入力映像データの１ライン画素データを記憶後出力する
   第１のラインメモリと、同第１のラインメモリよりの１
   ライン画素データを記憶後出力する第２のラインメモリ
   とで構成したことを特徴とする請求項２記載の擬似中間
   調処理制御装置。
4. 【請求項４】 前記第２の遅延回路、第３の遅延回路又
   は第４の遅延回路を、入力される画素データを１ドット
   遅延して出力する第１のシフトレジスタと、同第１のシ
   フトレジスタよりの画素データを１ドット遅延して出力
   する第２のシフトレジスタとで構成したことを特徴とす
   る請求項２記載の擬似中間調処理制御装置。
5. 【請求項５】 前記比較判定手段を、前記中心画素デー
   タと、前記８つの画素データそれぞれとの減算をなす８
   つの減算器と、前記８つの減算器それぞれよりの減算デ
   ータを前記基準値とそれぞれ比較する８つの比較器と、
   前記８つの比較器よりの比較データが前記基準値以下の
   ときには所要の判定データを出力する判定部とで構成し
   たことを特徴とする請求項１記載の擬似中間調処理制御
   装置。
6. 【請求項６】 前記比較判定手段における判定部を、Ｏ
   Ｒゲートで構成したことを特徴とする請求項５記載の擬
   似中間調処理制御装置。
7. 【請求項７】 前記総合判定手段を、ＯＲゲートで構成
   したことを特徴とする請求項１記載の擬似中間調処理制
   御装置。