JP2008233497A

JP2008233497A - 表示パネルの駆動回路

Info

Publication number: JP2008233497A
Application number: JP2007072496A
Authority: JP
Inventors: Mikio Sasaki; 幹雄佐々木; Norifumi Teramoto; 典史寺本
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 2007-03-20
Filing date: 2007-03-20
Publication date: 2008-10-02

Abstract

【課題】部品点数を減らしてより簡単な回路構成にすると共に消費電力の損失を少なくして電力回収を行うことができる表示パネルの駆動回路を提供する。
【解決手段】表示パネルの一方の電極及び他方の電極に接続されて表示パネルの電極を一定の電位に保つ電圧クランプ部と、第１巻線と、第１巻線とは逆極性の第２巻線とで構成されるトランスと、トランスの第１巻線の第１端子と接地ラインとの間に接続された第１スイッチング素子と、トランスの第２巻線の第１端子と接地ラインとの間に接続された第２スイッチング素子と、を備え、トランスの第１巻線の第２端子が表示パネルの一方の電極に接続されて表示パネルの電極間静電容量に等価的に接続され、トランスの第２巻線の第２端子が表示パネルの他方の電極に接続されて表示パネルの電極間静電容量に等価的に接続されている。
【選択図】図６

Description

本発明は、プラズマディスプレイパネル等の表示パネルの駆動回路に関する。

現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した表示セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する（特許文献１参照）。

サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、走査パルスを行毎に行電極対の一方の電極に印加しつつ列電極にデータパルスを印加して選択的に各表示セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、サスティンパルスを行電極対の各々に交互に印加して所定量の壁電荷が形成されている表示セルのみを繰り返し放電させ、その放電に伴う発光状態を維持することが行われる。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての表示セル内において、対を為す行電極間にリセットパルスを印加してリセット放電を生起させることにより全表示セル内に残留する壁電荷の量を初期化するリセット行程を実行する。

図１はプラズマディスプレイパネルの１表示ライン分の各表示セルにサスティンパルスを供給する駆動回路の具体的回路構成を示している。この駆動回路は行電極Ｘ，Ｙ各々のための回路部からなる。行電極Ｙ側の回路部はスイッチ素子Ｓ１，Ｓ２，Ｓ１１，Ｓ１２、コイルＬ１，Ｌ２、ダイオードＤ１，Ｄ２及びキャパシタＣ１を備えている。行電極Ｙ側の回路部においては、スイッチ素子Ｓ１１、ダイオードＤ１及びコイルＬ１からなる直列回路と、スイッチ素子Ｓ１２、ダイオードＤ２及びコイルＬ２からなる直列回路と、が並列に接続されている。それらの直列回路各々の一端が行電極Ｙに接続され、他端がキャパシタＣ１を共通に介して接地されている。また、その一端は電圧Ｖｓの供給ラインとスイッチ素子Ｓ１を介して接続されると共に、スイッチ素子Ｓ２を介して接地されている。

行電極Ｘ側の回路部はスイッチ素子Ｓ３，Ｓ４，Ｓ１３，Ｓ１４、コイルＬ３，Ｌ４、ダイオードＤ３，Ｄ４及びキャパシタＣ２を備えており、その各部品は行電極Ｙ側の回路部と同様に接続されている。表示セルは行電極Ｘ，Ｙ間において抵抗ＲｐとキャパシタＣｐとが直列に接続された等価回路として示されている。キャパシタＣ１，Ｃ２各々の容量はキャパシタＣｐの容量に比べて十分に大きい。

かかる駆動回路においては、サスティンパルスを行電極Ｙに印加する場合にはスイッチ素子Ｓ４がオンされる。なお、キャパシタＣ１，Ｃ２の電圧はＶｓ／２になっているとする。キャパシタＣｐの電圧が０Ｖのときにスイッチ素子Ｓ１１がオンになると、コイルＬ１とキャパシタＣｐとによる共振作用により、キャパシタＣ１からスイッチ素子Ｓ１１、ダイオードＤ１、コイルＬ１、抵抗Ｒｐ、キャパシタＣｐ、スイッチ素子Ｓ４を介してグランドへという経路で共振電流Ｉｐが流れ、これにより行電極Ｙの電圧Ｖｙが図２に示すように上昇し、サスティンパルスの立ち上がり部分を形成する。その後、スイッチ素子Ｓ１１がオフとなり、スイッチ素子Ｓ１がオンとなって、行電極Ｙには電圧Ｖｓが印加される。このキャパシタＣｐの一端の電圧がＶｓのときにスイッチ素子Ｓ１２がオンにされると、コイルＬ２とキャパシタＣｐとによる共振作用により、グランドからスイッチＳ４、キャパシタＣｐ、抵抗Ｒｐ、コイルＬ２、ダイオードＤ２、スイッチ素子Ｓ１２、キャパシタＣ１へという経路で共振電流Ｉｐが流れ、これにより行電極Ｙの電圧Ｖｙが降下し、サスティンパルスの立ち下がり部分を形成する。図２には、共振電流Ｉｐの波形を示しており、行電極Ｙから行電極Ｘ方向に流れる場合を正電流とし、その逆が負電流としている。

サスティンパルスを行電極Ｘに印加する場合についても同様に、スイッチ素子Ｓ２がオンされる。キャパシタＣｐの電圧が０Ｖのときにスイッチ素子Ｓ１３がオンになると、コイルＬ３とキャパシタＣｐとによる共振作用により、キャパシタＣ２からスイッチ素子Ｓ１３、ダイオードＤ３、コイルＬ３、キャパシタＣｐ、抵抗Ｒｐ、スイッチ素子Ｓ２を介してグランドへという経路で共振電流Ｉｐが流れ、これにより行電極Ｘの電圧Ｖｘが図２に示すように上昇し、サスティンパルスの立ち上がり部分を形成する。その後、スイッチ素子Ｓ１３がオフとなり、スイッチ素子Ｓ３がオンとなって、行電極Ｘには電圧Ｖｓが印加される。このキャパシタＣｐの他端の電圧がＶｓのときにスイッチ素子Ｓ１４がオンにされると、コイルＬ４とキャパシタＣｐとによる共振作用により、グランドからスイッチＳ２、抵抗Ｒｐ、キャパシタＣｐ、コイルＬ４、ダイオードＤ４、スイッチ素子Ｓ１４、キャパシタＣ２へという経路で共振電流Ｉｐが流れ、これにより行電極Ｘの電圧Ｖｘが降下し、サスティンパルスの立ち下がり部分を形成する。

このようにサスティンパルスの印加時には、共振作用を利用してパネルのキャパシタＣｐの電圧を変化させることができるので、回路の電力損失は共振電流の流れる経路の損失だけとなり、電力損失を低減することができる。
特開２００３−２３３３４３号公報

しかしながら、かかる従来の表示パネルの駆動回路は、対をなす行電極それぞれに駆動回路が必要である。このため、一方の駆動回路で駆動パルスとしてのサスティンパルスを発生させるために４つのスイッチング素子に対してそれぞれ制御入力が、他方の駆動回路でサスティンパルスを発生させるために４つのスイッチング素子に対してそれぞれ制御入力が必要となる。また、対をなす行電極各々に印加されるサスティンパルスは図２に示すように、互いに半周期位相をずらせたものとなっているため、制御入力は別々の回路で作成されることになり、制御入力数が多かった。更に、充放電経路にそれぞれダイオードが存在するため、ダイオードの順方向降下が抵抗成分として存在し、消費電力の損失となる。

このような問題点は、表示パネルとしてプラズマディスプレイパネルの駆動回路に限らず、上記のキャパシタＣｐのように容量性素子からなるＥＬ（エレクトロルミネセンス）の表示パネルの駆動回路でも同様に存在する。

本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、部品点数を減らしてより簡単な回路構成にすると共に消費電力の損失を少なくして電力回収を行うことができる表示パネルの駆動回路を提供することが本発明の目的である。

請求項１に係る発明の表示パネルの駆動回路は、各表示セルが少なくとも２つの電極により形成される表示パネルの駆動回路であって、前記２つの電極の一方の電極及び他方の電極に接続されて前記表示パネルの電極を一定の電位に保つ電圧クランプ部と、第１巻線と、前記第１巻線とは逆極性の第２巻線とで構成されるトランスと、前記トランスの第１巻線の第１端子と接地ラインとの間に接続された第１スイッチング素子と、前記トランスの第２巻線の第１端子と接地ラインとの間に接続された第２スイッチング素子と、を備え、前記トランスの第１巻線の第２端子が表示パネルの一方の電極に接続されて前記表示パネルの電極間静電容量に等価的に接続され、前記トランスの第２巻線の第２端子が表示パネルの他方の電極に接続されて前記表示パネルの電極間静電容量に等価的に接続されていることを特徴としている。

請求項１に係る発明の表示パネルの駆動回路においては、第１スイッチング素子がオフとなり第２スイッチング素子がオンとなると、電圧クランプ部、表示パネルの一方の電極と他方の電極との間、トランスの第２巻線、第２スイッチング素子、そしてグランドという経路で共振電流が流れる。第２巻線を流れる電流により第２巻線にエネルギーが蓄えられた後、第１スイッチング素子がオンとなり第２スイッチング素子がオフとなると、第２巻線の蓄積エネルギーはトランスの作用により、第１巻線を通して放出される。この結果、第１巻線を流れる電流は、グランドから第１スイッチング素子、第１巻線、表示パネルの一方の電極と他方の電極との間、電圧クランプ部へという経路を形成して共振電流として流れる。

第１スイッチング素子がオンとなり第２スイッチング素子がオフとなると、電圧クランプ部、表示パネルの他方の電極と一方の電極との間、トランスの第１巻線、第１スイッチング素子、そしてグランドという経路で共振電流が流れる。第１巻線を流れる電流により第１巻線にエネルギーが蓄えられた後、第１スイッチング素子がオフとなり第２スイッチング素子がオンとなると、第１巻線の蓄積エネルギーはトランスの作用により、第２巻線を通して放出される。この結果、第２巻線を流れる電流は、グランドから第２スイッチング素子、第２巻線、表示パネルの他方の電極と一方の電極との間、電圧クランプ部へという経路を形成して共振電流として流れる。

よって、共振電流が流れる経路内に表示パネルのキャパシタ成分を除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図３は本発明が適用されたプラズマディスプレイ装置を示している。このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、列電極駆動回路５５、及び駆動制御回路５６から構成される。

ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に各々伸張して配列された列電極Ｄ₁〜Ｄ_m、横方向（水平方向）に各々伸張して配列された行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ₁，Ｘ₁）、（Ｙ₂，Ｘ₂）、（Ｙ₃，Ｘ₃）、・・・、（Ｙ_n，Ｘ_n）が各々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ₁〜Ｄ_m各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う表示セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する表示セルＰＣ₁、1〜ＰＣ1、_m、第２表示ラインに属する表示セルＰＣ2、₁〜ＰＣ2、_m、・・・・、第ｎ表示ラインに属する表示セルＰＣ_n、1〜ＰＣ_n、_mの各々がマトリクス状に配列されているのである。

ＰＤＰ５０の列電極Ｄ₁〜Ｄ_m各々は列電極駆動回路５５に接続され、行電極Ｘ₁〜Ｘ_n各々はＸ行電極駆動回路５１に接続され、行電極Ｙ₁〜Ｙ_n各々はＹ行電極駆動回路５３に接続されている。

駆動制御回路５６は、上記構造を有するＰＤＰ５０を図４に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をＸ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５の各々に供給する。Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５は、その発光駆動シーケンスに従ってＰＤＰ５０を駆動すべき各種駆動パルスを生成してＰＤＰ５０に供給する。

図４に示す発光駆動シーケンスにおいては、１フィールド（１フレーム）の表示期間内のサブフィールドＳＦ１〜ＳＦ１２各々において、アドレス行程Ｗ及びサスティン行程Ｉを各々実行する。また、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ちリセット行程Ｒを実行する。サブフィールドＳＦ１〜ＳＦ１２のサスティン行程Ｉの期間はＳＦ１〜ＳＦ１２の順に長くされている。なお、アドレス行程Ｗが実行される期間がアドレス期間であり、サスティン行程Ｉが実行される期間がサスティン期間である。

図５は、サブフィールドＳＦ１〜ＳＦ１２の内からＳＦ１及びＳＦ２を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。

先頭のサブフィールドＳＦ１においてのみアドレス行程Ｗに先立ち実施されるリセット行程Ｒでは、Ｘ行電極駆動回路５１が図５に示す如き負極性のリセットパルスＲＰ_Xを行電極Ｘ₁〜Ｘ_nに一斉に印加する。リセットパルスＲＰ_Xは時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形を有している。更に、かかるリセットパルスＲＰ_Xの印加と同時に、Ｙ行電極駆動回路５３は、図５に示す如き、リセットパルスＲＰ_Xと同様に時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形であって正極性のリセットパルスＲＰ_Yを行電極Ｙ₁〜Ｙ_nに一斉に印加する。リセットパルスＲＰ_Y及びリセットパルスＲＰ_Xの同時印加により、全ての表示セルＰＣ1、₁〜ＰＣ_n、_m各々内の行電極Ｘ及びＹ間においてリセット放電が生起される。かかるリセット放電の終息後、行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。

次に、サブフィールドＳＦ１〜ＳＦ１２各々のアドレス行程Ｗでは、Ｙ行電極駆動回路５３が正極性の電圧を全ての行電極Ｙ₁〜Ｙ_nに印加しつつ、それに重畳して負極性の電圧を有する走査パルスＳＰを行電極Ｙ₁〜Ｙ_n各々に順次印加して行く。この間、Ｘ電極駆動回路５１は、行電極Ｘ₁〜Ｘ_n各々を０Ｖにさせる。列電極駆動回路５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極駆動回路５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ₁〜Ｄ_mに印加して行く。つまり、列電極駆動回路５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ₁を列電極Ｄ₁〜Ｄ_mに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ₂を列電極Ｄ₁〜Ｄ_mに印加して行くのである。負極性の電圧を有する走査パルスＳＰと高電圧の画素データパルスＤＰとが同時に印加された表示セルＰＣ内の列電極Ｄ及び行電極Ｙ間において選択消去放電が生起され、表示セルＰＣ内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの低電圧（０ボルト）の画素データパルスＤＰが印加された表示セルＰＣ内では上記の如き選択消去放電は生起されない。よって、表示セルＰＣ内の壁電荷の形成状態が維持される。すなわち、表示セルＰＣ内に壁電荷が存在する場合にはそれがそのまま残留し、壁電荷が存在しない場合には壁電荷の非形成状態が維持される。

このように、選択消去アドレス法に基づくアドレス行程Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に表示セルＰＣ各々内に選択消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する表示セルＰＣを点灯状態、壁電荷が消去された表示セルＰＣを消灯状態に設定するのである。

次に、各サブフィールドのサスティン行程Ｉでは、Ｘ行電極駆動回路５１及びＹ行電極駆動回路５３の各々が、交互に繰り返し正極性のサスティンパルスＩＰ_X及びＩＰ_Yを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する。サスティンパルスＩＰ_X及びＩＰ_Yを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスＩＰ_X及びＩＰ_Yが印加される度に、所定量の壁電荷が形成されている上記点灯状態にある表示セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。

図６はＸ行電極駆動回路５１及びＹ行電極駆動回路５３に形成されているサスティンパルス生成回路を示している。このサスティンパルス生成回路は、ＰＤＰ５０の１表示ライン分を示しており、スイッチング素子Ｓ１〜Ｓ６及びトランスＴ１を備えている。スイッチング素子Ｓ１〜Ｓ６にはダイオードＤＳ１〜ＤＳ６が並列に接続されている。トランスＴ１は互いに電磁的に結合した巻線Ｌ１（第１巻線）及びＬ２（第２巻線）を有している。図６にはその巻線Ｌ１及びＬ２において同一となる極性を黒丸で示している。

１表示ライン上の行電極Ｙはスイッチング素子Ｓ１（第３スイッチング素子）を介して電圧Ｖｓの電源ラインに接続され、また、スイッチング素子Ｓ２（第４スイッチング素子）を介して接地されている。更に、行電極ＹはトランスＴ１の巻線Ｌ１の一端に接続されている。巻線Ｌ１の他端はスイッチング素子Ｓ５（第１スイッチング素子）を介して接地されている。

１表示ライン上の行電極Ｘはスイッチング素子Ｓ３（第５スイッチング素子）を介して電圧Ｖｓの電源ラインに接続され、また、スイッチング素子Ｓ４（第６スイッチング素子）を介して接地されている。更に、行電極ＸはトランスＴ１の巻線Ｌ２の一端に接続されている。巻線Ｌ２の他端はスイッチング素子Ｓ６（第２スイッチング素子）を介して接地されている。巻線Ｌ１の他端と巻線Ｌ２の一端とが同一極性となる。

表示セルは行電極Ｘ，Ｙ間において抵抗ＲｐとキャパシタＣｐとが直列に接続された等価回路として示されている。

このサスティンパルス生成回路はＸ行電極駆動回路５１及びＹ行電極駆動回路５３の各々の回路部分を含み、それらの部分がトランスＴ１によって互いに結合している構成になっている。

かかる構成のサスティンパルス生成回路においては、行電極Ｘの電圧Ｖｘが電圧Ｖｓに等しく（Ｖｘ＝Ｖｓ）、行電極Ｙの電圧ＶｙがＶｙ＝０Ｖである状態で、スイッチング素子Ｓ２がオンとされ、スイッチング素子Ｓ６がオンとされ、その他のスイッチング素子Ｓ１，Ｓ３，Ｓ４，Ｓ５がオフにされると、グランドからスイッチング素子Ｓ２、抵抗Ｒｐ、キャパシタＣｐ、巻線Ｌ２、スイッチング素子Ｓ６、そしてグランドへという経路で電流Ｉｐが流れる。この電流ＩｐはＰＤＰ５０のキャパシタＣｐとトランスＴ１の巻線Ｌ２とで形成される共振電流ＩＬ２である。共振電流ＩＬ２の増加に従って行電極Ｘの電圧Ｖｘは降下し、トランスＴ１の巻線Ｌ２には共振電流ＩＬ２によるエネルギーが蓄えられる。よって、行電極Ｘに印加されるサスティンパルスの立ち下がり部分が形成される。

行電極Ｘの電圧Ｖｘが０Ｖ近傍に達したときスイッチング素子Ｓ２，Ｓ６がオフされ、代わってスイッチング素子Ｓ４，Ｓ５がオンにされると、巻線Ｌ２に蓄えられたエネルギーはトランスＴ１の作用により、巻線Ｌ１を通して放出される。巻線Ｌ１を流れる電流は、グランドからスイッチング素子Ｓ５、巻線Ｌ１、抵抗Ｒｐ、キャパシタＣｐ、スイッチング素子Ｓ４、そしてグランドへという経路を形成し、共振電流Ｉｐとして流れる。この電流ＩｐはＰＤＰ５０のキャパシタＣｐとトランスＴ１の巻線Ｌ１とで形成される共振電流ＩＬ１である。この電流ＩＬ１を流す場合においてはスイッチング素子Ｓ５は必ずしもオンである必要はなく、スイッチング素子Ｓ５に並列に接続されたダイオードＤＳ５を介して電流ＩＬ１を流すことができる。

このように、行電極Ｘの電圧Ｖｘを下降させるエネルギーをトランスＴ１の巻線Ｌ２に蓄え、電圧Ｖｘが０Ｖ近傍に達した時点でスイッチング素子Ｓ６をオンからオフすることで、その蓄積エネルギーをトランスＴ１の巻線Ｌ１から放出させることが行われる。これにより、行電極Ｙの電圧Ｖｙを上昇させることができる。よって、行電極Ｙに印加されるサスティンパルスの立ち上がり部分が形成される。

この共振電流ＩＬ１の流れている時においては、ＰＤＰ５０の抵抗Ｒｐや回路抵抗、スイッチング素子の抵抗により損失が発生するので、行電極Ｙの電圧Ｖｙは電圧Ｖｓまでは上昇しない。従って、電圧Ｖｙが電圧Ｖｓ近傍の電圧まで上昇した時点で、スイッチング素子Ｓ１がオンされる。これにより電圧Ｖｙは電圧Ｖｓに引き上げられる。行電極Ｙに印加されるサスティンパルスのトップ部分が形成される。

次に、行電極Ｙの電圧Ｖｙが電圧Ｖｓに等しく（Ｖｙ＝Ｖｓ）、行電極Ｘの電圧ＶｘがＶｘ＝０Ｖであり、スイッチング素子Ｓ４がオンにあるときに、スイッチング素子Ｓ５がオンとされ、その他のスイッチング素子Ｓ１，Ｓ２，Ｓ３，Ｓ６がオフにされると、グランドからスイッチング素子Ｓ４、キャパシタＣｐ、抵抗Ｒｐ、巻線Ｌ１、スイッチング素子Ｓ５、そしてグランドへという経路で電流Ｉｐが流れる。この電流ＩｐはＰＤＰ５０のキャパシタＣｐとトランスＴ１の巻線Ｌ１とで形成される共振電流ＩＬ１である。共振電流ＩＬ１の増加に従って行電極Ｙの電圧Ｖｙは降下し、トランスＴ１の巻線Ｌ１には共振電流ＩＬ１によるエネルギーが蓄えられる。よって、行電極Ｙに印加されるサスティンパルスの立ち下がり部分が形成される。

行電極Ｙの電圧Ｖｙが０Ｖ近傍に達したときスイッチング素子Ｓ４，Ｓ５がオフされ、代わってスイッチング素子Ｓ２，Ｓ６がオンにされると、巻線Ｌ１に蓄えられたエネルギーはトランスＴ１の作用により、巻線Ｌ２を通して放出される。巻線Ｌ２を流れる電流は、グランドからスイッチング素子Ｓ６、巻線Ｌ２、キャパシタＣｐ、抵抗Ｒｐ、スイッチング素子Ｓ２、そしてグランドへという経路を形成し、共振電流Ｉｐとして流れる。この電流ＩｐはＰＤＰ５０のキャパシタＣｐとトランスＴ１の巻線Ｌ２とで形成される共振電流ＩＬ２である。この電流ＩＬ２を流す場合においてはスイッチング素子Ｓ６は必ずしもオンである必要はなく、スイッチング素子Ｓ６に並列に接続されたダイオードＤＳ６を介して電流ＩＬ２を流すことができる。

このように、行電極Ｙの電圧Ｖｙを下降させるエネルギーをトランスＴ１の巻線Ｌ１に蓄え、電圧Ｖｙが０Ｖ近傍に達した時点でスイッチング素子Ｓ５をオンからオフすることで、その蓄積エネルギーをトランスＴ１の巻線Ｌ２から放出させることが行われる。これにより、行電極Ｘの電圧Ｖｘを上昇させることができる。よって、行電極Ｘに印加されるサスティンパルスの立ち上がり部分が形成される。

電圧Ｖｘが電圧Ｖｓ近傍の電圧まで上昇した時点で、スイッチング素子Ｓ３がオンされる。これにより電圧Ｖｘは電圧Ｖｓに引き上げられる。行電極Ｘに印加されるサスティンパルスのトップ部分が形成される。

上記した本発明による駆動回路においては、共振電流Ｉｐが流れる経路内にパネルのキャパシタＣｐを除いてトランスとスイッチング素子だけでキャパシタやダイオードが存在しないので、簡単な回路構成で電力損失を減少させることができる。また、共振電流を流す経路のスイッチング素子の一端がグランドに接続されているので、そのスイッチング素子の駆動回路を簡素化することができる。

なお、スイッチング素子としてはＩＧＢＴ（絶縁ゲートバイポーラトランジスタ；Insulated Gate Bipolar Transistor）やＭＯＳ−ＦＥＴを用いることができる。スイッチング素子Ｓ５，Ｓ６としてＭＯＳＦＥＴを用いた場合にはボディダイオードがあるので、それに並列接続のダイオードＤＳ５，ＤＳ６は必要ない。

従来の表示パネルの駆動回路を示す回路図である。図１の駆動回路による行電極の電圧波形及び共振電流波形を示す図である。本発明が適用されたプラズマディスプレイ装置の概略構成を示す図である。発光駆動シーケンスを示す図である。リセット行程、アドレス行程及びサスティン行程各々における各駆動パルスの印加タイミングを示す図である。サスティンパルス生成回路を示す回路図である。図６の回路による行電極の電圧波形、共振電流波形及び各スイッチング素子のオンオフを示す図である。

主要部分の符号の説明

５０ＰＤＰ
５１Ｘ行電極駆動回路
５３Ｙ行電極駆動回路
５５列電極駆動回路
５６駆動制御回路
Ｔ１トランス

Claims

各表示セルが少なくとも２つの電極により形成される表示パネルの駆動回路であって、
前記２つの電極の一方の電極及び他方の電極に接続されて前記表示パネルの電極を一定の電位に保つ電圧クランプ部と、
第１巻線と、前記第１巻線とは逆極性の第２巻線とで構成されるトランスと、
前記トランスの第１巻線の第１端子と接地ラインとの間に接続された第１スイッチング素子と、
前記トランスの第２巻線の第１端子と接地ラインとの間に接続された第２スイッチング素子と、を備え、
前記トランスの第１巻線の第２端子が表示パネルの一方の電極に接続されて前記表示パネルの電極間静電容量に等価的に接続され、
前記トランスの第２巻線の第２端子が表示パネルの他方の電極に接続されて前記表示パネルの電極間静電容量に等価的に接続されていることを特徴とする表示パネルの駆動回路。
前記第１スイッチング素子及び前記第２スイッチング素子は、ＭＯＳ−ＦＥＴスイッチで構成されていることを特徴とする請求項１記載の表示パネルの駆動回路。
前記第１スイッチング素子及び前記第２スイッチング素子は、ＩＧＢＴ（絶縁ゲートバイポーラトランジス）スイッチで構成され、各ＩＧＢＴスイッチに並列にダイオードが接続されていることを特徴とする請求項１記載の表示パネルの駆動回路。
前記電圧クランプ部が、前記一方の電極と電源ラインとの間に接続された第３スイッチング素子と、前記一方の電極と接地ラインと間に接続された第４スイッチング素子と、前記他方の電極と前記電源ラインとの間に接続された第５スイッチング素子と、前記他方の電極と接地ラインと間に接続された第６イッチング素子と、によって構成されてなることを特徴とする請求項１記載の表示パネルの駆動回路。