JP4298019B2 - 表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から入力されたデジタル画素データをアナログ電圧に変換して各信号線に供給する回路に関し、例えば、液晶表示装置の信号線駆動回路などを対象とする。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置の信号線駆動方式の一つに、アナログ・サンプルホールド方式と呼ばれるものがある。図１１は従来のアナログ・サンプルホールド方式の概要を説明する図である。コンピュータ等から出力されたデジタル画素データＤ0〜Ｄnは、D/Aコンバータ１０１でアナログ画素電圧に変換される。各信号線Ｓ1〜Ｓnには、MOSトランジスタからなるアナログスイッチ１０２が接続され、これらアナログスイッチ１０２は、シフトレジスタ１０３の各出力端子によりオン・オフ制御される。各アナログスイッチ１０２は、シフトレジスタ１０３の対応する出力端子の論理に応じて、D/Aコンバータ１０１から出力されたアナログ画素電圧を信号線Ｓ1〜Ｓnに供給するか否かを切り換える。
【０００３】
【発明が解決しようとする課題】
従来のアナログ・サンプルホールド方式では、図１１に示すようなD/Aコンバータ１０１が必須であり、また、多階調表示を行うには、多ビットのD/Aコンバータを使用しなければならない。ところが、多ビットのD/Aコンバータは、コストが高く、消費電力も多いという問題がある。
【０００４】
また、表示解像度を上げるためには、D/Aコンバータ１０１に接続されるビデオバスラインVIDEO上のデータ伝送速度を高速にする必要があるが、ビデオバスラインVIDEOには多数のアナログスイッチ１０２が接続されるため、配線抵抗や配線容量が大きく、配線遅延によりデータの伝送速度が遅くなるという問題もある。
【０００５】
さらに、液晶表示部を構成する各画素は、信号線と走査線により囲まれており、信号線と走査線の交点には画素ＴＦＴが接続され、信号線に供給された画素電圧は画素ＴＦＴと画素電極を介して液晶容量に保持される。ところが、画素電極は信号線と容量結合するため、画素を選択していない期間内も信号線電圧の影響を受けやすく、信号線電圧のクロストークにより画質が劣化するという問題がある。
【０００６】
信号線電圧のクロストークをなくすには、画素電極と信号線をある程度離して配設すればよいが、このようにすると、画素の有効面積（開口率）が減少し、画面の輝度が減少してしまう。
【０００７】
このように、従来の信号線駆動回路は、D/Aコンバータの消費電力やコストが問題となるとともに、画素電極と信号線との間のクロストークにより開口率を上げられないという問題があった。
【０００８】
本発明は、このような点に鑑みてなされたものであり、その目的は、高速、高精度のD/Aコンバータが不要で、画素電極と信号線との間にクロストークがあっても画質が劣化しないような表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の一態様では、信号線および走査線が縦横に列設され、各信号線および走査線の交点にスイッチング素子を介して接続された画素電極およびこの画素電極に対向する対向電極を具備する画素アレイ部と、
前記走査線に一水平走査期間毎に線順次に走査信号を供給する走査線駆動回路と、
前記一水平走査期間中に漸増リファレンス電圧と漸減リファレンス電圧とを交互に出力するリファレンス電圧発生回路と、
外部から入力される画像データを参照し、前記漸増リファレンス電圧と前記漸減リファレンス電圧とのうち前記一水平走査期間中の早いタイミングで出力される一方の電圧を前記信号線に該リファレンス電圧の漸増または漸減する期間のうちの一定期間伝送した後、他方の電圧を前記信号線に該リファレンス電圧の漸減または漸増する期間のうち一定期間供給する信号線駆動回路と、を具備し、
前記信号線に前記漸増リファレンス電圧が伝送される間に前記漸増リファレンス電圧が増加する電圧量と、前記信号線に前記漸減リファレンス電圧が伝送される間に前記漸減リファレンス電圧が減少する電圧量とを略等しくしたことを特徴とする表示装置が提供される。
【００１０】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。以下では、表示装置の一例として、アクティブマトリクス型の液晶表示装置について説明する。
【００１１】
図１は液晶表示装置内の信号線駆動回路の概略構成を示すブロック図、図２は液晶表示装置の全体構成を示すブロック図である。
【００１２】
図２に示す液晶表示装置は、画素アレイ基板１と駆動回路基板２とを備えており、両基板１，２は、フレキシブル・プリント基板等を介して各種信号のやり取りを行う。
【００１３】
画素アレイ基板１は、信号線と走査線が縦横に列設され各信号線と走査線の交点に画素TFTが形成された液晶表示部１１と、各走査線を駆動する走査線駆動回路１２と、各信号線を駆動する信号線駆動回路１３とを有する。
【００１４】
駆動回路基板２は、信号線駆動用のクロックを出力するクロック発生回路２１と、信号線駆動用の複数種類の電圧と制御信号を出力する基準電圧発生回路２２と、デジタル画素データを生成するデータ処理回路２３とを有する。このうち、基準電圧発生回路２２は、電圧発生回路に相当する。
【００１５】
画素アレイ基板１内の信号線駆動回路１３は、図１に詳細構成を示すように、信号線駆動用のパルスを出力するシフトレジスタ（SR）３１を有し、また、各信号線ごとに、レジスタ回路（REG）３２と、ラッチ回路（LATCH）３３と、デコーダ回路（DEC）３４と、R/Sフリップフロップ（R/S）３５と、比較回路（COMP）３６と、スイッチ回路（ASW）３７とを有する。このうち、比較器３６は、電圧保持タイミング設定手段に相当する。
【００１６】
なお、図１は、６ビットのデジタル画素データDR０〜DR５，DG０〜DG５，DB０〜DB５により64階調表示を行う信号線駆動回路１２のブロック構成を示している。図１には、赤色表示用の信号線１本分の構成が示されており、実際には、図２と同じ構成の緑色表示用のブロックと青色表示用のブロックがあり、これら３つのブロックで１画素分の表示ブロックが構成される。したがって、信号線駆動回路１２内には、図１と同じ構成のブロックが、３×（水平方向の画素数）分だけ設けられる。
【００１７】
図１のレジスタ回路３２は、シフトレジスタ３１の出力パルスに同期して、デジタル画素データDR０〜DR５を取り込む。レジスタ回路３２に取り込まれたデジタル画素データは、１水平走査期間の終わりにロード信号LOADによりラッチ回路３３に取り込まれる。
【００１８】
ラッチ回路３３に取り込まれたデジタル画素データのうち、上位３ビットDL５〜DL３は比較回路３６に入力され、下位３ビットDL２〜DL０はデコーダ回路３４に入力される。
【００１９】
比較回路３６は、図１に示す基準電圧発生回路２２から出力された制御信号とデジタル画素データの上位３ビットとを比較し、比較結果を示す信号Ｃ00を出力する。R/Sフリップフロップ３５は、比較回路３６による比較結果が一致するとリセット状態になり、外部からハイレベルのＣＬ信号が入力されるとセット状態になる。
【００２０】
デコーダ回路３４は、R/Sフリップフロップ３５がセット状態のときには、ラッチ回路３３に取り込まれたデジタル画素データの下位３ビットDL２〜DL０のデコード結果を出力し、R/Sフリップフロップ３５がリセット状態のときには、デコード結果の代わりに予め定めた論理の信号を出力する。
【００２１】
より詳細には、デコーダ回路３４は、R/Sフリップフロップ３５がセット状態のときには、正転出力端子Ｏ1〜Ｏ8のうちいずれか１本のみをハイレベルにするとともに、対応する反転出力端子／Ｏ1〜／Ｏ8のうちいずれか１本のみをローレベルにする。なお、本明細書では、図面で信号名の上に(バー)を付けた反転信号を、信号名の前に(／)をつけて表す。
【００２２】
スイッチ回路３７は、図３に詳細な回路図を示すように、８つのアナログスイッチSW１〜SW８からなり、各アナログスイッチSW１〜SW８の入力端子には、それぞれ異なる電圧Ｖ1〜Ｖ8が入力され、制御端子にはそれぞれ、デコーダ回路３４の正転出力端子と、それに対応する反転出力端子とが接続される。各アナログスイッチSW１〜SW８は、対応する制御端子の論理に応じて、入力端子に入力された電圧を対応する信号線に供給するか否かを切り替える。
【００２３】
図１に示すR/Sフリップフロップ３５がセット状態のときには、予め定めたアナログスイッチのみ（例えば、アナログスイッチSW１）がオンし、R/Sフリップフロップ３５がリセット状態のときには、すべてのアナログスイッチSW１〜SW８がオフする。したがって、R/Sフリップフロップ３５がリセット状態になると、その直前にオンであったアナログスイッチを通過した電圧が信号線に保持される。
【００２４】
各アナログスイッチSW１〜SW８の入力端子に供給される電圧は、図２に示す基準電圧発生回路２２から出力される。図４は基準電圧発生回路２２の内部構成を示す回路図である。図４の基準電圧発生回路２２は、基準電圧Ｖref1，Ｖref2間に直列接続された抵抗Ｒ１〜Ｒ８と、それぞれ２個のスイッチからなるスイッチ群SWR１〜SWR８と、アンプ４１，４２と、アンプ４１，４２の出力端子間に直列接続された抵抗Ｒ11〜Ｒ18と、各抵抗Ｒ11〜Ｒ18間に接続されたアンプ４３〜４９と、スイッチ群SWR１〜SWR８のオン・オフを切り換える信号を出力するデコーダ回路（DECORDER）５０と、デコーダ回路５０の入力端子に接続されたアップダウン・カウンタ（U/D CNTR）５１とを有する。
【００２５】
このうち、アンプ４１，４２は可変電圧出力手段に相当し、デコーダ３４は電圧選択手段に相当する。
【００２６】
図５は基準電圧発生回路２２内のアンプ４１，４２の出力電圧波形を示す図である。図５では、アンプ４１の出力電圧Ｖ１の波形を実線で、アンプ４２の出力電圧Ｖ９の波形を一点鎖線で表している。
【００２７】
図５に示すように、電圧Ｖ１は、１水平走査期間の前半部分では、電圧Ｖr1からＶr8まで段階的に上昇し、後半部分では、電圧Ｖr8からＶr1まで段階的に低下する。同様に、電圧Ｖ９は、１水平走査期間の前半部分では、電圧Ｖr2からＶr9まで段階的に上昇し、後半部分では、電圧Ｖr9からＶr2まで段階的に低下する。
【００２８】
図４の基準電圧発生回路２２は、アンプ４１，４２の出力電圧Ｖ１，Ｖ９を抵抗Ｒ11〜Ｒ18で分圧した８種類の電圧Ｖ1〜Ｖ8を出力する。これら電圧Ｖ1〜Ｖ8はそれぞれ、図３に示したスイッチ回路３７内の対応するアナログスイッチSW１〜SW８の入力端子に供給される。
【００２９】
図６は液晶表示装置内の各部の信号波形を示す図であり、図６の上から順に、基準電圧発生回路２２の出力電圧Ｖ4、信号線SIG1の電圧、隣り合う３本の走査線Ｇ１〜Ｇ３の電圧、コモン電圧VCOM、アップダウン・カウンタ５１のU/D端子の電圧、アップダウン・カウンタ５１の出力電圧、アップダウン・カウンタ５１のCL端子の電圧、ロード信号LOADの各波形を表している。
【００３０】
以下、図６の波形図を用いて図１の液晶表示装置の動作を説明する。以下では、レジスタ回路３２に入力されるデジタル画素信号DR５〜DR０のビット列が(100100)の場合について説明する。
【００３１】
図６の時刻Ｔ１〜Ｔ２はブランキング期間であり、この期間内にアップダウン・カウンタ５１のCL端子はハイレベルになり、アップダウン・カウンタ５１はリセットされる。これにより、アンプ４１，４２の出力電圧はそれぞれＶr1，Ｖr2になり、基準電圧発生回路２２は、電圧Ｖr1，Ｖr2を抵抗Ｒ11〜Ｒ18により分圧した電圧Ｖ1〜Ｖ8を、スイッチ回路３７内の対応するアナログスイッチSW１〜W８に供給する。
【００３２】
時刻Ｔ２以降は、基準電圧発生回路２２内のアップダウン・カウンタ５１は、図６の波形図に示すように、(0,0,0)から順にカウントアップした信号Ｃ3〜Ｃ1を出力する。時刻Ｔ３になると、信号Ｃ3〜Ｃ1が(1,0,0)になり、信号Ｃ3〜Ｃ1とデジタル画素データの上位３ビットが一致して、比較回路３６の出力Ｃ00はハイレベルになる。これにより、R/Sフリップフロップ３５はリセットされて、スイッチ回路３７内のすべてのアナログスイッチSW１〜SW８がオフし、その直前にオンであったアナログスイッチの入力電圧が信号線に保持される。
【００３３】
例えば、デジタル画素データが(100100)の場合には、信号Ｃ3〜Ｃ1が(1,0,0)のときにすべてのアナログスイッチSW１〜SW８がオフし、その直前のカウント値(0,1,1)のときにオンであったアナログスイッチの入力電圧が信号線に保持される。
【００３４】
具体的には、信号Ｃ3〜Ｃ1が(0,1,1)のときには、図４に示したアンプ４１，４２の出力電圧はそれぞれＶr4，Ｖr5になり、これら電圧Ｖr4，Ｖr5を抵抗Ｒ11〜Ｒ18で分圧した電圧Ｖ1〜Ｖ8のいずれかが信号線に供給される。
【００３５】
また、デジタル画素データの下位３ビットが(100)のときには、基準電圧発生回路２２から出力された電圧Ｖ1〜Ｖ8のうち、電圧Ｖ4が選択される。すなわち、デジタル画素データが(100100)の場合には、電圧Ｖ4が入力されるアナログスイッチSW４がオンし、基準電圧発生回路２２が電圧Ｖr4，Ｖr5の間の電圧Ｖ4を出力した時点でアナログスイッチSW４はオフして、この電圧Ｖ4が対応する信号線に保持される。
【００３６】
この場合、図４の抵抗Ｒ１〜Ｒ８の抵抗値がすべて等しいとすると、信号線に保持される電圧Ｖ4は、（１）式で表される。
Ｖ4＝４×（Ｖr5−Ｖr4）／８＋Ｖr4 …（１）
【００３７】
時刻Ｔ３以降も、アップダウン・カウンタ５１はカウントアップを継続して行うが、時刻Ｔ４で、アップダウン・カウンタ５１のCL端子はハイレベルになり、R/Sフリップフロップ３５はセット状態になる。
【００３８】
また、時刻Ｔ４でアップダウン・カウンタ５１のU/D端子はハイレベルになるため、CL端子がローレベルになった後の時刻Ｔ５以降は、アップダウン・カウンタ５１は、カウントダウンを継続して行う。時刻Ｔ６になると、アップダウン・カウンタ５１の出力信号Ｃ3〜Ｃ1が再度(1,0,0)になり、比較回路３６は比較結果が一致したことを示すハイレベルの信号Ｃ00を出力し、これにより、すべてのアナログスイッチSW１〜SW８がオフし、その直前のカウント値(0,1,1)のときにオンであったアナログスイッチの入力電圧が信号線に保持される。
【００３９】
この場合、アップダウン・カウンタ５１の出力信号Ｃ3〜Ｃ1が(0,1,1)のときのアンプ４１，４２の出力電圧Ｖr5，Ｖr6を分圧した電圧Ｖ4が信号線に保持される。したがって、図４の抵抗Ｒ11〜Ｒ18の抵抗値がすべて等しいとすると、信号線に保持される電圧Ｖ4は、（２）式で表される。
Ｖ4＝４（Ｖr6−Ｖr5）／８＋Ｖr5 …（２）
（１），（２）の平均値は、（３）式で表される。
平均値＝（Ｖr4＋２Ｖr5＋Ｖr6）／４ …（３）
【００４０】
図４の抵抗Ｒ１〜Ｒ８がすべて等しい場合には、Ｖr4＋Ｖr6＝２Ｖr5の関係が成り立ち、（３）式の右辺は、電圧Ｖr5に略等しくなる。
【００４１】
このように、本実施形態では、１水平走査期間の前半では、段階的に上昇する電圧（漸増リファレンス電圧）をスイッチ回路３７に供給し、この電圧がデジタル画素データのビット列に応じた電圧になった時点でその電圧を信号線に保持し、また、１水平走査期間の後半では、段階的に減少する電圧（漸減リファレンス電圧）をスイッチ回路３７に供給し、この電圧がデジタル画素データのビット列に応じた電圧になった時点でその電圧を信号線に保持する。
【００４２】
次に、１水平走査期間内に２回サンプリングする理由を説明する。図７は液晶表示装置の一部を構成する画素アレイ基板１の概略レイアウト図である。図７において、画素の液晶容量をＣ1c、補助容量をＣs、信号線SIG1と画素電極５１との結合容量をＣsig1、信号線ＳIG1に隣り合う信号線ＳIG2と画素電極５２との結合容量をＣsig2とすると、信号線Ｓ1，Ｓ２の電圧変動による画素電圧の変動成分Ｖcu1，Ｖcu2はそれぞれ（４），（５）式で表される。
Ｖcu1＝Ｃsig1×Ｖsig1／（Ｃ1c＋Ｃs＋Ｃsig1） …（４）
Ｖcu2＝Ｃsig2×Ｖsig2／（Ｃ1c＋Ｃs＋Ｃsig2） …（５）
（４），（５）式において、電圧Ｖsig1は信号線SIG１の平均電圧、電圧Ｖsig2は信号線SIG２の平均電圧である。
【００４３】
ここで、Ｃ1c＋Ｃs＝0.9pF、Ｃsig1＝Ｃsig2＝0.1pFとすると、（４），（５）式は（６），（７）式のようになる。
Ｖcu1＝0.1×Ｖsig1 …（６）
Ｖcu2＝0.1×Ｖsig2 …（７）
【００４４】
図８は図６の波形図の一部を拡大した図であり、スイッチ回路３７内のアナログスイッチSW４に供給される基準電圧Ｖ4、信号線SIG1の電圧Ｖsig1、隣り合う２本の走査線Ｇ１，Ｇ２の電圧、およびコモン電圧の各信号波形を示している。
【００４５】
基準電圧Ｖ4は、１水平走査期間内に、基準電圧発生回路２２から出力される電圧が０ＶからＶPまで段階的に上昇した後、ＶPから０Ｖまで段階的に減少する。なお、図８では、簡略化のため、基準電圧Ｖ4が０ＶからＶPまで単調増加した後、ＶPから０Ｖまで単調減少する例を示している。１水平走査期間内に電圧が可変するステップ数を多くすれば、図８のような単調増加および単調減少に近い電圧波形が得られる。
【００４６】
図８に示すように、１水平走査期間内の前半部分では、基準電圧がデジタル画素データのビット列に応じた電圧Ｖxに達するまでは、基準電圧がそのまま信号線に供給される。基準電圧が電圧Ｖxに等しくなると、しばらくの間、その電圧Ｖxが信号線に保持される。
【００４７】
一方、１水平走査期間内の後半部分では、基準電圧がデジタル画素データのビット列に応じた電圧Ｖyに達するまでは、基準電圧がそのまま信号線に供給され、基準電圧が電圧Ｖyに等しくなると、その電圧Ｖyが信号線に保持される。
【００４８】
信号線SIG１の平均電圧Ｖsig1は、図８のハッチング領域の平均値であり、（Ｖx＋Ｖy）／２＝ＶP／２となる。したがって、（８）式の関係が成り立ち、すべての信号線の平均電圧Ｖsig1は、１水平走査期間内では常に一定になる。
Ｖcu1＝0.1×ＶP／２＝Ｖcu2＝一定 …（８）
【００４９】
このように、本実施形態では、１水平走査期間を前半と後半に分け、前半部分では段階的に上昇する電圧（漸増リファレンス電圧）をスイッチ回路３７に供給し、後半部分では段階的に減少する電圧（漸減リファレンス電圧）をスイッチ回路３７に供給し、１水平走査期間の前半と後半でそれぞれ別々に、デジタル画素データに応じた電圧を保持し、これら保持電圧の平均値がすべての信号線で略等しくなるようにしたため、画素−信号線のクロストークによる画質劣化のない表示特性の優れた表示装置が得られる。すなわち、本実施形態は、漸増リファレンス電圧の出力期間中の電圧増加分と、漸減リファレンス電圧の出力期間中の電圧減少分とを等しくすることにより、クロストークによる影響を回避している。
【００５０】
図９は図２に示した信号線駆動回路１２の具体的構成を示した回路図の一例であり、ポリシリコンTFTによるCMOS構成にした例を示している。図９（ａ）に示すように、図２の信号線駆動回路１２内の比較回路３６は、EXORゲートＧ１〜Ｇ３と三入力のNORゲートＧ４とで構成され、R/Sフリップフロップ３５は、たすき掛けされた二個のNORゲートＧ５，Ｇ６で構成され、デコーダ回路３４は四入力のNANDゲートＧ７〜Ｇ14と、インバータIV１〜IV３とで構成される。
【００５１】
また、図２のラッチ回路３３は、図９（ｂ）に示すように、クロックドインバータとインバータとで構成され、レジスタ回路３２は、図９（ｃ）に示すように、クロックドインバータとインバータとで構成され、シフトレジスタ３１は、図９（ｄ）に示すように、クロックドインバータとインバータとで構成される。また、図９（ｂ）〜（ｄ）のクロックドインバータは、図９（ｅ）に示すように、PMOSトランジスタＱ１，Ｑ２とNMOSトランジスタＱ３，Ｑ４とで構成される。
【００５２】
図９の各回路は、ポリシリコンTFTによるCMOS回路で構成されるため、画素アレイ部と同一のガラス基板に形成することができ、装置全体の小型化とコストダウンが図れる。
【００５３】
図１０は図１の液晶表示装置を縦768画素、横1024×３画素のXGA規格の表示パネルに適応した場合のパネル構成例を示す図である。XGA規格は、画素表示用のクロック周波数が65MHzもの高周波であるため、本実施形態では信号線駆動回路１２を６つのブロックＢ１〜Ｂ６に分割して、各ブロックを約11MHzで動作させるようにした。この程度の周波数であれば、ポリシリコンTFTでも動作が可能であり、信号線駆動回路１２を画素アレイ基板１内に一体形成することができる。
【００５４】
図１０の液晶表示装置は、各ブロックごとに、スイッチ回路３７（ASW）と、比較回路３６、R/Sフリップフロップ３５およびデコーダ回路３４（COMP/DEC）と、ラッチ回路３３（LATCH）と、レジスタ回路３２と、シフトレジスタ３１とを備えており、この他に、図１０の液晶表示装置は、外部との信号のやり取り用に複数のインターフェース回路I/O１〜I/O３を有する。各インターフェース回路I/O1〜I/O３は、それぞれ２ブロックずつと信号のやり取りを行い、やり取りする具体的な信号は、例えば、画素表示用のクロック信号、デジタル画素データ、基準電圧、およびゲート線駆動回路のクロック信号などである。
【００５５】
図１では、クロック発生回路や基準電圧発生回路等を画素アレイ基板１とは別の基板２に設ける例を説明したが、これら回路を画素アレイ基板１内に形成してもよい。
【００５６】
図２では、デジタル画素データのビット数が６ビットの例を説明したが、ビット数には特に制限はない。また、図５では、１水平走査期間を８つの期間に分割する例を説明したが、１水平走査期間の分割数に特に制限はない。
【００５７】
また、図５等では、１水平走査期間の前半部分で電圧を段階的に増加させ、後半部分で電圧を段階的に減少させる例を説明したが、逆に、前半部分で電圧を段階的に減少させ、後半部分で電圧を段階的に増加させてもよい。あるいは、１水平期間中に電圧を段階的に増加させる期間と減少させる期間を、それぞれ２回以上設けてもよい。
【００５８】
さらに、漸増リファレンス電圧の電圧範囲と漸減リファレンス電圧の電圧範囲とが互いに異なっていてもよい。
【００５９】
なお、図１に示す液晶表示装置は、ドット反転駆動、Ｈライン反転駆動、Ｖライン反転駆動、フレーム反転駆動を行う場合にも適用可能である。
【００６０】
上述した実施形態では、液晶表示装置を例に取って説明したが、本発明は、信号線と走査線が列設されている表示装置であれば、液晶表示装置以外の表示装置、例えばプラズマディスプレイ装置などにも適用可能である。
【００６１】
【発明の効果】
以上詳細に説明したように、本発明によれば、１水平走査期間中に各信号線に漸増リファレンス電圧と漸減リファレンス電圧を交互に供給するようにしたため、１水平走査期間中に各信号線に供給される電圧の平均値をほぼ一定にすることができ、画素電極と信号線間のクロストークによる画質の劣化が起きなくなる。
【００６２】
また、本発明によれば、１水平走査期間を複数の期間に分割して、各分割期間ごとに信号線に供給する電圧範囲を設定し、デジタル画素データの所定のビットまたはビット列により分割期間を設定し、それ以外のビットにより、選択された電圧範囲内の所定の電圧を信号線に供給するようにしたため、多ビットのD/Aコンバータが不要となり、消費電力を低減でき、部品コストも削減できる。また、基準電圧線を多数設ける必要もないため、配線量を削減でき、回路規模を小さくできる。
【図面の簡単な説明】
【図１】液晶表示装置内の信号線駆動回路の概略構成を示すブロック図。
【図２】液晶表示装置の全体構成を示すブロック図。
【図３】スイッチ回路の内部構成を示す回路図。
【図４】基準電圧発生回路の内部構成を示す回路図。
【図５】基準電圧発生回路内のアンプの出力電圧波形を示す図。
【図６】液晶表示装置内の各部の信号波形を示す図。
【図７】液晶表示装置の一部を構成する画素アレイ基板の概略レイアウト図。
【図８】図６の波形図の一部を拡大した図。
【図９】図２に示した信号線駆動回路の具体的構成を示した回路図。
【図１０】図１の液晶表示装置をXGA規格の表示パネルに適用した場合のパネル構成例を示す図。
【図１１】従来のアナログ・サンプルホールド方式の概要を説明する図。
【符号の説明】
１ 画素アレイ基板
２ 駆動回路基板
１１ 液晶表示部
１２ 走査線駆動回路
１３ 信号線駆動回路
２１ クロック発生回路
２２ 基準電圧発生回路
２３ データ処理回路
３１ シフトレジスタ
３２ レジスタ回路
３３ ラッチ回路
３４ デコーダ回路
３５ R/Sフリップフロップ
３６ 比較回路
３７ スイッチ回路
４１〜４９ アンプ
５０ デコーダ回路
５１ アップダウン・カウンタ
【発明の属する技術分野】
本発明は、外部から入力されたデジタル画素データをアナログ電圧に変換して各信号線に供給する回路に関し、例えば、液晶表示装置の信号線駆動回路などを対象とする。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置の信号線駆動方式の一つに、アナログ・サンプルホールド方式と呼ばれるものがある。図１１は従来のアナログ・サンプルホールド方式の概要を説明する図である。コンピュータ等から出力されたデジタル画素データＤ0〜Ｄnは、D/Aコンバータ１０１でアナログ画素電圧に変換される。各信号線Ｓ1〜Ｓnには、MOSトランジスタからなるアナログスイッチ１０２が接続され、これらアナログスイッチ１０２は、シフトレジスタ１０３の各出力端子によりオン・オフ制御される。各アナログスイッチ１０２は、シフトレジスタ１０３の対応する出力端子の論理に応じて、D/Aコンバータ１０１から出力されたアナログ画素電圧を信号線Ｓ1〜Ｓnに供給するか否かを切り換える。
【０００３】
【発明が解決しようとする課題】
従来のアナログ・サンプルホールド方式では、図１１に示すようなD/Aコンバータ１０１が必須であり、また、多階調表示を行うには、多ビットのD/Aコンバータを使用しなければならない。ところが、多ビットのD/Aコンバータは、コストが高く、消費電力も多いという問題がある。
【０００４】
また、表示解像度を上げるためには、D/Aコンバータ１０１に接続されるビデオバスラインVIDEO上のデータ伝送速度を高速にする必要があるが、ビデオバスラインVIDEOには多数のアナログスイッチ１０２が接続されるため、配線抵抗や配線容量が大きく、配線遅延によりデータの伝送速度が遅くなるという問題もある。
【０００５】
さらに、液晶表示部を構成する各画素は、信号線と走査線により囲まれており、信号線と走査線の交点には画素ＴＦＴが接続され、信号線に供給された画素電圧は画素ＴＦＴと画素電極を介して液晶容量に保持される。ところが、画素電極は信号線と容量結合するため、画素を選択していない期間内も信号線電圧の影響を受けやすく、信号線電圧のクロストークにより画質が劣化するという問題がある。
【０００６】
信号線電圧のクロストークをなくすには、画素電極と信号線をある程度離して配設すればよいが、このようにすると、画素の有効面積（開口率）が減少し、画面の輝度が減少してしまう。
【０００７】
このように、従来の信号線駆動回路は、D/Aコンバータの消費電力やコストが問題となるとともに、画素電極と信号線との間のクロストークにより開口率を上げられないという問題があった。
【０００８】
本発明は、このような点に鑑みてなされたものであり、その目的は、高速、高精度のD/Aコンバータが不要で、画素電極と信号線との間にクロストークがあっても画質が劣化しないような表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の一態様では、信号線および走査線が縦横に列設され、各信号線および走査線の交点にスイッチング素子を介して接続された画素電極およびこの画素電極に対向する対向電極を具備する画素アレイ部と、
前記走査線に一水平走査期間毎に線順次に走査信号を供給する走査線駆動回路と、
前記一水平走査期間中に漸増リファレンス電圧と漸減リファレンス電圧とを交互に出力するリファレンス電圧発生回路と、
外部から入力される画像データを参照し、前記漸増リファレンス電圧と前記漸減リファレンス電圧とのうち前記一水平走査期間中の早いタイミングで出力される一方の電圧を前記信号線に該リファレンス電圧の漸増または漸減する期間のうちの一定期間伝送した後、他方の電圧を前記信号線に該リファレンス電圧の漸減または漸増する期間のうち一定期間供給する信号線駆動回路と、を具備し、
前記信号線に前記漸増リファレンス電圧が伝送される間に前記漸増リファレンス電圧が増加する電圧量と、前記信号線に前記漸減リファレンス電圧が伝送される間に前記漸減リファレンス電圧が減少する電圧量とを略等しくしたことを特徴とする表示装置が提供される。
【００１０】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。以下では、表示装置の一例として、アクティブマトリクス型の液晶表示装置について説明する。
【００１１】
図１は液晶表示装置内の信号線駆動回路の概略構成を示すブロック図、図２は液晶表示装置の全体構成を示すブロック図である。
【００１２】
図２に示す液晶表示装置は、画素アレイ基板１と駆動回路基板２とを備えており、両基板１，２は、フレキシブル・プリント基板等を介して各種信号のやり取りを行う。
【００１３】
画素アレイ基板１は、信号線と走査線が縦横に列設され各信号線と走査線の交点に画素TFTが形成された液晶表示部１１と、各走査線を駆動する走査線駆動回路１２と、各信号線を駆動する信号線駆動回路１３とを有する。
【００１４】
駆動回路基板２は、信号線駆動用のクロックを出力するクロック発生回路２１と、信号線駆動用の複数種類の電圧と制御信号を出力する基準電圧発生回路２２と、デジタル画素データを生成するデータ処理回路２３とを有する。このうち、基準電圧発生回路２２は、電圧発生回路に相当する。
【００１５】
画素アレイ基板１内の信号線駆動回路１３は、図１に詳細構成を示すように、信号線駆動用のパルスを出力するシフトレジスタ（SR）３１を有し、また、各信号線ごとに、レジスタ回路（REG）３２と、ラッチ回路（LATCH）３３と、デコーダ回路（DEC）３４と、R/Sフリップフロップ（R/S）３５と、比較回路（COMP）３６と、スイッチ回路（ASW）３７とを有する。このうち、比較器３６は、電圧保持タイミング設定手段に相当する。
【００１６】
なお、図１は、６ビットのデジタル画素データDR０〜DR５，DG０〜DG５，DB０〜DB５により64階調表示を行う信号線駆動回路１２のブロック構成を示している。図１には、赤色表示用の信号線１本分の構成が示されており、実際には、図２と同じ構成の緑色表示用のブロックと青色表示用のブロックがあり、これら３つのブロックで１画素分の表示ブロックが構成される。したがって、信号線駆動回路１２内には、図１と同じ構成のブロックが、３×（水平方向の画素数）分だけ設けられる。
【００１７】
図１のレジスタ回路３２は、シフトレジスタ３１の出力パルスに同期して、デジタル画素データDR０〜DR５を取り込む。レジスタ回路３２に取り込まれたデジタル画素データは、１水平走査期間の終わりにロード信号LOADによりラッチ回路３３に取り込まれる。
【００１８】
ラッチ回路３３に取り込まれたデジタル画素データのうち、上位３ビットDL５〜DL３は比較回路３６に入力され、下位３ビットDL２〜DL０はデコーダ回路３４に入力される。
【００１９】
比較回路３６は、図１に示す基準電圧発生回路２２から出力された制御信号とデジタル画素データの上位３ビットとを比較し、比較結果を示す信号Ｃ00を出力する。R/Sフリップフロップ３５は、比較回路３６による比較結果が一致するとリセット状態になり、外部からハイレベルのＣＬ信号が入力されるとセット状態になる。
【００２０】
デコーダ回路３４は、R/Sフリップフロップ３５がセット状態のときには、ラッチ回路３３に取り込まれたデジタル画素データの下位３ビットDL２〜DL０のデコード結果を出力し、R/Sフリップフロップ３５がリセット状態のときには、デコード結果の代わりに予め定めた論理の信号を出力する。
【００２１】
より詳細には、デコーダ回路３４は、R/Sフリップフロップ３５がセット状態のときには、正転出力端子Ｏ1〜Ｏ8のうちいずれか１本のみをハイレベルにするとともに、対応する反転出力端子／Ｏ1〜／Ｏ8のうちいずれか１本のみをローレベルにする。なお、本明細書では、図面で信号名の上に(バー)を付けた反転信号を、信号名の前に(／)をつけて表す。
【００２２】
スイッチ回路３７は、図３に詳細な回路図を示すように、８つのアナログスイッチSW１〜SW８からなり、各アナログスイッチSW１〜SW８の入力端子には、それぞれ異なる電圧Ｖ1〜Ｖ8が入力され、制御端子にはそれぞれ、デコーダ回路３４の正転出力端子と、それに対応する反転出力端子とが接続される。各アナログスイッチSW１〜SW８は、対応する制御端子の論理に応じて、入力端子に入力された電圧を対応する信号線に供給するか否かを切り替える。
【００２３】
図１に示すR/Sフリップフロップ３５がセット状態のときには、予め定めたアナログスイッチのみ（例えば、アナログスイッチSW１）がオンし、R/Sフリップフロップ３５がリセット状態のときには、すべてのアナログスイッチSW１〜SW８がオフする。したがって、R/Sフリップフロップ３５がリセット状態になると、その直前にオンであったアナログスイッチを通過した電圧が信号線に保持される。
【００２４】
各アナログスイッチSW１〜SW８の入力端子に供給される電圧は、図２に示す基準電圧発生回路２２から出力される。図４は基準電圧発生回路２２の内部構成を示す回路図である。図４の基準電圧発生回路２２は、基準電圧Ｖref1，Ｖref2間に直列接続された抵抗Ｒ１〜Ｒ８と、それぞれ２個のスイッチからなるスイッチ群SWR１〜SWR８と、アンプ４１，４２と、アンプ４１，４２の出力端子間に直列接続された抵抗Ｒ11〜Ｒ18と、各抵抗Ｒ11〜Ｒ18間に接続されたアンプ４３〜４９と、スイッチ群SWR１〜SWR８のオン・オフを切り換える信号を出力するデコーダ回路（DECORDER）５０と、デコーダ回路５０の入力端子に接続されたアップダウン・カウンタ（U/D CNTR）５１とを有する。
【００２５】
このうち、アンプ４１，４２は可変電圧出力手段に相当し、デコーダ３４は電圧選択手段に相当する。
【００２６】
図５は基準電圧発生回路２２内のアンプ４１，４２の出力電圧波形を示す図である。図５では、アンプ４１の出力電圧Ｖ１の波形を実線で、アンプ４２の出力電圧Ｖ９の波形を一点鎖線で表している。
【００２７】
図５に示すように、電圧Ｖ１は、１水平走査期間の前半部分では、電圧Ｖr1からＶr8まで段階的に上昇し、後半部分では、電圧Ｖr8からＶr1まで段階的に低下する。同様に、電圧Ｖ９は、１水平走査期間の前半部分では、電圧Ｖr2からＶr9まで段階的に上昇し、後半部分では、電圧Ｖr9からＶr2まで段階的に低下する。
【００２８】
図４の基準電圧発生回路２２は、アンプ４１，４２の出力電圧Ｖ１，Ｖ９を抵抗Ｒ11〜Ｒ18で分圧した８種類の電圧Ｖ1〜Ｖ8を出力する。これら電圧Ｖ1〜Ｖ8はそれぞれ、図３に示したスイッチ回路３７内の対応するアナログスイッチSW１〜SW８の入力端子に供給される。
【００２９】
図６は液晶表示装置内の各部の信号波形を示す図であり、図６の上から順に、基準電圧発生回路２２の出力電圧Ｖ4、信号線SIG1の電圧、隣り合う３本の走査線Ｇ１〜Ｇ３の電圧、コモン電圧VCOM、アップダウン・カウンタ５１のU/D端子の電圧、アップダウン・カウンタ５１の出力電圧、アップダウン・カウンタ５１のCL端子の電圧、ロード信号LOADの各波形を表している。
【００３０】
以下、図６の波形図を用いて図１の液晶表示装置の動作を説明する。以下では、レジスタ回路３２に入力されるデジタル画素信号DR５〜DR０のビット列が(100100)の場合について説明する。
【００３１】
図６の時刻Ｔ１〜Ｔ２はブランキング期間であり、この期間内にアップダウン・カウンタ５１のCL端子はハイレベルになり、アップダウン・カウンタ５１はリセットされる。これにより、アンプ４１，４２の出力電圧はそれぞれＶr1，Ｖr2になり、基準電圧発生回路２２は、電圧Ｖr1，Ｖr2を抵抗Ｒ11〜Ｒ18により分圧した電圧Ｖ1〜Ｖ8を、スイッチ回路３７内の対応するアナログスイッチSW１〜W８に供給する。
【００３２】
時刻Ｔ２以降は、基準電圧発生回路２２内のアップダウン・カウンタ５１は、図６の波形図に示すように、(0,0,0)から順にカウントアップした信号Ｃ3〜Ｃ1を出力する。時刻Ｔ３になると、信号Ｃ3〜Ｃ1が(1,0,0)になり、信号Ｃ3〜Ｃ1とデジタル画素データの上位３ビットが一致して、比較回路３６の出力Ｃ00はハイレベルになる。これにより、R/Sフリップフロップ３５はリセットされて、スイッチ回路３７内のすべてのアナログスイッチSW１〜SW８がオフし、その直前にオンであったアナログスイッチの入力電圧が信号線に保持される。
【００３３】
例えば、デジタル画素データが(100100)の場合には、信号Ｃ3〜Ｃ1が(1,0,0)のときにすべてのアナログスイッチSW１〜SW８がオフし、その直前のカウント値(0,1,1)のときにオンであったアナログスイッチの入力電圧が信号線に保持される。
【００３４】
具体的には、信号Ｃ3〜Ｃ1が(0,1,1)のときには、図４に示したアンプ４１，４２の出力電圧はそれぞれＶr4，Ｖr5になり、これら電圧Ｖr4，Ｖr5を抵抗Ｒ11〜Ｒ18で分圧した電圧Ｖ1〜Ｖ8のいずれかが信号線に供給される。
【００３５】
また、デジタル画素データの下位３ビットが(100)のときには、基準電圧発生回路２２から出力された電圧Ｖ1〜Ｖ8のうち、電圧Ｖ4が選択される。すなわち、デジタル画素データが(100100)の場合には、電圧Ｖ4が入力されるアナログスイッチSW４がオンし、基準電圧発生回路２２が電圧Ｖr4，Ｖr5の間の電圧Ｖ4を出力した時点でアナログスイッチSW４はオフして、この電圧Ｖ4が対応する信号線に保持される。
【００３６】
この場合、図４の抵抗Ｒ１〜Ｒ８の抵抗値がすべて等しいとすると、信号線に保持される電圧Ｖ4は、（１）式で表される。
Ｖ4＝４×（Ｖr5−Ｖr4）／８＋Ｖr4 …（１）
【００３７】
時刻Ｔ３以降も、アップダウン・カウンタ５１はカウントアップを継続して行うが、時刻Ｔ４で、アップダウン・カウンタ５１のCL端子はハイレベルになり、R/Sフリップフロップ３５はセット状態になる。
【００３８】
また、時刻Ｔ４でアップダウン・カウンタ５１のU/D端子はハイレベルになるため、CL端子がローレベルになった後の時刻Ｔ５以降は、アップダウン・カウンタ５１は、カウントダウンを継続して行う。時刻Ｔ６になると、アップダウン・カウンタ５１の出力信号Ｃ3〜Ｃ1が再度(1,0,0)になり、比較回路３６は比較結果が一致したことを示すハイレベルの信号Ｃ00を出力し、これにより、すべてのアナログスイッチSW１〜SW８がオフし、その直前のカウント値(0,1,1)のときにオンであったアナログスイッチの入力電圧が信号線に保持される。
【００３９】
この場合、アップダウン・カウンタ５１の出力信号Ｃ3〜Ｃ1が(0,1,1)のときのアンプ４１，４２の出力電圧Ｖr5，Ｖr6を分圧した電圧Ｖ4が信号線に保持される。したがって、図４の抵抗Ｒ11〜Ｒ18の抵抗値がすべて等しいとすると、信号線に保持される電圧Ｖ4は、（２）式で表される。
Ｖ4＝４（Ｖr6−Ｖr5）／８＋Ｖr5 …（２）
（１），（２）の平均値は、（３）式で表される。
平均値＝（Ｖr4＋２Ｖr5＋Ｖr6）／４ …（３）
【００４０】
図４の抵抗Ｒ１〜Ｒ８がすべて等しい場合には、Ｖr4＋Ｖr6＝２Ｖr5の関係が成り立ち、（３）式の右辺は、電圧Ｖr5に略等しくなる。
【００４１】
このように、本実施形態では、１水平走査期間の前半では、段階的に上昇する電圧（漸増リファレンス電圧）をスイッチ回路３７に供給し、この電圧がデジタル画素データのビット列に応じた電圧になった時点でその電圧を信号線に保持し、また、１水平走査期間の後半では、段階的に減少する電圧（漸減リファレンス電圧）をスイッチ回路３７に供給し、この電圧がデジタル画素データのビット列に応じた電圧になった時点でその電圧を信号線に保持する。
【００４２】
次に、１水平走査期間内に２回サンプリングする理由を説明する。図７は液晶表示装置の一部を構成する画素アレイ基板１の概略レイアウト図である。図７において、画素の液晶容量をＣ1c、補助容量をＣs、信号線SIG1と画素電極５１との結合容量をＣsig1、信号線ＳIG1に隣り合う信号線ＳIG2と画素電極５２との結合容量をＣsig2とすると、信号線Ｓ1，Ｓ２の電圧変動による画素電圧の変動成分Ｖcu1，Ｖcu2はそれぞれ（４），（５）式で表される。
Ｖcu1＝Ｃsig1×Ｖsig1／（Ｃ1c＋Ｃs＋Ｃsig1） …（４）
Ｖcu2＝Ｃsig2×Ｖsig2／（Ｃ1c＋Ｃs＋Ｃsig2） …（５）
（４），（５）式において、電圧Ｖsig1は信号線SIG１の平均電圧、電圧Ｖsig2は信号線SIG２の平均電圧である。
【００４３】
ここで、Ｃ1c＋Ｃs＝0.9pF、Ｃsig1＝Ｃsig2＝0.1pFとすると、（４），（５）式は（６），（７）式のようになる。
Ｖcu1＝0.1×Ｖsig1 …（６）
Ｖcu2＝0.1×Ｖsig2 …（７）
【００４４】
図８は図６の波形図の一部を拡大した図であり、スイッチ回路３７内のアナログスイッチSW４に供給される基準電圧Ｖ4、信号線SIG1の電圧Ｖsig1、隣り合う２本の走査線Ｇ１，Ｇ２の電圧、およびコモン電圧の各信号波形を示している。
【００４５】
基準電圧Ｖ4は、１水平走査期間内に、基準電圧発生回路２２から出力される電圧が０ＶからＶPまで段階的に上昇した後、ＶPから０Ｖまで段階的に減少する。なお、図８では、簡略化のため、基準電圧Ｖ4が０ＶからＶPまで単調増加した後、ＶPから０Ｖまで単調減少する例を示している。１水平走査期間内に電圧が可変するステップ数を多くすれば、図８のような単調増加および単調減少に近い電圧波形が得られる。
【００４６】
図８に示すように、１水平走査期間内の前半部分では、基準電圧がデジタル画素データのビット列に応じた電圧Ｖxに達するまでは、基準電圧がそのまま信号線に供給される。基準電圧が電圧Ｖxに等しくなると、しばらくの間、その電圧Ｖxが信号線に保持される。
【００４７】
一方、１水平走査期間内の後半部分では、基準電圧がデジタル画素データのビット列に応じた電圧Ｖyに達するまでは、基準電圧がそのまま信号線に供給され、基準電圧が電圧Ｖyに等しくなると、その電圧Ｖyが信号線に保持される。
【００４８】
信号線SIG１の平均電圧Ｖsig1は、図８のハッチング領域の平均値であり、（Ｖx＋Ｖy）／２＝ＶP／２となる。したがって、（８）式の関係が成り立ち、すべての信号線の平均電圧Ｖsig1は、１水平走査期間内では常に一定になる。
Ｖcu1＝0.1×ＶP／２＝Ｖcu2＝一定 …（８）
【００４９】
このように、本実施形態では、１水平走査期間を前半と後半に分け、前半部分では段階的に上昇する電圧（漸増リファレンス電圧）をスイッチ回路３７に供給し、後半部分では段階的に減少する電圧（漸減リファレンス電圧）をスイッチ回路３７に供給し、１水平走査期間の前半と後半でそれぞれ別々に、デジタル画素データに応じた電圧を保持し、これら保持電圧の平均値がすべての信号線で略等しくなるようにしたため、画素−信号線のクロストークによる画質劣化のない表示特性の優れた表示装置が得られる。すなわち、本実施形態は、漸増リファレンス電圧の出力期間中の電圧増加分と、漸減リファレンス電圧の出力期間中の電圧減少分とを等しくすることにより、クロストークによる影響を回避している。
【００５０】
図９は図２に示した信号線駆動回路１２の具体的構成を示した回路図の一例であり、ポリシリコンTFTによるCMOS構成にした例を示している。図９（ａ）に示すように、図２の信号線駆動回路１２内の比較回路３６は、EXORゲートＧ１〜Ｇ３と三入力のNORゲートＧ４とで構成され、R/Sフリップフロップ３５は、たすき掛けされた二個のNORゲートＧ５，Ｇ６で構成され、デコーダ回路３４は四入力のNANDゲートＧ７〜Ｇ14と、インバータIV１〜IV３とで構成される。
【００５１】
また、図２のラッチ回路３３は、図９（ｂ）に示すように、クロックドインバータとインバータとで構成され、レジスタ回路３２は、図９（ｃ）に示すように、クロックドインバータとインバータとで構成され、シフトレジスタ３１は、図９（ｄ）に示すように、クロックドインバータとインバータとで構成される。また、図９（ｂ）〜（ｄ）のクロックドインバータは、図９（ｅ）に示すように、PMOSトランジスタＱ１，Ｑ２とNMOSトランジスタＱ３，Ｑ４とで構成される。
【００５２】
図９の各回路は、ポリシリコンTFTによるCMOS回路で構成されるため、画素アレイ部と同一のガラス基板に形成することができ、装置全体の小型化とコストダウンが図れる。
【００５３】
図１０は図１の液晶表示装置を縦768画素、横1024×３画素のXGA規格の表示パネルに適応した場合のパネル構成例を示す図である。XGA規格は、画素表示用のクロック周波数が65MHzもの高周波であるため、本実施形態では信号線駆動回路１２を６つのブロックＢ１〜Ｂ６に分割して、各ブロックを約11MHzで動作させるようにした。この程度の周波数であれば、ポリシリコンTFTでも動作が可能であり、信号線駆動回路１２を画素アレイ基板１内に一体形成することができる。
【００５４】
図１０の液晶表示装置は、各ブロックごとに、スイッチ回路３７（ASW）と、比較回路３６、R/Sフリップフロップ３５およびデコーダ回路３４（COMP/DEC）と、ラッチ回路３３（LATCH）と、レジスタ回路３２と、シフトレジスタ３１とを備えており、この他に、図１０の液晶表示装置は、外部との信号のやり取り用に複数のインターフェース回路I/O１〜I/O３を有する。各インターフェース回路I/O1〜I/O３は、それぞれ２ブロックずつと信号のやり取りを行い、やり取りする具体的な信号は、例えば、画素表示用のクロック信号、デジタル画素データ、基準電圧、およびゲート線駆動回路のクロック信号などである。
【００５５】
図１では、クロック発生回路や基準電圧発生回路等を画素アレイ基板１とは別の基板２に設ける例を説明したが、これら回路を画素アレイ基板１内に形成してもよい。
【００５６】
図２では、デジタル画素データのビット数が６ビットの例を説明したが、ビット数には特に制限はない。また、図５では、１水平走査期間を８つの期間に分割する例を説明したが、１水平走査期間の分割数に特に制限はない。
【００５７】
また、図５等では、１水平走査期間の前半部分で電圧を段階的に増加させ、後半部分で電圧を段階的に減少させる例を説明したが、逆に、前半部分で電圧を段階的に減少させ、後半部分で電圧を段階的に増加させてもよい。あるいは、１水平期間中に電圧を段階的に増加させる期間と減少させる期間を、それぞれ２回以上設けてもよい。
【００５８】
さらに、漸増リファレンス電圧の電圧範囲と漸減リファレンス電圧の電圧範囲とが互いに異なっていてもよい。
【００５９】
なお、図１に示す液晶表示装置は、ドット反転駆動、Ｈライン反転駆動、Ｖライン反転駆動、フレーム反転駆動を行う場合にも適用可能である。
【００６０】
上述した実施形態では、液晶表示装置を例に取って説明したが、本発明は、信号線と走査線が列設されている表示装置であれば、液晶表示装置以外の表示装置、例えばプラズマディスプレイ装置などにも適用可能である。
【００６１】
【発明の効果】
以上詳細に説明したように、本発明によれば、１水平走査期間中に各信号線に漸増リファレンス電圧と漸減リファレンス電圧を交互に供給するようにしたため、１水平走査期間中に各信号線に供給される電圧の平均値をほぼ一定にすることができ、画素電極と信号線間のクロストークによる画質の劣化が起きなくなる。
【００６２】
また、本発明によれば、１水平走査期間を複数の期間に分割して、各分割期間ごとに信号線に供給する電圧範囲を設定し、デジタル画素データの所定のビットまたはビット列により分割期間を設定し、それ以外のビットにより、選択された電圧範囲内の所定の電圧を信号線に供給するようにしたため、多ビットのD/Aコンバータが不要となり、消費電力を低減でき、部品コストも削減できる。また、基準電圧線を多数設ける必要もないため、配線量を削減でき、回路規模を小さくできる。
【図面の簡単な説明】
【図１】液晶表示装置内の信号線駆動回路の概略構成を示すブロック図。
【図２】液晶表示装置の全体構成を示すブロック図。
【図３】スイッチ回路の内部構成を示す回路図。
【図４】基準電圧発生回路の内部構成を示す回路図。
【図５】基準電圧発生回路内のアンプの出力電圧波形を示す図。
【図６】液晶表示装置内の各部の信号波形を示す図。
【図７】液晶表示装置の一部を構成する画素アレイ基板の概略レイアウト図。
【図８】図６の波形図の一部を拡大した図。
【図９】図２に示した信号線駆動回路の具体的構成を示した回路図。
【図１０】図１の液晶表示装置をXGA規格の表示パネルに適用した場合のパネル構成例を示す図。
【図１１】従来のアナログ・サンプルホールド方式の概要を説明する図。
【符号の説明】
１ 画素アレイ基板
２ 駆動回路基板
１１ 液晶表示部
１２ 走査線駆動回路
１３ 信号線駆動回路
２１ クロック発生回路
２２ 基準電圧発生回路
２３ データ処理回路
３１ シフトレジスタ
３２ レジスタ回路
３３ ラッチ回路
３４ デコーダ回路
３５ R/Sフリップフロップ
３６ 比較回路
３７ スイッチ回路
４１〜４９ アンプ
５０ デコーダ回路
５１ アップダウン・カウンタ
Claims (3)
- 信号線および走査線が縦横に列設され、各信号線および走査線の交点にスイッチング素子を介して接続された画素電極およびこの画素電極に対向する対向電極を具備する画素アレイ部と、
前記走査線に一水平走査期間毎に線順次に走査信号を供給する走査線駆動回路と、
前記一水平走査期間中に漸増リファレンス電圧と漸減リファレンス電圧とを交互に出力するリファレンス電圧発生回路と、
外部から入力される画像データを参照し、前記漸増リファレンス電圧と前記漸減リファレンス電圧とのうち前記一水平走査期間中の早いタイミングで出力される一方の電圧を前記信号線に該リファレンス電圧の漸増または漸減する期間のうちの一定期間伝送した後、他方の電圧を前記信号線に該リファレンス電圧の漸減または漸増する期間のうち一定期間供給する信号線駆動回路と、を具備し、
前記信号線に前記漸増リファレンス電圧が伝送される間に前記漸増リファレンス電圧が増加する電圧量と、前記信号線に前記漸減リファレンス電圧が伝送される間に前記漸減リファレンス電圧が減少する電圧量とを略等しくしたことを特徴とする表示装置。 - 前記信号線駆動回路は、前記漸増リファレンス電圧を前記信号線に一定期間伝送した時点での電圧を前記漸増リファレンス電圧の出力期間が終了するまで信号線容量に保持し、かつ、前記漸減リファレンス電圧を前記信号線に一定期間伝送した時点での電圧を前記漸減リファレンス電圧の出力期間が終了するまで前記信号線容量に保持することを特徴とする請求項１に記載の表示装置。
- 前記漸増リファレンス電圧および前記漸減リファレンス電圧を対応する信号線に伝送するか否かを切り換えるアナログスイッチを各信号線ごとに有し、
これらアナログスイッチは、前記漸増リファレンス電圧を前記信号線に一定期間伝送する間はオン状態となって前記漸増リファレンス電圧を対応する信号線に伝送し、その後は、前記一定期間伝送した時点での電圧を前記漸増リファレンス電圧の出力期間が終了するまで信号線容量に保持し、かつ、前記漸減リファレンス電圧を前記信号線に一定期間伝送する間はオン状態となって前記漸減リファレンス電圧を対応する信号線に伝送し、その後は、前記一定期間伝送した時点での電圧を前記漸減リファレンス電圧の出力期間が終了するまで前記信号線容量に保持することを特徴とする請求項１に記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29356498A JP4298019B2 (ja) | 1998-10-15 | 1998-10-15 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29356498A JP4298019B2 (ja) | 1998-10-15 | 1998-10-15 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000122597A JP2000122597A (ja) | 2000-04-28 |
| JP4298019B2 true JP4298019B2 (ja) | 2009-07-15 |
Family
ID=17796389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29356498A Expired - Lifetime JP4298019B2 (ja) | 1998-10-15 | 1998-10-15 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4298019B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4664466B2 (ja) * | 2000-05-15 | 2011-04-06 | 東芝モバイルディスプレイ株式会社 | 表示装置 |
| JP4660026B2 (ja) * | 2000-09-08 | 2011-03-30 | パナソニック株式会社 | 表示パネルの駆動装置 |
| JP4757388B2 (ja) * | 2001-01-15 | 2011-08-24 | 株式会社 日立ディスプレイズ | 画像表示装置およびその駆動方法 |
| JP2006030592A (ja) * | 2004-07-16 | 2006-02-02 | Ricoh Co Ltd | 画像表示装置及びその駆動回路 |
| CN115294928B (zh) * | 2022-10-08 | 2022-12-27 | 成都利普芯微电子有限公司 | 一种消影电路、行驱动电路和显示屏 |
-
1998
- 1998-10-15 JP JP29356498A patent/JP4298019B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000122597A (ja) | 2000-04-28 |
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| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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