JP2000122597A

JP2000122597A - 表示装置

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Publication number: JP2000122597A
Application number: JP10293564A
Authority: JP
Inventors: Minoru Sasaki; 佐々木　　実
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-10-15
Filing date: 1998-10-15
Publication date: 2000-04-28
Anticipated expiration: 2018-10-15
Also published as: JP4298019B2

Abstract

(57)【要約】【課題】高速、高精度のD/Aコンバータが不要で、画
素電極と信号線との間にクロストークがあっても画質が
劣化しないような表示装置を提供する。【解決手段】本発明の液晶表示装置は、１水平走査期
間を複数の期間に分割し、各分割期間ごとに信号線に供
給する電圧範囲を設定し、デジタル画素データの所定ビ
ットまたはビット列により分割期間を設定し、それ以外
のビットにより、選択された電圧範囲内の所定の電圧を
信号線に供給する。１水平走査期間の前半では、段階的
に上昇する電圧をスイッチ回路３７に供給し、この電圧
がデジタル画素データのビット列に応じた電圧になった
時点でその電圧を信号線上に保持し、１水平走査期間の
後半では、段階的に減少する電圧をスイッチ回路３７に
供給し、この電圧がデジタル画素データのビット列に応
じた電圧になった時点でその電圧を信号線上に保持す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から入力され
たデジタル画素データをアナログ電圧に変換して各信号
線に供給する回路に関し、例えば、液晶表示装置の信号
線駆動回路などを対象とする。

【０００２】

【従来の技術】アクティブマトリクス型の液晶表示装置
の信号線駆動方式の一つに、アナログ・サンプルホール
ド方式と呼ばれるものがある。図１１は従来のアナログ
・サンプルホールド方式の概要を説明する図である。コ
ンピュータ等から出力されたデジタル画素データＤ0〜
Ｄnは、D/Aコンバータ１０１でアナログ画素電圧に変換
される。各信号線Ｓ1〜Ｓnには、MOSトランジスタから
なるアナログスイッチ１０２が接続され、これらアナロ
グスイッチ１０２は、シフトレジスタ１０３の各出力端
子によりオン・オフ制御される。各アナログスイッチ１
０２は、シフトレジスタ１０３の対応する出力端子の論
理に応じて、D/Aコンバータ１０１から出力されたアナ
ログ画素電圧を信号線Ｓ1〜Ｓnに供給するか否かを切り
換える。

【０００３】

【発明が解決しようとする課題】従来のアナログ・サン
プルホールド方式では、図１１に示すようなD/Aコンバ
ータ１０１が必須であり、また、多階調表示を行うに
は、多ビットのD/Aコンバータを使用しなければならな
い。ところが、多ビットのD/Aコンバータは、コストが
高く、消費電力も多いという問題がある。

【０００４】また、表示解像度を上げるためには、D/A
コンバータ１０１に接続されるビデオバスラインVIDEO
上のデータ伝送速度を高速にする必要があるが、ビデオ
バスラインVIDEOには多数のアナログスイッチ１０２が
接続されるため、配線抵抗や配線容量が大きく、配線遅
延によりデータの伝送速度が遅くなるという問題もあ
る。

【０００５】さらに、液晶表示部を構成する各画素は、
信号線と走査線により囲まれており、信号線と走査線の
交点には画素ＴＦＴが接続され、信号線に供給された画
素電圧は画素ＴＦＴと画素電極を介して液晶容量に保持
される。ところが、画素電極は信号線と容量結合するた
め、画素を選択していない期間内も信号線電圧の影響を
受けやすく、信号線電圧のクロストークにより画質が劣
化するという問題がある。

【０００６】信号線電圧のクロストークをなくすには、
画素電極と信号線をある程度離して配設すればよいが、
このようにすると、画素の有効面積（開口率）が減少
し、画面の輝度が減少してしまう。

【０００７】このように、従来の信号線駆動回路は、D/
Aコンバータの消費電力やコストが問題となるととも
に、画素電極と信号線との間のクロストークにより開口
率を上げられないという問題があった。

【０００８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、高速、高精度のD/Aコンバー
タが不要で、画素電極と信号線との間にクロストークが
あっても画質が劣化しないような表示装置を提供するこ
とにある。

【０００９】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、信号線および走査線が縦横
に列設され、各信号線および走査線の交点にスイッチン
グ素子を介して接続された画素電極およびこの画素電極
に対向する対向電極を具備する画素アレイ部と、前記走
査線に一水平走査期間毎に線順次に走査信号を供給する
走査線駆動回路と、前記一水平走査期間中に漸増リファ
レンス電圧と漸減リファレンス電圧とを交互に出力する
リファレンス電圧発生回路と、外部から入力される画像
データを参照し、前記漸増リファレンス電圧と前記漸減
リファレンス電圧とのうち前記一水平走査期間中の早い
タイミングで出力される一方の電圧を前記信号線に該リ
ファレンス電圧の漸増または漸減する期間のうちの一定
期間伝送した後、他方の電圧を前記信号線に該リファレ
ンス電圧の漸減または漸増する期間のうち一定期間供給
する信号線駆動回路と、を具備するものである。

【００１０】

【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として、アクティブマトリクス型の
液晶表示装置について説明する。

【００１１】図１は液晶表示装置内の信号線駆動回路の
概略構成を示すブロック図、図２は液晶表示装置の全体
構成を示すブロック図である。

【００１２】図２に示す液晶表示装置は、画素アレイ基
板１と駆動回路基板２とを備えており、両基板１，２
は、フレキシブル・プリント基板等を介して各種信号の
やり取りを行う。

【００１３】画素アレイ基板１は、信号線と走査線が縦
横に列設され各信号線と走査線の交点に画素TFTが形成
された液晶表示部１１と、各走査線を駆動する走査線駆
動回路１２と、各信号線を駆動する信号線駆動回路１３
とを有する。

【００１４】駆動回路基板２は、信号線駆動用のクロッ
クを出力するクロック発生回路２１と、信号線駆動用の
複数種類の電圧と制御信号を出力する基準電圧発生回路
２２と、デジタル画素データを生成するデータ処理回路
２３とを有する。このうち、基準電圧発生回路２２は、
電圧発生回路に相当する。

【００１５】画素アレイ基板１内の信号線駆動回路１３
は、図１に詳細構成を示すように、信号線駆動用のパル
スを出力するシフトレジスタ（SR）３１を有し、また、
各信号線ごとに、レジスタ回路（REG）３２と、ラッチ
回路（LATCH）３３と、デコーダ回路（DEC）３４と、R/
Sフリップフロップ（R/S）３５と、比較回路（COMP）３
６と、スイッチ回路（ASW）３７とを有する。このう
ち、比較器３６は、電圧保持タイミング設定手段に相当
する。

【００１６】なお、図１は、６ビットのデジタル画素デ
ータDR０〜DR５，DG０〜DG５，DB０〜DB５により64階調
表示を行う信号線駆動回路１２のブロック構成を示して
いる。図１には、赤色表示用の信号線１本分の構成が示
されており、実際には、図２と同じ構成の緑色表示用の
ブロックと青色表示用のブロックがあり、これら３つの
ブロックで１画素分の表示ブロックが構成される。した
がって、信号線駆動回路１２内には、図１と同じ構成の
ブロックが、３×（水平方向の画素数）分だけ設けられ
る。

【００１７】図１のレジスタ回路３２は、シフトレジス
タ３１の出力パルスに同期して、デジタル画素データDR
０〜DR５を取り込む。レジスタ回路３２に取り込まれた
デジタル画素データは、１水平走査期間の終わりにロー
ド信号LOADによりラッチ回路３３に取り込まれる。

【００１８】ラッチ回路３３に取り込まれたデジタル画
素データのうち、上位３ビットDL５〜DL３は比較回路３
６に入力され、下位３ビットDL２〜DL０はデコーダ回路
３４に入力される。

【００１９】比較回路３６は、図１に示す基準電圧発生
回路２２から出力された制御信号とデジタル画素データ
の上位３ビットとを比較し、比較結果を示す信号Ｃ00を
出力する。R/Sフリップフロップ３５は、比較回路３６
による比較結果が一致するとリセット状態になり、外部
からハイレベルのＣＬ信号が入力されるとセット状態に
なる。

【００２０】デコーダ回路３４は、R/Sフリップフロッ
プ３５がセット状態のときには、ラッチ回路３３に取り
込まれたデジタル画素データの下位３ビットDL２〜DL０
のデコード結果を出力し、R/Sフリップフロップ３５が
リセット状態のときには、デコード結果の代わりに予め
定めた論理の信号を出力する。

【００２１】より詳細には、デコーダ回路３４は、R/S
フリップフロップ３５がセット状態のときには、正転出
力端子Ｏ1〜Ｏ8のうちいずれか１本のみをハイレベルに
するとともに、対応する反転出力端子／Ｏ1〜／Ｏ8のう
ちいずれか１本のみをローレベルにする。なお、本明細
書では、図面で信号名の上に(バー)を付けた反転信号
を、信号名の前に(／)をつけて表す。

【００２２】スイッチ回路３７は、図３に詳細な回路図
を示すように、８つのアナログスイッチSW１〜SW８から
なり、各アナログスイッチSW１〜SW８の入力端子には、
それぞれ異なる電圧Ｖ1〜Ｖ8が入力され、制御端子には
それぞれ、デコーダ回路３４の正転出力端子と、それに
対応する反転出力端子とが接続される。各アナログスイ
ッチSW１〜SW８は、対応する制御端子の論理に応じて、
入力端子に入力された電圧を対応する信号線に供給する
か否かを切り替える。

【００２３】図１に示すR/Sフリップフロップ３５がセ
ット状態のときには、予め定めたアナログスイッチのみ
（例えば、アナログスイッチSW１）がオンし、R/Sフリ
ップフロップ３５がリセット状態のときには、すべての
アナログスイッチSW１〜SW８がオフする。したがって、
R/Sフリップフロップ３５がリセット状態になると、そ
の直前にオンであったアナログスイッチを通過した電圧
が信号線に保持される。

【００２４】各アナログスイッチSW１〜SW８の入力端子
に供給される電圧は、図２に示す基準電圧発生回路２２
から出力される。図４は基準電圧発生回路２２の内部構
成を示す回路図である。図４の基準電圧発生回路２２
は、基準電圧Ｖref1，Ｖref2間に直列接続された抵抗Ｒ
１〜Ｒ８と、それぞれ２個のスイッチからなるスイッチ
群SWR１〜SWR８と、アンプ４１，４２と、アンプ４１，
４２の出力端子間に直列接続された抵抗Ｒ11〜Ｒ18と、
各抵抗Ｒ11〜Ｒ18間に接続されたアンプ４３〜４９と、
スイッチ群SWR１〜SWR８のオン・オフを切り換える信号
を出力するデコーダ回路（DECORDER）５０と、デコーダ
回路５０の入力端子に接続されたアップダウン・カウン
タ（U/D CNTR）５１とを有する。

【００２５】このうち、アンプ４１，４２は可変電圧出
力手段に相当し、デコーダ３４は電圧選択手段に相当す
る。

【００２６】図５は基準電圧発生回路２２内のアンプ４
１，４２の出力電圧波形を示す図である。図５では、ア
ンプ４１の出力電圧Ｖ１の波形を実線で、アンプ４２の
出力電圧Ｖ９の波形を一点鎖線で表している。

【００２７】図５に示すように、電圧Ｖ１は、１水平走
査期間の前半部分では、電圧Ｖr1からＶr8まで段階的に
上昇し、後半部分では、電圧Ｖr8からＶr1まで段階的に
低下する。同様に、電圧Ｖ９は、１水平走査期間の前半
部分では、電圧Ｖr2からＶr9まで段階的に上昇し、後半
部分では、電圧Ｖr9からＶr2まで段階的に低下する。

【００２８】図４の基準電圧発生回路２２は、アンプ４
１，４２の出力電圧Ｖ１，Ｖ９を抵抗Ｒ11〜Ｒ18で分圧
した８種類の電圧Ｖ1〜Ｖ8を出力する。これら電圧Ｖ1
〜Ｖ8はそれぞれ、図３に示したスイッチ回路３７内の
対応するアナログスイッチSW１〜SW８の入力端子に供給
される。

【００２９】図６は液晶表示装置内の各部の信号波形を
示す図であり、図６の上から順に、基準電圧発生回路２
２の出力電圧Ｖ4、信号線SIG1の電圧、隣り合う３本の
走査線Ｇ１〜Ｇ３の電圧、コモン電圧VCOM、アップダウ
ン・カウンタ５１のU/D端子の電圧、アップダウン・カ
ウンタ５１の出力電圧、アップダウン・カウンタ５１の
CL端子の電圧、ロード信号LOADの各波形を表している。

【００３０】以下、図６の波形図を用いて図１の液晶表
示装置の動作を説明する。以下では、レジスタ回路３２
に入力されるデジタル画素信号DR５〜DR０のビット列が
(100100)の場合について説明する。

【００３１】図６の時刻Ｔ１〜Ｔ２はブランキング期間
であり、この期間内にアップダウン・カウンタ５１のCL
端子はハイレベルになり、アップダウン・カウンタ５１
はリセットされる。これにより、アンプ４１，４２の出
力電圧はそれぞれＶr1，Ｖr2になり、基準電圧発生回路
２２は、電圧Ｖr1，Ｖr2を抵抗Ｒ11〜Ｒ18により分圧し
た電圧Ｖ1〜Ｖ8を、スイッチ回路３７内の対応するアナ
ログスイッチSW１〜W８に供給する。

【００３２】時刻Ｔ２以降は、基準電圧発生回路２２内
のアップダウン・カウンタ５１は、図６の波形図に示す
ように、(0,0,0)から順にカウントアップした信号Ｃ3〜
Ｃ1を出力する。時刻Ｔ３になると、信号Ｃ3〜Ｃ1が(1,
0,0)になり、信号Ｃ3〜Ｃ1とデジタル画素データの上位
３ビットが一致して、比較回路３６の出力Ｃ00はハイレ
ベルになる。これにより、R/Sフリップフロップ３５は
リセットされて、スイッチ回路３７内のすべてのアナロ
グスイッチSW１〜SW８がオフし、その直前にオンであっ
たアナログスイッチの入力電圧が信号線に保持される。

【００３３】例えば、デジタル画素データが(100100)の
場合には、信号Ｃ3〜Ｃ1が(1,0,0)のときにすべてのア
ナログスイッチSW１〜SW８がオフし、その直前のカウン
ト値(0,1,1)のときにオンであったアナログスイッチの
入力電圧が信号線に保持される。

【００３４】具体的には、信号Ｃ3〜Ｃ1が(0,1,1)のと
きには、図４に示したアンプ４１，４２の出力電圧はそ
れぞれＶr4，Ｖr5になり、これら電圧Ｖr4，Ｖr5を抵抗
Ｒ11〜Ｒ18で分圧した電圧Ｖ1〜Ｖ8のいずれかが信号線
に供給される。

【００３５】また、デジタル画素データの下位３ビット
が(100)のときには、基準電圧発生回路２２から出力さ
れた電圧Ｖ1〜Ｖ8のうち、電圧Ｖ4が選択される。すな
わち、デジタル画素データが(100100)の場合には、電圧
Ｖ4が入力されるアナログスイッチSW４がオンし、基準
電圧発生回路２２が電圧Ｖr4，Ｖr5の間の電圧Ｖ4を出
力した時点でアナログスイッチSW４はオフして、この電
圧Ｖ4が対応する信号線に保持される。

【００３６】この場合、図４の抵抗Ｒ１〜Ｒ８の抵抗値
がすべて等しいとすると、信号線に保持される電圧Ｖ4
は、（１）式で表される。Ｖ4＝４×（Ｖr5−Ｖr4）／８＋Ｖr4 …（１）

【００３７】時刻Ｔ３以降も、アップダウン・カウンタ
５１はカウントアップを継続して行うが、時刻Ｔ４で、
アップダウン・カウンタ５１のCL端子はハイレベルにな
り、R/Sフリップフロップ３５はセット状態になる。

【００３８】また、時刻Ｔ４でアップダウン・カウンタ
５１のU/D端子はハイレベルになるため、CL端子がロー
レベルになった後の時刻Ｔ５以降は、アップダウン・カ
ウンタ５１は、カウントダウンを継続して行う。時刻Ｔ
６になると、アップダウン・カウンタ５１の出力信号Ｃ
3〜Ｃ1が再度(1,0,0)になり、比較回路３６は比較結果
が一致したことを示すハイレベルの信号Ｃ00を出力し、
これにより、すべてのアナログスイッチSW１〜SW８がオ
フし、その直前のカウント値(0,1,1)のときにオンであ
ったアナログスイッチの入力電圧が信号線に保持され
る。

【００３９】この場合、アップダウン・カウンタ５１の
出力信号Ｃ3〜Ｃ1が(0,1,1)のときのアンプ４１，４２
の出力電圧Ｖr5，Ｖr6を分圧した電圧Ｖ4が信号線に保
持される。したがって、図４の抵抗Ｒ11〜Ｒ18の抵抗値
がすべて等しいとすると、信号線に保持される電圧Ｖ4
は、（２）式で表される。Ｖ4＝４（Ｖr6−Ｖr5）／８＋Ｖr5 …（２）（１），（２）の平均値は、（３）式で表される。平均値＝（Ｖr4＋２Ｖr5＋Ｖr6）／４ …（３）

【００４０】図４の抵抗Ｒ１〜Ｒ８がすべて等しい場合
には、Ｖr4＋Ｖr6＝２Ｖr5の関係が成り立ち、（３）式
の右辺は、電圧Ｖr5に略等しくなる。

【００４１】このように、本実施形態では、１水平走査
期間の前半では、段階的に上昇する電圧（漸増リファレ
ンス電圧）をスイッチ回路３７に供給し、この電圧がデ
ジタル画素データのビット列に応じた電圧になった時点
でその電圧を信号線に保持し、また、１水平走査期間の
後半では、段階的に減少する電圧（漸減リファレンス電
圧）をスイッチ回路３７に供給し、この電圧がデジタル
画素データのビット列に応じた電圧になった時点でその
電圧を信号線に保持する。

【００４２】次に、１水平走査期間内に２回サンプリン
グする理由を説明する。図７は液晶表示装置の一部を構
成する画素アレイ基板１の概略レイアウト図である。図
７において、画素の液晶容量をＣ1c、補助容量をＣs、
信号線SIG1と画素電極５１との結合容量をＣsig1、信号
線ＳIG1に隣り合う信号線ＳIG2と画素電極５２との結合
容量をＣsig2とすると、信号線Ｓ1，Ｓ２の電圧変動に
よる画素電圧の変動成分Ｖcu1，Ｖcu2はそれぞれ
（４），（５）式で表される。Ｖcu1＝Ｃsig1×Ｖsig1／（Ｃ1c＋Ｃs＋Ｃsig1） …（４）Ｖcu2＝Ｃsig2×Ｖsig2／（Ｃ1c＋Ｃs＋Ｃsig2） …（５）（４），（５）式において、電圧Ｖsig1は信号線SIG１
の平均電圧、電圧Ｖsig2は信号線SIG２の平均電圧であ
る。

【００４３】ここで、Ｃ1c＋Ｃs＝0.9pF、Ｃsig1＝Ｃsi
g2＝0.1pFとすると、（４），（５）式は（６），
（７）式のようになる。Ｖcu1＝0.1×Ｖsig1 …（６）Ｖcu2＝0.1×Ｖsig2 …（７）

【００４４】図８は図６の波形図の一部を拡大した図で
あり、スイッチ回路３７内のアナログスイッチSW４に供
給される基準電圧Ｖ4、信号線SIG1の電圧Ｖsig1、隣り
合う２本の走査線Ｇ１，Ｇ２の電圧、およびコモン電圧
の各信号波形を示している。

【００４５】基準電圧Ｖ4は、１水平走査期間内に、基
準電圧発生回路２２から出力される電圧が０ＶからＶP
まで段階的に上昇した後、ＶPから０Ｖまで段階的に減
少する。なお、図８では、簡略化のため、基準電圧Ｖ4
が０ＶからＶPまで単調増加した後、ＶPから０Ｖまで単
調減少する例を示している。１水平走査期間内に電圧が
可変するステップ数を多くすれば、図８のような単調増
加および単調減少に近い電圧波形が得られる。

【００４６】図８に示すように、１水平走査期間内の前
半部分では、基準電圧がデジタル画素データのビット列
に応じた電圧Ｖxに達するまでは、基準電圧がそのまま
信号線に供給される。基準電圧が電圧Ｖxに等しくなる
と、しばらくの間、その電圧Ｖxが信号線に保持され
る。

【００４７】一方、１水平走査期間内の後半部分では、
基準電圧がデジタル画素データのビット列に応じた電圧
Ｖyに達するまでは、基準電圧がそのまま信号線に供給
され、基準電圧が電圧Ｖyに等しくなると、その電圧Ｖy
が信号線に保持される。

【００４８】信号線SIG１の平均電圧Ｖsig1は、図８の
ハッチング領域の平均値であり、（Ｖx＋Ｖy）／２＝Ｖ
P／２となる。したがって、（８）式の関係が成り立
ち、すべての信号線の平均電圧Ｖsig1は、１水平走査期
間内では常に一定になる。Ｖcu1＝0.1×ＶP／２＝Ｖcu2＝一定 …（８）

【００４９】このように、本実施形態では、１水平走査
期間を前半と後半に分け、前半部分では段階的に上昇す
る電圧（漸増リファレンス電圧）をスイッチ回路３７に
供給し、後半部分では段階的に減少する電圧（漸減リフ
ァレンス電圧）をスイッチ回路３７に供給し、１水平走
査期間の前半と後半でそれぞれ別々に、デジタル画素デ
ータに応じた電圧を保持し、これら保持電圧の平均値が
すべての信号線で略等しくなるようにしたため、画素−
信号線のクロストークによる画質劣化のない表示特性の
優れた表示装置が得られる。すなわち、本実施形態は、
漸増リファレンス電圧の出力期間中の電圧増加分と、漸
減リファレンス電圧の出力期間中の電圧減少分とを等し
くすることにより、クロストークによる影響を回避して
いる。

【００５０】図９は図２に示した信号線駆動回路１２の
具体的構成を示した回路図の一例であり、ポリシリコン
TFTによるCMOS構成にした例を示している。図９（ａ）
に示すように、図２の信号線駆動回路１２内の比較回路
３６は、EXORゲートＧ１〜Ｇ３と三入力のNORゲートＧ
４とで構成され、R/Sフリップフロップ３５は、たすき
掛けされた二個のNORゲートＧ５，Ｇ６で構成され、デ
コーダ回路３４は四入力のNANDゲートＧ７〜Ｇ14と、イ
ンバータIV１〜IV３とで構成される。

【００５１】また、図２のラッチ回路３３は、図９
（ｂ）に示すように、クロックドインバータとインバー
タとで構成され、レジスタ回路３２は、図９（ｃ）に示
すように、クロックドインバータとインバータとで構成
され、シフトレジスタ３１は、図９（ｄ）に示すよう
に、クロックドインバータとインバータとで構成され
る。また、図９（ｂ）〜（ｄ）のクロックドインバータ
は、図９（ｅ）に示すように、PMOSトランジスタＱ１，
Ｑ２とNMOSトランジスタＱ３，Ｑ４とで構成される。

【００５２】図９の各回路は、ポリシリコンTFTによるC
MOS回路で構成されるため、画素アレイ部と同一のガラ
ス基板に形成することができ、装置全体の小型化とコス
トダウンが図れる。

【００５３】図１０は図１の液晶表示装置を縦768画
素、横1024×３画素のXGA規格の表示パネルに適応した
場合のパネル構成例を示す図である。XGA規格は、画素
表示用のクロック周波数が65MHzもの高周波であるた
め、本実施形態では信号線駆動回路１２を６つのブロッ
クＢ１〜Ｂ６に分割して、各ブロックを約11MHzで動作
させるようにした。この程度の周波数であれば、ポリシ
リコンTFTでも動作が可能であり、信号線駆動回路１２
を画素アレイ基板１内に一体形成することができる。

【００５４】図１０の液晶表示装置は、各ブロックごと
に、スイッチ回路３７（ASW）と、比較回路３６、R/Sフ
リップフロップ３５およびデコーダ回路３４（COMP/DE
C）と、ラッチ回路３３（LATCH）と、レジスタ回路３２
と、シフトレジスタ３１とを備えており、この他に、図
１０の液晶表示装置は、外部との信号のやり取り用に複
数のインターフェース回路I/O１〜I/O３を有する。各イ
ンターフェース回路I/O1〜I/O３は、それぞれ２ブロッ
クずつと信号のやり取りを行い、やり取りする具体的な
信号は、例えば、画素表示用のクロック信号、デジタル
画素データ、基準電圧、およびゲート線駆動回路のクロ
ック信号などである。

【００５５】図１では、クロック発生回路や基準電圧発
生回路等を画素アレイ基板１とは別の基板２に設ける例
を説明したが、これら回路を画素アレイ基板１内に形成
してもよい。

【００５６】図２では、デジタル画素データのビット数
が６ビットの例を説明したが、ビット数には特に制限は
ない。また、図５では、１水平走査期間を８つの期間に
分割する例を説明したが、１水平走査期間の分割数に特
に制限はない。

【００５７】また、図５等では、１水平走査期間の前半
部分で電圧を段階的に増加させ、後半部分で電圧を段階
的に減少させる例を説明したが、逆に、前半部分で電圧
を段階的に減少させ、後半部分で電圧を段階的に増加さ
せてもよい。あるいは、１水平期間中に電圧を段階的に
増加させる期間と減少させる期間を、それぞれ２回以上
設けてもよい。

【００５８】さらに、漸増リファレンス電圧の電圧範囲
と漸減リファレンス電圧の電圧範囲とが互いに異なって
いてもよい。

【００５９】なお、図１に示す液晶表示装置は、ドット
反転駆動、Ｈライン反転駆動、Ｖライン反転駆動、フレ
ーム反転駆動を行う場合にも適用可能である。

【００６０】上述した実施形態では、液晶表示装置を例
に取って説明したが、本発明は、信号線と走査線が列設
されている表示装置であれば、液晶表示装置以外の表示
装置、例えばプラズマディスプレイ装置などにも適用可
能である。

【００６１】

【発明の効果】以上詳細に説明したように、本発明によ
れば、１水平走査期間中に各信号線に漸増リファレンス
電圧と漸減リファレンス電圧を交互に供給するようにし
たため、１水平走査期間中に各信号線に供給される電圧
の平均値をほぼ一定にすることができ、画素電極と信号
線間のクロストークによる画質の劣化が起きなくなる。

【００６２】また、本発明によれば、１水平走査期間を
複数の期間に分割して、各分割期間ごとに信号線に供給
する電圧範囲を設定し、デジタル画素データの所定のビ
ットまたはビット列により分割期間を設定し、それ以外
のビットにより、選択された電圧範囲内の所定の電圧を
信号線に供給するようにしたため、多ビットのD/Aコン
バータが不要となり、消費電力を低減でき、部品コスト
も削減できる。また、基準電圧線を多数設ける必要もな
いため、配線量を削減でき、回路規模を小さくできる。

【図面の簡単な説明】

【図１】液晶表示装置内の信号線駆動回路の概略構成を
示すブロック図。

【図２】液晶表示装置の全体構成を示すブロック図。

【図３】スイッチ回路の内部構成を示す回路図。

【図４】基準電圧発生回路の内部構成を示す回路図。

【図５】基準電圧発生回路内のアンプの出力電圧波形を
示す図。

【図６】液晶表示装置内の各部の信号波形を示す図。

【図７】液晶表示装置の一部を構成する画素アレイ基板
の概略レイアウト図。

【図８】図６の波形図の一部を拡大した図。

【図９】図２に示した信号線駆動回路の具体的構成を示
した回路図。

【図１０】図１の液晶表示装置をXGA規格の表示パネル
に適用した場合のパネル構成例を示す図。

【図１１】従来のアナログ・サンプルホールド方式の概
要を説明する図。

【符号の説明】

１画素アレイ基板２駆動回路基板１１液晶表示部１２走査線駆動回路１３信号線駆動回路２１クロック発生回路２２基準電圧発生回路２３データ処理回路３１シフトレジスタ３２レジスタ回路３３ラッチ回路３４デコーダ回路３５ R/Sフリップフロップ３６比較回路３７スイッチ回路４１〜４９アンプ５０デコーダ回路５１アップダウン・カウンタ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H092 GA50 JB22 JB31 NA01 NA22 PA06 5C006 AA21 BB16 BC12 BC20 BF03 BF04 BF06 BF11 BF26 BF43 FA22 FA42 FA47 FA52 5C080 AA10 BB05 CC03 DD05 DD10 DD23 DD26 DD27 EE29 EE30 FF10 JJ02 JJ03 JJ04 JJ06 5G435 AA00 BB06 BB12 CC09 EE30 EE33 EE37 EE47

Claims

【特許請求の範囲】

【請求項１】信号線および走査線が縦横に列設され、各
信号線および走査線の交点にスイッチング素子を介して
接続された画素電極およびこの画素電極に対向する対向
電極を具備する画素アレイ部と、前記走査線に一水平走査期間毎に線順次に走査信号を供
給する走査線駆動回路と、前記一水平走査期間中に漸増リファレンス電圧と漸減リ
ファレンス電圧とを交互に出力するリファレンス電圧発
生回路と、外部から入力される画像データを参照し、前記漸増リフ
ァレンス電圧と前記漸減リファレンス電圧とのうち前記
一水平走査期間中の早いタイミングで出力される一方の
電圧を前記信号線に該リファレンス電圧の漸増または漸
減する期間のうちの一定期間伝送した後、他方の電圧を
前記信号線に該リファレンス電圧の漸減または漸増する
期間のうち一定期間供給する信号線駆動回路と、を具備
したことを特徴とする表示装置。
【請求項２】前記信号線に前記漸増リファレンス電圧が
伝送される間に前記漸増リファレンス電圧が増加する電
圧量と、前記信号線に前記漸減リファレンス電圧が伝送
される間に前記漸減リファレンス電圧が減少する電圧量
とを略等しくしたことを特徴とする請求項１に記載の表
示装置。
【請求項３】前記信号線駆動回路は、前記漸増リファレ
ンス電圧を前記信号線に一定期間伝送した時点での電圧
を前記漸増リファレンス電圧の出力期間が終了するまで
信号線容量に保持し、かつ、前記漸減リファレンス電圧
を前記信号線に一定期間伝送した時点での電圧を前記漸
減リファレンス電圧の出力期間が終了するまで前記信号
線容量に保持することを特徴とする請求項１または２に
記載の表示装置。
【請求項４】前記デジタル画素データを構成するビット
列のうち所定のビットまたはビット列の論理に基づい
て、前記漸増リファレンス電圧または前記漸減リファレ
ンス電圧を前記信号線容量に保持するタイミングを設定
する電圧保持タイミング設定手段を備えることを特徴と
する請求項３に記載の表示装置。
【請求項５】前記電圧発生回路は、１水平走査期間を複数に分割した各分割期間に同期し
て、複数の電圧をその電圧レンジを切り換えて出力する
可変電圧出力手段と、前記デジタル画素データ中の前記所定のビットまたはビ
ット列以外のビットの論理に基づいて、前記電圧発生回
路から出力された複数の電圧の中から前記漸増リファレ
ンス電圧および前記漸減リファレンス電圧を選択する電
圧選択手段と、を有することを特徴とする請求項４に記
載の表示装置。
【請求項６】前記漸増リファレンス電圧および前記漸減
リファレンス電圧を対応する信号線に伝送するか否かを
切り換えるアナログスイッチを各信号線ごとに有し、これらアナログスイッチは、前記漸増リファレンス電圧
を前記信号線に一定期間伝送する間はオン状態となって
前記漸増リファレンス電圧を対応する信号線に伝送し、
その後は、前記一定期間伝送した時点での電圧を前記漸
増リファレンス電圧の出力期間が終了するまで信号線容
量に保持し、かつ、前記漸減リファレンス電圧を前記信
号線に一定期間伝送する間はオン状態となって前記漸減
リファレンス電圧を対応する信号線に伝送し、その後
は、前記一定期間伝送した時点での電圧を前記漸減リフ
ァレンス電圧の出力期間が終了するまで前記信号線容量
に保持することを特徴とする請求項１〜５のいずれかに
記載の表示装置。
【請求項７】前記電圧発生回路は、前記対向電極に印加
する電圧に対する極性を、１水平走査期間あるいは１フ
レーム期間ごとに切り換えることを特徴とする請求項１
〜６のいずれかに記載の表示装置。