JP2002215102A - 画像表示装置およびその駆動方法 - Google Patents

画像表示装置およびその駆動方法

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Abstract

(57)【要約】 【課題】第一に多数のアナログ能動回路を作り込むこと
は、歩留りを低下させる原因になること。第二に多結晶
Ｓｉ ＴＦＴを用いたオフセットキャンセラの能力は十
分に高くないため、画質のＳ／Ｎ低下の原因となるこ
と。 【解決手段】第一にインピーダンス変換手段を各階調電
圧配線とラダー抵抗の間に設けること、第二に信号線へ
のアナログ画像信号電圧の書き込みの際に、３回のフェ
ーズに分けて書きこみを行うこと。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は特に歩留り及び画質
の向上が可能な、画像表示装置に関する。
【０００２】
【従来の技術】以下、図１０を用いて従来の技術に関し
て説明する。
【０００３】図１０は従来の技術を用いた、ＴＦＴ液晶
表示パネルの構成図である。液晶容量２０２と画素スイ
ッチ２０１を有する表示画素２１３がマトリクス状に配
置され、画素スイッチ２０１のゲートはゲート線２０３
を介してゲート線シフトレジスタ２０４に接続されてい
る。また画素スイッチ２０１の一端は信号線２０５を介
してソースフォロア回路２０６に接続されている。ソー
スフォロア回路２０６にはＤＡ変換器２０７が接続され
ており、ＤＡ変換器２０７にはラインメモリ２０９が、
ラインメモリ２０９にはデータラッチ２１０が、データ
ラッチ２１０には水平シフトレジスタ２１２が入力して
いる。なおＤＡ変換器２０７にはこの他にも基準電圧線
２０８が、データラッチ２１０には表示データ線２１１
が入力している。なおここでソースフォロア回路２０６
は、poly−Ｓｉ ＴＦＴを用いて構成されている。
【０００４】以下、本従来例の動作を説明する。表示デ
ータ線２１１を介して入力された表示データは、水平シ
フトレジスタ２１２によってデータラッチ２１０に順次
ラッチされる。次いでこのラッチされた表示データは水
平入力期間毎にラインメモリ２０９に転送され、ＤＡ変
換器２０７に入力される。ＤＡ変換器２０７は基準電圧
線２０８より入力される基準電圧を基に、この表示デー
タをデジタル入力としたアナログ画像信号電圧をソース
フォロア回路２０６を介して信号線２０５に出力する。
このときゲート線シフトレジスタ２０４によって選択さ
れた所定の表示画素行の画素スイッチ２０１がターンオ
ンすると、上記のアナログ画像信号電圧は選択された表
示画素の液晶容量２０２に書き込まれる。以上の動作に
よって、本ＴＦＴ液晶パネルは入力された表示データに
基づく画像表示が可能となる。なおここで上記ソースフ
ォロア回路２０６には、容量とスイッチから構成される
オフセットキャンセル機能が付与されている。
【０００５】このような従来技術に関しては、例えば特
開平１１−７３１６５号等に詳しく記載されている。
【０００６】
【発明が解決しようとする課題】上記従来技術における
全体構成は、オフセットキャンセラを有するバッファア
ンプにソースフォロア回路構成を採用してはいるもの
の、基本的にはアモルファスＳｉ ＴＦＴパネルで工業
的に用いられてきたものと同一のものである。しかしな
がらこのような全体構成を多結晶Ｓｉ ＴＦＴを用いて
実現することには、以下のような大きな課題が存在す
る。
【０００７】まず第一に、バッファアンプのようなアナ
ログ能動回路を信号線の本数分作り込むことは、歩留り
を低下させる原因になるという問題である。アモルファ
スＳｉ ＴＦＴパネルではバッファアンプを特性の均一
性に優れた単結晶Ｓｉ トランジスタで構成するが、多
結晶Ｓｉ ＴＦＴはチャネル中に分布する多数の欠陥準
位に起因する特性ばらつきが大きいため、バッファアン
プの特性ばらつきも必然的に大きくなり、これが歩留り
を低下させる原因になるのである。
【０００８】第二には多結晶Ｓｉ ＴＦＴを用いたオフ
セットキャンセラの能力は、単結晶Ｓｉ トランジスタ
で構成されたものほど高くないという点である。多結晶
ＳｉＴＦＴは単結晶Ｓｉ トランジスタほどの微細加工
が困難であるため、必然的にオフセットキャンセラの各
スイッチが有する寄生容量が大きくなり、かつ寄生容量
値のばらつきも大きくなる。これはそのまま、オフセッ
トキャンセラのキャンセル出力誤差の増大をもたらし、
これはそのまま画質のＳ／Ｎ低下をもたらしてしまう。
【０００９】
【課題を解決するための手段】本出願の画像表示装置の
一実施態様によれば、画像表示を行う表示部と、この表
示部を駆動する駆動部が複数の信号線により接続されて
いる画像表示装置で、表示部はマトリクス状に配置した
複数の表示画素により構成され、駆動部はラダー抵抗と
このラダー抵抗に接続されたインピーダンス変換手段
と、このインピーダンス変換手段からの出力線である階
調電圧配線と、この階調電圧配線に接続された階調電圧
選択手段とを有している。
【００１０】さらに、階調電圧選択手段は、複数の信号
線と接続されているというものである。
【００１１】また、本出願の他の一実施態様によれば、
画像表示を行うためにマトリクス状に配置された複数の
表示画素と、アナログ画像信号を伝達するために各列毎
に設けられ、表示画素に接続された信号線群と、表示画
素と信号線群を所定のタイミングで駆動するための駆動
回路部を有し、入力された画像表示データを基に、所定
のシーケンスに従って該表示画素に画像を表示させるた
めの手段を有する画像表示端末システムで、駆動回路部
はラダー抵抗とこのラダー抵抗に接続される複数本の階
調電圧配線を有し、信号線群は階調電圧配線に階調電圧
選択手段を介して接続されており、各階調電圧配線はイ
ンピーダンス変換手段を介して該ラダー抵抗に接続され
ており、少なくとも表示画素，信号線群，階調電圧選択
手段，階調電圧配線は単一基板上に設けられているとい
うものである。
【００１２】このような実施形態によれば、インピーダ
ンス変換手段のようなアナログ能動回路は信号線の本数
分ではなく、階調電圧配線の本数分形成すれば良い。こ
れはＣＩＦ（Common Intermediate Format）、表示デー
タ４bit の共通画素電極交流駆動のパネルで計算すれ
ば、（３５２×ＲＧＢ＝１０５６）個から（２の４乗＝
１６）個への低減になり、著しい歩留り向上効果が得ら
れる。
【００１３】
【発明の実施の形態】（実施例１）以下図１〜図５を用
いて、本発明の実施例１に関して説明する。
【００１４】始めに本実施例１の全体構成に関して述べ
る。
【００１５】図１は本実施例１であるpoly Ｓｉ−ＴＦ
Ｔ液晶表示パネルの構成図である。
【００１６】液晶容量２とpoly Ｓｉ−ＴＦＴからなる
画素スイッチ１を有する表示画素１３がマトリクス状に
配置され、画素スイッチ１のゲートはゲート線３を介し
てゲート線シフトレジスタ４に接続されている。また画
素スイッチ１の一端は信号線５を介してＤＡ変換器７に
接続されている。ＤＡ変換器７にはラインメモリ９が入
力しており、またラインメモリ９にはデータラッチ１０
が、データラッチ１０には水平シフトレジスタ１２が接
続されている。なおここでＤＡ変換器７には基準電圧線
８が共通に入力しており、基準電圧線８はバッファアン
プ１４を介してラダー抵抗１５に接続されている。また
データラッチ１０には表示データ線１１が共通に入力し
ている。なおここでは液晶の共通電極、カラーフィルタ
やバックライト構成等、カラーＴＦＴパネルの構築に必
要な一般的な構造や表示データ線１１の入力部は一般的
な構成のため、図面の簡略化のために記載を省略してい
る。また、複数の表示画素１３により、表示画素マトリ
クス(若しくは表示部)を構成している。また、水平シフ
トレジスタ１２，データラッチ１０，ＤＡ変換器７を有
する構成により水平駆動回路８６を構成している。ゲー
ト線シフトレジスタ４を含むゲート線選択回路８４及び
水平駆動回路８６を有する構成として駆動回路部と称し
ても良い。
【００１７】次に本実施例１の全体の動作を説明する。
なお各部分の詳細な構造及びその動作に関しては、この
後に個々の構成要素の説明の中で順次述べて行くことに
する。
【００１８】表示データ線１１を介して入力された表示
データは、水平シフトレジスタ１２によってデータラッ
チ１０に順次ラッチされる。次いでこのラッチされた表
示データは水平入力期間毎にラインメモリ９に転送さ
れ、ＤＡ変換器７に入力される。ＤＡ変換器７は基準電
圧線８より入力される基準電圧を基に、この表示データ
をデジタル入力としたアナログ画像信号電圧を信号線５
に出力する。このときゲート線シフトレジスタ４によっ
て選択された所定の表示画素行の画素スイッチ１がター
ンオンすると、信号線５に出力された上記のアナログ画
像信号電圧は選択された表示画素の液晶容量２に書き込
まれる。以上の動作によって、本ＴＦＴ液晶パネルは入
力された表示データに基づく画像表示を行う。なおここ
で基準電圧線８に入力される基準電圧は、ラダー抵抗１
５で生じる基準電圧を基に、バッファアンプ１４を必要
に応じて用いることにより生成される。
【００１９】以下、本実施例の各部の構成要素及びその
動作に関して順を追って説明を行う。
【００２０】水平シフトレジスタ１２,データラッチ１
０,ラインメモリ９,ＤＡ変換器７：以下図２を用いて、
水平シフトレジスタ１２，データラッチ１０，ラインメ
モリ９，ＤＡ変換器７に関してその構成及び動作を説明
する。
【００２１】図２は一本の信号線５に対応する水平シフ
トレジスタ１２，データラッチ１０，ラインメモリ９，
ＤＡ変換器７の構成図である。水平シフトレジスタ１２
からは互いに反転するラッチ信号配線３１，３２がデー
タラッチ１０に延びている。データラッチ１０は表示デ
ータビット毎にクロックトインバータ３３，３５、及び
インバータ３４で構成されており、表示データ線１１が
その入力に接続される。なお表示データビットは実際は
６bit であるが、ここでは図面の簡略化のために表示デ
ータビットを３bit として図示してある。データラッチ
１０の出力は更に表示データビット毎に、クロックトイ
ンバータ３６，３８、及びインバータ３７で構成される
ラインメモリ９に入力しており、各ラインメモリは互い
に反転するラインラッチ配線３９，４０で制御される。
更にラインメモリ９の出力は、電圧選択型のＤＡ変換器
７に入力する。ここで被選択電圧はアナログ階調の本数
に相当する基準電圧線８を介して供給されており、ライ
ンメモリ９から出力された表示データはレベルシフト回
路４１を介して、階調選択用トランジスタ４２，４３，
４４に入力される。なお本図では、階調選択用トランジ
スタ４２はＭＳＢ（最大量子化ビット，Most Significa
nt Bit）、階調選択用トランジスタ４４はＬＳＢ(最小
量子化ビット，Least Significant Bit）に対応する。
図示のように階調選択用トランジスタ４２，４３，４４
は、ＤＡ変換特性に合わせてそのオン，オフ特性が反転
するように、ｎＭＯＳ，ｐＭＯＳを意識的に選択して構
成されている。ＤＡ変換器７の出力は信号線５に直接接
続される。
【００２２】以下に水平シフトレジスタ１２，データラ
ッチ１０，ラインメモリ９，ＤＡ変換器７の動作を説明
する。水平シフトレジスタ１２は表示データ線１１に入
力される表示データに同期する駆動信号により、所定の
タイミングでデータラッチ１０にラッチ信号配線３１，
３２を介してラッチパルスを入力する。これによりデー
タラッチ１０は表示データ線１１に入力されている表示
データをサンプリングし、クロックトインバータ３５及
びインバータ３４で構成されるラッチ回路に表示データ
を取り込む。この表示データは、所定のタイミングで駆
動されるラインラッチ配線３９，４０により、１行書込
み期間（１水平入力期間）毎にラインメモリ９に転送さ
れ、更にラッチされる。このラッチデータはレベルシフ
ト回路４１によって振幅変調を受けた後、階調選択用ト
ランジスタ４２，４３，４４で構成される電圧選択マト
リクスのゲートに入力され、この結果選択された基準電
圧が信号線５に出力される。
【００２３】なお本実施例では各クロックトインバータ
やインバータを多結晶Ｓｉ ＴＦＴを用いたＣＭＯＳ回
路で構成しているが、同様な機能を有するその他の回路
構成が可能であることは言うまでもない。また低消費電
力化のために水平シフトレジスタ１２，データラッチ１
０，ラインメモリ９を５Ｖ振幅の低電圧駆動回路で構成
したために、階調選択用トランジスタ４２，４３，４４
のゲート部との間にレベルシフト回路４１を設けて電圧
振幅を１０Ｖに増幅しているが、水平シフトレジスタ１
２，データラッチ１０，ラインメモリ９等を当初から１
０Ｖ程度の大電圧振幅で駆動すれば、レベルシフト回路
４１が不要であることは明らかである。また階調選択用
トランジスタ４２，４３，４４のマトリクスをＣＭＯＳ
のアナログスイッチ構成とすることも可能であり、この
場合もレベルシフト回路４１の電圧低減や、レベルシフ
ト回路４１を不要にすることが可能である。
【００２４】バッファアンプ１４，ラダー抵抗１５：以
下図３を用いて、バッファアンプ１４及びラダー抵抗１
５に関してその構成及び動作を説明する。
【００２５】図３はバッファアンプ１４及びラダー抵抗
１５と、その周辺の回路構成図である。ラダー抵抗１５
には９個の外部回路接続端子１６が設けられており、各
外部回路接続端子１６にはＳｉ−ＬＳＩ（Large Scale
Integrated Circuit）である基準電圧発生回路１７の基
準電圧発生アンプ１８からの出力が接続されている。ラ
ダー抵抗１５には、各外部回路接続端子１６間に８個ず
つバッファアンプ１４が設けられており、バッファアン
プ１４の出力はそれぞれ基準電圧線８に接続されてい
る。バッファアンプ１４は合計で６４個設けられている
が、これは前述のように表示データビットが６bit であ
ることに対応している。
【００２６】ここでラダー抵抗１５は、エラーによる階
調反転を生じることなく６４階調の基準電圧を生成する
ために用いられるが、基準電圧発生回路１７は６４階調
の基準電圧値を調整するために用いられる。またバッフ
ァアンプ１４はラダー抵抗１５に対する、基準電圧線８
に接続された信号線５に起因する負荷容量の影響を抑制
する目的で用いられているが、これに関しては後述する
ことにする。
【００２７】なお本実施例においては表示データビット
を６bit としたために６４階調の基準電圧線８が必要と
なっているが、表示データビットをｎbit とすれば、基
準電圧線８は２n階調とすれば良いことは言うまでもな
い。また本実施例では基準電圧発生回路１７をＳｉ−Ｌ
ＳＩで構成したが、個別部品で構成する等、本発明の主
旨を損ねない範囲で種々の形態をとることが可能であ
る。なおここで基準電圧発生回路１７を後述のバッファ
アンプ１４同様に多結晶Ｓｉ ＴＦＴ回路で一体型構成
すれば、外部回路接続端子１６が不要になることは明ら
かである。
【００２８】バッファアンプ１４詳細：以下図４及び図
５を用いて、バッファアンプ１４に関してその具体的な
構成及び動作を説明する。
【００２９】図４はバッファアンプ１４の回路構成図で
ある。アンプの本体はドレイン接地接続されたｎチャネ
ルＴＦＴ２１であり、そのドレインは定電圧電源Ｖｄｄ
に接続されている。ＴＦＴ２１のゲートはスイッチ１
（ＳＷ１）２３及びオフセットキャンセル容量，Ｃｃ２
２に接続され、スイッチ１（ＳＷ１）２３の他端はスイ
ッチ２（ＳＷ２）２４の一端と共にバッファアンプ１４
の入力部，Ｖｉｎにつながっている。オフセットキャン
セル容量，Ｃｃ２２の他端とスイッチ２(ＳＷ２)２４の
他端とは共通にスイッチ３（ＳＷ３）２５の一端に入力
しており、スイッチ３（ＳＷ３）２５の他端はバッファ
アンプ１４の出力部，Ｖｏｕｔである。またＴＦＴ２１
のソースはスイッチ４（ＳＷ４）２６を介してやはりバ
ッファアンプ１４の出力部，Ｖｏｕｔに接続されてい
る。なおバッファアンプ１４の出力部，Ｖｏｕｔには、
この他にリセットスイッチ２７が設けられている。なお
ここでＴＦＴ２１、上記の各スイッチ２３，２４，２
５，２６，２７は全て多結晶ＳｉＴＦＴ素子を用いて構
成されている。
【００３０】次に図５を用いてバッファアンプ１４の動
作を述べる。図５はバッファアンプ１４の動作タイミン
グチャートであり、説明の都合上、ｎ行目と（ｎ＋１）
行目のゲート線３の動作もそれぞれgate（ｎ），gate
（ｎ＋１）として合わせて示してある。またリセットス
イッチ２７，スイッチ１（ＳＷ１）２３，スイッチ２
（ＳＷ２）２４，スイッチ３（ＳＷ３）２５，スイッチ
４（ＳＷ４）２６の動作はそれぞれ図中ではreset(２
７），ＳＷ１（２３），ＳＷ２（２４），ＳＷ３（２
５），ＳＷ４（２６）として記載した。なお本図におけ
る波形は、上が各スイッチ或いはゲートがオン状態、下
がオフ状態であることを示すものとする。１行の書込み
期間（１水平入力期間）の始めのリセット期間にゲート
線３がオンすると、同時にリセットスイッチ２７がオン
し、基準電圧線８とこれに接続された信号線５はりセッ
ト電圧レベルにリセットされる。次いで１次プリチャー
ジフェーズになると、リセットスイッチ２７はオフし、
スイッチ１（ＳＷ１）２３とスイッチ４（ＳＷ４）２６
がオンする。このとき入力部，Ｖｉｎに印加されている
電圧がＴＦＴ２１のゲートに入力し、ＴＦＴ２１はドレ
イン接地トランジスタとして動作する。この結果、ＴＦ
Ｔ２１のしきい値電圧をＶｔｈとおくと、出力部，Ｖｏ
ｕｔの電圧はほぼ(Ｖｉｎ−Ｖｔｈ)にプリチャージされ
ることになる。ここでこのとき、オフセットキャンセル
容量，Ｃｃ２２の両端には電圧Ｖｔｈが充電される。次
に２次プリチャージフェーズになると、スイッチ１(Ｓ
Ｗ１)２３はオフ、スイッチ２(ＳＷ２）２４がオンし、
スイッチ３(ＳＷ３）２５がオフする。このときＴＦＴ
２１のゲートには、オフセットキャンセル容量，Ｃｃ２
２を介することによって（Ｖｉｎ＋Ｖｔｈ）の電圧が入
力するため、出力部，Ｖｏｕｔの電圧はほぼＶｉｎにプ
リチャージされることになる。ここで上記オフセットキ
ャンセルの動作を確実にするためには、スイッチ１（Ｓ
Ｗ１）２３のオフを一歩先に行うことが望ましく、更に
スイッチ１（ＳＷ１）２３にはスイッチフィードスルー
等の非理想特性はあってはならない。しかし実際には本
スイッチは前述のように多結晶Ｓｉ ＴＦＴを用いて実
現されているため、このようなスイッチフィードスルー
は単結晶Ｓｉトランジスタよりも大きく、かつばらつく
ことは避けられない。これは多結晶Ｓｉで構成されたチ
ャネル内には、多数の欠陥準位が分布しているためであ
る。このために現実には、２次プリチャージフェーズの
終わりになっても、Ｖｏｕｔの値はＶｉｎよりも数十ｍ
Ｖ程度ずれてしまっている。そこで本実施例において
は、この後の直接入力フェーズにおいて、スイッチ３
（ＳＷ３）２５をオンし、スイッチ４（ＳＷ４）２６を
オフさせる直接書込みを行う。このときＴＦＴ２１はソ
ースが遮断されるために動作を停止し、これに代わって
スイッチ２（ＳＷ２）２４とスイッチ３（ＳＷ３）２５
を介してＶｉｎの電圧がＶｏｕｔに直接書き込まれる。
この直接入力のフェーズにおいては、バッファアンプは
動作しない訳であるから、基準電圧線８に接続される全
ての容量に対する充電はラダー抵抗１５を介して行われ
なければならない。しかしバッファアンプ１４が始めか
ら全く存在しない場合にはラダー抵抗１５を介した充電
は液晶を駆動するために必要な数Ｖのオーダーであるの
に比較して、本発明の場合の上記充電は２次プリチャー
ジフェーズで生じた書き込み誤差である数十ｍＶ程度
と、１／１００程度の電荷量なのである。この比率の分
だけラダー抵抗１５の電流駆動能力は低く設計すること
も可能であり、直接入力フェーズにおけるラダー抵抗１
５貫通電流の増大、あるいは時定数の問題は回避され
る。また本実施例においては直接入力フェーズの採用に
よって、バッファアンプ１４のオフセット誤差は言うに
及ばず、オフセットキャンセル誤差に関してもその低減
が可能である。加えて本実施例においては、上記の効果
を生じせしむるために必要な能動トランジスタは、わず
か６４個のＴＦＴ２１で十分である。
【００３１】さて本実施例の動作に関しては、特に図示
していないが、他には各画素の液晶容量２が接続されて
いる共通電極の交流駆動が必要である。本実施例におい
てはＤＡコンバータ７は各信号線５に対して同等の構成
を有しているために、このままでは液晶に対する行毎、
或いはフレーム毎の極性反転ができない。そこで本実施
例においては、このような液晶に対する反転駆動を行う
ために、共通電極を行毎、或いはフレーム毎に選択的に
交流駆動できるようにしている。ここで行毎の交流駆動
には表示画面上のフリッカを抑制する効果があり、フレ
ーム毎の交流駆動には共通電極駆動時の消費電力を低減
する効果がある。
【００３２】なお本実施例においては特に記載していな
いものに関しては、各スイッチ及びトランジスタはガラ
ス基板上に設けられた多結晶Ｓｉ ＴＦＴを用いて実現
されている。この多結晶Ｓｉ ＴＦＴの作成に際して
は、一般に低温多結晶Ｓｉプロセスとして良く知られて
いる製造プロセスを用いた。しかしながら本実施例の本
質は製造方法やデバイス構造にはなく、高温多結晶Ｓｉ
ＴＦＴやアモルファスＳｉ ＴＦＴ等のその他のデバ
イスや石英基板，プラスチック基板，Ｓｉ基板等のその
他の基板を用いても、上記に準じた効果が得られること
は明らかである。また電圧関係を調整すれば、本実施例
におけるＴＦＴのチャネル極性をｎ型からｐ型に変更す
ることや、その他の回路構成を採用することも可能であ
る。更に本実施例の各スイッチは特にことわらない限
り、ＴＦＴを用いたＣＭＯＳアナログスイッチを用いて
いるが、これを単チャネルのスイッチにして本実施例に
準じた特性を得ることも可能である。
【００３３】なお本実施例においては、２８８×３５２
画素のＣＩＦ(Common IntermediateFormat）画素構成を
採用しているが、本実施例の適用は基本的には画素数の
制約は受けない。 （実施例２）以下、本発明における実施例２について、
図６を用いて説明する。
【００３４】図６は本実施例２におけるpoly−Ｓｉ Ｔ
ＦＴ液晶表示パネルの構成図である。
【００３５】実施例２の主な構成および動作は、実施例
１のそれと同様であるので説明を省略する。本実施例に
おける実施例１との差異は、ＤＡコンバータ７，基準電
圧線８，バッファアンプ１４，ラダー抵抗１５からなる
アナログ系回路が切替えスイッチ６１，６２，６３，６
４を介して二重に設けられていることであり、更に図示
していないが、各画素の液晶容量２が接続されている共
通電極を直流電圧に保持していることである。
【００３６】本実施例においては、ＤＡコンバータ７
ａ，基準電圧線８ａ，バッファアンプ１４ａ，ラダー抵
抗１５ａからなるアナログ系回路と、ＤＡコンバータ７
ｂ，基準電圧線８ｂ，バッファアンプ１４ｂ，ラダー抵
抗１５ｂからなるアナログ系回路は、奇数列と偶数列の
信号線５に対して、切替えスイッチ６１，６３と、切替
えスイッチ６２，６４を介して切替え可能に接続されて
いる。ここでラダー抵抗１５ａ，１５ｂに印加される基
準電圧はそれぞれ液晶の極性反転駆動に相当する電圧で
あり、本実施例は切替えスイッチ６１，６３と、切替え
スイッチ６２，６４の切替えタイミングによって、液晶
表示画面の列毎反転駆動ないしドット反転駆動を選択す
ることが可能である。列毎反転駆動の場合には切替えス
イッチ６１，６３と、切替えスイッチ６２，６４の駆動
パルスが簡単になるという長所があるが、ドット反転駆
動の場合には画面上のクロストークが抑制されて画質が
向上するという効果がある。 （実施例３）以下、本発明における実施例３について、
図７を用いて説明する。
【００３７】実施例３であるpoly−Ｓｉ ＴＦＴ液晶表
示パネルの主な構成および動作は、実施例１のそれと同
様であるので構成図及びその説明は省略する。しかし実
施例１と比較した場合の本実施例の差異は、バッファア
ンプ１４の構成である。以下本実施例におけるバッファ
アンプ１４の構成に関して説明する。
【００３８】図７は本実施例におけるバッファアンプ１
４の構成図であり、実施例１における図４に対応してい
る。実施例１と比較した場合の本実施例の差異は、実施
例１のバッファアンプ１４がドレイン接地されたｎチャ
ネルＴＦＴと、オフセットキャンセラ、及びバッファア
ンプの出力を遮断しかつ入出力部を短絡する機能を有し
ていることに対して、本実施例のバッファアンプ１４は
負帰還をかけた差動増幅回路で構成されており、オフセ
ットキャンセラや入出力部の短絡機能は有していないこ
とである。
【００３９】上記差動増幅回路は、ｎチャネルＴＦＴで
あるドライバＴＦＴ７１，７２、ｐチャネルＴＦＴであ
る負荷ＴＦＴ７３，７４、電流源ＴＦＴ７５からなる差
動回路部と、差動回路出力電圧のＤＣシフト及びインピ
ーダンス変換を目的とした、２つのｎチャネルＴＦＴで
あるドライバＴＦＴ７６，電流源ＴＦＴ７７からなるソ
ースフォロア回路部とから構成されている。入力部Ｖｉ
ｎは上記差動回路部の一方の入力端子に接続されてお
り、更にその出力部Ｖｏｕｔが上記差動回路部の他方の
入力端子に帰還することにより、バッファアンプ１４全
体はボルテージフォロアとして動作する。
【００４０】本実施例においては、バッファアンプ１４
の構成は複雑になり能動デバイスとして動作するＴＦＴ
の数も実施例１よりは増えてしまうが、前記従来例に比
較すればそれでも能動デバイスの数は激減しており、歩
留りの向上効果は大きい。更に本実施例においてはオフ
セットキャンセル動作を行わないために、実施例１に比
較して駆動が簡単になるという長所を有する。
【００４１】なお本実施例に関しては、本発明の効果を
失わない範囲内で種々の回路的変形が可能であることは
言うまでもない。例えば差動回路部やソースフォロア回
路部にカスコード構成を適用してボルテージフォロアの
入出力電圧特性を向上させることや、更に開放利得を向
上させるためにもう一段新たな増幅回路部を設けること
などが考えられる。或いはバッファアンプ１４の特性を
より向上させるために、この部分に単結晶ＬＳＩを適用
することも可能である。 （実施例４）以下、本発明における実施例４について、
図８を用いて説明する。
【００４２】本実施例の主な構成および動作は実施例１
のそれと同様であるので、全体構成図を含めその説明は
省略する。実施例１と比較した場合の本実施例の差異
は、表示画素８０の構成として、液晶表示セルに代えて
電界発光効果（Electro-luminescence，以下ＥＬと表記
する）表示セルを用いていることである。
【００４３】図８は本実施例における表示画素の構成図
である。
【００４４】表示画素８０は画素容量８１と画素スイッ
チ１を有し、画素スイッチ１のゲートはゲート線３に、
また画素スイッチ１の一端は信号線５に接続されている
ところまでは、第一の実施例の画素１３の構成と類似し
ている。しかし本実施例においては、画素スイッチ１と
画素容量８１はそのまま電流駆動ＴＦＴ８２のゲートに
入力されており、電流駆動ＴＦＴ８２のドレイン側はＥ
Ｌダイオード８３を介して定電圧Ｖｄが印加された定電
圧線８４に接続されている。また画素容量８１の対向電
極は、所定の電圧に接地されている。
【００４５】本実施例の画素部の動作を以下に説明す
る。ゲート線３が選択されてオン状態になると、信号線
５に印加されていたアナログ画像信号電圧が画素スイッ
チ１を介して画素容量８１に書き込まれ、ゲート線３に
よって画素スイッチ１が再びオフ状態になった後も、書
き込まれたアナログ画像信号電圧が画素容量８１に保持
されるところまでは、実施例１の画素１３の動作とほぼ
同様である。しかし本実施例においては、上記アナログ
画像信号電圧は電流駆動ＴＦＴ８２のゲートに入力され
るため、ＥＬダイオード８３には上記アナログ画像信号
電圧の値に応じた駆動電流が流れる。この駆動電流によ
ってＥＬダイオード８３は上記アナログ画像信号電圧に
対応した輝度で発光するため、本実施例は信号線５に印
加されるアナログ画像信号電圧に応じた自発光表示を行
うことができる。
【００４６】本実施例においても実施例１と同様に、歩
留りと画質の向上を同時に図ることができる。
【００４７】なお本実施例は自発光型ディスプレイパネ
ルであるため、実施例１で述べた液晶層やバックライト
が不要なこと、また液晶を有さないために液晶容量のよ
うなアナログ画像信号電圧の交流化を図る必要が無いこ
とは言うまでもない。 （実施例５）以下図９を用いて、本発明における実施例
５に関して説明する。
【００４８】図９は実施例５である画像表示システムに
おける、画像表示端末２０１の全体構成図である。
【００４９】無線インターフェース（Ｉ／Ｆ）回路２０
２には、圧縮された画像データが外部からbluetooth 規
格に基づく無線データとして入力し、無線インタフェー
ス回路２０２の出力はＩ／Ｏ回路２０３を介してバス２
０６に接続される。バス206にはこの他にマイクロプロ
セサ２０４，タイミングコントローラ２０７，フレーム
メモリ２０８等が接続されている。更にタイミングコン
トローラ２０７の出力はpoly−Ｓｉ ＴＦＴ液晶表示パ
ネル８８に入力しており、poly−Ｓｉ ＴＦＴ液晶表示
パネル８８には基準電圧生成回路８７，水平駆動回路８
６，ゲート線選択回路８４，表示画素マトリクス８５が
設けられている。なお画像表示端末201には上記の他
に、２次電池２０９および照明２０５が設けられてお
り、照明205はＩ／Ｏ回路２０３により制御されてい
る。なおここでpoly−Ｓｉ ＴＦＴ液晶表示パネル８８
は、先に延べた実施例１と同様の構成および動作を有し
ているので、その内部の構成及び動作の記載はここでは
省略する。
【００５０】以下に本実施例５の動作を説明する。始め
に無線インタフェース回路２０２は圧縮された画像デー
タを外部から取り込み、この画像データをＩ／Ｏ回路２
０３を介してマイクロプロセサ２０４及びフレームメモ
リ２０８に転送する。マイクロプロセサ２０４はユーザ
からの操作を受けて、必要に応じて画像表示端末201を
表示駆動、或いは圧縮された画像データのデコード処理
を行う。デコードされた画像データはフレームメモリ２
０８内に一時的に蓄積される。ここで表示駆動が選択さ
れた場合には、マイクロプロセサ２０４の指示に従って
フレームメモリ２０８からタイミングコントローラ２０
７を介してpoly−Ｓｉ ＴＦＴ液晶表示パネル８８に画
像データが入力され、表示画素マトリクス８５は入力さ
れた画像を１行毎に順次表示する。このときタイミング
コントローラ２０７は同時に、画像を表示するために必
要な所定のタイミングパルスを出力する。なおpoly−Ｓ
ｉＴＦＴ液晶表示パネル８８が、これらの信号を用いて
表示画素マトリクス８５に画像を表示する過程に関して
は、実施例１で既に述べたとおりである。なおこのとき
Ｉ／Ｏ回路２０３は必要に応じて照明２０５を点灯させ
る。なおここで二次電池２０９は、これらの装置全体を
駆動する電源を供給する。
【００５１】本実施例５によれば、圧縮された画像デー
タを高品位表示可能な画像表示端末を、歩留り良く低価
格で提供することができる。
【００５２】
【発明の効果】本発明によれば、画像表示装置における
高品位な画像表示と低消費電力化を両立させることがで
きる。
【図面の簡単な説明】
【図１】実施例１であるpoly Ｓｉ−ＴＦＴ液晶表示パ
ネルの構成図。
【図２】実施例１における信号線に対応する水平シフト
レジスタ，データラッチ，ラインメモリ，ＤＡ変換器の
構成図。
【図３】実施例１におけるバッファアンプ及びラダー抵
抗とその周辺の回路構成図。
【図４】実施例１におけるバッファアンプの回路構成
図。
【図５】実施例１におけるバッファアンプの動作タイミ
ングチャート。
【図６】実施例２におけるpoly−Ｓｉ ＴＦＴ液晶表示
パネルの構成図。
【図７】実施例３におけるバッファアンプの構成図。
【図８】実施例４における表示画素の構成図。
【図９】実施例５である画像表示システムにおける、画
像表示端末の全体構成図。
【図１０】従来の技術を用いた液晶表示パネルの構成
図。
【符号の説明】
１…画素スイッチ、２…液晶容量、３…ゲート線、４…
ゲート線シフトレジスタ、５…信号線、７…ＤＡコンバ
ータ、８…基準電圧線、１４…バッファアンプ、１５…
ラダー抵抗。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｍ ６２３ ６２３Ｆ ６４１ ６４１Ｃ ６８０ ６８０Ｇ Ｆターム(参考） 2H093 NA16 NA51 NC22 NC26 ND01 ND06 ND39 5C006 AA15 AF83 BB16 BC12 BC20 BF02 BF03 BF04 BF05 BF15 BF24 BF25 BF43 BF45 EB04 EB05 5C080 AA10 BB05 DD03 DD28 EE29 FF11 JJ02 JJ03 JJ04 KK07

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】画像表示を行う表示部と、該表示部を駆動
    する駆動部が複数の信号線により接続されている画像表
    示装置において、 前記表示部は、マトリクス状に配置した複数の表示画素
    により構成され、 前記駆動部は、ラダー抵抗と、該ラダー抵抗に接続され
    たインピーダンス変換手段と、該インピーダンス変換手
    段からの出力線である階調電圧配線と、該階調電圧配線
    に接続された階調電圧選択手段とを有する画像表示装
    置。
  2. 【請求項２】前記階調電圧選択手段は、前記複数の信号
    線と接続されていることを特徴とする請求項１の画像表
    示装置。
  3. 【請求項３】前記表示部、前記階調電圧選択手段、及び
    前記階調電圧配線は同じ基板上に配置されていることを
    特徴とする請求項１又は２の画像表示装置。
  4. 【請求項４】前記インピーダンス変換手段は、ドレイン
    接地された電界効果トランジスタで構成されていること
    を特徴とする請求項１から３のいずれかに記載の画像表
    示装置。
  5. 【請求項５】前記インピーダンス変換手段は、電界効果
    トランジスタを用いた差動増幅回路で構成されているこ
    とを特徴とする請求項１から３のいずれかに記載の画像
    表示装置。
  6. 【請求項６】前記インピーダンス変換手段は、入出力間
    のオフセット電圧を検出し、除去するオフセット電圧キ
    ャンセル手段を有していることを特徴とする請求項１〜
    ５のいずれかに記載の画像表示装置。
  7. 【請求項７】前記インピーダンス変換手段は、該インピ
    ーダンス変換手段の機能を停止させる手段、及び該イン
    ピーダンス変換手段の入出力端子間を短絡させる手段を
    有していることを特徴とする請求項１〜６のいずれかに
    記載の画像表示装置。
  8. 【請求項８】前記表示画素は、対向電極と、該画素電極
    と該対向電極との間の液晶領域を有する液晶表示画素で
    あることを特徴とする請求項１〜７のいずれかに記載の
    画像表示装置。
  9. 【請求項９】前記階調電圧選択手段は、電界効果トラン
    ジスタを用いたアナログスイッチで構成されていること
    を特徴とする請求項１〜８のいずれかに記載の画像表示
    装置。
  10. 【請求項１０】前記ラダー抵抗は、不純物をドープした
    多結晶Ｓｉ薄膜で構成されていることを特徴とする請求
    項１〜９のいずれかに記載の画像表示装置。
  11. 【請求項１１】前記表示画素、前記階調電圧選択手段、
    及び前記インピーダンス変換手段は、多結晶Ｓｉ ＴＦ
    Ｔ（薄膜トランジスタ，Thin Film Transistor）を用い
    て構成されたものであることを特徴とする請求項１〜１
    ０のいずれかに記載の画像表示装置。
  12. 【請求項１２】前記表示画素、前記階調電圧選択手段、
    及び前記インピーダンス変換手段は、同じ基板上に構成
    されたものであることを特徴とする請求項１〜１１のい
    ずれかに記載の画像表示装置。
  13. 【請求項１３】前記ラダー抵抗は、一つの抵抗によって
    構成されたことを特徴とする請求項１〜１２のいずれか
    に記載の画像表示装置。
  14. 【請求項１４】前記ラダー抵抗は、正電圧階調及び反転
    電圧階調生成用にそれぞれ一個を有して構成されている
    ことを特徴とする請求項１〜１３のいずれかに記載の画
    像表示装置。
  15. 【請求項１５】前記複数の表示画素は、入力されたアナ
    ログ画像信号によって制御され、陽電極と陰電極間を流
    れる電流によって生じる発光により画像を表示するため
    の発光機能を有する発光型の表示画素であることを特徴
    とする請求項１〜１４のいずれかに記載の画像表示装
    置。
  16. 【請求項１６】表示部の各画素の画素容量に信号線を介
    してアナログ画像信号電圧を書き込んで画像表示を行う
    画像表示装置の駆動方法において、 信号線へのアナログ画像信号電圧の書き込みの際に、３
    回のフェーズに分けてアナログ画像信号電圧の書き込み
    を行うことを特徴とする画像表示装置の駆動方法。
  17. 【請求項１７】前記画像表示装置における上記信号線へ
    のアナログ画像信号電圧の書き込みは、オフセットキャ
    ンセル容量を用いたオフセットキャンセル手段を有する
    インピーダンス変換手段を用いて行われており、 １回目のフェーズでは、該インピーダンス変換手段を用
    いたアナログ画像信号電圧の書き込みと同時に該インピ
    ーダンス変換手段の入出力電圧間に生じるオフセット電
    圧の該オフセットキャンセル容量への書込みを行い、 ２回目のフェーズでは、該インピーダンス変換手段を用
    いたアナログ画像信号電圧の書き込みと同時に該オフセ
    ットキャンセル手段を用いたインピーダンス変換手段の
    オフセット電圧のキャンセルを行い、 ３回目のフェーズでは、該インピーダンス変換手段を介
    さず直接に上記信号線へのアナログ画像信号電圧の書き
    込みを行うことを特徴とする請求項１６の画像表示装置
    の駆動方法。
  18. 【請求項１８】前記信号線には電圧リセット手段が設け
    られており、これにより予め信号線の電圧をリセットし
    た後に、３回のフェーズに分けてアナログ画像信号電圧
    の書き込みを行うことを特徴とする請求項１６の画像表
    示装置の駆動方法。
  19. 【請求項１９】画像表示を行うためにマトリクス状に配
    置された複数の表示画素と、アナログ画像信号を伝達す
    るために各列毎に設けられ、該表示画素に接続された信
    号線群と、該表示画素と該信号線群を所定のタイミング
    で駆動するための駆動回路部を有し、該表示画素の画素
    容量に該信号線を介してアナログ画像信号電圧を書き込
    んで画像表示を行う画像表示装置の駆動方法において、 前記駆動回路部は、ラダー抵抗と該ラダー抵抗に接続さ
    れる複数本の階調電圧配線を有し、 前記信号線群は、該階調電圧配線に階調電圧選択手段を
    介して接続されており、 各階調電圧配線は、インピーダンス変換手段を介して該
    ラダー抵抗に接続されており、 少なくとも該表示画素，該信号線群，階調電圧選択手
    段，階調電圧配線は同じ基板上に設けられており、 該信号線へのアナログ画像信号電圧の書き込みの際に、
    ３回のフェーズに分けてアナログ画像信号電圧の書き込
    みを行うことを特徴とする画像表示装置の駆動方法。
  20. 【請求項２０】画像表示を行うためにマトリクス状に配
    置された複数の表示画素と、 アナログ画像信号を伝達するために各列毎に設けられ、
    該表示画素に接続された信号線群と、 該表示画素と該信号線群を所定のタイミングで駆動する
    ための駆動回路部を有し、 入力された画像表示データを基に、所定のシーケンスに
    従って該表示画素に画像を表示させるための手段を有す
    る画像表示端末システムにおいて、 前記駆動回路部はラダー抵抗と該ラダー抵抗に接続され
    る複数本の階調電圧配線を有し、 前記信号線群は該階調電圧配線に階調電圧選択手段を介
    して接続されており、 各階調電圧配線はインピーダンス変換手段を介して該ラ
    ダー抵抗に接続されており、 少なくとも該表示画素，該信号線群，階調電圧選択手
    段，階調電圧配線は単一基板上に設けられていることを
    特徴とする画像表示端末システム。
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