JP3216604B2 - スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路 - Google Patents
スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路Info
- Publication number
- JP3216604B2 JP3216604B2 JP17921398A JP17921398A JP3216604B2 JP 3216604 B2 JP3216604 B2 JP 3216604B2 JP 17921398 A JP17921398 A JP 17921398A JP 17921398 A JP17921398 A JP 17921398A JP 3216604 B2 JP3216604 B2 JP 3216604B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- voltage
- converter
- switched capacitor
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F21—LIGHTING
- F21V—FUNCTIONAL FEATURES OR DETAILS OF LIGHTING DEVICES OR SYSTEMS THEREOF; STRUCTURAL COMBINATIONS OF LIGHTING DEVICES WITH OTHER ARTICLES, NOT OTHERWISE PROVIDED FOR
- F21V21/00—Supporting, suspending, or attaching arrangements for lighting devices; Hand grips
- F21V21/02—Wall, ceiling, or floor bases; Fixing pendants or arms to the bases
- F21V21/04—Recessed bases
- F21V21/041—Mounting arrangements specially adapted for false ceiling panels or partition walls made of plates
- F21V21/042—Mounting arrangements specially adapted for false ceiling panels or partition walls made of plates using clamping means, e.g. for clamping with panel or wall
- F21V21/043—Mounting arrangements specially adapted for false ceiling panels or partition walls made of plates using clamping means, e.g. for clamping with panel or wall actuated by screwing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/1023—Offset correction
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F21—LIGHTING
- F21S—NON-PORTABLE LIGHTING DEVICES; SYSTEMS THEREOF; VEHICLE LIGHTING DEVICES SPECIALLY ADAPTED FOR VEHICLE EXTERIORS
- F21S8/00—Lighting devices intended for fixed installation
- F21S8/02—Lighting devices intended for fixed installation of recess-mounted type, e.g. downlighters
- F21S8/026—Lighting devices intended for fixed installation of recess-mounted type, e.g. downlighters intended to be recessed in a ceiling or like overhead structure, e.g. suspended ceiling
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F21—LIGHTING
- F21V—FUNCTIONAL FEATURES OR DETAILS OF LIGHTING DEVICES OR SYSTEMS THEREOF; STRUCTURAL COMBINATIONS OF LIGHTING DEVICES WITH OTHER ARTICLES, NOT OTHERWISE PROVIDED FOR
- F21V17/00—Fastening of component parts of lighting devices, e.g. shades, globes, refractors, reflectors, filters, screens, grids or protective cages
- F21V17/10—Fastening of component parts of lighting devices, e.g. shades, globes, refractors, reflectors, filters, screens, grids or protective cages characterised by specific fastening means or way of fastening
- F21V17/12—Fastening of component parts of lighting devices, e.g. shades, globes, refractors, reflectors, filters, screens, grids or protective cages characterised by specific fastening means or way of fastening by screwing
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F21—LIGHTING
- F21Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES F21K, F21L, F21S and F21V, RELATING TO THE FORM OR THE KIND OF THE LIGHT SOURCES OR OF THE COLOUR OF THE LIGHT EMITTED
- F21Y2103/00—Elongate light sources, e.g. fluorescent tubes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はスイッチトキャパシ
タ型フィルタに関し、特に、オフセットキャンセル機能
を持つスイッチトキャパシタ型フィルタに関する。ま
た、本発明は、スイッチトキャパシタ型フィルタを備え
たディスプレイ駆動回路に関する。
タ型フィルタに関し、特に、オフセットキャンセル機能
を持つスイッチトキャパシタ型フィルタに関する。ま
た、本発明は、スイッチトキャパシタ型フィルタを備え
たディスプレイ駆動回路に関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）をマトリッ
クス状に配置した液晶ディスプレイ（ＴＦＴ−ＬＣＤ）
は、現在、モニタ用途として使用するために、高精細化
・広視野角化・多階調化が要求されている。
クス状に配置した液晶ディスプレイ（ＴＦＴ−ＬＣＤ）
は、現在、モニタ用途として使用するために、高精細化
・広視野角化・多階調化が要求されている。
【０００３】それに伴い、ＴＦＴ−ＬＣＤなどの液晶を
駆動するための電圧を供給する液晶ディスプレイ駆動回
路には、出力電圧の高精度化、１０〜２０Ｖの電圧範囲
と１２〜１５μｓ程度の出力期間が要求される。
駆動するための電圧を供給する液晶ディスプレイ駆動回
路には、出力電圧の高精度化、１０〜２０Ｖの電圧範囲
と１２〜１５μｓ程度の出力期間が要求される。
【０００４】従来、出力電圧を高精度にするために、図
５のような演算増幅器Ａ１の持つオフセット電圧をキャ
ンセルする機能を持つスイッチトキャパシタ型Ｄ／Ａ変
換器がディスプレイ駆動回路に使用されている。スイッ
チトキャパシタ型Ｄ／Ａ変換器は、例えば、ディスプレ
イの上辺に１ライン分の画素の数だけ並んでいる。本従
来例は、アナログ入力としてレベル電圧Ｖ１、Ｖ２と基
準電圧Ｖｒ、入力デジタルデータのビット数と対応する
比を持つ入力容量Ｃ０〜Ｃｎと、出力に接続される出力
容量Ｃｃを持つ。さらに、前記入力容量と出力容量を並
列に接続した配線を反転入力とし、基準電圧Ｖｒからの
配線を非反転入力とする演算増幅器Ａ１と、入力デジタ
ルデータに従ってレベル電圧と入力容量との接続を切り
替えるスイッチＳ１〜Ｓｎと、スイッチトキャパシタ型
Ｄ／Ａ変換器の動作を切り替えるスイッチＳＷ１〜ＳＷ
５を持つ。入力容量Ｃ０〜Ｃｎは、単位容量値をＣｕと
すれば、ｎビットデジタルデータを入力する場合、Ｃ０
＝Ｃｕ、Ｃ１＝Ｃｕ、Ｃ２＝２×Ｃｕ、Ｃ３＝２×２×
Ｃｕ、…という容量値を持ち、Ｃｎ（ｎ≧１）は２の
（ｎ−１）乗とＣｕの積で表される容量値を持つ。レベ
ル電圧Ｖ１、Ｖ２の大きさは、入力デジタルデータに従
って、図５のスイッチトキャパシタ型Ｄ／Ａ変換器が出
力できる電圧範囲を規定する条件の一つである。出力容
量Ｃｃの容量値は、入力容量の総和と本出力容量の比
が、希望のスイッチトキャパシタ型Ｄ／Ａ変換器の出力
変化範囲を実現できるようにレベル電圧Ｖ１、Ｖ２（Ｖ
１＞Ｖ２）とともに決定する。出力容量の容量値は、単
位容量Ｃｕを用い、Ｃｃ＝（ｘ×Ｃｕ）と表す。基準電
圧Ｖｒの電圧は、出力容量Ｃｃと入力容量Ｃ０〜Ｃｎの
総和の容量値比によって決まる増幅度に従って増幅され
て出力されるので、出力電圧の基準を定める電圧であ
る。
５のような演算増幅器Ａ１の持つオフセット電圧をキャ
ンセルする機能を持つスイッチトキャパシタ型Ｄ／Ａ変
換器がディスプレイ駆動回路に使用されている。スイッ
チトキャパシタ型Ｄ／Ａ変換器は、例えば、ディスプレ
イの上辺に１ライン分の画素の数だけ並んでいる。本従
来例は、アナログ入力としてレベル電圧Ｖ１、Ｖ２と基
準電圧Ｖｒ、入力デジタルデータのビット数と対応する
比を持つ入力容量Ｃ０〜Ｃｎと、出力に接続される出力
容量Ｃｃを持つ。さらに、前記入力容量と出力容量を並
列に接続した配線を反転入力とし、基準電圧Ｖｒからの
配線を非反転入力とする演算増幅器Ａ１と、入力デジタ
ルデータに従ってレベル電圧と入力容量との接続を切り
替えるスイッチＳ１〜Ｓｎと、スイッチトキャパシタ型
Ｄ／Ａ変換器の動作を切り替えるスイッチＳＷ１〜ＳＷ
５を持つ。入力容量Ｃ０〜Ｃｎは、単位容量値をＣｕと
すれば、ｎビットデジタルデータを入力する場合、Ｃ０
＝Ｃｕ、Ｃ１＝Ｃｕ、Ｃ２＝２×Ｃｕ、Ｃ３＝２×２×
Ｃｕ、…という容量値を持ち、Ｃｎ（ｎ≧１）は２の
（ｎ−１）乗とＣｕの積で表される容量値を持つ。レベ
ル電圧Ｖ１、Ｖ２の大きさは、入力デジタルデータに従
って、図５のスイッチトキャパシタ型Ｄ／Ａ変換器が出
力できる電圧範囲を規定する条件の一つである。出力容
量Ｃｃの容量値は、入力容量の総和と本出力容量の比
が、希望のスイッチトキャパシタ型Ｄ／Ａ変換器の出力
変化範囲を実現できるようにレベル電圧Ｖ１、Ｖ２（Ｖ
１＞Ｖ２）とともに決定する。出力容量の容量値は、単
位容量Ｃｕを用い、Ｃｃ＝（ｘ×Ｃｕ）と表す。基準電
圧Ｖｒの電圧は、出力容量Ｃｃと入力容量Ｃ０〜Ｃｎの
総和の容量値比によって決まる増幅度に従って増幅され
て出力されるので、出力電圧の基準を定める電圧であ
る。
【０００５】従来のオフセットキャンセル機能を持つス
イッチトキャパシタ型Ｄ／Ａ変換器の動作を説明する。
イッチトキャパシタ型Ｄ／Ａ変換器の動作を説明する。
【０００６】図６に従来例のタイミングチャートを示
す。
す。
【０００７】初期状態（出力モード）として、ＳＷ１を
Ｌとし、ＳＷ３とＳＷ５はＯＦＦ、ＳＷ２とＳＷ４をＯ
Ｎとする。また、入力デジタルデータに従って、Ｓ１〜
ＳｎはＨ／Ｌ状態のいずれかを選択する。出力電圧Ｖｏ
は、後述するように、 Ｖｏ＝（１＋（ｎ'／ｘ））×Ｖｒ −（ｎ'／ｘ）×（Ｖ２＋（α／ｎ'）×（Ｖ１−Ｖ２）） …（１） と表される。ここでｎ'は２のｎ乗であり、αは入力さ
れるｎビットデータに対応する量で、１〜（ｎ'−１）
までの数値をとる。
Ｌとし、ＳＷ３とＳＷ５はＯＦＦ、ＳＷ２とＳＷ４をＯ
Ｎとする。また、入力デジタルデータに従って、Ｓ１〜
ＳｎはＨ／Ｌ状態のいずれかを選択する。出力電圧Ｖｏ
は、後述するように、 Ｖｏ＝（１＋（ｎ'／ｘ））×Ｖｒ −（ｎ'／ｘ）×（Ｖ２＋（α／ｎ'）×（Ｖ１−Ｖ２）） …（１） と表される。ここでｎ'は２のｎ乗であり、αは入力さ
れるｎビットデータに対応する量で、１〜（ｎ'−１）
までの数値をとる。
【０００８】これに続き、リセットモードとしてＳＷ１
をＨとし、ＳＷ３とＳＷ５はＯＮ、ＳＷ２とＳＷ４をＯ
ＦＦとする。また、Ｓ１〜ＳｎはＬとする。本状態にお
いて、スイッチトキャパシタ型Ｄ／Ａ変換器はボルテー
ジフォロワを構成しており、回路内のａ点には演算増幅
器Ａ１により、Ｖｒ＋ΔＶｏｓ（ΔＶｏｓはＡ１のオフ
セット電圧）という電圧が与えられる。従って、入力容
量Ｃ０〜Ｃｎ及び出力容量Ｃｃのａ点に接続されている
端子には電圧Ｖｒ＋ΔＶｏｓが与えられる。また、入力
容量Ｃ０〜Ｃｎ及び出力容量Ｃｃの他端にはＶｒが印加
される。
をＨとし、ＳＷ３とＳＷ５はＯＮ、ＳＷ２とＳＷ４をＯ
ＦＦとする。また、Ｓ１〜ＳｎはＬとする。本状態にお
いて、スイッチトキャパシタ型Ｄ／Ａ変換器はボルテー
ジフォロワを構成しており、回路内のａ点には演算増幅
器Ａ１により、Ｖｒ＋ΔＶｏｓ（ΔＶｏｓはＡ１のオフ
セット電圧）という電圧が与えられる。従って、入力容
量Ｃ０〜Ｃｎ及び出力容量Ｃｃのａ点に接続されている
端子には電圧Ｖｒ＋ΔＶｏｓが与えられる。また、入力
容量Ｃ０〜Ｃｎ及び出力容量Ｃｃの他端にはＶｒが印加
される。
【０００９】従って、入力容量Ｃ０〜Ｃｎと出力容量Ｃ
ｃには、 （Ｖｒ＋ΔＶｏｓ−Ｖｒ）×Ｃ０＋…＋（Ｖｒ＋ΔＶｏｓ−Ｖｒ）×Ｃｎ ＋（Ｖｒ＋ΔＶｏｓ−Ｖｒ）×Ｃｃ ＝ΔＶｏｓ×（ｎ'＋ｘ）×Ｃｕ …（２） という電荷が蓄積される。
ｃには、 （Ｖｒ＋ΔＶｏｓ−Ｖｒ）×Ｃ０＋…＋（Ｖｒ＋ΔＶｏｓ−Ｖｒ）×Ｃｎ ＋（Ｖｒ＋ΔＶｏｓ−Ｖｒ）×Ｃｃ ＝ΔＶｏｓ×（ｎ'＋ｘ）×Ｃｕ …（２） という電荷が蓄積される。
【００１０】リセットモードに続き、出力モードに移行
すると、ＳＷ１はＬ、ＳＷ２、ＳＷ４はＯＮ、ＳＷ３、
ＳＷ５はＯＦＦとなり、Ｓ１〜Ｓｎは入力デジタルデー
タに合わせてＨ又はＬとなる。本状態において、入力容
量Ｃ０〜Ｃｎと出力容量Ｃｃには、ａ点の電圧をＶａと
すれば、 （Ｖａ−Ｖ１）×α×Ｃｕ＋（Ｖａ−Ｖ２）×（ｎ‘−α）×Ｃｎ ＋（Ｖａ−Ｖｏ）×Ｃｃ …（３） という電荷が蓄積される。ここで、演算増幅器Ａ１の非
反転入力にはＶｒが印加されているため、Ｖａ＝Ｖｒ＋
ΔＶｏｓとなり、リセットモードと出力モードでの電荷
は保存されるため、（２）式と（３）式は等号で結ば
れ、さらに、Ｖａ＝Ｖｒ＋ΔＶｏｓを代入し、Ｖｏにつ
いて解くと、（１）式が導出される。
すると、ＳＷ１はＬ、ＳＷ２、ＳＷ４はＯＮ、ＳＷ３、
ＳＷ５はＯＦＦとなり、Ｓ１〜Ｓｎは入力デジタルデー
タに合わせてＨ又はＬとなる。本状態において、入力容
量Ｃ０〜Ｃｎと出力容量Ｃｃには、ａ点の電圧をＶａと
すれば、 （Ｖａ−Ｖ１）×α×Ｃｕ＋（Ｖａ−Ｖ２）×（ｎ‘−α）×Ｃｎ ＋（Ｖａ−Ｖｏ）×Ｃｃ …（３） という電荷が蓄積される。ここで、演算増幅器Ａ１の非
反転入力にはＶｒが印加されているため、Ｖａ＝Ｖｒ＋
ΔＶｏｓとなり、リセットモードと出力モードでの電荷
は保存されるため、（２）式と（３）式は等号で結ば
れ、さらに、Ｖａ＝Ｖｒ＋ΔＶｏｓを代入し、Ｖｏにつ
いて解くと、（１）式が導出される。
【００１１】以上の動作により、出力が演算増幅器Ａ１
のオフセット電圧ΔＶｏｓにより影響を受けない、つま
り、オフセットキャンセル機能を持つスイッチトキャパ
シタ型Ｄ／Ａ変換器を構成できる。
のオフセット電圧ΔＶｏｓにより影響を受けない、つま
り、オフセットキャンセル機能を持つスイッチトキャパ
シタ型Ｄ／Ａ変換器を構成できる。
【００１２】
【発明が解決しようとする課題】上記の従来例は、ＴＦ
Ｔ−ＬＣＤ用ソースドライバへの要求の内、高精度出力
の要求を満足するための回路であるが、他に、出力範囲
を１０〜２０Ｖにする要求と出力期間を１２〜１５μｓ
程度にする要求とを同時に満足する必要がある。
Ｔ−ＬＣＤ用ソースドライバへの要求の内、高精度出力
の要求を満足するための回路であるが、他に、出力範囲
を１０〜２０Ｖにする要求と出力期間を１２〜１５μｓ
程度にする要求とを同時に満足する必要がある。
【００１３】しかし、出力範囲を１０〜２０Ｖにする要
求を満足させる場合、リセットモードの最終時点でボル
テージフォロワとして出力する出力電圧（Ｖｒ＋ΔＶｏ
ｓ）とリセットモードの初めの時点の出力電圧Ｖｏの差
が大きく、リセットモードに入ってから出力電圧が（Ｖ
ｒ＋ΔＶｏｓ）で安定するまでには、演算増幅器Ａ１の
スルーレ―トがβ（Ｖ／μｓ）の場合では、最低でも
（（Ｖｏ−（Ｖｒ＋ΔＶｏｓ））÷β）（μ／ｓ）の期
間が必要となる。図５の従来回路における、ａ点とｂ点
での電圧の時間的変化を図７に示す。上記ボルテージフ
ォロワ出力が安定となるまでの期間は、リセット期間と
呼ばれる出力モードと出力モードの間に設定される必要
な期間であるが、本リセット期間が長いと、実際にＴＦ
Ｔ−ＬＣＤに電圧を印加する出力モードの期間（出力期
間）が減少し、精度の高い電圧をＴＦＴ−ＬＣＤに印加
できないという問題が生ずる。
求を満足させる場合、リセットモードの最終時点でボル
テージフォロワとして出力する出力電圧（Ｖｒ＋ΔＶｏ
ｓ）とリセットモードの初めの時点の出力電圧Ｖｏの差
が大きく、リセットモードに入ってから出力電圧が（Ｖ
ｒ＋ΔＶｏｓ）で安定するまでには、演算増幅器Ａ１の
スルーレ―トがβ（Ｖ／μｓ）の場合では、最低でも
（（Ｖｏ−（Ｖｒ＋ΔＶｏｓ））÷β）（μ／ｓ）の期
間が必要となる。図５の従来回路における、ａ点とｂ点
での電圧の時間的変化を図７に示す。上記ボルテージフ
ォロワ出力が安定となるまでの期間は、リセット期間と
呼ばれる出力モードと出力モードの間に設定される必要
な期間であるが、本リセット期間が長いと、実際にＴＦ
Ｔ−ＬＣＤに電圧を印加する出力モードの期間（出力期
間）が減少し、精度の高い電圧をＴＦＴ−ＬＣＤに印加
できないという問題が生ずる。
【００１４】本問題を解決するために、従来では、演算
増幅器内を流れる電流を、上記リセット期間だけ増加さ
せ、演算増幅器のもつスルーレートを高めることで、リ
セット期間を短縮することが実施されてきた。このよう
な解決手段によると、現状、２〜３μｓのリセット期間
を実現できる。ただし、上記解決手段では、 ・消費電流が増加する。 ・演算増幅器を再設計する必要がある。 ・演算増幅器の回路規模が大きくなる場合があり、レイ
アウトする際の面積が大きくなる。 という問題があった。また、今後、高精細化や大型化が
さらに進むことで、現状で１２〜１５μｓである出力期
間が更に減少する可能性が高く、それに伴い、更なるリ
セット期間の短縮が必要とされる。
増幅器内を流れる電流を、上記リセット期間だけ増加さ
せ、演算増幅器のもつスルーレートを高めることで、リ
セット期間を短縮することが実施されてきた。このよう
な解決手段によると、現状、２〜３μｓのリセット期間
を実現できる。ただし、上記解決手段では、 ・消費電流が増加する。 ・演算増幅器を再設計する必要がある。 ・演算増幅器の回路規模が大きくなる場合があり、レイ
アウトする際の面積が大きくなる。 という問題があった。また、今後、高精細化や大型化が
さらに進むことで、現状で１２〜１５μｓである出力期
間が更に減少する可能性が高く、それに伴い、更なるリ
セット期間の短縮が必要とされる。
【００１５】本発明はオフセットキャンセル機能を持つ
スイッチトキャパシタ型Ｄ／Ａ変換器において、回路規
模を増やさずにリセット期間を短くすることができるス
イッチトキャパシタ型Ｄ／Ａ変換器を提供することを目
的とする。
スイッチトキャパシタ型Ｄ／Ａ変換器において、回路規
模を増やさずにリセット期間を短くすることができるス
イッチトキャパシタ型Ｄ／Ａ変換器を提供することを目
的とする。
【００１６】また、本発明は、上記のスイッチトキャパ
シタ型Ｄ／Ａ変換器を備えるディスプレイドライバを提
供することを目的とする。
シタ型Ｄ／Ａ変換器を備えるディスプレイドライバを提
供することを目的とする。
【００１７】
【課題を解決するための手段】本発明によれば、演算増
幅器と、片端が前記演算増幅器の反転入力端子に接続さ
れる入力コンデンサ群と、片端が前記演算増幅器の前記
反転入力端子に接続される出力コンデンサと、第１の電
圧源と、第２の電圧源と、前記演算増幅器の非反転入力
端子に接続される第３の電圧源と、片端が前記第２の電
圧源に接続される第１のスイッチと、前記入力コンデン
サ群を前記第１の電圧源又は第１のスイッチの他端に接
続する第２のスイッチ群と、前記第１のスイッチの他端
と前記非反転入力端子とを接続する第３のスイッチと、
前記出力コンデンサの他端を前記非反転入力端子又は前
記演算増幅器の出力端子に接続する第４のスイッチと、
前記反転入力端子と前記演算増幅器の出力端子とを接続
する第５のスイッチと、前記演算増幅器の出力端子と最
終出力端子とを接続する第６のスイッチとを備えるスイ
ッチトキャパシタ型Ｄ／Ａ変換器において、第４の電圧
源と、該第４の電圧源と前記演算増幅器の出力端子とを
接続する第７のスイッチとを更に備えることを特徴とす
るスイッチトキャパシタ型Ｄ／Ａ変換器が提供される。
幅器と、片端が前記演算増幅器の反転入力端子に接続さ
れる入力コンデンサ群と、片端が前記演算増幅器の前記
反転入力端子に接続される出力コンデンサと、第１の電
圧源と、第２の電圧源と、前記演算増幅器の非反転入力
端子に接続される第３の電圧源と、片端が前記第２の電
圧源に接続される第１のスイッチと、前記入力コンデン
サ群を前記第１の電圧源又は第１のスイッチの他端に接
続する第２のスイッチ群と、前記第１のスイッチの他端
と前記非反転入力端子とを接続する第３のスイッチと、
前記出力コンデンサの他端を前記非反転入力端子又は前
記演算増幅器の出力端子に接続する第４のスイッチと、
前記反転入力端子と前記演算増幅器の出力端子とを接続
する第５のスイッチと、前記演算増幅器の出力端子と最
終出力端子とを接続する第６のスイッチとを備えるスイ
ッチトキャパシタ型Ｄ／Ａ変換器において、第４の電圧
源と、該第４の電圧源と前記演算増幅器の出力端子とを
接続する第７のスイッチとを更に備えることを特徴とす
るスイッチトキャパシタ型Ｄ／Ａ変換器が提供される。
【００１８】上記のスイッチトキャパシタ型Ｄ／Ａ変換
器において、前記第１から第６のスイッチは、出力モー
ドとリセットモードに応じて、接続が切り換わり、前記
第７のスイッチはリセットモードの初期において接続さ
れてもよい。
器において、前記第１から第６のスイッチは、出力モー
ドとリセットモードに応じて、接続が切り換わり、前記
第７のスイッチはリセットモードの初期において接続さ
れてもよい。
【００１９】上記のスイッチトキャパシタ型Ｄ／Ａ変換
器において、前記第５のスイッチは前記リセットモード
の初期において切断されてもよい。
器において、前記第５のスイッチは前記リセットモード
の初期において切断されてもよい。
【００２０】上記のスイッチトキャパシタ型Ｄ／Ａ変換
器は、出力電圧を検出する検出手段と、前記検出された
出力電圧により前記第７のスイッチをリセットモードの
初期において接続しない手段とを更に備えていてもよ
い。
器は、出力電圧を検出する検出手段と、前記検出された
出力電圧により前記第７のスイッチをリセットモードの
初期において接続しない手段とを更に備えていてもよ
い。
【００２１】上記のスイッチトキャパシタ型Ｄ／Ａ変換
器において、前記検出手段は、入力のディジタル値によ
り前記出力電圧を検出してもよい。上記のスイッチトキ
ャパシタ型Ｄ／Ａ変換器において、前記第４の電圧源と
前記第７のスイッチとは複数組あってもよく、上記のス
イッチトキャパシタ型Ｄ／Ａ変換器は、出力電圧を検出
する検出手段と、前記検出された出力電圧により前記組
を切り換える手段とを更に備えていてもよい。上記のス
イッチトキャパシタ型Ｄ／Ａ変換器において、前記検出
手段は、入力のディジタル値により前記出力電圧を検出
してもよい。本発明によるディスプレイ駆動回路は、上
記のスイッチトキャパシタ型Ｄ／Ａ変換器を備えること
を特徴とする。
器において、前記検出手段は、入力のディジタル値によ
り前記出力電圧を検出してもよい。上記のスイッチトキ
ャパシタ型Ｄ／Ａ変換器において、前記第４の電圧源と
前記第７のスイッチとは複数組あってもよく、上記のス
イッチトキャパシタ型Ｄ／Ａ変換器は、出力電圧を検出
する検出手段と、前記検出された出力電圧により前記組
を切り換える手段とを更に備えていてもよい。上記のス
イッチトキャパシタ型Ｄ／Ａ変換器において、前記検出
手段は、入力のディジタル値により前記出力電圧を検出
してもよい。本発明によるディスプレイ駆動回路は、上
記のスイッチトキャパシタ型Ｄ／Ａ変換器を備えること
を特徴とする。
【００２２】
【発明の実施の形態】［実施形態１］図１に本発明のオ
フセットキャンセル機能を持つｎビットスイッチトキャ
パシタ型のデジタル−アナログコンバータ（スイッチト
キャパシタ型Ｄ／Ａ変換器）の実施形態を示す。本実施
形態は、アナログ入力としてレベル電圧Ｖ１、Ｖ２、基
準電圧Ｖｒ及び外部駆動電圧Ｖｅｘを持ち、入力デジタ
ルデータのビット数と対応する比を持ち入力側に接続さ
れる入力容量Ｃ０〜Ｃｎと、出力側に接続される出力容
量Ｃｃを持つ。さらに、前記入力容量と出力容量を並列
に接続した配線を反転入力とし、基準電圧Ｖｒからの配
線を非反転入力とする演算増幅器Ａ１と、入力デジタル
データに従ってレベル電圧Ｖ１、Ｖ２と入力容量Ｃ０〜
Ｃｎとの接続を切り替えるスイッチＳ１〜Ｓｎと、スイ
ッチトキャパシタ型Ｄ／Ａ変換器の動作を切り替えるス
イッチＳＷ１〜ＳＷ６を持つ。入力容量Ｃ０〜Ｃｎは、
単位容量値をＣｕとすれば、ｎビットデジタルデータを
入力する場合、Ｃ０＝Ｃｕ、Ｃ１＝Ｃｕ、Ｃ２＝２×Ｃ
ｕ、Ｃ３＝２×２×Ｃｕ、…という容量値を持ち、Ｃｎ
（ｎ≧１）は２の（ｎ−１）乗とＣｕの積で表される容
量値を持つ。レベル電圧Ｖ１、Ｖ２の電圧は、入力デジ
タルデータに従って、スイッチトキャパシタ型Ｄ／Ａ変
換器が出力できる電圧範囲を規定する条件の一つであ
る。出力容量Ｃｃの容量値は、入力容量の総和と本出力
容量の比が、希望のスイッチトキャパシタ型Ｄ／Ａ変換
器の出力変化範囲を実現できるようにレベル電圧Ｖ１、
Ｖ２（Ｖ１＞Ｖ２）とともに決定する。出力容量の容量
値は、単位容量Ｃｕを用い、Ｃｃ＝（ｘ×Ｃｕ）と表
す。基準電圧Ｖｒは、出力容量Ｃｃと入力容量Ｃ０〜Ｃ
ｎの総和の容量値比によって決まる増幅度に従って増幅
されて出力されるので、出力電圧の基準を定める電圧で
ある。外部駆動電圧Ｖｅｘは、従来技術には存在しない
電圧で、オフセットキャンセル動作を行う前に、演算増
幅器Ａ１の出力に印加する事で、演算増幅器Ａ１を強制
的・高速に動作させるための電圧である。スイッチトキ
ャパシタ型Ｄ／Ａ変換器の動作を切り替えるスイッチの
内、ＳＷ６が本外部駆動電圧Ｖｅｘの接続を制御する。
フセットキャンセル機能を持つｎビットスイッチトキャ
パシタ型のデジタル−アナログコンバータ（スイッチト
キャパシタ型Ｄ／Ａ変換器）の実施形態を示す。本実施
形態は、アナログ入力としてレベル電圧Ｖ１、Ｖ２、基
準電圧Ｖｒ及び外部駆動電圧Ｖｅｘを持ち、入力デジタ
ルデータのビット数と対応する比を持ち入力側に接続さ
れる入力容量Ｃ０〜Ｃｎと、出力側に接続される出力容
量Ｃｃを持つ。さらに、前記入力容量と出力容量を並列
に接続した配線を反転入力とし、基準電圧Ｖｒからの配
線を非反転入力とする演算増幅器Ａ１と、入力デジタル
データに従ってレベル電圧Ｖ１、Ｖ２と入力容量Ｃ０〜
Ｃｎとの接続を切り替えるスイッチＳ１〜Ｓｎと、スイ
ッチトキャパシタ型Ｄ／Ａ変換器の動作を切り替えるス
イッチＳＷ１〜ＳＷ６を持つ。入力容量Ｃ０〜Ｃｎは、
単位容量値をＣｕとすれば、ｎビットデジタルデータを
入力する場合、Ｃ０＝Ｃｕ、Ｃ１＝Ｃｕ、Ｃ２＝２×Ｃ
ｕ、Ｃ３＝２×２×Ｃｕ、…という容量値を持ち、Ｃｎ
（ｎ≧１）は２の（ｎ−１）乗とＣｕの積で表される容
量値を持つ。レベル電圧Ｖ１、Ｖ２の電圧は、入力デジ
タルデータに従って、スイッチトキャパシタ型Ｄ／Ａ変
換器が出力できる電圧範囲を規定する条件の一つであ
る。出力容量Ｃｃの容量値は、入力容量の総和と本出力
容量の比が、希望のスイッチトキャパシタ型Ｄ／Ａ変換
器の出力変化範囲を実現できるようにレベル電圧Ｖ１、
Ｖ２（Ｖ１＞Ｖ２）とともに決定する。出力容量の容量
値は、単位容量Ｃｕを用い、Ｃｃ＝（ｘ×Ｃｕ）と表
す。基準電圧Ｖｒは、出力容量Ｃｃと入力容量Ｃ０〜Ｃ
ｎの総和の容量値比によって決まる増幅度に従って増幅
されて出力されるので、出力電圧の基準を定める電圧で
ある。外部駆動電圧Ｖｅｘは、従来技術には存在しない
電圧で、オフセットキャンセル動作を行う前に、演算増
幅器Ａ１の出力に印加する事で、演算増幅器Ａ１を強制
的・高速に動作させるための電圧である。スイッチトキ
ャパシタ型Ｄ／Ａ変換器の動作を切り替えるスイッチの
内、ＳＷ６が本外部駆動電圧Ｖｅｘの接続を制御する。
【００２３】次に、図１の回路の動作について説明す
る。
る。
【００２４】図２に本発明の各スイッチのタイミングチ
ャートを示す。
ャートを示す。
【００２５】図１の回路は、初期状態としてＶｏという
出力電圧を発生している。本初期状態では、ＳＷ１がＬ
に接続され、ＳＷ３、ＳＷ５、ＳＷ６はＯＦＦ、ＳＷ
２、ＳＷ４はＯＮ状態である。また、入力デジタルデー
タに従い、Ｓ１〜Ｓｎはそれぞれレベル電圧Ｖ１又はＶ
２と入力容量Ｃ１〜Ｃｎと接続している。
出力電圧を発生している。本初期状態では、ＳＷ１がＬ
に接続され、ＳＷ３、ＳＷ５、ＳＷ６はＯＦＦ、ＳＷ
２、ＳＷ４はＯＮ状態である。また、入力デジタルデー
タに従い、Ｓ１〜Ｓｎはそれぞれレベル電圧Ｖ１又はＶ
２と入力容量Ｃ１〜Ｃｎと接続している。
【００２６】初期状態での出力電圧Ｖｏは従来例と同様
に式（１）で表される。
に式（１）で表される。
【００２７】初期状態に続き、第一のリセットモードに
移行すると、ＳＷ１がＬ、ＳＷ２〜４がＯＦＦ、ＳＷ
５、ＳＷ６がＯＮとなり、Ｓ１〜ＳｎがＬとなる。その
時、演算増幅器Ａ１の出力に外部駆動電圧Ｖｅｘが印加
され、入力容量Ｃ０〜Ｃｎの演算増幅器Ａ１の非反転入
力と接続されていない側に基準電圧Ｖｒが印加される。
ｂ点の電圧は、外部駆動電圧Ｖｅｘが直接印加されてい
るのでＶｅｘとなる。一方、演算増幅器Ａ１の反転入力
に接続しているａ点の電圧Ｖａは、出力モードでの電圧
Ｖｒから殆ど変動しない。また、ｂ点つまり演算増幅器
Ａ１の出力に外部駆動電圧Ｖｅｘが印加されているた
め、演算増幅器Ａ１の出力段に数１００μＡ程度の電流
を流れるので、演算増幅器Ａ１の内部状態は、演算増幅
器Ａ１の持つスルーレートよりも早く変化する。よっ
て、本第一のリセットモードは非常に短時間（数１０ｎ
ｓ）しか必要としない。
移行すると、ＳＷ１がＬ、ＳＷ２〜４がＯＦＦ、ＳＷ
５、ＳＷ６がＯＮとなり、Ｓ１〜ＳｎがＬとなる。その
時、演算増幅器Ａ１の出力に外部駆動電圧Ｖｅｘが印加
され、入力容量Ｃ０〜Ｃｎの演算増幅器Ａ１の非反転入
力と接続されていない側に基準電圧Ｖｒが印加される。
ｂ点の電圧は、外部駆動電圧Ｖｅｘが直接印加されてい
るのでＶｅｘとなる。一方、演算増幅器Ａ１の反転入力
に接続しているａ点の電圧Ｖａは、出力モードでの電圧
Ｖｒから殆ど変動しない。また、ｂ点つまり演算増幅器
Ａ１の出力に外部駆動電圧Ｖｅｘが印加されているた
め、演算増幅器Ａ１の出力段に数１００μＡ程度の電流
を流れるので、演算増幅器Ａ１の内部状態は、演算増幅
器Ａ１の持つスルーレートよりも早く変化する。よっ
て、本第一のリセットモードは非常に短時間（数１０ｎ
ｓ）しか必要としない。
【００２８】第一のリセットモードに続き、第二のリセ
ットモードに移行すると、ＳＷ１がＨとなり、ＳＷ３、
ＳＷ５がＯＮ、ＳＷ２、ＳＷ４、ＳＷ６がＯＦＦとな
る。本状態において、スイッチトキャパシタ型Ｄ／Ａ変
換器はボルテージフォロワを構成しており、ａ点とｂ点
は短絡している。ａ点には演算増幅器Ａ１によりＶｒ＋
ΔＶｏｓ（ΔＶｏｓは、Ａ１のもつオフセット電圧）と
いう電圧が与えられる。従って、入力容量Ｃ０〜Ｃｎ及
び出力容量Ｃｃのａ点に接続されている端子には電圧Ｖ
ｒ＋ΔＶｏｓが与えられる。また、入力容量Ｃ０〜Ｃｎ
及び出力容量Ｃｃの他端にはＶｒが印加される。
ットモードに移行すると、ＳＷ１がＨとなり、ＳＷ３、
ＳＷ５がＯＮ、ＳＷ２、ＳＷ４、ＳＷ６がＯＦＦとな
る。本状態において、スイッチトキャパシタ型Ｄ／Ａ変
換器はボルテージフォロワを構成しており、ａ点とｂ点
は短絡している。ａ点には演算増幅器Ａ１によりＶｒ＋
ΔＶｏｓ（ΔＶｏｓは、Ａ１のもつオフセット電圧）と
いう電圧が与えられる。従って、入力容量Ｃ０〜Ｃｎ及
び出力容量Ｃｃのａ点に接続されている端子には電圧Ｖ
ｒ＋ΔＶｏｓが与えられる。また、入力容量Ｃ０〜Ｃｎ
及び出力容量Ｃｃの他端にはＶｒが印加される。
【００２９】従って、入力容量Ｃ０〜Ｃｎと出力容量Ｃ
ｃには、式（２）で与えられる電荷が蓄積される。
ｃには、式（２）で与えられる電荷が蓄積される。
【００３０】第二のリセットモードに必要な期間は、第
一のリセットモードが終了した状態から、演算増幅器Ａ
１のもつスルーレートに従って、ａ点の電圧がＶｒ＋Δ
Ｖｏｓに安定するまでの期間である。第一のリセットモ
ードが終了した際の演算増幅器の内部状態によって第二
のリセットモードに必要な期間が異なる。第一のリセッ
トモードが終了した際に、演算増幅器Ａ１の内部動作状
態が、第二のリセットモードでのボルテージフォロワで
Ｖｒを出力する状態に近いほど、第二のリセットモード
で必要な期間を短縮することができる。よって、第一の
リセットモードで必要な外部駆動電圧Ｖｅｘは、初期状
態の出力ＶｏとＶｒとの差が最も大きい場合に、第二の
リセットモードの必要な期間が最も短くなるように設定
する。
一のリセットモードが終了した状態から、演算増幅器Ａ
１のもつスルーレートに従って、ａ点の電圧がＶｒ＋Δ
Ｖｏｓに安定するまでの期間である。第一のリセットモ
ードが終了した際の演算増幅器の内部状態によって第二
のリセットモードに必要な期間が異なる。第一のリセッ
トモードが終了した際に、演算増幅器Ａ１の内部動作状
態が、第二のリセットモードでのボルテージフォロワで
Ｖｒを出力する状態に近いほど、第二のリセットモード
で必要な期間を短縮することができる。よって、第一の
リセットモードで必要な外部駆動電圧Ｖｅｘは、初期状
態の出力ＶｏとＶｒとの差が最も大きい場合に、第二の
リセットモードの必要な期間が最も短くなるように設定
する。
【００３１】第二のリセットモードに続き、出力モード
に移行すると、ＳＷ１はＬ、ＳＷ２、ＳＷ４はＯＮ、Ｓ
Ｗ３、ＳＷ５、ＳＷ６はＯＦＦとなり、Ｓ１〜Ｓｎはデ
ジタルデータにあわせてＨ又はＬとなる。
に移行すると、ＳＷ１はＬ、ＳＷ２、ＳＷ４はＯＮ、Ｓ
Ｗ３、ＳＷ５、ＳＷ６はＯＦＦとなり、Ｓ１〜Ｓｎはデ
ジタルデータにあわせてＨ又はＬとなる。
【００３２】出力モードにおいて、入力容量Ｃ０〜Ｃｎ
と出力容量Ｃｃには、ａ点の電圧をＶａとすれば、式
（３）で与えられる電荷が蓄積される。演算増幅器Ａ１
の非反転入力にはＶｒが印加されているため、Ｖａ＝Ｖ
ｒ＋ΔＶｏｓとなる。
と出力容量Ｃｃには、ａ点の電圧をＶａとすれば、式
（３）で与えられる電荷が蓄積される。演算増幅器Ａ１
の非反転入力にはＶｒが印加されているため、Ｖａ＝Ｖ
ｒ＋ΔＶｏｓとなる。
【００３３】また、第二のリセットモードと出力モード
において電荷は保存されるから、（２）式と（３）式は
等しいとおけて、Ｖａ＝Ｖｒ＋ΔＶｏｓを代入し、Ｖｏ
について解くと、（１）式が導出される。
において電荷は保存されるから、（２）式と（３）式は
等しいとおけて、Ｖａ＝Ｖｒ＋ΔＶｏｓを代入し、Ｖｏ
について解くと、（１）式が導出される。
【００３４】以上の動作により、出力が演算増幅器Ａ１
のオフセット電圧ΔＶｏｓにより影響を受けない、つま
り、オフセットキャンセル機能を持つスイッチトキャパ
シタ型Ｄ／Ａ変換器を構成できる。
のオフセット電圧ΔＶｏｓにより影響を受けない、つま
り、オフセットキャンセル機能を持つスイッチトキャパ
シタ型Ｄ／Ａ変換器を構成できる。
【００３５】［実施形態２］次に実施形態２について説
明する。
明する。
【００３６】実施形態１では外部駆動電圧Ｖｅｘを１つ
持っているだけであった。本発明の実施形態２として、
前記基準電圧Ｖｒが前記スイッチトキャパシタ型Ｄ／Ａ
変換器の出力電圧範囲の中央付近にあるような場合に
は、外部駆動電圧を２つ用意しておき、初期状態の出力
電圧Ｖｏが前記基準電圧Ｖｒに比べ大きいか小さいかに
より外部駆動電圧を切り替えることにより、どちらの場
合にも第一のリセットモードと第二のリセットモードと
の期間の合計つまりリセット期間を短くすることが可能
となる。初期状態の出力電圧Ｖｏは（１）式によって表
されるので、この式を演算することにより出力電圧Ｖｏ
を算出することができる。
持っているだけであった。本発明の実施形態２として、
前記基準電圧Ｖｒが前記スイッチトキャパシタ型Ｄ／Ａ
変換器の出力電圧範囲の中央付近にあるような場合に
は、外部駆動電圧を２つ用意しておき、初期状態の出力
電圧Ｖｏが前記基準電圧Ｖｒに比べ大きいか小さいかに
より外部駆動電圧を切り替えることにより、どちらの場
合にも第一のリセットモードと第二のリセットモードと
の期間の合計つまりリセット期間を短くすることが可能
となる。初期状態の出力電圧Ｖｏは（１）式によって表
されるので、この式を演算することにより出力電圧Ｖｏ
を算出することができる。
【００３７】具体的には、次のような構成と動作により
実現できる。図４に示すように、２つの基準電圧Ｖｅｘ
１とＶｅｘ２（Ｖｅｘ＞Ｖｅｘ２）と、それぞれの基準
電圧に対応した実施形態１のＳＷ６に相当するスイッチ
ＳＷ６−１とＳＷ６−２と、初期状態のデジタル入力デ
ータと式（１）よりＶｒに対する大小を演算して判定す
る演算器Ｕ１を用意しておく。演算器Ｕ１は、第１のリ
セットモードが開始したときに、Ｖｏ＞Ｖｒであれば、
ＳＷ６−１を閉じることにより基準電圧Ｖｅｘ１を選択
し、Ｖｏ＜Ｖｒであれば、ＳＷ６−２を閉じることによ
り、基準電圧Ｖｅｘ２を選択する。
実現できる。図４に示すように、２つの基準電圧Ｖｅｘ
１とＶｅｘ２（Ｖｅｘ＞Ｖｅｘ２）と、それぞれの基準
電圧に対応した実施形態１のＳＷ６に相当するスイッチ
ＳＷ６−１とＳＷ６−２と、初期状態のデジタル入力デ
ータと式（１）よりＶｒに対する大小を演算して判定す
る演算器Ｕ１を用意しておく。演算器Ｕ１は、第１のリ
セットモードが開始したときに、Ｖｏ＞Ｖｒであれば、
ＳＷ６−１を閉じることにより基準電圧Ｖｅｘ１を選択
し、Ｖｏ＜Ｖｒであれば、ＳＷ６−２を閉じることによ
り、基準電圧Ｖｅｘ２を選択する。
【００３８】［実施形態３］次に、実施形態３について
説明する。
説明する。
【００３９】初期状態の出力電圧Ｖｏによっては、実施
形態１の第一のリセットモードに必要な期間と第二のリ
セットモードに必要な期間の合計よりも、従来のように
第二のリセットモードでボルテージフォロワのみ実施し
た期間の方が短い場合がある。初期状態の出力電圧Ｖｏ
は、前記（１）式によって表されるので初期状態の入力
デジタルデータにより、初期状態の電圧Ｖｏが実施形態
１で実施される第一のリセットモードと第二のリセット
モードが必要とする期間の合計よりも、第二のリセット
モードでボルテージフォロワのみ実施した場合の期間が
短い場合には、第二のリセットモードのみを実施する。
それ以外の場合には、第一の実施形態に従い、第一のリ
セットモードと第二のリセットモードを実施する。本実
施形態に従えば、実施形態１で実施される第一のリセッ
トモードで必要な電流が削減され、実施形態１の長所を
損なうことなく、オフセットキャンセル機能を持つスイ
ッチトキャパシタ型Ｄ／Ａ変換器を構成することができ
る。
形態１の第一のリセットモードに必要な期間と第二のリ
セットモードに必要な期間の合計よりも、従来のように
第二のリセットモードでボルテージフォロワのみ実施し
た期間の方が短い場合がある。初期状態の出力電圧Ｖｏ
は、前記（１）式によって表されるので初期状態の入力
デジタルデータにより、初期状態の電圧Ｖｏが実施形態
１で実施される第一のリセットモードと第二のリセット
モードが必要とする期間の合計よりも、第二のリセット
モードでボルテージフォロワのみ実施した場合の期間が
短い場合には、第二のリセットモードのみを実施する。
それ以外の場合には、第一の実施形態に従い、第一のリ
セットモードと第二のリセットモードを実施する。本実
施形態に従えば、実施形態１で実施される第一のリセッ
トモードで必要な電流が削減され、実施形態１の長所を
損なうことなく、オフセットキャンセル機能を持つスイ
ッチトキャパシタ型Ｄ／Ａ変換器を構成することができ
る。
【００４０】［実施形態４］次に、実施形態４について
説明する。
説明する。
【００４１】本実施形態は実施形態２と実施形態３とを
合わせた実施形態である。すなわち、初期状態の出力電
圧をＶｏとしたときに、Ｖｏ＞Ｖｒ＋α（α≧０）であ
れば、第一のリセットモードと第二のリセットモードで
動作し、外部駆動電圧としてはＶｅｘ１を選択し、Ｖｒ
＋α≧Ｖｏ≧Ｖｒ−β（β≧０）であれば、従来技術と
同様に、第二のリセットモードのみで動作し、Ｖｏ＜Ｖ
ｒ−βであれば、第一のリセットモードと第二のリセッ
トモードで動作し、外部駆動電圧としてはＶｅｘ２を選
択する。αとβの値は、リセット期間がそれぞれの初期
状態の出力電圧Ｖｏにおいて最短となるように設定する
ことができる。本実施形態によれば、リセット期間を短
縮できる、更に、余分な電流の消費を抑えることもでき
る。
合わせた実施形態である。すなわち、初期状態の出力電
圧をＶｏとしたときに、Ｖｏ＞Ｖｒ＋α（α≧０）であ
れば、第一のリセットモードと第二のリセットモードで
動作し、外部駆動電圧としてはＶｅｘ１を選択し、Ｖｒ
＋α≧Ｖｏ≧Ｖｒ−β（β≧０）であれば、従来技術と
同様に、第二のリセットモードのみで動作し、Ｖｏ＜Ｖ
ｒ−βであれば、第一のリセットモードと第二のリセッ
トモードで動作し、外部駆動電圧としてはＶｅｘ２を選
択する。αとβの値は、リセット期間がそれぞれの初期
状態の出力電圧Ｖｏにおいて最短となるように設定する
ことができる。本実施形態によれば、リセット期間を短
縮できる、更に、余分な電流の消費を抑えることもでき
る。
【００４２】［実施形態５］次に、実施形態５について
説明する。
説明する。
【００４３】本実施形態では、実施形態１から４の各実
施形態において、第二のリセットモードで動作する際
に、従来から実施している演算増幅器内に流れる電流を
増加することにより、演算増幅器の持つスルーレートを
高める。本実施形態に従えば、第一のリセットモードを
経ていることにより、従来の場合よりも第二のリセット
モードで駆動する必要があるレベルが小さいため、従来
と比べて、非常にリセット時間が短縮できる。
施形態において、第二のリセットモードで動作する際
に、従来から実施している演算増幅器内に流れる電流を
増加することにより、演算増幅器の持つスルーレートを
高める。本実施形態に従えば、第一のリセットモードを
経ていることにより、従来の場合よりも第二のリセット
モードで駆動する必要があるレベルが小さいため、従来
と比べて、非常にリセット時間が短縮できる。
【００４４】
【発明の効果】従来のオフセットキャンセル機能を持つ
スイッチトキャパシタ型Ｄ／Ａ変換器は、第一のリセッ
トモードで動作することなく、第二のリセットモードと
出力モードのみで動作していた。第二のリセットモード
が必要とする期間は、スイッチトキャパシタ型Ｄ／Ａ変
換器の出力範囲と基準電圧Ｖｒの大きさ、さらにスイッ
チトキャパシタ型Ｄ／Ａ変換器に用いられる演算増幅器
の持つスルーレートによって決定されていた。
スイッチトキャパシタ型Ｄ／Ａ変換器は、第一のリセッ
トモードで動作することなく、第二のリセットモードと
出力モードのみで動作していた。第二のリセットモード
が必要とする期間は、スイッチトキャパシタ型Ｄ／Ａ変
換器の出力範囲と基準電圧Ｖｒの大きさ、さらにスイッ
チトキャパシタ型Ｄ／Ａ変換器に用いられる演算増幅器
の持つスルーレートによって決定されていた。
【００４５】本発明では、第二のリセットモードの前に
挿入した第一のリセットモードでスイッチトキャパシタ
型Ｄ／Ａ変換器内の演算増幅器の内部状態を外部からの
電圧により変更させておき、その後第二のリセットモー
ドで演算増幅器をボルテージフォロワとして動作させる
ことにより、演算増幅器がボルテージフォロワとして駆
動する電圧が従来例に比べ小さくできるので、第二のリ
セットモードに必要な期間を短縮することができる。
挿入した第一のリセットモードでスイッチトキャパシタ
型Ｄ／Ａ変換器内の演算増幅器の内部状態を外部からの
電圧により変更させておき、その後第二のリセットモー
ドで演算増幅器をボルテージフォロワとして動作させる
ことにより、演算増幅器がボルテージフォロワとして駆
動する電圧が従来例に比べ小さくできるので、第二のリ
セットモードに必要な期間を短縮することができる。
【００４６】本発明の実施例による図１に示す回路のａ
点とｂ点の電圧の時間的変化を図３に示す。また、従来
例による図５に示す回路のａ点とｂ点の電圧の時間依存
性を図７に示す。図３では、第一のリセットモードを数
１０ｎｓとることで、第二のリセットモードでのａ点の
初期電圧は、図５に比べてＶｒに近い電圧となり、１〜
２μｓで第二のリセットモードを終了することができ
る。従って、２つの出力モードの期間の間に必要なリセ
ット期間は従来と同程度または短くすることができる。
点とｂ点の電圧の時間的変化を図３に示す。また、従来
例による図５に示す回路のａ点とｂ点の電圧の時間依存
性を図７に示す。図３では、第一のリセットモードを数
１０ｎｓとることで、第二のリセットモードでのａ点の
初期電圧は、図５に比べてＶｒに近い電圧となり、１〜
２μｓで第二のリセットモードを終了することができ
る。従って、２つの出力モードの期間の間に必要なリセ
ット期間は従来と同程度または短くすることができる。
【００４７】また、本発明によれば、第１のリセットモ
ード期間では、演算増幅器に通常動作時と異なる電流が
流れるが、第一のリセットモード期間の時間は数１０ｎ
ｓ程度であるので、回路全体の消費電流はほとんど増加
すない。
ード期間では、演算増幅器に通常動作時と異なる電流が
流れるが、第一のリセットモード期間の時間は数１０ｎ
ｓ程度であるので、回路全体の消費電流はほとんど増加
すない。
【００４８】更に、演算増幅器の外部から電圧を印加す
ることにより本発明は実現できるため、演算増幅器内部
の回路を変更する必要がない。
ることにより本発明は実現できるため、演算増幅器内部
の回路を変更する必要がない。
【００４９】更に、本発明は、従来例と比べて、回路構
成上はスイッチ１つが追加されているだけであり、本発
明のスイッチトキャパシタ型Ｄ／Ａ変換器に必要な回路
面積は、従来例と比べてほとんど変わらない。なお、液
晶駆動回路内の全てのスイッチトキャパシタ型Ｄ／Ａ変
換器が外部駆動電圧源を共有するので、これは１つだけ
あれば良く、これに回路面積はほとんど増加しない。
成上はスイッチ１つが追加されているだけであり、本発
明のスイッチトキャパシタ型Ｄ／Ａ変換器に必要な回路
面積は、従来例と比べてほとんど変わらない。なお、液
晶駆動回路内の全てのスイッチトキャパシタ型Ｄ／Ａ変
換器が外部駆動電圧源を共有するので、これは１つだけ
あれば良く、これに回路面積はほとんど増加しない。
【図１】本発明の実施形態１によるスイッチトキャパシ
タ型Ｄ／Ａ変換器の構成を示すブロック図である。
タ型Ｄ／Ａ変換器の構成を示すブロック図である。
【図２】図１のスイッチトキャパシタ型Ｄ／Ａ変換器の
動作のタイミングチャートである。
動作のタイミングチャートである。
【図３】図１のスイッチトキャパシタ型Ｄ／Ａ変換器の
点ａと点ｂの電圧の時間的変化を示すグラフである。
点ａと点ｂの電圧の時間的変化を示すグラフである。
【図４】本発明の実施形態２によるスイッチトキャパシ
タ型Ｄ／Ａ変換器の構成を示すブロック図である。
タ型Ｄ／Ａ変換器の構成を示すブロック図である。
【図５】従来例によるスイッチトキャパシタ型Ｄ／Ａ変
換器の構成を示すブロック図である。
換器の構成を示すブロック図である。
【図６】図５のスイッチトキャパシタ型Ｄ／Ａ変換器の
動作のタイミングチャートである。
動作のタイミングチャートである。
【図７】図５のスイッチトキャパシタ型Ｄ／Ａ変換器の
点ａと点ｂの電圧の時間的変化を示すグラフである。
点ａと点ｂの電圧の時間的変化を示すグラフである。
Ａ１ 演算増幅器 ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６ ス
イッチ Ｃ０，Ｃ１，Ｃｎ Ｃｃ 容量 Ｕ１ 演算器
イッチ Ｃ０，Ｃ１，Ｃｎ Ｃｃ 容量 Ｕ１ 演算器
Claims (8)
- 【請求項１】 演算増幅器と、片端が前記演算増幅器の
反転入力端子に接続される入力コンデンサ群と、片端が
前記演算増幅器の前記反転入力端子に接続される出力コ
ンデンサと、第１の電圧源と、第２の電圧源と、前記演
算増幅器の非反転入力端子に接続される第３の電圧源
と、片端が前記第２の電圧源に接続される第１のスイッ
チと、前記入力コンデンサ群を前記第１の電圧源又は第
１のスイッチの他端に接続する第２のスイッチ群と、前
記第１のスイッチの他端と前記非反転入力端子とを接続
する第３のスイッチと、前記出力コンデンサの他端を前
記非反転入力端子又は前記演算増幅器の出力端子に接続
する第４のスイッチと、前記反転入力端子と前記演算増
幅器の出力端子とを接続する第５のスイッチと、前記演
算増幅器の出力端子と最終出力端子とを接続する第６の
スイッチとを備えるスイッチトキャパシタ型Ｄ／Ａ変換
器において、 第４の電圧源と、該第４の電圧源と前記演算増幅器の出
力端子とを接続する第７のスイッチとを更に備えること
を特徴とするスイッチトキャパシタ型Ｄ／Ａ変換器。 - 【請求項２】 請求項１に記載のスイッチトキャパシタ
型Ｄ／Ａ変換器において、前記第１から第６のスイッチ
は、出力モードとリセットモードに応じて、接続が切り
換わり、前記第７のスイッチはリセットモードの初期に
おいて接続されることを特徴とするスイッチトキャパシ
タ型Ｄ／Ａ変換器。 - 【請求項３】 請求項２に記載のスイッチトキャパシタ
型Ｄ／Ａ変換器において、前記第５のスイッチは前記リ
セットモードの初期において切断されることを特徴とす
るスイッチトキャパシタ型Ｄ／Ａ変換器。 - 【請求項４】 請求項２に記載のスイッチトキャパシタ
型Ｄ／Ａ変換器において、出力電圧を検出する検出手段
と、前記検出された出力電圧により前記第７のスイッチ
をリセットモードの初期において接続しない手段とを更
に備えることを特徴とするスイッチトキャパシタ型Ｄ／
Ａ変換器。 - 【請求項５】 請求項４に記載のスイッチトキャパシタ
型Ｄ／Ａ変換器において、前記検出手段は、入力のディ
ジタル値により前記出力電圧を検出することを特徴とす
るスイッチトキャパシタ型Ｄ／Ａ変換器。 - 【請求項６】 請求項１に記載のスイッチトキャパシタ
型Ｄ／Ａ変換器において、前記第４の電圧源と前記第７
のスイッチとは複数組あり、出力電圧を検出する検出手
段と、前記検出された出力電圧により前記組を切り換え
る手段とを更に備えることを特徴とするスイッチトキャ
パシタ型Ｄ／Ａ変換器。 - 【請求項７】 請求項６に記載のスイッチトキャパシタ
型Ｄ／Ａ変換器において、前記検出手段は、入力のディ
ジタル値により前記出力電圧を検出することを特徴とす
るスイッチトキャパシタ型Ｄ／Ａ変換器。 - 【請求項８】 請求項１乃至７の何れか１項に記載のス
イッチトキャパシタ型Ｄ／Ａ変換器を備えることを特徴
とするディスプレイ駆動回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17921398A JP3216604B2 (ja) | 1998-06-25 | 1998-06-25 | スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路 |
| DE69931214T DE69931214T2 (de) | 1998-06-25 | 1999-06-14 | D/A-Wandler und Bildanzeigesteuerungsschaltung mit geschalteten Kapazitäten |
| EP99111507A EP0967728B1 (en) | 1998-06-25 | 1999-06-14 | Switched capacitor type D/A converter and display driver |
| TW088110511A TW419906B (en) | 1998-06-25 | 1999-06-21 | Switched capacitor type D/A converter and display driver |
| US09/337,554 US6169509B1 (en) | 1998-06-25 | 1999-06-22 | Switched capacitor type D/A converter and display driver |
| KR10-1999-0024028A KR100380834B1 (ko) | 1998-06-25 | 1999-06-24 | 스위칭 커패시터형 ｄ/ａ 변환기 및 디스플레이 구동회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17921398A JP3216604B2 (ja) | 1998-06-25 | 1998-06-25 | スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000013234A JP2000013234A (ja) | 2000-01-14 |
| JP3216604B2 true JP3216604B2 (ja) | 2001-10-09 |
Family
ID=16061921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17921398A Expired - Fee Related JP3216604B2 (ja) | 1998-06-25 | 1998-06-25 | スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6169509B1 (ja) |
| EP (1) | EP0967728B1 (ja) |
| JP (1) | JP3216604B2 (ja) |
| KR (1) | KR100380834B1 (ja) |
| DE (1) | DE69931214T2 (ja) |
| TW (1) | TW419906B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3594125B2 (ja) * | 2000-07-25 | 2004-11-24 | シャープ株式会社 | Ｄａ変換器およびそれを用いた液晶駆動装置 |
| GB2366440A (en) * | 2000-09-05 | 2002-03-06 | Sharp Kk | Driving arrangement for active matrix LCDs |
| JP4757388B2 (ja) * | 2001-01-15 | 2011-08-24 | 株式会社 日立ディスプレイズ | 画像表示装置およびその駆動方法 |
| US7023370B2 (en) * | 2002-02-28 | 2006-04-04 | Charles Douglas Murphy | Shared parallel digital-to-analog conversion |
| JP3920123B2 (ja) * | 2002-03-25 | 2007-05-30 | 旭化成マイクロシステム株式会社 | Ｄ／ａ変換器及びデルタシグマ型ｄ／ａ変換器 |
| FR2843645A1 (fr) * | 2003-01-31 | 2004-02-20 | Thomson Licensing Sa | Procede d'etalonnage des sorties video d'un circuit de pilotage d'un afficheur video et dispositif pour sa mise en oeuvre |
| TWI250823B (en) * | 2003-11-26 | 2006-03-01 | Rohm Co Ltd | D/A converter circuit, organic EL drive circuit and organic EL display device |
| US7057544B2 (en) * | 2004-05-19 | 2006-06-06 | Skyworks Solutions, Inc. | Direct charge transfer digital to analog converter having a single reference voltage |
| US6956519B1 (en) * | 2004-10-11 | 2005-10-18 | Faraday Technology Corp. | Switched capacitor circuit of a pipeline analog to digital converter and a method for operating the switched capacitor circuit |
| GB2425416B (en) * | 2005-04-19 | 2009-10-14 | Wolfson Microelectronics Plc | Improved switched capacitor DAC |
| KR100660886B1 (ko) * | 2005-11-08 | 2006-12-26 | 삼성전자주식회사 | 커패시터와 ｏｐ 앰프를 이용하는 디지털 아날로그 컨버터 |
| TWI281322B (en) * | 2005-11-29 | 2007-05-11 | Alpha Imaging Technology Corp | Digital analog converter apparatus and digital analog converter thereof |
| TWI343556B (en) * | 2006-08-15 | 2011-06-11 | Novatek Microelectronics Corp | Voltage buffer and source driver thereof |
| JP2008136042A (ja) * | 2006-11-29 | 2008-06-12 | Sony Corp | 固体撮像装置、撮像装置 |
| JP4621235B2 (ja) * | 2006-12-13 | 2011-01-26 | パナソニック株式会社 | 駆動電圧制御装置、駆動電圧切替方法および駆動電圧切替装置 |
| US20080143697A1 (en) * | 2006-12-13 | 2008-06-19 | Tomokazu Kojima | Drive voltage control device |
| JP4272679B2 (ja) | 2007-01-22 | 2009-06-03 | シャープ株式会社 | スイッチトキャパシタ型ｄ／ａ変換器、液晶ディスプレイの駆動回路 |
| KR100911652B1 (ko) | 2007-02-13 | 2009-08-10 | 삼성전자주식회사 | 집적 회로, 상기 집적 회로를 포함하는 소스 드라이버, 및 상기 소스 드라이버를 포함하는 디스플레이 장치 |
| US7495595B2 (en) * | 2007-04-30 | 2009-02-24 | Infineon Technologies Ag | Analog-to-digital converter, receiver arrangement, filter arrangement and signal processing method |
| DE102009056319B4 (de) * | 2009-12-01 | 2019-11-21 | Universität Stuttgart | Regelschaltung |
| CN101820257B (zh) * | 2010-04-30 | 2012-05-30 | 深圳市芯海科技有限公司 | 一种开关电容电路及模数转换器 |
| US9806607B2 (en) * | 2014-09-10 | 2017-10-31 | Texas Instruments Incorporated | Circuit for controlling a power supply voltage for a high-side gate driver |
| TWI681638B (zh) * | 2019-07-16 | 2020-01-01 | 瑞昱半導體股份有限公司 | 數位類比轉換裝置及其數位類比轉換方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244597Y2 (ja) * | 1979-12-05 | 1987-11-26 | ||
| JPS59138108A (ja) | 1983-01-27 | 1984-08-08 | Fuji Electric Co Ltd | オフセツト補償回路 |
| US4584568A (en) * | 1984-06-25 | 1986-04-22 | Xerox Corporation | Two-step switched-capacitor digital to analog converter |
| JPH0691382B2 (ja) | 1986-06-11 | 1994-11-14 | 日本電気株式会社 | 比較回路と論理回路のインターフェイス回路 |
| US4782070A (en) * | 1986-07-01 | 1988-11-01 | Fujisawa Pharmaceutical Co., Ltd. | Cerebral dysfunction therapeutic agent, which comprises a dihydropyridine compound |
| JP2743683B2 (ja) * | 1991-04-26 | 1998-04-22 | 松下電器産業株式会社 | 液晶駆動装置 |
| US5739805A (en) * | 1994-12-15 | 1998-04-14 | David Sarnoff Research Center, Inc. | Matrix addressed LCD display having LCD age indication, and autocalibrated amplification driver, and a cascaded column driver with capacitor-DAC operating on split groups of data bits |
| KR0154784B1 (ko) * | 1995-05-12 | 1998-12-15 | 김광호 | 순환형 다단 아날로그/디지탈 변환기의 오차 보정 방법 |
| JPH0946230A (ja) * | 1995-07-27 | 1997-02-14 | Yamaha Corp | Ｄ／ａコンバータ |
| FR2738426B1 (fr) | 1995-08-29 | 1998-02-13 | Univ Neuchatel | Dispositif de traitement numerique d'un signal analogique devant etre restitue sous forme analogique |
| JP3709943B2 (ja) | 1996-03-19 | 2005-10-26 | 株式会社東芝 | オフセット電圧の補償方法及びこの方法を用いるサンプルホールド回路 |
| US5781139A (en) * | 1996-03-19 | 1998-07-14 | Thomson Multimedia S.A. | Switched capacitor digital-to analog converter |
| US5952946A (en) | 1997-09-30 | 1999-09-14 | Stmicroelectronics, S.R.L. | Digital-to-analog charge converter employing floating gate MOS transisitors |
-
1998
- 1998-06-25 JP JP17921398A patent/JP3216604B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-14 EP EP99111507A patent/EP0967728B1/en not_active Expired - Lifetime
- 1999-06-14 DE DE69931214T patent/DE69931214T2/de not_active Expired - Fee Related
- 1999-06-21 TW TW088110511A patent/TW419906B/zh not_active IP Right Cessation
- 1999-06-22 US US09/337,554 patent/US6169509B1/en not_active Expired - Lifetime
- 1999-06-24 KR KR10-1999-0024028A patent/KR100380834B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100380834B1 (ko) | 2003-04-18 |
| US6169509B1 (en) | 2001-01-02 |
| EP0967728A3 (en) | 2003-01-15 |
| DE69931214D1 (de) | 2006-06-14 |
| EP0967728A2 (en) | 1999-12-29 |
| KR20000006428A (ko) | 2000-01-25 |
| TW419906B (en) | 2001-01-21 |
| EP0967728B1 (en) | 2006-05-10 |
| JP2000013234A (ja) | 2000-01-14 |
| DE69931214T2 (de) | 2007-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3216604B2 (ja) | スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路 | |
| JP3656833B2 (ja) | デジタルアナログコンバータおよびアクティブマトリクス液晶ディスプレイ | |
| US7420552B2 (en) | Driving voltage control device | |
| JP4644760B2 (ja) | Ｄａコンバータ | |
| JP2002124878A (ja) | 加重平均値演算回路 | |
| JPH10260664A (ja) | 液晶駆動回路とこれを用いた液晶装置 | |
| US8203548B2 (en) | Driving circuit | |
| JP2007101317A (ja) | 電圧測定方法および電圧測定装置 | |
| US6650341B2 (en) | Liquid crystal driving method and liquid crystal driving circuit for correcting | |
| WO2008056464A1 (fr) | Appareil d'affichage à cristaux liquides et circuit tampon comportant une fonction de commutation de tensions | |
| JP2001111427A (ja) | スイッチドキャパシタ型デジタル・アナログコンバータ | |
| KR20060042401A (ko) | 부하용량 구동회로 및 액정 구동회로 | |
| JPH03139908A (ja) | ソースフォロワ回路 | |
| US6407592B2 (en) | Sample-and-hold circuit | |
| JPH06232706A (ja) | 比較器 | |
| JP3268075B2 (ja) | 液晶表示装置の駆動回路 | |
| JPH09259597A (ja) | オフセット電圧の補償方法及びこの方法を用いるサンプルホールド回路と増幅器 | |
| US7564393B2 (en) | Digital to analog converter and method for digital to analog conversion | |
| JP2792360B2 (ja) | 液晶駆動装置 | |
| JPH11122111A (ja) | Ｄａ変換方法とｄａ変換装置 | |
| JPH09275344A (ja) | Ｄ／ａ変換器、ｄ／ａ変換方法、液晶パネル用基板及び液晶表示装置 | |
| KR20040048446A (ko) | 대면적 고해상도 액정표시장치의 구동방법 및 구동회로 | |
| JP2909357B2 (ja) | 電源回路 | |
| JP3979720B2 (ja) | サンプルアンドホールド回路 | |
| JP3532080B2 (ja) | アナログ演算回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070803 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080803 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080803 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130803 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |