JP2008136042A

JP2008136042A - 固体撮像装置、撮像装置

Info

Publication number: JP2008136042A
Application number: JP2006321393A
Authority: JP
Inventors: Atsuo Nishimura; 淳生西村; Masaru Koseki; 賢小関; Junichi Inuzuka; 純一犬塚
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-11-29
Filing date: 2006-11-29
Publication date: 2008-06-12

Abstract

【課題】シングルスロープ積分型のＡＤ変換方式を採用したＣＭＯＳイメージセンサにおいて、比較出力が次の比較処理用の定常初期値に戻る時間を、短くできるようにする。
【解決手段】ＡＤ変換用の比較処理に先立って、電圧比較部２５２の比較出力をインアクティブ状態の強制初期値Comp_sw に設定する初期設定部３４０を設ける。初期設定部３４０には、初期設定制御パルスＰini に基づいて制御されるスイッチトランジスタ３４２を設ける。たとえば、画素信号における信号レベルについての比較処理に先立って、あるいは、リセットレベルについての比較処理に先立って、比較出力を定常初期値Comp_iniに近い強制初期値Comp_sw に設定する。
【選択図】図３

Description

本発明は、物理量分布検知の半導体装置の一例である固体撮像装置およびこの固体撮像装置を利用した撮像装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布をアナログの電気信号として読み出し、デジタルデータに変換してから、外部に出力する仕組みに関する。

近年では、固体撮像装置の一例として、ＣＣＤ（Charge Coupled Device ）イメージセンサが持つ種々の問題を克服し得るＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のイメージセンサが注目を集めている。

たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。

また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。

この点については、列並列出力型のイメージセンサについても同様であり、その信号出力回路については様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素信号を外部に取り出す方式が提案されている（たとえば特許文献１を参照）。

特開２００５−３２３３３１号公報

また、ＡＤ変換方式としても、回路規模や処理速度や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するためのランプ状の参照信号と比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換方式がある。前述の特許文献１でも、この方式を採用している。

ここで、シングルスロープ積分型などと称されるＡＤ変換方式の場合、アナログの単位信号とデジタルデータに変換するためのランプ状の参照信号とをコンパレータなどと称される比較部で比較するので、比較部の応答が、ＡＤ変換性能、特に変換処理の高速性にとって問題となる。

たとえば、画素アレイ部から出力された画素信号（単位信号）におけるリセットレベルのＡＤ変換用の比較処理完了後には、信号レベルのＡＤ変換のために、予め比較部の出力部の電位をインアクティブ状態（特に、定常初期値と称する）に戻しておく必要があるが、リセットレベルのＡＤ変換用の比較処理完了後に定常初期値に戻すまでの時間が長く掛かると、変換処理の高速性の障害となる。

本発明は、上記事情に鑑みてなされたものであり、シングルスロープ積分型などと称されるＡＤ変換方式を採用する場合に、ＡＤ変換用の比較処理完了後に、次のＡＤ変換のために、予め比較部の出力部の電位をインアクティブ状態に戻すまでの時間を短くすることのできる仕組みを提供することを目的とする。

本発明に係る仕組みにおいては、先ず、画素から得られるアナログの画素信号の所定レベル（たとえばリセットレベルや信号レベル）と、この所定レベルをデジタルデータに変換するための漸次変化する参照信号とを比較する比較部と、比較部による比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで所定レベルのデジタルデータを取得するカウント部とを備えるものとする。つまり、画素信号についてのＡＤ変換の仕組みとしては、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換方式を採用する。

そして、本発明に係る仕組みにおいては、比較部による比較処理に先立って、比較部の比較出力をインアクティブの所定値（以下強制初期値とも称する）に強制的に設定する（「強制初期化動作を行なう」とも称する）初期設定部を設ける。

このような仕組みを採ることで、初期設定部は、比較部に入力される画素信号や参照信号の大きさとは無関係に、所望のタイミングで、比較出力である強制初期値を、次の比較処理用の準備段階のインアクティブ値である定常初期値に近い値に設定できる。このことは、定常初期値と強制初期値とは、何れも、インアクティブ状態の値であり、両者を、概ね同じような値あるいは近い値に設定することができることを意味する。

このような仕組みを適用しない場合であれば、たとえば、比較処理前の準備段階である定常初期値の前には、アクティブ状態となっていることがあるが、この場合、アクティブ状態とインアクティブ状態の差は、定常初期値と強制初期値との差に比べると大きく、比較部の応答が遅いと、アクティブ状態からインアクティブ状態に戻す時間が掛かってしまうのと大きく異なる。

ここで、初期設定部は、たとえば、画素信号における信号レベルについての比較処理に先立って、比較部の比較出力をインアクティブの所定値に強制的に設定することが好ましい。

また、好ましくは、画素信号におけるリセットレベルについての比較処理に先立つ比較部が比較処理を開始する時点の比較部の比較出力の値に達するまでの準備期間におけるセトリング動作の振舞いと、画素信号における信号レベルについての比較処理に先立つ比較部が比較処理を開始する時点の比較部の比較出力の値に達するまでの準備期間におけるセトリング動作の振舞いとが同じになるようにするセトリング動作制御部を設けるとよい。

セトリング動作制御部の構成としては、前述の初期設定部を利用することができる。たとえば、初期設定部により画素信号におけるリセットレベルについての比較処理に先立って、比較部の比較出力をインアクティブの所定値に強制的に設定するようにしてもよい。つまり、信号レベルとリセットレベルについてのそれぞれの比較処理に先立って、比較出力をインアクティブの所定値に強制的に設定すればよい。

初期設定部における信号レベルについての強制初期化動作時の強制初期値が、比較部が比較処理を開始する時点の比較部の比較出力の値よりも、比較部のアクティブ側の基準電源寄りの値になるように、初期設定部が構成されている場合には、信号レベルについての強制初期化動作のみで、事実上、リセットレベルと信号レベルの各準備期間におけるセトリング動作の振舞いを同じにすることもできる。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。

本発明によれば、シングルスロープ積分型などといわれるＡＤ変換方式を採用する場合において、比較処理に先立って比較出力を強制初期値に設定する初期設定部を設けたので、リセットレベルについてのＡＤ変換後に、次の信号レベルについてのＡＤ変換用の比較処理の準備段階の定常初期値に戻す時間を短くすることができる。

また、信号レベルとリセットレベルの各比較処理に先立って比較出力をインアクティブの所定値に強制的に設定するなど、リセットレベルの準備期間におけるセトリング動作の振舞いと信号レベルの準備期間におけるセトリング動作の振舞いとが同じになるようにするセトリング動作制御部を設ければ、信号レベルについてのＡＤ変換時に強制初期化動作を実行しても、ＡＤ変換精度やそれに付随するリセットレベルと信号レベルとの差をとる処理の精度を低下させることがない。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。

複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、カラム処理部２６にＡＤ変換用の参照信号RAMPを供給する参照信号生成部２７と、出力部２９とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。

本実施形態のカラムＡＤ回路２５は、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig とを独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分のデジタルデータを取得する差分処理部の機能を備えている。

なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる（図２を参照）。

あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。

なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタを、たとえばいわゆるベイヤ（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

水平走査回路１２は、カラム処理部２６からカウント値を読み出す読出走査部の機能を持つ。

水平走査部１２や垂直走査回路１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。

これらの各機能部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。

なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

水平走査部１２や垂直走査部１４は、たとえばデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、たとえば、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、画素リセットパルスRST 、転送パルスTRG 、ＤＲＮ制御パルスDRN など）が含まれる。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。

たとえば、水平アドレス信号を水平デコード１２ａへ、また垂直アドレス信号を垂直デコード１４ａへ出力し、各デコード１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

また、通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2ともいう。

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素アレイ部１０の行を選択する）垂直デコード１４ａと、垂直デコード１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコード１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。

水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコード１２ａと、水平デコード１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。

カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタル信号に変換するＡＤＣ(Analog Digital Converter)回路を持つ。

カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、シングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

シングルスロープ積分型のＡＤ変換に当たっては、変換開始から参照信号RAMPと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号RAMPを供給するとともに、クロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号RAMPと比較することによって比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでＡＤ変換を行なう。

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベルもしくはリセットレベルと称する）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理（いわゆるＣＤＳ処理と等価）を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。

＜参照信号生成部とカラムＡＤ回路との詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫ０に同期して、単位画素３から出力されたアナログの画素信号出力Ｖｘにおける所定レベルをデジタルデータに変換するための漸次変化する参照信号として、階段状の鋸歯状波（ランプ波形；参照信号RAMP）を生成して、カラム処理部２６の個々のカラムＡＤ回路２５に、この生成した階段状の鋸歯状波の参照信号RAMPをＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。

なお、この参照信号RAMPは、たとえば逓倍回路で生成される逓倍クロックを元に生成される高速クロックを基準とすることで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照信号RAMPが同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、単位時間ごとに１ずつカウント値を変化させるのがよい。

カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号RAMPと、行制御線１５（Ｖ０，Ｖ１，…）ごとに単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。

通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセット成分ΔＶと信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＮ５が入力されている。

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。

このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部２５５の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、参照信号RAMPと同様に、高速クロックを元に生成することで、端子５ａを介して入力されるマスタークロックCLK0より高速にすることができる。

ここで、カウンタ部２５４は、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／ＤＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている点に特徴を有する。

カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

個々のカラムＡＤ回路２５の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備える構成を採ることもできる。

データ記憶部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。

なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。

データ記憶部２５６には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。

水平走査回路１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。

データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。

特に、データ記憶部２５６を備えた構成とすれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。

このような構成において、カラムＡＤ回路２５は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレート出力が反転する。たとえば、電圧比較部２５２は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧と参照信号RAMPとが一致したときに、Ｌレベル（アクティブ状態）へ遷移する。

カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレート出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。

この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。

＜画素部＞
図２は、図１に示した固体撮像装置１に使用される単位画素３の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。画素アレイ部１０内の単位画素（画素セル）３の構成は、通常のＣＭＯＳイメージセンサと同様であり、本実施形態では、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものや、たとえば、特許第２７０８４５５号公報に記載のように、３つのトランジスタからなる３ＴＲ構成のものを使用することができる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成（以下４ＴＲ構成ともいう）のものを使用することができる。

たとえば、図２に示す４ＴＲ構成の単位画素３は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。

この単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。

読出選択用トランジスタ（第２の転送部）３４は、転送パルスφＴＲＧが供給される転送駆動バッファＢＦ１により転送配線（読出選択線ＴＸ）５５を介して駆動されるようになっている。リセットトランジスタ３６は、リセットパルスφＲＳＴが供給されるリセット駆動バッファＢＦ２によりリセット配線（ＲＳＴ）５６を介して駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択パルスφＶＳＥＬが供給される選択駆動バッファＢＦ３により垂直選択線（ＳＥＬ）５２を介して駆動されるようになっている。各駆動バッファは、垂直走査部１４の垂直駆動部１４ｂによって駆動可能になっている。

画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源Ｖddにそれぞれ接続され、ゲート（リセットゲートＲＧ）には画素リセットパルスRST がリセット駆動バッファから入力される。

垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、垂直選択ゲートＳＥＬＶが垂直選択線５２に接続されるようにしてもよい。

垂直選択線５２には、垂直選択信号ＳＥＬが印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０を介して電源Ｖddに、ソースは画素線５１に接続され、さらに垂直信号線５３（１９）に接続されるようになっている。

さらに垂直信号線５３は、その一端がカラム処理部２６側に延在するとともに、その経路において、読出電流源部２４が接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。

具体的には、読出電流源部２４は、各垂直列に設けられたＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）２４２と、全垂直列に対して共用される電流生成部２４５およびゲートおよびドレインが共通に接続されソースがソース線２４８に接続されたＮＭＯＳ型のトランジスタ２４６を有する基準電流源部２４４とを備えている。

各負荷ＭＯＳトランジスタ２４２は、ドレインが対応する列の垂直信号線５３に接続され、ソースが接地線であるソース線２４８に共通に接続されている。これにより、各垂直列の負荷ＭＯＳトランジスタ２４２は基準電流源部２４４のトランジスタ２４６との間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するように接続されている。

ソース線２４８は、水平方向の端部（図１の左右の垂直列）で基板バイアスである接地（ＧＮＤ）に接続され、負荷ＭＯＳトランジスタ２４２の接地に対する動作電流（読出電流）が、チップの左右両端から供給されるような構成となっている。

電流生成部２４５には、必要時にのみ所定電流を出力するようにするための負荷制御信号SFLACTが、図示しない負荷制御部から供給されるようになっている。電流生成部２４５は、信号読出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２４２によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２４２は、選択行の増幅用トランジスタ４２とソースフォロアを組んで読出電流を増幅用トランジスタ４２に供給することで垂直信号線５３への信号出力をさせる。

このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９（５３）に出力する。

リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。

＜電圧比較部の詳細構成例＞
図３は、電圧比較部２５２の概略回路図である。ここで、図３（Ａ）は、その基本構成例を示し、図３（Ｂ）は、その変形構成例を示す。本実施形態の電圧比較部２５２は、その構成を工夫することで、リセット成分ΔＶのバラツキに左右されずに比較期間を設定できるようにする点に特徴を有する。

電圧比較部２５２の基本構成は、一般に良く知られている差動アンプ構成を採用しており、ＮＭＯＳ型のトランジスタ３０２，３０４を有する差動トランジスタ対部３００と、差動トランジスタ対部３００の出力負荷となるＰＭＯＳ型のトランジスタ３１２，３１４を有する正電源側に配された負荷トランジスタ対部３１０と、各部３００，３１０に一定の動作電流を供給する接地（ＧＮＤ）側に配されたＮＭＯＳ型の定電流源トランジスタ３２２を有する電流源部３２０とを備えている。

本構成においては、正電源側は、当該電圧比較部２５２のインアクティブ側の基準電源として機能し、接地（ＧＮＤ）側は、当該電圧比較部２５２のアクティブ側の基準電源として機能する。

トランジスタ３０２，３０４の各ソースＳが共通に定電流源トランジスタ３２２のドレインＤと接続され、トランジスタ３０２，３０４の各ドレイン（出力端子）Ｄに負荷トランジスタ対部３１０の対応するトランジスタ３１２，３１４のドレインＤが接続されている。

定電流源トランジスタ３２２のゲートには、ＤＣゲート電圧ＶＧが入力される。この定電流源トランジスタ３２２が、電圧比較部２５２のコンパレート出力のスルーレートを決める要因となる。

差動トランジスタ対部３００の出力（コンパレート出力Comp１；図示した例ではトランジスタ３０４のドレイン出力）は増幅アンプ３６０に入力され、当該増幅アンプ３６０に設けられた図示しないインバータやバッファなどで構成されたアンプに接続され、さらに図示しないバッファを経て、十分な増幅がなされた後、コンパレート出力Comp２としてカウンタ部２５４に出力されるようになっている。

また、本実施形態の電圧比較部２５２は、電圧比較部２５２の動作点をリセットする動作点リセット部３３０を備えている。動作点リセット部３３０は、オフセット除去部として機能するものである。つまり、電圧比較部２５２は、オフセット除去機能付きの電圧コンパレータとして構成されている。動作点リセット部３３０は、ＰＭＯＳ型のスイッチトランジスタ３３２，３３４と信号結合用の容量素子３３６，３３８とを有している。

ここで、スイッチトランジスタ３３２は、ドレインＤ−ソースＳ間がトランジスタ３０２のゲート（入力端子）Ｇ−ドレイン（出力端子）Ｄ間に接続され、またスイッチトランジスタ３３４は、ドレインＤ−ソースＳ間がトランジスタ３０４のゲート（入力端子）Ｇ−ドレイン（出力端子）Ｄ間に接続され、各ゲートＧには共通に比較器リセットパルスPSETが供給されるようになっている。

また、トランジスタ３０２のゲート（入力端子）には、容量素子３３６を介して画素信号Ｖｘが供給され、トランジスタ３０４のゲート（入力端子）には、図示しない参照信号生成部２７から参照信号RAMPが供給されるようになっている。

さらに、本実施形態の電圧比較部２５２は、画素信号電圧Ｖｘの所定レベルについての比較処理を行なうのに先立って、電圧比較部２５２のコンパレート出力（比較出力）を強制的にインアクティブ状態の強制初期値Comp_sw に設定する初期設定部３４０を備えている。

ここで、「強制的に」とは、差動アンプ構成の電圧比較部２５２の各入力端（本例ではトランジスタ３０２，３０４のゲート）に入力される画素信号電圧Ｖｘや参照信号RAMPの大きさとは無関係であることを意味する。このため、初期設定部３４０には、コンパレート出力Comp１を強制的に強制初期値Comp_sw に設定するための初期設定制御パルスＰini が供給されるようになっている。

初期設定部３４０は、ＡＤ変換用の比較処理完了後に、次のＡＤ変換のために、ＡＤ変換用の比較結果を示すコンパレート出力Comp２のアクティブ状態（本例ではＬレベル）を、強制的にインアクティブ状態に戻す機能を果たす。本例の場合、インアクティブ状態はＨレベルであるので、初期設定部３４０によるインアクティブ時のコンパレート出力Comp１の強制初期値Comp_sw を高電位側にする。

たとえば、図３（Ａ）に示す基本構成例では、初期設定部３４０は、電源と電圧比較部２５２の出力端Compとの間に、ＰＭＯＳ型のスイッチトランジスタ３４２を有している。スイッチトランジスタ３４２は、ソースＳが電源に接続され、ドレインＤが電圧比較部２５２の出力端Compに接続され、ゲートＧには、初期設定制御パルスＰini が供給されるようになっている。

このような構成において、動作点リセット部３３０は、容量素子３３６，３３８を介して入力される信号に対してサンプル／ホールド機能を発揮する。すなわち、画素信号Ｖｘと参照信号RAMPとの比較を開始する直前だけ比較器リセットパルスPSETをアクティブ（本例ではＨレベル）にし、差動トランジスタ対部３００の動作点をドレイン電圧（読出電位；基準成分や信号成分を読み出す動作基準値）にリセットすることで、コンパレート出力を電位Comp_pset にする。その後、容量素子３３６を介して画素信号Ｖｘをトランジスタ３０２へ、また容量素子３３８を介して参照信号RAMPを入力し、画素信号Ｖｘと参照信号RAMPとが同電位となるまで比較を行なう。画素信号Ｖｘと参照信号RAMPとが同電位となると出力が反転する。

ここで、比較器リセットパルスPSETを供給して差動トランジスタ対部３００のトランジスタ３０２，３０４のゲートとドレインを一時的に接続（ショート）してダイオード接続とし、単位画素３の増幅用トランジスタ４２の入力にトランジスタ３０４のオフセット成分を加えたものをトランジスタ３０４の入力端子（ゲート）に保持した後に参照信号RAMPを入力して、画素信号Ｖｘと参照信号RAMPとの比較を開始する。こうすることで、画素信号の読出電位で電圧比較部２５２の動作点が設定されるようになるので、リセット成分ΔＶのバラツキの影響を受け難くなる。

さらに、本実施形態においては、画素信号のあるレベルについてのＡＤ変換用の比較処理完了後の次のレベルについてのＡＤ変換のために、予め、初期設定部３４０にてスイッチトランジスタ３４２のゲートにアクティブＬ（ロー）の初期設定制御パルスＰini を供給してスイッチトランジスタ３４２をオンさせる。こうすることで、ＡＤ変換用の比較結果を示すコンパレート出力Comp１のアクティブ状態（本例ではＬレベル）を、強制的かつ瞬時にインアクティブ状態（強制初期値Comp_sw ）に戻すようにする。

スイッチトランジスタ３４２によって強制的かつ瞬時にインアクティブ状態に戻すので、コンパレート出力Comp１が初期電位Comp_iniに戻るまでのセトリング時間の大幅な短縮が期待できる。すなわち、スイッチトランジスタ３４２がオンすると、電圧比較部２５２のコンパレート出力Comp１は、トランジスタ３０２に入力される画素信号のレベルに関係なく、強制的に強制初期値Comp_sw へと引っぱられる。

ここで、図３（Ａ）に示す基本構成例では、スイッチトランジスタ３４２のソースＳを電源に接続しているので、強制初期値Comp_sw は電源電圧Vdに等しくなる。なお、実際には、スイッチトランジスタ３４２の飽和電圧分が存在するので、厳密には、スイッチトランジスタ３４２をオンさせたときのコンパレート出力Comp１は電源電圧Vd（＝強制初期値Comp_sw ）に等しくならない。

なお、このように、強制初期値Comp_sw を電源電圧Vdに等しくすることは必須ではなく、たとえば、図３（Ｂ）に示す変形構成例のように、強制初期値Comp_sw を規定する電位を発生する初期値生成部３４４を設け、スイッチトランジスタ３４２のソースＳを初期値生成部３４４の出力に接続するようにしてもよい。

初期値生成部３４４としては、ツェナーダイオードを始めとする定電圧を生成可能な素子や回路を利用した構成を採用することができる。

もちろん、この場合は、初期値生成部３４４を設けない図３（Ａ）に示す基本構成例よりも回路規模が増える不利益はある。ただし、初期値生成部３４４が出力する強制初期値Comp_sw の値次第では、リセットレベルについてのＡＤ変換処理時にスイッチトランジスタ３４２をオンさせる必要性がなく、タイミング制御が容易になる利点が生じる（詳細はセトリング処理の第２例で説明する）。

初期値生成部３４４が出力する強制初期値Comp_sw は、スイッチトランジスタ３４２をオンさせたときのコンパレート出力Comp１を増幅アンプ３６０で増幅して得られるコンパレート出力Comp２として、他の機能部（特にカウンタ部２５４）がインアクティブ状態として認識できる値とする。

たとえば、定常初期値Comp_iniに近くかつそれよりも少し大きな電源電圧Vd側の値、つまり電圧比較部２５２が比較処理を開始する時点のコンパレート出力Comp１の値よりも、電圧比較部２５２のインアクティブ側の基準電源の電位（電源電圧Vd）寄りの値を強制初期値Comp_sw として発生してもよい（「前者の場合」と称する）。

あるいは、定常初期値Comp_iniに近くかつそれよりも少し小さな値、つまり電圧比較部２５２が比較処理を開始する時点のコンパレート出力Comp１の値よりも、電圧比較部２５２のアクティブ側の基準電源の電位（接地：ＧＮＤd）寄りの値（たとえば電位Comp_pset ）を強制初期値Comp_sw として発生してもよい（「後者の場合」と称する）。さらには、定常初期値Comp_iniと同じにしてもよい。

こうすることで、強制初期値Comp_sw を電源電圧以外の任意の電圧値（厳密にはインアクティブ状態の範囲で）にすることができる。もちろん、この場合にも、実際には、スイッチトランジスタ３４２の飽和電圧分が存在するので、厳密には、スイッチトランジスタ３４２をオンさせたときのコンパレート出力Comp１は、初期値生成部３４４が出力した強制初期値Comp_sw に等しくならない。

前者の場合や図３（Ａ）に示す基本構成例の場合には、スイッチトランジスタ３４２を作動させたときのコンパレート出力Comp１が定常初期値Comp_iniに達するまでの準備期間におけるセトリング動作の振舞いは、初期設定部３４０を設けない場合の振舞いと異なり、高電位側からセトリングが完了するようになる。これに対して、後者の場合には、スイッチトランジスタ３４２を作動させたときのコンパレート出力Comp１が定常初期値Comp_iniに達するまでの準備期間におけるセトリング動作の振舞いは、初期設定部３４０を設けない場合の振舞いと同じく、低電位側からセトリングが完了するようになる。後述するセトリング処理の第２例では、この準備期間におけるセトリング動作の振舞いの相違に着目した対処を行なう。

コンパレート出力Comp１を強制初期値Comp_sw にするときの電位の変化は、電圧比較部２５２の通常動作時のように、定電流源トランジスタ３２２を流れる電流量によってその応答速度が規定されるものではなく、強制初期値Comp_sw に直接に設定されるものなので、電流制限がないため、スルーレートにも制限がない。

つまり、初期設定部３４０（スイッチトランジスタ３４２）を具備しない構成時のスルーレートに比べて非常に早いため、瞬時にアクティブ状態（本例ではＬレベル；低電位）からインアクティブ状態（強制初期値Comp_sw ）まで引き戻すことができる。

このように、電圧比較部２５２のコンパレート出力Comp１を強制的にインアクティブ状態（強制初期値Comp_sw ）に引き戻して固定することで、トランジスタ３０２に入力される画素信号のレベルやトランジスタ３０４に入力される参照信号RAMPのレベルがどのような状態になっても、コンパレート出力Comp１が反転することはない。

したがって、スイッチトランジスタ３４２をオンさせておく限り、電圧比較部２５２の比較動作前の状態を、主に参照信号RAMPの初期値で規定される定常初期値Comp_iniに近い強制初期値Comp_sw に保つことができる。そして、ＡＤ変換を開始するのに合わせてスイッチトランジスタ３４２をオフさせれば、電圧比較部２５２のコンパレート出力Comp１は強制初期値Comp_sw から比較前の定常初期値Comp_iniに戻り、そこから次のＡＤ変換用の比較処理を開始することができる。

この初期設定部３４０を具備した電圧比較部２５２の具体的な動作については、後で詳しく説明する。

なお、初期設定部３４０は、ＡＤ変換用の比較処理前のセトリング時間の短縮のために動作させるだけでなく、ＡＤ変換処理が不要な場合に、電圧比較部２５２をスタンバイ状態にして、消費電力を低減したりコンパレート出力Comp１，Comp２が不安定になることを防止したりするためのスイッチとして用いることもできる。ＡＤ変換処理が不要な場合に、コンパレート出力Comp１を定常的に強制初期値Comp_sw に引っ張ることで、リセットレベルや信号レベルについてのＡＤ変換用の比較処理に関係なく、コンパレート出力Comp１，Comp２を一定電位に維持できる。

スタンバイ状態にして、コンパレート出力Comp１を強制初期値Comp_sw に固定することで、電圧比較部２５２への入力値に関わらず、電圧比較部２５２は、固定値を出力するため、誤作動を防止できる。また、電圧比較部２５２のコンパレート出力Comp１と接続された増幅アンプ３６０への入力値が強制初期値Comp_sw で固定されるため、コンパレート出力Comp２をインアクティブ状態に維持できるだけでなく、増幅アンプ３６０での低消費電力化を図ることもできる。

＜固体撮像装置の動作＞
図４は、図１に示した固体撮像装置１のカラムＡＤ回路２５における基本動作である信号取得差分処理を説明するためのタイミングチャートである。ここでは、基本動作を説明するべく、初期設定部３４０の動作を割愛して説明する。

画素アレイ部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応した画素信号レベルのカウント値を得る手法を採る。

ここで、垂直信号線１９から出力される画素信号Ｓｏは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。１回目の処理を基準レベル（リセットレベルＳrst ・事実上リセット成分ΔＶと等価）について行なう場合、２回目の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。以下具体的に説明する。

１回目の読出しのため、先ず通信・タイミング制御部２０は、カウンタ部２５４のカウント値を初期値“０”にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する。そして、読出対象行Ｖｎの単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）への１回目の読出しが安定した後、通信・タイミング制御部２０は、比較器リセットパルスPSETをアクティブ（Ｌレベル）にして電圧比較部２５２をリセットする（ｔ８〜ｔ９）。この動作により、各単位画素３のリセットレベルのバラツキおよび電圧比較部２５２自身のオフセット電圧を容量素子３３６，３３８へと記憶、吸収することができる。

次に、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する（ｔ１０）。これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、初期電圧RAMP_iniを始点として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素アレイ部１０から供給される任意の垂直信号線１９の画素信号電圧Ｖｘとを比較する。

電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる。つまり、リセット成分Ｖrst に応じた電圧信号（リセットレベルＳrst ）と参照信号RAMPとを比較して、リセット成分Ｖrst の大きさに対応した時間軸方向に大きさを持っているアクティブＬのパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブＬのパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、リセットレベルＳrst すなわちリセット成分Ｖrst の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、参照信号生成部２７は、ランプ状の参照信号RAMPの生成を停止する（ｔ１４）。

この１回目の読出し時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３のリセット成分ΔＶを読み出してリセットレベルＶrst のＡＤ変換を実施することになる。

このリセット成分ΔＶ内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルＳrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知である。

加えて、比較器リセットパルスPSETにより電圧比較部２５２をリセットする際、１回目の読出電位で動作点が設定されるため、ゲインを上げた場合にもリセット成分ΔＶのバラツキに関わらず、リセットレベルＳrst が比較可能範囲を超えてしまうことが少なくなる。したがって、１回目のリセットレベルＳrst についてのＡＤ変換時には、参照信号RAMPを調整することにより、ダウンカウント期間（比較期間）を短くすることが可能である。たとえば、リセットレベルＳrst についての比較処理の最長期間を、７ビット分のカウント期間（１２８クロック）にして、リセットレベルＳrst （リセット成分ΔＶ）の比較を行なっている。

続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。ただし、比較器リセットパルスPSETをオフ（Ｈレベル）したままとし、比較器リセットパルスPSETによる電圧比較部２５２のリセットを行なわない。

すなわち、先ず通信・タイミング制御部２０は、カウンタ部２５４をアップカウントモードに設定する。そして、読出対象行Ｖｎの単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）への２回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する（ｔ２０）。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、初期電圧RAMP_iniを始点として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素アレイ部１０から供給される任意の垂直信号線１９の画素信号電圧Ｖｘとを比較する。

電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、２回目のカウント動作として、１回目の読出し時に取得された単位画素３のリセット成分ΔＶに対応するカウント値から、１回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号（画素信号電圧Ｖｘの信号レベルＳsig ）と参照信号RAMPとを比較して、信号成分Ｖsig の大きさに対応した時間軸方向に大きさを持っているアクティブＬのパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブＬのパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、画素信号電圧Ｖｘにおける信号レベルＳsig、換言すれば信号成分Ｖsig の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、参照信号生成部２７は、ランプ状の参照信号RAMPの生成を停止する。

この２回目の読出し時は、画素信号電圧Ｖｘにおける信号レベルＳsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出して信号レベルＳsig のＡＤ変換を実施することになる。

ここで、本実施形態においては、カウンタ部２５４におけるカウント動作を、１回目の読出し時にはダウンカウント、２回目の読出し時にはアップカウントとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間での差分処理（減算処理）が行なわれ、この差分処理結果に応じたカウント値がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたものとなる。

つまり、上述のようにして、１回目の読出し時におけるダウンカウントと２回目の読出し時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５ごとのオフセット成分とを除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみを簡易な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。

よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。

また、カウンタ部２５４内に保持されたカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。

ここで、２回目の読出し時は、入射光量に応じた信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するために、アップカウント期間（ｔ２０〜ｔ２４；比較期間）を広く取り、電圧比較部２５２に供給するランプ電圧を大きく変化させる必要がある。

そこで本実施形態では、信号レベルＳsig についての比較処理の最長期間を、１０ビット分のカウント期間（１０２４クロック）にして、信号レベルＳsig の比較を行なっている。つまり、リセットレベルＳrst （リセット成分ΔＶ，基準成分）についての比較処理の最長期間を、信号レベルＳsig についての比較処理の最長期間よりも短くする。リセットレベルＳrst と信号レベルＳsig の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、リセットレベルＳrst についての比較処理の最長期間を信号レベルＳsig についての比較処理の最長期間よりも短くすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫する。

この場合、１回目と２回目との比較ビット数が異なるが、通信・タイミング制御部２０から制御データを参照信号生成部２７に供給して、この制御データに基づいて参照信号生成部２７にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照信号RAMPの変化率を１回目と２回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを１回目と２回目とで同じにすることが容易である。これにより、ＡＤ変換の精度を等しくできるため、アップダウンカウンタによる差分処理結果が正しく得られる。

また、本実施形態のカラムＡＤ回路２５では、カウンタ部２５４の後段にデータ記憶部２５６を備えており、カウンタ部２５４の動作前（ｔ３０）に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送する。

つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデータをデータ記憶部２５６へと退避し、カラムＡＤ回路２５は次の行Ｖｘ＋１のＡＤ変換を開始する。データ記憶部２５６内のデータは、その裏で水平走査回路１２により順に選択され、出力回路２８を用いて読み出される。

データ記憶部２５６を備えない構成では、２回目の読出処理、すなわちＡＤ変換処理が完了した後でなければ画素データをカラム処理部２６の外部に出力することができないので、読出処理には制限があるのに対して、データ記憶部２５６を備えることで、１回目の読出処理（ＡＤ変換処理）に先立って前回の減算処理結果を示すカウント値をデータ記憶部２５６に転送しているので、読出処理には制限がない。

＜シングルスロープ積分型ＡＤ変換方式の問題点の詳細＞
図５は、シングルスロープ積分型ＡＤ変換方式の問題点、特に、アナログの単位信号とデジタルデータに変換するための参照信号RAMPとを比較する電圧比較部２５２の応答が、ＡＤ変換性能、特に変換処理速度に与える影響を説明する図である。なお、各タイミングにおいて、リセットレベルＳrst のＡＤ変換に関わる部分は４０番台で示し、信号レベルＳsig のＡＤ変換に関わる部分は５０番台で示す。

図３に示す電圧比較部２５２について説明したように、シングルスロープ積分型などと称されるＡＤ変換方式を採る場合、あるレベルについてのＡＤ変換用の比較処理完了後に、次のレベルのＡＤ変換のために、ＡＤ変換用の比較結果を示すコンパレート出力のアクティブ状態（本例ではＬレベル）を初期状態に戻してＡＤ変換を開始するまで、この状態を維持しておく必要がある。ところが、初期設定部３４０を備えていない構成では、セトリング期間が長くなってしまう問題がある。

たとえば、画素アレイ部１０から画素信号のリセット成分を読み出してリセットレベルＳrst のＡＤ変換用の比較処理（ｔ４０〜ｔ４２：リセットレベルＳrst についての比較処理の最長期間）の完了後に、信号成分を読み出して信号レベルＳsig のＡＤ変換をする際、参照信号生成部２７が、参照電圧RAMPを初期電圧RAMP_iniに戻しても（ｔ42）、電圧比較部２５２のコンパレート出力Comp１が定常初期値Comp_iniまで戻ってくるまでの時間が遅くなる。なお、ｔ４４〜ｔ４７については後で説明する。

すなわち、リセットレベルＳrst のＡＤ変換のために電圧比較部２５２のコンパレート出力Comp１がインティブ状態である定常初期値Comp_iniからアクティブ状態であるＬレベルに反転し、その後、信号レベルＳsig のＡＤ変換のために、参照電圧RAMPを初期電圧RAMP_iniに戻して、コンパレート出力Comp１をリセットレベルＳrst のＡＤ変換用の比較開始前と同じ定常初期値Comp_iniまで戻さなければならない。

本実施形態の電圧比較部２５２のように、アクティブ状態をＬレベルにする場合には、定常初期値Comp_iniは電源電位に近い高電位である。つまり、リセットレベルＳrst のＡＤ変換時にアクティブ状態であるＬレベル（低電位）となってしまったコンパレート出力Comp１は、上昇して定常初期値Comp_iniに戻るまで、大きな電圧変化を必要とする。

この出力部電位（コンパレート出力Comp１）のスルーレートは、電圧比較部２５２の接地側に接続された定電流源トランジスタ３２２の動作速度で規定される。つまり、定電流源トランジスタ３２２に流れる電流量によって、コンパレート出力Comp１の電圧変化速度は大きく影響される。電流量を増やすことで出力部電位のスルーレートの向上は望めるが、その分消費電流が増えることになる。逆に電流量を減らすと、電圧比較部２５２での消費電流は減るが、コンパレート出力Comp１がなかなか落ち着かず、高速に動作させることはできない。つまり、低消費電力と高速動作のトレードオフとなるため、簡単に定電流源トランジスタ３２２の電流量を調節することはできない。したがって、電流値を調節して出力部電位のスルーレートを大きく上げることを望むことはできない。

電圧比較部２５２のコンパレート出力Comp１が、比較動作前の定常初期値Comp_iniに戻るまでの時間が掛かるということは、信号レベルＳsig のＡＤ変換用の比較処理完了までの時間も増え、一度のＣＤＳ処理に時間が掛かるということにも繋がる。したがって、画素数が増え、ＣＤＳ処理する回数が増えるほど時間が掛かってしまい、高性能化を図れば測るほど高速化が難しくなっていく。

なお、前述の説明は、リセットレベルのＡＤ変換後の信号レベルのＡＤ変換用に定常初期値Comp_iniに戻す際の問題について説明したが、次の単位画素３についてのリセットレベルのＡＤ変換用に、前の単位画素３についての信号レベルのＡＤ変換後に、参照電圧RAMPを初期電圧RAMP_iniに戻してコンパレート出力Comp１を定常初期値Comp_iniに戻す際にも、全く同様の現象が生じる（ｔ５２〜ｔ５３）。

さらに、初期設定部３４０を具備しない構成では、光量が少なく暗い状態で用いる場合、リセットレベルのＡＤ変換後にコンパレート出力Comp１が定常初期値Comp_iniに戻るのを待っている期間に、単位画素３の読出選択用トランジスタ３４に供給される転送パルスφＴＲＧのカップリングにより、垂直信号線５３（１９）の電位が上がってしまい、参照信号RAMPを超えてしまう現象が現われる（ｔ４４〜ｔ４６）。

その結果、コンパレート出力Comp１は、リセットレベルのＡＤ変換後に定常初期値Comp_iniに戻る途中で、再度、アクティブ状態のＬレベルに反転してしまう。しかも、このときには、転送パルスφＴＲＧを起因とする垂直信号線５３（１９）の電位と参照信号RAMPの初期値との差が大きく、リセットレベルのＡＤ変換後のＬレベルの電位Comp_rstよりも大幅に低い電位Comp_trgとなってしまう。

このため、転送パルスφＴＲＧの供給が停止され、垂直信号線５３（１９）の電位が参照信号RAMPよりも下がり、再びコンパレート出力Comp１が電位Comp_trgから定常初期値Comp_iniに戻って（ｔ４７）、その状態が落ち着くまで（ｔ５０）、信号レベルＳsig についてのＡＤ変換処理用の比較処理を待たなければならない。

なお、リセットレベルＳrst のＡＤ変換後に定常初期値Comp_iniに戻るまでの期間（ここではｔ４２〜ｔ４７）を、信号レベルＡＤ変換用のセトリング期間と称する。このセトリング期間を短くできればできる程、信号レベルについてのＡＤ変換用の比較処理期間を長くとることができる。換言すれば、比較処理期間を同じにする場合には、セトリング期間を短くする分だけ信号レベルについてのＡＤ変換処理に要する総時間を短縮できる。また、セトリング期間を短くする時間分、信号レベルについてのＡＤ変換用の参照信号RAMPの有効期間（傾きを持って変化する期間）を延ばすことができるので、従来と同じ期間内でより多くのビット幅を確保できるようになる。その結果、高解像度の画像を取得することができる。

ここで、コンパレート出力Comp１が電位Comp_trgから定常初期値Comp_iniに戻る期間（ｔ４６〜ｔ４７）は、定電流源トランジスタ３２２の動作電流で規定される出力部電位のスルーレートで決まる。

一方、信号レベルのＡＤ変換後については、コンパレート出力Comp１が電位Comp_trgから定常初期値Comp_iniに戻る期間（ｔ４６〜ｔ４７）と同様であり、信号レベルＳsig のＡＤ変換処理（ｔ５０〜ｔ５２：信号レベルＳsig についての比較処理の最長期間）の後に、電位Comp_sigから定常初期値Comp_iniに戻るまでの期間（ｔ５２〜ｔ５３）は、定電流源トランジスタ３２２の動作電流で規定される出力部電位のスルーレートで決まる。この電位Comp_sigから定常初期値Comp_iniに戻るまでの期間（ｔ５２〜ｔ５３）を、リセットレベルＡＤ変換用のセトリング期間と称する。

ここで、単位画素３から画素信号ＶｘをカラムＡＤ回路２５に読み出さなければ、当然にカラムＡＤ回路２５でのＡＤ変換出力は得られず、画素信号Ｖｘを読み出すためには、単位画素３内の読出選択用トランジスタ３４に一定期間の転送パルスφＴＲＧ（高電位）を加えなければならない。

したがって、この転送パルスφＴＲＧによるカップリングを起因として垂直信号線５３の電位が上がることは避けがたい。ということは、リセットレベルのＡＤ変換後に定常初期値Comp_iniに戻る途中で、画素信号Ｖｘを読み出すための転送パルスφＴＲＧがアクティブ（高電圧）になるとき、コンパレート出力Comp１もアクティブ状態であるＬレベルに反転せざるを得ないことになる。

リセットレベルＡＤ変換用のセトリング期間との比較においては、特に、このリセットレベルＡＤ変換時の反転（ｔ４２）→ＡＤ変換後の戻り（ｔ４２〜ｔ４４）→転送パルスφＴＲＧを起因とするセトリング待ち（ｔ４４〜ｔ４７）に要する、信号レベルＡＤ変換用のセトリング期間が長く、ＡＤ変換処理やそれに付随したＣＤＳ処理の高速化へのネックとなってしまう。
＜問題点のシミュレーション＞
図６は、図５にて説明した問題点についてシミュレーションにより確認した結果を示す図である。なお、図中において、時間の単位である“μ（マイクロ）”は“ｕ”で示している。また、Ｐ相の期間は、リセットレベルについての比較処理の最長期間であり、Ｄ相の期間は、信号レベルについての比較処理の最長期間である。

シミュレート条件としては、電源電圧は３．０Ｖ、電圧比較部２５２のコンパレート出力Comp１は、定常初期値Comp_iniが２．７Ｖ前後に落ち着くものとする。

図６から分かるように、Ｐ相での比較処理に先立ち、それ以前の処理対象画素のＤ相での比較処理によってコンパレート出力Comp１，Comp２が反転した後、一旦、コンパレート出力Comp１が初期電位Comp_iniに戻ってから、次の処理対象画素について、Ｐ相での比較処理を行なう。そして、Ｐ相での比較処理によってコンパレート出力Comp１，Comp２が反転した後、一旦、コンパレート出力Comp１が初期電位Comp_iniに戻ってから、Ｄ相での比較処理を行なう。

それぞれにおいて、コンパレート出力Comp１が初期電位Comp_iniに戻る際には、ある程度の時間を要していることが分かる（図中のＡ矢指部とＢ矢指部）。それに伴い、コンパレート出力Comp_out2の反転タイミングも遅れていることが分かる。

加えて、Ｐ相のＡＤ変換処理後にＤ相の比較処理を開始するまでの待ち時間では、転送パルスφＴＲＧによるカップリングノイズのため画素信号電圧Ｖｘが急激に大きくなり（図中のＣ矢指部）、それに伴って、コンパレート出力Comp１は、Ｐ相での比較処理後に初期電位Comp_iniに戻ろうとする過程で（図中のＤ矢指部）、低電位側に反転してしまうことも分かる（図中のＥ矢指部）。その結果、転送パルスφＴＲＧによるカップリングノイズが落ち着くまでは、コンパレート出力Comp１が初期電位Comp_iniに戻れない。

よって、Ｐ相でのＡＤ変換処理後にＤ相についてＡＤ変換処理を開始するまでの時間が長くなり、全体のＡＤ変換処理（それに付随するＣＤＳ処理も）に要する時間がより長く掛ってしまう。後述するセトリング処理の第１例では、この問題を改善する。

また、詳細は後述するが、前の処理対象の単位画素３についてのＤ相のＡＤ変換処理後に今回の処理対象の単位画素３についてのＰ相の比較処理を開始するまでの待ち時間におけるコンパレート出力Comp１のセトリング完了までの変化状態と（図中のＦ矢指部）、今回の処理対象の単位画素３についてのＤ相の比較処理を開始するまでの待ち時間におけるコンパレート出力Comp１のセトリング完了までの変化状態（図中のＧ矢指部）とが異なると、換言すれば、Ｐ相とＤ相の各ＡＤ変換処理時のセトリング条件が異なると、画素信号出力Ｖｘが同一であってもコンパレート出力Comp１，Comp２の反転タイミングにずれが生じ、様々な不具合が生じてしまう。後述するセトリング処理の第２例では、この問題を改善する。

＜＜セトリング処理；信号レベルのＡＤ変換時＞＞
図７は、セトリング期間を短縮するために設けられた初期設定部３４０の第１例の動作（セトリング処理）を説明する図である。特に断りのない限り、電圧比較部２５２の構成としては、スイッチトランジスタ３４２のソースＳが電源に接続された図３（Ａ）に示す基本構成例であり、強制初期値Comp_sw が電源電圧Vdに等しいものとして説明する。

初期設定部３４０の第１例のセトリング処理動作は、主に転送パルスφＴＲＧを起因とする信号レベルＡＤ変換用のセトリング期間を短縮する点に着目したものである。なお、各タイミングにおいて、リセットレベルＳrst のＡＤ変換に関わる部分は６０番台で示し、信号レベルＳsig のＡＤ変換に関わる部分は７０番台で示す。以下、図５との相違点を中心に説明する。

図３に示す電圧比較部２５２について説明したように、本実施形態の電圧比較部２５２は、初期設定制御パルスＰini で制御されるスイッチトランジスタ３４２を有する初期設定部３４０を備えている。そして、ＡＤ変換用の比較処理完了後に、次のＡＤ変換のために、予め、スイッチトランジスタ３４２のゲートにアクティブＬ（ロー）の初期設定制御パルスＰini を供給してスイッチトランジスタ３４２をオンさせることで、コンパレート出力Comp１のアクティブ状態（本例ではＬレベル）を、強制的かつ瞬時にインアクティブ状態（強制初期値Comp_sw ：本例では電源電圧Vd）に戻してしまう。

たとえば、図７に示すように、リセットレベルＳrst についてのＡＤ変換用の比較処理（ｔ６０〜ｔ６１）の完了後で、かつリセットレベルＳrst についての比較処理の最長期間が経過した後（ｔ６２以降）、単位画素３から信号成分Ｖsig を読み出すタイミングに合わせて、つまり、単位画素３の読出選択用トランジスタ３４に転送パルスφＴＲＧが供給されるタイミング（ｔ６４〜ｔ６６）に合わせて、スイッチトランジスタ３４２のゲートにアクティブＬの初期設定制御パルスＰini を供給してスイッチトランジスタ３４２をオンさせる（ｔs1〜ｔe1）。

ここで、転送パルスφＴＲＧのアクティブＨ（ハイ）の期間（ｔ６４〜ｔ６６）と初期設定制御パルスＰini のアクティブＬの期間（ｔs1〜ｔe1）とのタイミング関係は、完全に一致している必要はない。

たとえば、初期設定制御パルスＰini の供給開始タイミングに関しては、信号レベルＡＤ変換用のセトリング期間を短縮することを目的とするのであるから、リセットレベルＳrst についての比較処理の最長期間が経過した後（ｔ６２以降）であればよく、転送パルスφＴＲＧの供給開始タイミング（ｔ６４）と一致している必要はない。たとえば、転送パルスφＴＲＧを停止させる時点（ｔ６６）の直前に、初期設定制御パルスＰini をアクティブＬにしてもよい（ｔs1＜ｔ６６）。

一方、停止タイミングに関しては、転送パルスφＴＲＧの読出選択用トランジスタ３４への供給が停止したときに（インアクティブになったときに）、概ね同時に、初期設定制御パルスＰini のスイッチトランジスタ３４２への供給も停止する（インアクティブになる）ようにすればよい。各停止のタイミングが完全に同時でない場合は、何れか先で後であるかは問わない。

ただし、転送パルスφＴＲＧの読出選択用トランジスタ３４への供給が停止しても、転送パルスφＴＲＧによるカップリングを起因とした垂直信号線５３の電位は、即時には元のリセットレベルＳrst には下がることができず遅れが生じる。その結果として、電圧比較部２５２のコンパレート出力Comp１が、アクティブ状態であるＬレベルからインアクティブ状態に戻るのも遅れる。

この点を考慮すると、図７に示すように、転送パルスφＴＲＧの読出選択用トランジスタ３４への供給を停止する時点（ｔ６６）よりも少し前に（ｔ６６＞ｔe1）、初期設定制御パルスＰini をインアクティブＨにするのではなく、図示を割愛するが、転送パルスφＴＲＧの読出選択用トランジスタ３４への供給が停止して（ｔ６６）、少し遅れてから（ｔ６６＜ｔe1）、初期設定制御パルスＰini をインアクティブＨにするのが好ましいと考えられる。

このように、単位画素３の読出選択用トランジスタ３４に対する転送パルスφＴＲＧに合わせて、初期設定制御パルスＰini を初期設定部３４０のスイッチトランジスタ３４２に供給してスイッチトランジスタ３４２をオンさせる。

こうすることで、コンパレート出力Comp１は、トランジスタ３０２に入力される画素信号のレベルに関係なく、強制的に強制初期値Comp_sw （＝電源電圧Vd）へと引っぱられ、インアクティブ状態となる。

この電位の変化は、定電流源トランジスタ３２２を流れる電流量の制限を受けないため、スルーレートにも制限がない。このため、初期設定部３４０（スイッチトランジスタ３４２）を具備しない構成時のスルーレートに比べて、コンパレート出力Comp１は、非常に早く強制初期値Comp_sw へと引っぱられるため、瞬時にアクティブ状態（本例ではＬレベル；低電位）からインアクティブ状態（強制初期値Comp_sw ：本例ではＨレベルに対応する電源電圧Vd）まで引き戻すことができ、セトリング時間を大幅に短縮することができる。

この後、信号レベルＳsig についてのＡＤ変換を開始するのに合わせて、スイッチトランジスタ３４２をオフさせれば（ｔe1）、コンパレート出力Comp１は強制初期値Comp_sw （＝電源電圧Vd）から定常初期値Comp_iniに戻り（ｔ６７）、信号レベルＳsig についてのＡＤ変換用の比較処理を開始することができる。

初期設定部３４０を備えていない構成では、垂直信号線５３の画素信号電圧Ｖｘが転送パルスφＴＲＧのカップリングにより上昇して参照信号RAMPを超え、電圧比較部２５２のコンパレート出力Comp１がアクティブ状態（本例では電位Comp_rstよりも低電位の電位Comp_trg）となってしまう。

この場合、電位Comp_trgから電源電位に近い定常初期値Comp_iniまでの電位差が大きい上、電圧比較部２５２の出力部のスルーレートは定電流源トランジスタ３２２の電流量で規定されてしまうので、戻るのが非常に遅くなる。転送パルスφＴＲＧによるカップリングの影響が停止したとしても、コンパレート出力Comp１が定常初期値Comp_iniに戻るのに時間が掛かってしまう。

これに対して、初期設定部３４０を備えた本実施形態の仕組み適用することで、垂直信号線５３の画素信号電圧Ｖｘにおいては転送パルスφＴＲＧによるカップリングの影響があったしても、これに関係なく、コンパレート出力Comp１を、定常初期値Comp_iniに近い強制初期値Comp_sw （＝電源電圧VdVD）に強制的にしておくことができる。

転送パルスφＴＲＧによるカップリングの影響があり得る期間（ｔ６４〜ｔ６６）に合わせて、スイッチトランジスタ３４２をオンさせることで（ｔs1〜ｔe1）、この間のコンパレート出力Comp１（＝強制初期値Comp_sw ）の定常初期値Comp_iniに対する電位差を大幅に縮小させることにより、セトリング時間（本例ではｔe1〜ｔ６７）を大幅に短縮することができる。

これにより、短縮されたセトリング時間の経過後には、即時に参照電圧RAMPを変化させてＡＤ変換用の比較処理を開始することができる。スイッチトランジスタ３４２をオフさせてから（ｔe1）、比較処理を開始するまで（ｔ７０）までの準備期間ΔTD（＝ｔe1〜ｔ７０）を短くすることができ、スイッチトランジスタ３４２を動作させない構成に比べて、信号レベルＳsig （信号成分Ｖsig ）に関してのＡＤ変換に要する総時間を短縮できる。また、この総時間を変更しない場合、セトリング期間を短くする時間分だけ比較期間（ｔ７０〜ｔ７２）を延ばすことができるので、より多くのビット幅を確保でき、高解像度の画像を取得することができる。

なお、コンパレート出力Comp１が、スイッチトランジスタ３４２がオンしている期間（ｔs1〜ｔe1における強制初期値Comp_sw から定常初期値Comp_iniに戻る期間（ｔe1〜ｔ６７）は、定電流源トランジスタ３２２の動作電流で規定される出力部電位のスルーレートで決まるが、戻る際の電位差が大幅に縮小されているからである。

＜シミュレーション；第１例＞
図８は、図７にて説明した仕組みを適用した場合の効果を、シミュレーションにより確認した結果を示す図である。画素信号電圧Ｖｘにおける信号レベルＳsig についてのＡＤ変換用の比較処理の前に、電圧比較部２５２のコンパレート出力Comp１が、定常初期値Comp_iniに戻る過程を、初期設定部３４０を備えていない場合と備えている場合とで比較して示している。なお、図中において、時間の単位である“μ（マイクロ）”は“ｕ”で示している。

シミュレート条件としては、たとえば、電源電圧は３．０Ｖ、電圧比較部２５２のコンパレート出力Comp１は、定常初期値Comp_iniが２．７Ｖ前後に落ち着くものとする。

コンパレート出力Comp１は、スルーレートが定電流源トランジスタ３２２の電流量に規定されるため、定常初期値Comp_iniに近い方がより早く定常初期値Comp_iniに落ち着くことになる。

たとえば、２．４μｓｅｃの時点では、初期設定部３４０を備えていない構成では、コンパレート出力Comp１（電位Comp_trg）は１．３Ｖ付近まで低下している。電位Comp_trgと定常初期値Comp_iniとの差は、概ね“２．７Ｖ−１．３Ｖ＝１．４Ｖ”となっている。

これに対して、初期設定部３４０を備えている構成では、初期設定部３４０のスイッチトランジスタ３４２がオンすることで、コンパレート出力Comp１（強制初期値Comp_sw ）は電源電圧である３．０Ｖ付近まで引っ張られている。強制初期値Comp_sw と定常初期値Comp_iniとの差は、“３．０Ｖ−２．７Ｖ＝０．３Ｖ”となり、初期設定部３４０を備えていない構成よりも遙かに小さくなっている。

初期設定部３４０のスイッチトランジスタ３４２がオフになり、コンパレート出力Comp１が定常初期値Comp_iniに戻る過程では、初期設定部３４０を備えていない構成では、２．８μｓｅｃ付近まで掛かっている。セトリング時間は、概ね“２．８μｓｅｃ−２．４μｓｅｃ＝４００ｎｓｅｃ”となっている。

これに対して、初期設定部３４０を備えている構成では、２．６μｓｅｃ付近までで定常初期値Comp_iniに戻り、セトリング時間が早くなっていることが分かる。すなわち、スイッチトランジスタ３４２をオンさせてコンパレート出力Comp１を一旦電源電圧Vdにに引っ張ることで、本例のセトリング時間は、概ね“２．６μｓｅｃ−２．４μｓｅｃ＝２００ｎｓｅｃ”となり、初期設定部３４０を備えていない構成のように自然にセトリングが完了するのを待つよりも、セトリング時間が２００ｎｓｅｃ程度短くなることが分かる。

なお、スイッチトランジスタ３４２をオンさせてコンパレート出力Comp１を一旦電源電圧Vdにに引っ張るようにしたことで、信号レベルＳsig のＡＤ変換処理時の準備期間におけるセトリング動作の振舞いとしては、高電位側（本例では電源電圧Vd＝３Ｖ）から定常初期値Comp_ini（＝２．７Ｖ）に向かって変化してセトリングが完了するようになる。この点は、このような仕組みを適用せずに、自然にセトリングが完了するのを待つ場合には、低電位側（本例では１．３Ｖ）から定常初期値Comp_ini（＝２．７Ｖ）に向かって変化してセトリングが完了するのと異なる。

＜＜セトリング処理；リセットレベルのＡＤ変換時＞＞
図９〜図１１は、セトリング期間を短縮するために設けられた初期設定部３４０の第２例の動作（セトリング処理）を説明する図である。ここで、図９はセトリング処理の第２例を適用した場合のリセットレベルＳrst のＡＤ変換処理に着目したタイミングチャートである。図示を割愛しているが、信号レベルＳsig のＡＤ変換処理時には、前述のセトリング処理の第１例を実施している。各タイミングにおいて、信号レベルＳsig のＡＤ変換に関わる部分は８０番台で示し、リセットレベルＳrst のＡＤ変換に関わる部分は９０番台で示す。

初期設定部３４０の第２例のセトリング処理動作は、ＡＤ変換用の比較処理に先立つ、電圧比較部２５２の出力（コンパレート出力Comp１）が定常初期値Comp_iniに達するまでの準備期間におけるセトリング動作の振舞いに着目したものである。具体的には、信号レベルＳsig （信号成分Ｖsig ）についてのＡＤ変換とリセットレベルＳrst （リセット成分Ｖrst ）についてのＡＤ変換処理のセトリング条件を揃える点に特徴を有する。

ここで、「ＡＤ変換処理のセトリング条件を揃える」とは、信号レベルＳsig やリセットレベルＳrst についてＡＤ変換処理用の比較処理を開始するに当たり、参照電圧RAMPの変化が開始する直前の、コンパレート出力Comp１が定常初期値Comp_iniに達するまでの準備期間におけるセトリング動作の振舞いを何れにおいても同じすることを意味する。ＡＤ変換処理に付随してなされるＣＤＳ処理結果の精度を上げることを目的とするものである。「準備期間におけるセトリング動作の振舞い」とは、高電位側から定常初期値Comp_iniに向かって変化してセトリングが完了するのか、低電位側から定常初期値Comp_iniに向かって変化してセトリングが完了するのか、つまり各ＡＤ変換処理における比較処理に先立つコンパレート出力Comp１の初期電位Comp_iniへの収束状態を意味する。

たとえば、信号レベルＳsig のＡＤ変換処理時に高電位側からセトリングが完了する場合には、リセットレベルＳrst についてのＡＤ変換処理時にも、高電位側からセトリングが完了するようにする。これが適用されるのは、電圧比較部２５２として、スイッチトランジスタ３４２のソースＳを電源に接続した図３（Ａ）に示す基本構成例とした場合や、図３（Ｂ）に示す変形構成例のように初期値生成部３４４を設ける場合において、初期値生成部３４４から出力される強制初期値Comp_sw を定常初期値Comp_iniに近くかつそれよりも少し大きな電源電圧Vd側の値とする場合である。

一方、信号レベルＳsig のＡＤ変換処理時に低電位側からセトリングが完了する場合には、リセットレベルＳrst についてのＡＤ変換処理時にも、低電位側からセトリングが完了するようにする。これが適用されるのは、図３（Ｂ）に示す変形構成例のように初期値生成部３４４を設ける場合において、初期値生成部３４４から出力される強制初期値Comp_sw を定常初期値Comp_iniに近くかつそれよりも少し小さな値とする場合である。

以下、図７との相違点を中心に説明する。先ずは、特に断りのない限り、電圧比較部２５２の構成としては、スイッチトランジスタ３４２のソースＳが電源に接続された図３（Ａ）に示す基本構成例であり、強制初期値Comp_sw が電源電圧Vdに等しいものとして説明する。

電圧比較部２５２が画素信号電圧Ｖｘと参照信号RAMPとの比較動作をするのは、信号レベルについてのＡＤ変換時だけでなく、リセットレベルについてのＡＤ変換時も、当然に比較動作を行なう。したがって、このリセットレベルについてのＡＤ変換用の比較処理に先立って、参照電圧RAMPを初期電位Comp_iniに戻して、電圧比較部２５２のコンパレート出力Comp１を比較動作前の定常初期値Comp_iniに戻しておく（ｔ８２〜ｔ８３）。

本実施形態の電圧比較部２５２の構成では、動作点リセット部３３０を設けており、さらに、単位画素３をリセットする画素リセットパルスRST をアクティブＨにしている期間（ｔ９０〜ｔ９１）をカバーするように比較器リセットパルスPSETをアクティブＨにすることで（ｔ８〜ｔ９）、差動トランジスタ対部３００の動作点をトランジスタ３０２，３０４のドレイン電圧にリセットする。これにより、比較器リセットパルスPSETがアクティブＨの期間は、コンパレート出力Comp１が電位Comp_pset に固定される。

さらに、この第２例では、信号レベルＳsig についてのＡＤ変換用の比較処理（ｔ９２〜ｔ９３）の完了後で、かつ信号レベルＳsig についての比較処理の最長期間が経過した後（ｔ９４以降）、単位画素３からリセット成分Ｖrst を読み出すタイミングに合わせて、スイッチトランジスタ３４２のゲートにアクティブＬの初期設定制御パルスＰini を供給してスイッチトランジスタ３４２をオンさせる（ｔs2〜ｔe2）。

ここで、画素リセットパルスRST や比較器リセットパルスPSETのアクティブ期間と初期設定制御パルスＰini のアクティブＬの期間（ｔs2〜ｔe2）とのタイミング関係は、完全に一致している必要はない。

たとえば、初期設定制御パルスＰini の供給開始タイミングに関しては、当該単位画素３よりも前の処理対象の単位画素３に関して、信号レベルＳsig についての比較処理の最長期間が経過した後（ｔ９４以降）であればよく、画素リセットパルスRST の供給開始タイミング（ｔ９０）や比較器リセットパルスPSETの供給開始タイミング（ｔ８）と一致している必要はない。

ただし、実体面としては、比較器リセットパルスPSETによりコンパレート出力Comp１の動作点を電位Comp_pset に固定する機能に対して悪影響を与えないようにすることが好ましく、比較器リセットパルスPSETをインアクティブＬにした後（ｔ９）に、初期設定制御パルスＰini をアクティブＬにするのがよい（ｔs2＞ｔ９）。

一方、停止タイミングに関しては、ＡＤ変換用の比較処理を開始するのと概ね同時に、初期設定制御パルスＰini のスイッチトランジスタ３４２への供給も停止する（インアクティブＨになる）ようにすればよい。ここで、初期設定制御パルスＰini をインアクティブＨにしても、コンパレート出力Comp１は即時には初期電位Comp_iniに戻ることができず遅れが生じる。

この点を考慮すると、図９に示すように、ＡＤ変換用の比較処理を開始する時点（ｔ９２）よりも少し前に（ｔ９２＞ｔe2）、初期設定制御パルスＰini を停止するのではなく、図示を割愛するが、転送パルスφＴＲＧの読出選択用トランジスタ３４への供給が停止して（ｔ６６）、少し遅れてから（ｔ６６＜ｔe1）、初期設定制御パルスＰini をインアクティブＨにするのが好ましいと考えられる。

なお、さらに好ましくは、スイッチトランジスタ３４２をオフさせてから（ｔe2）、比較処理を開始するまで（ｔ９２）までの準備期間ΔTP（＝ｔe2〜ｔ９２）は、信号レベルＳsig についてのＡＤ変換時において、スイッチトランジスタ３４２をオフさせてから比較処理を開始するまでまでの準備期間ΔTD（＝ｔe1〜ｔ７０）と同じにするのがよい。信号レベルＳsig とリセットレベルＳrst の各ＡＤ変換時の準備期間におけるセトリング動作の振舞いを同じにする際に、各準備期間ΔTP，ΔTDを相当程度（極めて）に短くした場合でも、ＡＤ変換処理に付随してなされるＣＤＳ処理結果の精度を上げるためである（詳細は後述する）。

初期設定制御パルスＰini をアクティブＬにしている期間（ｔs2〜ｔe2）では、コンパレート出力Comp１は、トランジスタ３０２に入力される画素信号のレベルに関係なく、強制的に強制初期値Comp_sw （＝電源電圧Vd）へと引っぱられインアクティブ状態となる。

リセットレベルＳrst についてのＡＤ変換を開始するのに合わせて、スイッチトランジスタ３４２をオフさせれば（ｔe2）、コンパレート出力Comp１は強制初期値Comp_sw （＝電源電圧Vd）から定常初期値Comp_iniに戻り、リセットレベルＳrst についてのＡＤ変換用の比較処理を開始することができる。

＜セトリング処理の第２例の意義＞
図１０〜図１２は、図９に示したセトリング処理の第２例を適用することの意義を説明する図である。ここで、図１０および図１１は、セトリング方向の違いによって生じる問題点の詳細を説明する図であり、図１２はその対処方法の概念を説明する図である。

リセットレベルＳrst のＡＤ変換処理時に比較処理を開始するのに先立ってスイッチトランジスタ３４２をオンさせる仕組みを適用しないと、リセットレベルＳrst のＡＤ変換処理時の準備期間におけるセトリング動作の振舞いとしては、低電位側（本例では比較器リセットパルスPSETによる電位Comp_pset ）から定常初期値Comp_iniに向かって変化してセトリングが完了する。

一方、このリセットレベルＳrst についてのＡＤ変換前の信号レベルＳsig のＡＤ変換処理時には、セトリング処理の第１例を実施しているので、高電位側（本例では電源電圧Vd）から定常初期値Comp_iniに向かって変化してセトリングが完了する。その結果、信号レベルＳsig とリセットレベルＳrst の各ＡＤ変換時の準備期間におけるセトリング動作の振舞いが異なることになる。

この準備期間におけるセトリング動作の振舞いの相違は、本来であれば（理想的には）、コンパレート出力Comp１，Comp２に影響を与えないはずである。すなわち、図１０（Ａ）に示すように、高電位側からでも低電位側からでも、セトリング完了時には、コンパレート出力Comp１の電位は、完全に同電位（＝初期電位Comp_ini）に落ち着くはずである。

セトリング完了時のコンパレート出力Comp１の電位が初期電位Comp_iniで同じであれば、リセットレベルＳrst および信号レベルＳsig についてのＡＤ変換処理時に、同一の画素信号レベルに関しては、コンパレート出力Comp１，Comp２が反転するタイミングは完全に同じになるはずである。

しかしながら、本願発明者の調査によれば、準備期間ΔTD，ΔTPを十分に長くとらずに実際に動作させるような短い期間では、図１０（Ｂ）に示すように、高電位側からと低電位側からではセトリングが完了するときのコンパレート出力Comp１の電位が完全に同電にはならないということが分かった。

さらに、高電位側から定常初期値Comp_iniに向かって変化してセトリングが完了するときの定常初期値Comp_iniH と、低電位側から定常初期値Comp_iniに向かって変化してセトリングが完了するときの定常初期値Comp_iniL とで差ΔComp_iniが生じてしまうと、つまりセトリングが未完了であると、ＡＤ変換処理やそれに付随するＣＤＳ処理の初期状態がずれ、ＣＤＳ処理結果の精度が低下し、最終的には、縦筋ノイズが画像に現われるということが分かった。

セトリング処理の第１例を適用して、信号レベルについてのＡＤ変換時に強制初期化動作を実行すると、ＡＤ変換精度やそれに付随するリセットレベルと信号レベルとの差をとる処理（ＣＤＳ処理）の精度を低下させる可能性があるということである。

すなわち、図１１に示すように、垂直信号線１９の電位（画素信号電圧Ｖｘ）が同一であっても、先ず、コンパレート出力Comp１が反転する際の電位変化の状態が理想の状態からずれてしまい（反転タイミングがずれてしまい）、その影響が、コンパレート出力Comp２の反転タイミングのずれとなって現われてしまう。

このようなコンパレート出力Comp１，Comp２の反転タイミングのずれは、カラムごとに発生し、そのずれの具合がカラムごとにランダムに起こると、リセットレベルと信号レベルとでそれぞれでランダム成分が発生し、ＣＤＳ処理結果の精度がカラムごとに違うことになる。

列ごとに設けられたカラムＡＤ回路２５の電圧比較部２５２でＡＤ変換用の比較処理を実行するので、反転タイミングずれが本質的に列相関性を持って現れ易い特徴があり、反転タイミングずれのレベルが小さくても、それが縦筋ノイズとなって画像に現れ、視覚的にも感知され易い傾向がある。

反転タイミングずれのレベルが同じであっても、それが列ごとに蓄積し縦筋模様として認識される場合と、不規則に分布している場合では、人間の感じ方は大きく異なり、不規則に分布している場合の方がずっと自然に受け入れることができる。これは、幾何学的なパターン認識ができる場合は、どうしてもそこに意識が集中してしまうという人間の認知心理学的な特性によるものである。

このような問題を解消するには、準備期間ΔTD，ΔTPを十分に長くとればよいが、ＣＤＳ処理結果に影響ないレベルまで待つと時間が掛り過ぎる。

これに対して、図９に示したように、リセットレベルＳrst のＡＤ変換処理時にも、比較処理を開始するのに先立ってスイッチトランジスタ３４２をオンさせてコンパレート出力Comp１を強制的に強制初期値Comp_sw に設定する仕組みを適用すれば、信号レベルＳsig とリセットレベルＳrst の各ＡＤ変換時の準備期間におけるセトリング動作の振舞いを同じにできる、つまり信号レベルＳsig のＡＤ変換とリセットレベルＳrst のＡＤ変換処理のセトリング条件を揃えることができる。

より詳細には、図１２（Ａ）に示す第１例のように、Ｐ相およびＤ相の何れも高電位側からセトリングが完了するようにすれば、同じようなセトリング動作の振舞いをするようになり、同一の画素信号電圧Ｖｘに対してはコンパレート出力Comp１の反転タイミングずれは生じない。コンパレート出力Comp１の変化がほぼ高電位側の定常初期値Comp_iniH に収束した時点（Ｔ０）で比較処理を開始することができ、コンパレート出力Comp１が初期電位Comp_iniに達するまで待たなくてもよくなる。

また、コンパレート出力Comp１の変化がほぼ高電位側の定常初期値Comp_iniH に収束した時点（Ｔ０）以降では、Ｐ相の準備期間ΔTPとＤ相の準備期間ΔTDとに差があっても問題ない。コンパレート出力Comp１がほぼ定常初期値Comp_iniH に収束し切っているので、準備期間ΔTP，ΔTDに差があってもコンパレート出力Comp１の差は殆ど生じないからである。

これに対して、コンパレート出力Comp１の変化がほぼ高電位側の定常初期値Comp_iniH に収束する時点（Ｔ０）以前では、Ｐ相の準備期間ΔTPとＤ相の準備期間ΔTDとを同一にしておくことが好ましい。コンパレート出力Comp１が未だ定常初期値Comp_iniH に収束し切っていないので、準備期間ΔTP，ΔTDに差があるとコンパレート出力Comp１に差が生じ、同一の画素信号電圧Ｖｘに対してコンパレート出力Comp１の反転タイミングずれが生じる可能性があるからである。つまり、各準備期間ΔTP，ΔTDを相当程度（極めて）に短くする場合には、Ｐ相とＤ相の各ＡＤ変換処理時に何れも高電位側からセトリングするようにする場合であっても準備期間ΔTP，ΔTDを同一にしておくことが好ましいのである。

このようにすることで、ＣＤＳ処理結果の精度を上げることができ、縦筋ノイズの問題を招くことなく、ＡＤ変換処理時間を短縮したり、より多くのビット幅を確保して高解像度の画像を取得したりすることができる。

前記の説明から理解されるように、セトリング処理の第２例を適用する図９に示した処理タイミングとする制御によって、信号レベルについての比較処理に先立って、電圧比較部２５２の比較出力（コンパレート出力Comp１）をインアクティブの強制初期値Comp_sw に設定する際に、リセットレベル（リセット成分）と信号レベル（信号成分）の各ＡＤ変換処理における比較処理に先立つコンパレート出力Comp１の初期電位Comp_iniへの収束状態（準備期間におけるセトリング動作の振舞い）を同一にするセトリング動作制御部の機能が実現される。

図９に示した例では、電圧比較部２５２の構成として、スイッチトランジスタ３４２のソースＳが電源に接続された図３（Ａ）に示す基本構成例で説明したが、このことは必須ではない。信号レベルとリセットレベルについての各比較処理に先立つコンパレート出力Comp１が初期電位Comp_iniに向かって変化するときの振舞い（特に高電位側から収束するのか低電位側から収束するのか）が同一になるようにすればよいのである。

たとえば、図３（Ｂ）に示す変形構成例のように初期値生成部３４４を設ける場合において、初期値生成部３４４から出力される強制初期値Comp_sw を定常初期値Comp_iniに近くかつそれよりも少し大きな電源電圧Vd側の値とする場合には、図９に示した制御タイミングと同じように、信号レベルとリセットレベルの両ＡＤ変換処理時の各比較処理に先立って、スイッチトランジスタ３４２を初期設定制御パルスＰini でオンさせるように制御すればよい。

一方、図３（Ｂ）に示す変形構成例のように初期値生成部３４４を設ける場合において、初期値生成部３４４から出力される強制初期値Comp_sw を定常初期値Comp_iniに近くかつそれよりも少し小さな値とする場合には、図７に示した制御タイミングと同じように、信号レベルのＡＤ変換処理時にのみ、比較処理に先立って、スイッチトランジスタ３４２を初期設定制御パルスＰini でオンさせるように制御するだけでよい。

図３（Ｂ）に示す変形構成例のように初期値生成部３４４を設ける場合において、初期値生成部３４４から出力される強制初期値Comp_sw を定常初期値Comp_iniに近くかつそれよりも少し小さな値とする場合において、Ｄ相側とＰ相側の双方について比較処理前にコンパレート出力Comp１を強制初期値Comp_sw にする強制的な初期化動作を実行することを排除するものではないが、この場合には、Ｐ相側についての強制的な初期化動作は必須ではないのである。

何故なら、この場合には、信号レベルのＡＤ変換処理時に、比較処理に先立ってスイッチトランジスタ３４２をオンさせたときのコンパレート出力Comp１の定常初期値Comp_iniに達するまでの準備期間におけるセトリング動作の振舞いは、スイッチトランジスタ３４２をオンさせない場合の振舞いと同じく、低電位側からセトリングが完了するようになるからである。結果的には、Ｄ相側についてのみ強制的な初期化動作を実行するだけで、Ｐ相とＤ相のセトリング方向が一致するからである。

換言すれば、図３（Ｂ）に示す変形構成例のように初期値生成部３４４を設け、初期値生成部３４４から出力される強制初期値Comp_sw を定常初期値Comp_iniに近くかつそれよりも少し小さな値とし、信号レベルのＡＤ変換処理時にのみ、比較処理に先立って、スイッチトランジスタ３４２を初期設定制御パルスＰini でオンさせるように制御することによって、リセットレベル（リセット成分）と信号レベル（信号成分）の各ＡＤ変換処理における比較処理に先立つコンパレート出力Comp１の初期電位Comp_iniへの収束状態（準備期間におけるセトリング動作の振舞い）を同一にするセトリング動作制御部の機能が実現される。

より詳細には、図１２（Ｂ）に示す第２例のように、Ｄ相側についてのみ強制的な初期化動作を実行してＰ相およびＤ相の何れも低電位側からセトリングが完了するようにすれば、同じようなセトリング動作の振舞いをするようになり、同一の画素信号電圧Ｖｘに対してはコンパレート出力Comp１の反転タイミングずれは生じない。

コンパレート出力Comp１の変化がほぼ低電位側の定常初期値Comp_iniL に収束した時点（Ｔ０）で比較処理を開始することができ、コンパレート出力Comp１が初期電位Comp_iniに達するまで待たなくてもよくなる。

特に、強制初期値Comp_sw を比較器リセットパルスPSETによる電位Comp_pset と同じにすれば、事実上、動作点リセット部３３０による処理によってＰ相側の強制初期化動作を実行したのと同じようになり、かつセトリング動作を開始する電位を同じにできる。

なお、図１２（Ｃ）に示す第３例のように、初期値生成部３４４を設け、初期値生成部３４４から出力される強制初期値Comp_sw を定常初期値Comp_iniに近くかつそれよりも少し小さな値とする場合にも、Ｄ相側だけでなくＰ相側についても強制的な初期化動作を実行してもよい。

Ｄ相側だけに強制初期化動作を実行させる場合、セトリングの方向は同一になるが、強制初期値Comp_sw を比較器リセットパルスPSETによる電位Comp_pset と同じにしない場合には、セトリング動作を開始する電位が異なり、その影響を受け得るのに対して、Ｄ相側だけでなくＰ相側についても、同じ強制初期値Comp_sw からセトリング動作を開始させることができる利点が得られる。

この場合は、準備期間ΔTP，ΔTDに関しては以下のようにする。先ず、コンパレート出力Comp１の変化がほぼ低電位側の定常初期値Comp_iniL に収束した時点（Ｔ０）以降では、Ｐ相の準備期間ΔTPとＤ相の準備期間ΔTDとに差があっても問題ない。コンパレート出力Comp１がほぼ定常初期値Comp_iniL に収束し切っているので、準備期間ΔTP，ΔTDに差があってもコンパレート出力Comp１の差は殆ど生じないからである。

これに対して、コンパレート出力Comp１の変化がほぼ低電位側の定常初期値Comp_iniL に収束する時点（Ｔ０）以前では、Ｐ相の準備期間ΔTPとＤ相の準備期間ΔTDとを同一にしておくことが好ましい。コンパレート出力Comp１が未だ定常初期値Comp_iniL に収束し切っていないので、準備期間ΔTP，ΔTDに差があるとコンパレート出力Comp１に差が生じ、同一の画素信号電圧Ｖｘに対してコンパレート出力Comp１の反転タイミングずれが生じる可能性があるからである。つまり、各準備期間ΔTP，ΔTDを相当程度（極めて）に短くする場合には、Ｐ相とＤ相の各ＡＤ変換処理時に何れも低電位側からセトリングするようにする場合であっても準備期間ΔTP，ΔTDを同一にしておくことが好ましいのである。

セトリング処理の第１例で説明したように、初期設定部３４０を設けて、コンパレート出力を強制的にインアクティブ状態の強制初期値Comp_sw にする仕組みを採ることで、Ｄ相（信号レベル，信号成分）のＡＤ変換処理時に、コンパレート出力Comp１のセトリング時間を大幅に短縮することができる。この結果、次のような効果が得られる。

たとえば、１回のＣＤＳ処理に要する時間が短くなるので、フレームレートを大きくすることができる。また、削減された時間分、リセットレベルや信号レベルについてのＡＤ変換用の参照信号RAMPの最長期間を延ばすことでビット数を増やすことができるので、初期設定部３４０を設けない構成と同じ期間内で、より高解像度の画像を出力できる。

このとき、セトリング処理の第２例も適用するようにすれば、つまり、Ｐ相（リセットレベル，リセット成分）のＡＤ変換処理時とＤ相（信号レベル，信号成分）のＡＤ変換処理時の各セトリング条件を同一にすることで、信号レベルについてのＡＤ変換時に強制初期化動作を実行しても、ＡＤ変換精度やそれに付随するＣＤＳ処理の精度を低下させることがなく、縦筋ノイズの問題を発生させることなく、セトリング処理の第１例による効果を享受できる。

＜撮像装置＞
図１３は、前述の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。

前述した固体撮像装置１の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、カラム処理部２６のカラムＡＤ回路２５を構成する電圧比較部２５２に初期設定部３４０を設けて、コンパレート出力を強制的にインアクティブ状態の強制初期値Comp_sw にする仕組みを採ることで、コンパレート出力のセトリング時間を短縮することができる。

この際、初期設定部３４０のスイッチトランジスタ３４２を制御する初期設定制御パルスＰini のオン／オフタイミングは、その他のタイミングパルス（たとえば単位画素３を駆動する転送パルスφＴＲＧやリセットパルスφＲＳＴ、あるいは電圧比較部２５２用の比較器リセットパルスPSETなど）と同様に、外部の主制御部から通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。

具体的には、撮像装置８は、蛍光灯などの照明装置８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤ配列とされている色フィルタ群８１２、および画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６に参照信号RAMPを供給する参照信号生成部２７と、カラム処理部２６から出力された撮像信号を処理するカメラ信号処理部８１０を備えている。

光学ローパスフィルタ８０４は、折返し歪みを防ぐために、ナイキスト周波数以上の高周波成分を遮断するためのものである。また、図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。この点は、一般的な撮像装置と同様である。

カラム処理部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。

撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０とを有する。

また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。

色信号処理部８３０は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。ホワイトバランスアンプは、図示しないホワイトバランスコントローラから供給されるゲイン信号に基づき、信号分離部８２２の原色分離機能部から供給される原色信号のゲインを調整（ホワイトバランス調整）し、ガンマ補正部および輝度信号処理部８４０に供給する。

ガンマ補正部は、ホワイトバランスが調整された原色信号に基づいて、忠実な色再現のためのガンマ（γ）補正を行ない、ガンマ補正された各色用の出力信号Ｒ，Ｇ，Ｂを色差マトリクス部に入力する。色差マトリクス部は、色差マトリクス処理を行なって得た色差信号Ｒ−Ｙ，Ｂ−Ｙをエンコーダ部８６０に入力する。

輝度信号処理部８４０は、図示を割愛するが、たとえば、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号ＹＨを生成する高周波輝度信号生成部と、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号ＹＬを生成する低周波輝度信号生成部と、２種類の輝度信号ＹＨ，ＹＬに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する輝度信号生成部とを有する。

エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ−Ｙ，Ｂ−Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。

エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。

本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。

なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。

また、半導体製のメモリ素子により構成することに限らず、磁気ディスクや光ディスクなどの媒体を利用して構成してもよい。たとえば、ハードディスク装置を不揮発性の記憶部として利用できる。また、ＣＤ−ＲＯＭなどの記録媒体から情報を読み出す構成を採ることでも不揮発性の記憶部として利用できる。

カメラ制御部９００は、システム全体を制御するものであり、特に前述の初期設定部３４０との関係においては、画素アレイ部１０やカラム処理部２６を制御する各種の制御パルスのオン／オフタイミングを調整する機能を有している。特に、電圧比較部２５２に設けられた初期設定部３４０との関係においては、初期設定部３４０のスイッチトランジスタ３４２を制御するための初期設定制御パルスＰini のオン／オフタイミングを制御する制御部としての機能を持つ。

ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。

ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。

記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）並びに初期設定部３４０を駆動する初期設定制御パルスＰini のオン／オフタイミングをも考慮した各種の制御パルスのオン／オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。

メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。

また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。

または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。

また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。

このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、コンパレート出力を強制的にインアクティブ状態の強制初期値Comp_sw にする仕組みを採ることで、コンパレート出力のセトリング時間を短縮することができる。

たとえば、上述した処理をコンピュータに実行させるプログラムは、フラッシュメモリ、ＩＣカード、あるいはミニチュアーカードなどの不揮発性の半導体メモリカードなどの記録媒体９２４を通じて配布される。さらに、サーバなどからインターネットなどの通信網を経由して前記プログラムをダウンロードして取得したり、あるいは更新してもよい。

記録媒体９２４の一例としてのＩＣカードやミニチュアーカードなどの半導体メモリには、上記実施形態で説明した固体撮像装置１（特にコンパレート出力のセトリング時間短縮に関わる機能）における処理の一部または全ての機能を格納することができる。したがって、プログラムや当該プログラムを格納した記憶媒体を提供することができる。たとえば、セトリング時間短縮処理用のプログラム、すなわちＲＡＭ９０６などにインストールされるソフトウェアは、固体撮像装置１について説明したセトリング時間短縮処理と同様に、セトリング時間短縮を実現するためのパルスタイミング設定機能をソフトウェアとして備える。

ソフトウェアは、ＲＡＭ９０６に読み出された後にマイクロプロセッサ９０２により実行される。たとえばマイクロプロセッサ９０２は、記録媒体の一例であるＲＯＭ９０４およびＲＡＭ９０６に格納されたプログラムに基づいてパルスタイミング設定処理を実行することにより、コンパレート出力のセトリング時間短縮する機能をソフトウェア的に実現することができる。

本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。図１に示した固体撮像装置に使用される単位画素の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。電圧比較部の概略回路図である。図１に示した固体撮像装置のカラムＡＤ回路における基本動作である信号取得差分処理を説明するためのタイミングチャートである。シングルスロープ積分型ＡＤ変換方式における電圧比較部の応答が、変換処理速度に与える影響を説明する図である。図５にて説明した問題点についてシミュレーションにより確認した結果を示す図である。セトリング期間を短縮するために設けられた初期設定部の第１例の動作を説明する図である。図７にて説明した仕組みを適用した場合の効果を、シミュレーションにより確認した結果を示す図である。セトリング期間を短縮するために設けられた初期設定部の第２例の動作を説明する図である。セトリング方向の違いによって生じる問題点の詳細を説明する図（その１）である。セトリング方向の違いによって生じる問題点の詳細を説明する図（その２）である。セトリング方向の違いによって生じる問題点を対処する方法の概念を説明する図である。固体撮像装置と同様の仕組みを利用した撮像装置の概略構成を示す図である。

符号の説明

１…固体撮像装置、１０…画素アレイ部、１２…水平走査回路、１４…垂直走査回路、１８…水平信号線、１９，５３…垂直信号線、２０…通信・タイミング制御部、２４…読出電流源部、２５…カラムＡＤ回路、２５２…電圧比較部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、３…単位画素、３００…差動トランジスタ対部、３０２，３０４…トランジスタ、３１０…負荷トランジスタ対部、３１２，３１４…トランジスタ、３２０…電流源部、３２２…定電流源トランジスタ、３３０…動作点リセット部、３３２…スイッチトランジスタ、３３４…スイッチトランジスタ、３４０…初期設定部、３４２…スイッチトランジスタ、３４４…初期値生成部、３６０…増幅アンプ、５…画素信号生成部、７…駆動制御部、８…撮像装置

Claims

画素から得られるアナログの画素信号の所定レベルと、当該所定レベルをデジタルデータに変換するための漸次変化する参照信号とを比較する比較部と、
前記比較部による比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで前記所定レベルのデジタルデータを取得するカウント部と、
前記比較部による比較処理に先立って、前記比較部の比較出力をインアクティブの所定値に強制的に設定する初期設定部と
を備えたことを特徴とする固体撮像装置。
前記初期設定部は、前記画素信号における信号レベルについての比較処理に先立って、前記比較部の比較出力をインアクティブの所定値に強制的に設定する
ことを特徴とする請求項１に記載の固体撮像装置。
前記初期設定部は、前記画素信号におけるリセットレベルについての比較処理に先立って、前記比較部の比較出力をインアクティブの所定値に強制的に設定する
ことを特徴とする請求項２に記載の固体撮像装置。
前記初期設定部は、前記比較部の前記比較出力用の端子と前記比較部の前記インアクティブ側の基準電源との間に配されたスイッチトランジスタを有し、前記画素信号における信号レベルについての比較処理に先立って前記比較部の比較出力をインアクティブの所定値に強制的に設定する際に前記スイッチトランジスタをオンさせる
ことを特徴とする請求項２に記載の固体撮像装置。
前記初期設定部は、前記比較部が比較処理を開始する時点の前記比較部の比較出力の値よりも、前記比較部のインアクティブ側の基準電源寄りの値を初期値として発生する初期値生成部と、当該初期値生成部の出力端と前記比較部の前記比較出力用の端子との間に配されたスイッチトランジスタとを有し、前記画素信号における信号レベルについての比較処理に先立って前記比較部の比較出力をインアクティブの所定値に強制的に設定する際に前記スイッチトランジスタをオンさせる
ことを特徴とする請求項２に記載の固体撮像装置。
前記セトリング動作制御部は、前記初期設定部により前記画素信号におけるリセットレベルについての比較処理に先立って、前記スイッチトランジスタをオンさせることで、前記比較部の比較出力をインアクティブの所定値に強制的に設定する
ことを特徴とする請求項４または５に記載の固体撮像装置。
前記初期設定部は、前記リセットレベルについての処理時に前記スイッチトランジスタをオフさせてから比較処理を開始するまでの準備期間と、前記信号レベルについての処理時に前記スイッチトランジスタをオフさせてから比較処理を開始するまでの準備期間とが同じになるように、前記スイッチトランジスタを制御する
ことを特徴とする請求項６に記載の固体撮像装置。
前記初期設定部は、前記比較部が比較処理を開始する時点の前記比較部の比較出力の値よりも、前記比較部のアクティブ側の基準電源寄りの値を初期値として発生する初期値生成部と、当該初期値生成部の出力端と前記比較部の前記比較出力用の端子との間に配されたスイッチトランジスタとを有し、前記画素信号における信号レベルについての比較処理に先立って前記比較部の比較出力をインアクティブの所定値に強制的に設定する際に前記スイッチトランジスタをオンさせる
ことを特徴とする請求項２に記載の固体撮像装置。
前記画素信号におけるリセットレベルについての比較処理に先立つ前記比較部が比較処理を開始する時点の前記比較部の比較出力の値に達するまでの準備期間におけるセトリング動作の振舞いと、前記画素信号における信号レベルについての比較処理に先立つ前記比較部が比較処理を開始する時点の前記比較部の比較出力の値に達するまでの準備期間におけるセトリング動作の振舞いとが同じになるようにするセトリング動作制御部
を備えることを特徴とする請求項２に記載の固体撮像装置。
前記セトリング動作制御部は、前記リセットレベルについての前記準備期間と、前記信号レベルについての前記準備期間とが同じになるように制御する
ことを特徴とする請求項９に記載の固体撮像装置。
画素から得られるアナログの画素信号の所定レベルと、当該所定レベルをデジタルデータに変換するための漸次変化する参照信号とを比較する比較部と、
前記比較部による比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで前記所定レベルのデジタルデータを取得するカウント部と前記比較部による比較処理に先立って、前記比較部の比較出力をインアクティブの所定値に強制的に設定する初期設定部と、
前記初期設定部を制御するためのパルス信号のオン／オフタイミングを制御する制御部と
を備えたことを特徴とする撮像装置。
前記画素信号におけるリセットレベルについての比較処理に先立つ前記比較部が比較処理を開始する時点の前記比較部の比較出力の値に達するまでの準備期間におけるセトリング動作の振舞いと、前記画素信号における信号レベルについての比較処理に先立つ前記比較部が比較処理を開始する時点の前記比較部の比較出力の値に達するまでの準備期間におけるセトリング動作の振舞いとが同じになるようにするセトリング動作制御部
を備えることを特徴とする請求項１１に記載の撮像装置。