JP4683112B2 - 固体撮像装置、撮像装置 - Google Patents

Description

本発明は、物理量分布検知の半導体装置の一例である固体撮像装置およびこの固体撮像装置を利用した撮像装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布をアナログの電気信号として読み出し、デジタルデータに変換してから、外部に出力する仕組みに関する。

たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。ここで“固体”とは半導体製であることを意味している。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像装置（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＭＯＳ型やＣＭＯＳ型の固体撮像装置の多くはそのような構成をなしている。

ＣＣＤ型の固体撮像装置（以下ＣＣＤ固体撮像装置あるいはＣＣＤＳイメージセンサと称する）は、その製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣ（Integrated Circuit；半導体集積回路）を組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題がある。

これに対して、ＣＭＯＳ型の固体撮像装置（以下ＣＭＯＳ固体撮像装置あるいはＣＭＯＳＳイメージセンサと称する）は、その製造には世界中で生産されている一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることができ、また、単一電源での駆動ができ、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることが容易であるため、周辺ＩＣの数を減らすことができるといった、非常に大きなメリットを複数持ち合わせている。

このため、近年では、ＣＣＤに代わるイメージセンサとして、ＣＣＤイメージセンサが持つ前記の種々の問題を克服し得るＣＭＯＳイメージセンサが注目を集めている。

一方、ＣＭＯＳイメージセンサに代表される増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いてフローティングディフュージョン（Floating Diffusion）アンプ構成などによる増幅回路を画素内に構成し、光電変換素子の一例であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報とし画素アレイ部から後段の信号処理回路に読み出す。

このとき、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。

ここで、ＣＣＤイメージセンサの出力回路は、一般的にフローティングディフュージョンアンプを用いた１チャネル出力が主流であるのに対して、ＣＭＯＳイメージセンサは、前述のように、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。

これは、画素内に配置された増幅回路では十分な駆動能力を得ることが難しく、したがって、データレート（画素信号読出時の処理サイクル）を下げることが必要で、並列処理が有利とされているからである。

また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。

この点については、列並列出力型のイメージセンサについても同様であり、その信号出力回路については実に様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素信号を外部に取り出す方式が提案されている（たとえば特許文献１を参照）。

特開２００５−３２３３３１号公報

また、ＡＤ変換方式としても、回路規模や処理速度や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するためのランプ状の参照信号と比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換方式がある。前述の特許文献１でも、この方式を採用している。

ところで、列並列出力型の場合、同一列の信号に対しては列ごとに設けられた同一の処理回路で信号処理を実行するので、バラツキやノイズが本質的に列相関性を持って現われ易い特徴があり、バラツキやノイズが十分に抑制できていないと、それが、「周期の比較的長い列周期性のノイズ」すなわち縦すじ状のノイズ（以下縦すじノイズとも称する）となって画像に現われ易い。

たとえば、特許文献１に記載の仕組みでは、ＡＤ変換前にコンパレータ（電圧比較部２５２）をリセットすることで、画素信号のリセットレベルのバラツキとコンパレータのオフセット電圧を除去するようにしているが、この段階で全てのバラツキを除去できる訳ではない。

コンパレータ周辺部での処理において残ってしまうノイズやバラツキの成分としては、比較器リセットパルスをオフしたときのｋＴＣ雑音やコンパレータの反転スピードの列間バラツキなどがある。この内、主に反転スピードのバラツキが持つ列相関性が原因となって、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実施することで得られる信号成分のＡＤ変換結果の画像に、縦すじノイズが発生する現象が残ってしまうことが分かった（発生メカニズムの解析については実施形態で説明する）。

本発明は、上記事情に鑑みてなされたものであり、列並列出力型を採用する場合に、ＡＤ変換時に発生する列相関性を持ったノイズやバラツキを起因とする、信号成分のＡＤ変換結果の画像に現われ得る縦すじノイズを抑制することのできる仕組みを提供することを目的とする。

より好ましくは、シングルスロープ積分型のＡＤ変換方式を採用する場合に、コンパレータの周辺部で発生する列相関性を持ったノイズやバラツキを起因とする、信号成分のＡＤ変換結果の画像に現われ得る縦すじノイズを抑制することのできる仕組みを提供することを目的とする。

本発明に係る固体撮像装置や撮像装置においては、画素アレイ部から画素信号を読み出すための列信号線を介して伝送される画素信号に時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部と、ノイズ付加部によってノイズが付加された画素信号の基準レベルと信号レベルとを独立にデジタルデータに変換するＡＤ変換部とを備えるようにした。

時間的には不変でかつ２次元空間的には不規則なノイズを付加した状態で、基準レベルと信号レベルとを独立にデジタルデータに変換すると、そのノイズの効果は、両者のＡＤ変換結果にも同様に表れる。ＡＤ変換結果が２次元空間的には不規則なノイズを持っているので、列相関性のあるノイズを持たなくなる。

たとえば、基準レベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実行すると、デジタル領域での差分処理に伴う量子化誤差が発生してしまうが、その量子化誤差は列相関性を持たないようにすることができる。なお、この場合、差分処理によって、付加しておいたノイズを除去できる付加的な効果も得られる。

本発明によれば、時間的には不変でかつ２次元空間的には不規則なノイズを付加した状態で、基準レベルと信号レベルとを独立にデジタルデータに変換するようにしたので、各ＡＤ変換結果にもこのノイズが含まれるようにすることができ、ノイズが列相関性を持たなくなる。その結果、列相関性を持ったノイズが画像に現われ難くすることができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。

複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、カラム処理部２６にＡＤ変換用の参照信号RAMPを供給する参照信号生成部２７と、出力部２９とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。

本実施形態のカラムＡＤ回路２５は、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig とを独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分のデジタルデータを取得する差分処理部の機能を備えている。

また本実施形態特有の構成として、縦縞ノイズの低減を図るために設けられた画素信号にノイズを付加するノイズ付加部６２を備えている。ノイズ付加部６２と、カラムＡＤ回路２５における「画素信号のリセットレベルと信号レベルとの間での差分処理」を実行する機能部分とによって、縦すじノイズ抑制処理部６０が構成されるようになっている。

ここで、ノイズ付加部６２についての詳細は後述するが、単位画素３を駆動する駆動パルスのオン／オフタイミングとＡＤ変換タイミング（具体的にはコンパレータのリセット解除のタイミング）とを一般的なタイミングとは異なるものとしたり、垂直信号線１９のバイアス電流（単位画素３に対しての読出電流）を制御したりすることで、画素アレイ部１０からカラム処理部２６に供給される画素信号Ｓｏに、時間的には変動しないが２次元空間的には画素位置によって異なるノイズレベルを持つノイズ信号が含まれるようにする点に特徴を有する。

時間的に変動するノイズを画素信号に付加すると、そのノイズはほぼ取り除くことが困難になるが、時間的には変動しない２次元空間的なランダムノイズ（以下２次元空間ノイズとも称する）は、同一の画素位置における画素信号に関して、リセットレベルと信号レベルとの間での差分処理を実行することで除去できる。

なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

なお、図中、通信・タイミング制御部２０の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力ロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。

クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。

クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。

あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。

なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタを、たとえばいわゆるベイヤ（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

水平走査回路１２は、カラム処理部２６からカウント値を読み出す読出走査部の機能を持つ。

水平走査部１２や垂直走査回路１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。

なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成されたワンチップとして形成された形態であってもよいし、画素アレイ部１０（撮像部）と、カラム処理部２６や参照信号生成部２７を始めとする各種の信号処理部または光学系とが纏めてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

水平走査部１２や垂直走査部１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、画素リセットパルスRST 、転送パルスTRG 、ＤＲＮ制御パルスDRN など）が含まれる。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介してマスタークロックCLK0を受け取り、また端子５ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。

たとえば、水平アドレス信号を水平デコード１２ａへ、また垂直アドレス信号を垂直デコード１４ａへ出力し、各デコード１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

また、通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素アレイ部１０の行を選択する）垂直デコード１４ａと、垂直デコード１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコード１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。

水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコード１２ａと、水平デコード１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。

カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタル信号に変換するＡＤＣ(Analog Digital Converter)回路を持つ。

カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、シングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

シングルスロープ積分型のＡＤ変換に当たっては、変換開始から参照信号RAMPと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号RAMPを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号RAMPと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベルもしくはリセットレベルと称する）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理（いわゆるＣＤＳ処理と等価）を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。

＜参照信号生成部とカラムＡＤ回路との詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫ０に同期して、階段状の鋸歯状波（ランプ波形）を生成して、カラム処理部２６の個々のカラムＡＤ回路２５に、この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。

なお、この階段状の鋸歯状波は、クロック変換部２３からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、単位時間ごとに１ずつカウント値を変化させるのがよい。

カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照電圧RAMPと、行制御線１５（Ｖ０，Ｖ１，…）ごとに単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。

通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセット成分ΔＶと信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＮ５が入力されている。

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照電圧RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。

このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部２５５の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、階段状の電圧波形と同様に、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成することで、端子５ａを介して入力されるマスタークロックCLK0より高速にすることができる。

ここで、カウンタ部２５４は、詳細は後述するが、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている点に特徴を有する。また、第１実施形態のカウンタ部２５４は、カウント出力値がカウントクロックＣＫ０に同期して出力される同期カウンタを使用する。

なお、同期カウンタの場合、すべてのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましい。

カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

また、カラムＡＤ回路２５は、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備えている。

スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。

なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。

データ記憶部２５６には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。

水平走査回路１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。

データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。

このような構成のカラムＡＤ回路２５は、先にも述べたように、垂直信号線１９（Ｈ０，Ｈ１，…）ごとに配置され、列並列構成のＡＤＣブロックであるカラム処理部２６が構成される。

このような構成において、カラムＡＤ回路２５は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレータ出力が反転（本例ではＨレベルからＬレベルへ遷移）する。

カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。

この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。

＜画素部＞
図２は、図１に示した固体撮像装置１に使用される単位画素３の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。画素アレイ部１０内の単位画素（画素セル）３の構成は、通常のＣＭＯＳイメージセンサと同様であり、本実施形態では、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものや、たとえば、特許第２７０８４５５号公報に記載のように、３つのトランジスタからなる３ＴＲ構成のものを使用することができる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成（以下４ＴＲ構成ともいう）のものを使用することができる。

たとえば、図２に示す４ＴＲ構成の単位画素３は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。

この単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。

読出選択用トランジスタ（第２の転送部）３４は、転送信号φＴＲＧが供給される転送駆動バッファ２５０により転送配線（読出選択線ＴＸ）５５を介して駆動されるようになっている。リセットトランジスタ３６は、リセット信号φＲＳＴが供給されるリセット駆動バッファ２５２によりリセット配線（ＲＳＴ）５６を介して駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択信号φＶＳＥＬが供給される選択駆動バッファ２５４により垂直選択線（ＳＥＬ）５２を介して駆動されるようになっている。各駆動バッファは、垂直走査部１４の垂直駆動部１４ｂによって駆動可能になっている。

画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源Ｖddにそれぞれ接続され、ゲート（リセットゲートＲＧ）には画素リセットパルスRST がリセット駆動バッファから入力される。

垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、垂直選択ゲートＳＥＬＶが垂直選択線５２に接続されるようにしてもよい。

垂直選択線５２には、垂直選択信号ＳＥＬが印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０を介して電源Ｖddに、ソースは画素線５１に接続され、さらに垂直信号線５３（１９）に接続されるようになっている。

さらに垂直信号線５３は、その一端がカラム処理部２６側に延在するとともに、その経路において、読出電流源部２４が接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。

具体的には、読出電流源部２４は、各垂直列に設けられたＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）２４２と、全垂直列に対して共用される電流生成部２４５およびゲートおよびドレインが共通に接続されソースがソース線２４８に接続されたＮＭＯＳ型のトランジスタ２４６を有する基準電流源部２４４とを備えている。

各負荷ＭＯＳトランジスタ２４２は、ドレインが対応する列の垂直信号線５３に接続され、ソースが接地線であるソース線２４８に共通に接続されている。これにより、各垂直列の負荷ＭＯＳトランジスタ２４２は基準電流源部２４４のトランジスタ２４６との間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するように接続されている。

ソース線２４８は、水平方向の端部（図１の左右の垂直列）で基板バイアスである接地（ＧＮＤ）に接続され、負荷ＭＯＳトランジスタ２４２の接地に対する動作電流（読出電流）が、チップの左右両端から供給されるような構成となっている。

電流生成部２４５には、必要時にのみ所定電流を出力するようにするための負荷制御信号SFLACTが、図示しない負荷制御部から供給されるようになっている。電流生成部２４５は、信号読出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２４２によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２４２は、選択行の増幅用トランジスタ４２とソースフォロアを組んで読出電流を増幅用トランジスタ４２に供給することで垂直信号線５３への信号出力をさせる。

このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９（５３）に出力する。

リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。

＜電圧比較部の詳細構成例＞
図３は、電圧比較部２５２の概略回路図である。本実施形態の電圧比較部２５２は、その構成を工夫することで、リセット成分ΔＶのバラツキに左右されずに比較期間を設定できるようにする点に特徴を有する。

電圧比較部２５２の基本構成は、一般に良く知られている差動アンプ構成を採用しており、ＮＭＯＳ型のトランジスタ３０２，３０４を有する差動トランジスタ対部３００と、差動トランジスタ対部３００の出力負荷となるＰＭＯＳ型のトランジスタ３１２，３１４を有する電源側に配された負荷トランジスタ対部３１０と、各部３００，３１０に一定の動作電流を供給する接地（ＧＮＤ）側に配されたＮＭＯＳ型の定電流源トランジスタ３２２を有する電流源部３２０とを備えている。

トランジスタ３０２，３０４の各ソースが共通に定電流源トランジスタ３２２のドレインと接続され、トランジスタ３０２，３０４の各ドレイン（出力端子）に負荷トランジスタ対部３１０の対応するトランジスタ３１２，３１４のドレインが接続されている。定電流源トランジスタ３２２のゲートには、ＤＣゲート電圧ＶＧが入力される。

差動トランジスタ対部３００の出力（図示した例ではトランジスタ３０４のドレイン）は、図示しないアンプに接続され、さらに図示しないバッファを経て、十分な増幅がなされた後、カウンタ部２５４に出力されるようになっている。

また、電圧比較部２５２の動作点をリセットする動作点リセット部３３０が設けられている。動作点リセット部３３０は、オフセット除去部として機能するものである。つまり、電圧比較部２５２は、オフセット除去機能付きの電圧コンパレータとして構成されている。動作点リセット部３３０は、スイッチトランジスタ３３２，３３４と信号結合用の容量素子３３６，３３８とを有している。

ここで、スイッチトランジスタ３３２は、トランジスタ３０２のゲート（入力端子）−ドレイン（出力端子）間に接続され、またスイッチトランジスタ３３４は、トランジスタ３０４のゲート（入力端子）−ドレイン（出力端子）間に接続され、各ゲートには共通に比較器リセットパルスPSETが供給されるようになっている。

また、トランジスタ３０２のゲート（入力端子）には、容量素子３３６を介して画素信号Ｖｘが供給され、トランジスタ３０４のゲート（入力端子）には、図示しない参照信号生成部２７から参照信号RAMPが供給されるようになっている。

このような構成において、動作点リセット部３３０は、容量素子３３６，３３８を介して入力される信号に対してサンプル／ホールド機能を発揮する。すなわち、画素信号Ｖｘと参照信号RAMPとの比較を開始する直前だけ比較器リセットパルスPSETをアクティブ（本例ではＨレベル）にし、差動トランジスタ対部３００の動作点をドレイン電圧（読出電位；基準成分や信号成分を読み出す動作基準値）にリセットする。その後、容量素子３３６を介して画素信号Ｖｘをトランジスタ３０２へ、また容量素子３３８を介して参照信号RAMPを入力し、画素信号Ｖｘと参照信号RAMPとが同電位となるまで比較を行なう。画素信号Ｖｘと参照信号RAMPとが同電位となると出力が反転する。

ここで、比較器リセットパルスPSETを供給して差動トランジスタ対部３００のトランジスタ３０２，３０４のゲートとドレインを一時的に接続（ショート）してダイオード接続とし、単位画素３の増幅用トランジスタ４２の入力にトランジスタ３０４のオフセット成分を加えたものをトランジスタ３０４の入力端子（ゲート）に保持した後に参照信号RAMPを入力して、画素信号Ｖｘと参照信号RAMPとの比較を開始する。こうすることで、画素信号の読出電位で電圧比較部２５２の動作点が設定されるようになるので、リセット成分ΔＶのバラツキの影響を受け難くなる。

＜固体撮像装置の動作＞
図４は、図１に示した固体撮像装置１のカラムＡＤ回路２５における基本動作である信号取得差分処理を説明するためのタイミングチャートである。

画素アレイ部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応した画素信号レベルのカウント値を得る手法を採る。

ここで、垂直信号線１９から出力される画素信号Ｓｏは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。１回目の処理を基準レベル（リセットレベルＳrst ・事実上リセット成分ΔＶと等価）について行なう場合、２回目の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。以下具体的に説明する。

１回目の読出しのため、先ず通信・タイミング制御部２０は、カウンタ部２５４のカウント値を初期値“０”にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）への１回目の読出しが安定した後、通信・タイミング制御部２０は、比較器リセットパルスPSETをアクティブ（Ｌレベル）にして電圧比較部２５２をリセットする（ｔ８〜ｔ９）。 この動作により、各単位画素３のリセットレベルのバラツキ、および電圧比較部２５２自身のオフセット電圧を容量素子３３６，３３８へと記憶、吸収することができる。

なお、「リセットレベルのバラツキ」は、画素（正しくは画素信号）のリセットノイズと閾値バラツキとを含む概念である。また、画素のリセットノイズは、電圧比較部２５２におけるリセット時のｋＴＣ雑音と比較器リセットパルスPSETのカップリングのバラツキとフィードスルーノイズのバラツキとを含む概念である。

次に、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する（ｔ１０）。これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。

電圧比較部２５２の入力端子RAMPへの参照電圧RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照電圧RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる。つまり、リセット成分Ｖrst に応じた電圧信号（リセットレベルＳrst ）と参照電圧RAMPとを比較して、リセット成分Ｖrst の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、リセット成分Ｖrst の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照電圧RAMPの生成を停止する（ｔ１４）。

この１回目の読出し時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３のリセット成分ΔＶを読み出していることになる。

このリセット成分ΔＶ内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルＳrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知である。

加えて、比較器リセットパルスPSETにより電圧比較部２５２をリセットする際、１回目の読出電位で動作点が設定されるため、ゲインを上げた場合にもリセット成分ΔＶのバラツキに関わらず、リセットレベルＳrst が比較可能範囲を超えてしまうことが少なくなる。したがって、１回目のリセット成分ΔＶの読出し時には、参照信号RAMPを調整することにより、ダウンカウント期間（比較期間）を短くすることが可能である。たとえば、リセット成分ΔＶについての比較処理の最長期間を、７ビット分のカウント期間（１２８クロック）にして、リセットレベルＳrst （リセット成分ΔＶ）の比較を行なっている。

続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。ただし、比較器リセットパルスPSETをオフ（Ｈレベル）したままとし、比較器リセットパルスPSETによる電圧比較部２５２のリセットを行なわない。

すなわち、先ず通信・タイミング制御部２０は、カウンタ部２５４をアップカウントモードに設定する。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）への２回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照電圧RAMP生成用の制御データＣＮ４を供給する。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。

電圧比較部２５２の入力端子RAMPへの参照電圧RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ２０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、２回目のカウント動作として、１回目の読出し時に取得された単位画素３のリセット成分ΔＶに対応するカウント値から、１回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照電圧RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号と参照電圧RAMPとを比較して、信号成分Ｖsig の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、信号成分Ｖsig の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照電圧RAMPの生成を停止する。

この２回目の読出し時は、画素信号電圧Ｖｘにおける信号成分Ｖsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出していることになる。

ここで、本実施形態においては、カウンタ部２５４におけるカウント動作を、１回目の読出し時にはダウンカウント、２回目の読出し時にはアップカウントとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間での差分処理（減算処理）が行なわれ、この差分処理結果に応じたカウント値がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたものとなる。

つまり、上述のようにして、１回目の読出し時におけるダウンカウントと２回目の読出し時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５ごとのオフセット成分とを除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみを簡易な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。

よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。

また、カウンタ部２５４内に保持されたカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。

ここで、２回目の読出し時は、入射光量に応じた信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するために、アップカウント期間（ｔ２０〜ｔ２４；比較期間）を広く取り、電圧比較部２５２に供給するランプ電圧を大きく変化させる必要がある。

そこで本実施形態では、信号成分Ｖsig についての比較処理の最長期間を、１０ビット分のカウント期間（１０２４クロック）にして、信号成分Ｖsig の比較を行なっている。つまり、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を、信号成分Ｖsig についての比較処理の最長期間よりも短くする。リセット成分ΔＶ（基準成分）と信号成分Ｖsig の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を信号成分Ｖsig についての比較処理の最長期間よりも短くすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫する。

この場合、１回目と２回目との比較ビット数が異なるが、通信・タイミング制御部２０から制御データを参照信号生成部２７に供給して、この制御データに基づいて参照信号生成部２７にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照電圧RAMPの変化率を１回目と２回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを１回目と２回目とで同じにすることが容易である。これにより、ＡＤ変換の精度を等しくできるため、アップダウンカウンタによる差分処理結果が正しく得られる。

また、本実施形態のカラムＡＤ回路２５では、カウンタ部２５４の後段にデータ記憶部２５６を備えており、カウンタ部２５４の動作前（ｔ３０）に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送する。

つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデータをデータ記憶部２５６へと退避し、カラムＡＤ回路２５は次の行Ｖｘ＋１のＡＤ変換を開始する。データ記憶部２５６内のデータは、その裏で水平走査回路１２により順に選択され、出力回路２８を用いて読み出される。

データ記憶部２５６を備えない構成では、２回目の読出処理、すなわちＡＤ変換処理が完了した後でなければ画素データをカラム処理部２６の外部に出力することができないので、読出処理には制限があるのに対して、データ記憶部２５６を備えることで、１回目の読出処理（ＡＤ変換処理）に先立って前回の減算処理結果を示すカウント値をデータ記憶部２５６に転送しているので、読出処理には制限がない。

カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。

以上説明したように、本実施形態の固体撮像装置１によれば、アップダウンカウンタを用いつつ、その処理モードを切り替えて２回に亘ってカウント処理を行なうようにした。また、行列状に単位画素３が配列された構成において、カラムＡＤ回路２５を垂直列ごとに設けた列並列カラムＡＤ回路で構成した。

このため、基準レベル（リセットレベルＳrst ）と信号レベルＳsig との減算処理が２回目のカウント結果として垂直列ごとに直接に取得することができ、リセットレベルＳrst と信号レベルＳsig のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。

加えて、基準成分に対応する信号レベル（リセットレベルＳrst ）のデジタルデータと信号成分に対応する信号レベルＳsig のデジタルデータとの差を取るための特別な減算器が不要になる。よって、従来構成よりも、回路規模や回路面積を少なくすることができ、加えて、雑音の増加や電流あるいは消費電力の増大を解消することができる。

また、比較部とカウンタ部でカラムＡＤ回路（ＡＤ変換部）を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック１本とカウントモードを切り替える制御線とでカウント処理を制御でき、従来構成で必要としていたカウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。

つまり、ＡＤ変換装置を同一チップ上に搭載した固体撮像装置１において、電圧比較部２５２とカウンタ部２５４とを対にしてＡＤ変換部としてのカラムＡＤ回路２５を構成するとともに、カウンタ部２５４の動作としてダウンカウントとアップカウントとを組み合わせて使用しつつ、処理対象信号の基本成分（本実施形態ではリセット成分）と信号成分との差をデジタルデータにすることで、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの問題を解消することができる。

また、カウンタ部２５４の後段にデータ記憶部２５６を設けることで、データ記憶部２５６から水平信号線１８および出力回路２８を経た外部への信号出力動作と、現行Ｈｘの読出しおよびカウンタ部２５４のカウント動作とを並行して行なうことができ、より効率のよい信号出力が可能となる。

加えて、電圧比較部２５２にサンプル／ホールド機構を持った動作点リセット部３３０を有することでｋＴＣ雑音の発生が懸念されるが、比較器リセットパルスPSETをオフしたまま２回目の信号を読み出して処理するため、１回目の読出しの比較器リセットパルスPSETのサンプル／ホールドにより生じたｋＴＣ雑音もカウンタ部２５４の減算処理により除去される。すなわち、ｋＴＣ雑音の影響を受けることなく、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみについてのＡＤ変換を取り出すことができる。

つまり、カウンタ部２５４において、１回目と２回目の読出し結果をカウントモードを切り替ながら処理することで、列ごとに直接減算できる利点があることに加えて、カウンタ部２５４による減算の際、１回目の読出し結果を保持して２回目を読むため、固定的に生ずるオフセット雑音だけでなく、サンプル／ホールドにより生ずるｋＴＣ雑音まで除去できる利点もある。

リセット成分ΔＶのはバラツキに起因するリセットレベルＳrstが比較可能範囲を超えてしまい比較できなくなる問題の解消だけであれば、サンプル／ホールド機能を持つ動作点リセット部３３０により１回目と２回目の双方について、比較器リセットパルスPSETを一旦オンしてから比較処理をしてもよく、比較器リセットパルスPSETをオフしたまま２回目の信号を読み出して処理するということは必須ではないが、それでは、サンプル／ホールドを用いた場合のｋＴＣ雑音を除去できない。

＜カラムＡＤ変換の問題点の詳細＞
図５〜図８は、カラムＡＤ変換の問題点を詳細に説明する図である。ここで、図５は、参照信号RAMPの傾きとＡＤ変換ゲインとＡＤ変換の分解能の関係を説明する図であり、画素信号ＳｏにおけるリセットレベルＳrst に着目して示している。図６は、本実施形態の縦すじノイズ抑制処理を実施しない場合の、リセットレベルＳrst のＡＤ変換結果を画像化して示した図である。図７は、量子化誤差の問題を説明する図である。図８は、差分処理後のデータに含まれる量子化誤差が現われた画像の一例を示す図である。

本実施形態のカラム処理部２６（特にカラムＡＤ回路２５）においては、リセットレベル（リセット電位）および信号レベル（信号電位）のそれぞれについてシングルスロープ積分型のＡＤ変換処理を実行し、その際に、リセット電位についてはアップカウントおよびダウンカウントの内の一方のモード（前例ではダウンカウント）で処理し、信号電位についてはアップカウントおよびダウンカウントの内の他方のモード（前例ではアップカウント）で処理することで、２回目のカウント処理結果においては、自動的に、両者の差分結果のデジタルデータが得られるようにしている。

本実施形態で採用しているシングルスロープ積分型のＡＤ変換方式では、ＡＤ変換の分解能、つまり１ＬＳＢの大きさは、参照信号RAMPを変化させている間のカウンタ部２５４のカウントスピードと、参照信号RAMPの傾きによって決定される。

たとえば、カウンタ部２５４が１カウントを行なうのに必要な時間をカウントサイクルとすると、その間に参照信号RAMPが変化した量がＡＤ変換の分解能（１ＬＳＢの幅）ということになる。１ＬＳＢの幅が小さい（狭い）ときにはＡＤ変換の分解能が高く、１ＬＳＢの幅が大きい（広い）ときにはＡＤ変換の分解能が低い。

よって、たとえば、カウントスピードの側面では、スピードが速いほどカウントサイクルが短くなり、参照信号RAMPの傾きが同じ場合、その間に参照信号RAMPが変化する量、すなわち１ＬＳＢの幅は小さく、ＡＤ変換の分解能が高くなる。また、参照信号RAMPの傾きが同じ場合、カウントスピードが速いほど参照信号RAMPと垂直信号線１９上の信号電圧とが一致する時点までの計数値が進むので、大きなデジタルデータが得られるようになり、ＡＤ変換のゲインが高くなる。

また、参照信号RAMPの傾きの側面では、カウントスピードが同じ場合、傾きが緩やかなほど、その間に参照信号RAMPが変化する量、すなわち１ＬＳＢの幅は小さく、ＡＤ変換の分解能が高くなる。また、カウントスピードが同じ場合、傾きが緩やかなほど参照信号RAMPと垂直信号線１９上の信号電圧とが一致する時点が遅くなるので、大きなデジタルデータが得られるようになり、ＡＤ変換のゲインが高くなる。

たとえば、図５（Ａ）の参照信号RAMPにおいて実線で示すように、カウントスピードが同じ場合、参照信号RAMPの傾きが急な場合は１ＬＳＢの幅は大きくなり、破線で示したように、参照信号RAMPの傾きがなだらかな場合には、１ＬＳＢの幅は小さくなる。

また、カウントスピードを同じにした状態で、参照信号RAMPの傾きを変えて１ＬＳＢの幅を制御すれば、参照信号RAMPと垂直信号線９１９上の信号電圧とが一致する時点が調整されることになり、その結果、垂直信号線９１９上の信号電圧が同じであっても、一致する時点の計数値、すなわち信号電圧のデジタルデータが調整されることなる。このことは、参照信号RAMPの傾きを変えることがＡＤ変換ゲインを調整することと等価であり、読出ゲインを制御していることと等価であることを意味する。

ここで、シングルスロープ積分型のＡＤ変換方式では、ＡＤ変換前に比較器リセットパルスPSETにより電圧比較部２５２をリセットし、単位画素３から出力される画素信号Ｓｏのリセットレベルのバラツキや電圧比較部２５２のオフセット電圧などに起因するノイズを除去しているが、実際には、電圧比較部２５２の動作においては、全てのノイズを完全に除去できるというものではなく、残ってしまう成分もある。

ここで、比較器リセットパルスPSETによる電圧比較部２５２のリセット動作後にも残るノイズ成分について考察してみると、比較器リセットパルスPSETがオフ（本例ではＨレベル）になるときのｋＴＣ雑音や電圧比較部２５２の反転スピードの列間バラツキ（以下単に、反転スピードバラツキとも称する）などが挙げられる。この内、画像に現われる問題として特に大きいのが、電圧比較部２５２の反転スピードバラツキである。

たとえば、ｋＴＣ雑音に関しては、理想的には、カウンタ部２５４による減算の際に、１回目の読出し結果を保持して２回目を読むため、サンプル／ホールドにより生ずるｋＴＣ雑音を除去できる。ただし、実際には、各垂直列に電圧比較部２５２が存在し、各電圧比較部２５２は電源電圧（Ｖdd）、接地電位（グランド；Ｖss）、参照信号RAMP用の参照信号線２５１、あるいは比較器リセットパルスPSET用のリセット制御線３３１（特にPSET制御線３３１ともいう）が、それぞれ共通配線となっている。そのため、ある列の電圧比較部２５２で発生した雑音が、上記の各共通配線を通じて他列の電圧比較部２５２の動作に影響を及ぼすことで、ＡＤ変換結果に影響を及ぼす。

特に、処理対象のアナログ信号や参照信号RAMPが入力される各入力段には、比較処理における動作点を設定するスイッチ手段としてのスイッチトランジスタ３３２，３３４が設けられており、このスイッチ手段が共通の比較器リセットパルスPSETで制御されることにより、比較器リセットパルスPSETを通じた雑音伝播が参照信号RAMPに対する電圧バラツキに影響を及ぼす。

比較器リセットパルスPSETを通じた雑音には、比較器リセットパルスPSETをインアクティブ（オフ；本例ではＨレベル）にしたときに発生する、PSET用のスイッチトランジスタ３３２，３３４のフィードスルーやチャージインジェクション、あるいはｋＴＣノイズで決まる固定点バラツキが存在する。

このため、PSET制御線３３１を通じた雑音により、参照信号RAMPの電位がＶref でなく、時間方向に雑音成分ΔＶref （ｔ）を持ち、Ｖref ＋ΔＶref （ｔ）となる。

ここで、比較器リセットパルスPSETは場所依存性やスイッチの性能により遅延を持つので、各垂直列のPSET用のスイッチトランジスタ３３２，３３４がオフになる時間が異なる。そのため、電圧比較部２５２の比較器リセットパルスPSETのオフで発生した雑音成分ΔＶref （ｔ）が、参照信号線２５１を経由して、未だ比較器リセットパルスPSETがオフされていない電圧比較部２５２の参照信号入力段（トランジスタ３０３のゲート）に達し、このトランジスタ３０３のリセット電位Ｖrefを変えてしまう可能性がある。この現象は、リセット時の列ごとの差動入力ゲート端電位バラツキΔＶref という形で表れてくる。この比較器リセットパルスPSETがオフになるときのｋＴＣ雑音は、２次元状に不規則（ランダム）に発生する。

図５（Ｂ）に示すように、ｋＴＣ雑音による影響が、ＡＤ変換の１ＬＳＢの幅よりも十分小さい場合、換言すれば、残ってしまうｋＴＣ雑音成分がＡＤ変換結果に表れないようにＡＤ変換の１ＬＳＢの幅内に収まるほどにＡＤ変換のゲインが低いときには、１回目のリセットレベルについてのＡＤ変換時には、比較器リセットパルスPSETによる電圧比較部２５２のリセット動作では取りきれなかった反転スピードの列間バラツキ成分のみが観測される。

このときのＡＤ変換結果を画像にして出力すると、図６に示すように縦すじ状の画像となる。つまり、列ごと、すなわち同じ電圧比較部２５２を通過してくる出力結果を見ると、ＡＤ変換結果には殆どバラツキは存在しないが、列ごとのバラツキ量はかなりの大きさで存在することが分かる。

これは、各列に配されている電圧比較部２５２の反転スピードのバラツキは、各行の読出時に同じように現われるため、差分処理の基準となるリセットレベルのＡＤ変換結果が、同一列内ではほぼ一定の値しか取らないことに起因する。

一方、図５（Ｃ）に示すように、ｋＴＣ雑音による影響が、ＡＤ変換の１ＬＳＢの幅よりも大きい場合、換言すれば、残ってしまうｋＴＣ雑音成分がＡＤ変換結果に表れるようにＡＤ変換の１ＬＳＢの幅よりもはみ出るほどにＡＤ変換のゲインが高いとき（参照信号RAMPの傾きが緩やかなとき）には、１回目のリセットレベルについてのＡＤ変換時には、２次元空間的にランダムに発生するｋＴＣ雑音成分が存在することで、反転スピードの列間バラツキ成分による縦縞ノイズが目立たなくなる。つまり、ｋＴＣ雑音の量が１ＬＳＢの幅よりも十分大きくなってしまえば、画素信号Ｓｏにおけるリセットレベルには自然と２次元空間的に不規則なノイズ成分が混入することになり、反転スピードの列間バラツキ成分による縦縞ノイズを目立たなくさせる効果が得られる。

次に、リセットレベルのＡＤ変換後には、信号レベルのＡＤ変換が実行される。この際には、単位画素３から出力された画素信号Ｓｏにおける信号レベルについて、リセットレベルのＡＤ変換値を初期値として、アップカウントおよびダウンカウントの内のリセットレベルのＡＤ変換時とは異なるカウントモードでシングルスロープ積分型のＡＤ変換を実行することで、自動的に、先に取得しておいたリセットレベルのＡＤ変換結果との間で差分処理がなされた結果のデジタルデータを取得する。その差分処理がなされた結果のデジタルデータは、真の信号成分についてＡＤ変換したものを表わす。

信号レベルはリセットレベルに付加しているものであり、リセットレベルに存在する電圧比較部２５２の反転スピードのバラツキ成分は信号レベルにも同様に含まれる。このため、反転スピードの列間バラツキ成分は、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間での事実上の差分処理によって原理的には除去される。しかしながら、カウンタ部２５４内部でのデジタル領域で差分処理が実行されるため、量子化誤差というものが必ず存在する。

図７を参照して、量子化誤差について考察してみる。ここで、図７（Ａ）では、横軸に列番号、縦軸に任意の行における信号レベルをとっている。入力はアナログ量であるが、出力はデジタル量なので、値は１ＬＳＢ単位で丸められる。たとえば、リセットレベルに対して、４．５ＬＳＢ分の信号が一様に入力されたとする。小数点以下はデジタルでは表現できないので、やはり１ＬＳＢ単位で丸められた結果が得られる。

一方、図７（Ｂ）では、信号レベルの変換結果から、リセットレベルの変換結果をデジタル領域で差分処理した結果をプロットしている。全列一様に４．５ＬＳＢ分の信号が入力されているが、デジタル領域で差分処理した結果は、量子化誤差を持つため、４または５ＬＳＢと±０．５ＬＳＢの量子化誤差を加えた範囲に分布する。

もし、アナログ領域で差分処理を実行していれば、全列一様に４．５ＬＳＢ分の出力が得られるはずであるが、デジタル領域で差分処理を実行する場合の問題として、量子化誤差の問題が必ず表れることが分かる。

これを踏まえて、図６に示したように、同じ電圧比較部２５２を通過してくる列内のデータはほぼ一定で、列間のバラツキのみが存在するリセットレベルのＡＤ変換結果と、一様な信号が重複した信号レベルのＡＤ変換結果との間で差分処理を実行した場合、ＡＤ変換結果はどのようになるだろうか。

取り扱う信号レベルが同じであれば、同じ電圧比較部２５２を通過してくる列内のデータについては、常に一定の値を取るため、量子化誤差も常に同じように重複してくるが、その量子化誤差の乗り方は、列ごとに見れば、ばらばらである。

したがって、セットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実行した結果には±０．５ＬＳＢの量子化誤差が列ごとに蓄積し、その結果得られる画像には、図８に示すように、量子化誤差に起因する縦すじ状のノイズが見えることになる。

つまり、差分処理時の量子化誤差を起因とするノイズのバラツキも、電圧比較部２５２の反転スピードのバラツキと同じように、各行のＡＤ変換時に同じように現われ、縦すじ状のノイズとして画像に現われる。

このように、デジタル領域で差分処理を実行する本実施形態のカラムＡＤ回路２５では、この差分処理時の量子化誤差を起因とする縦すじ状のノイズは、避けることのできない問題である。特にＡＤ変換時の１ＬＳＢの幅が広くなる、換言すればＡＤ変換の分解能が荒く（低く）なる低ゲイン時においては、１ＬＳＢの幅が広い分だけ画像としても強く表れる。

このように、本実施形態で採用しているカラムＡＤ回路２５においては、縦すじ状のノイズは、デジタル領域での差分処理時に発生する量子化誤差と、デジタル領域での差分処理の基準となるリセットレベルについてのＡＤ変換結果が図６に示したように同一列内では一定の値しか取らないため、信号レベルのＡＤ変換結果との間で事実上の差分処理を実行したときには図８に示したように差分処理の量子化誤差が列ごとに蓄積する、という２つの要因が重なって起こっている。

この内、デジタル領域での差分処理時に発生する量子化誤差に関しては、デジタル領域で差分処理を実行する限り本質的につきまとう問題であり回避する方法はない。これに対して、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間での差分処理結果に表れる量子化誤差の列ごとのバラツキに関しては、そのバラツキが列ごとに蓄積しないようにする対処を施すことで回避し得ると考えられる。以下、この回避手法について具体的に説明する。

＜＜縦すじノイズ低減手法；基本＞＞
図９および図１０は、前述した縦すじノイズを抑制するために設けられた縦すじノイズ抑制処理部６０の基本動作を説明する図である。ここで、図９は、本実施形態の縦すじノイズ抑制処理の基本概念を表わした機能図である。図１０は、本実施形態の縦すじノイズ抑制処理における、リセットレベルＳrst のＡＤ変換結果と差分処理後のデータを画像化して示した図である。

本実施形態の縦すじノイズ抑制処理部６０は、ノイズ付加部６２と、カラムＡＤ回路２５とで構成されている。ここで、カラムＡＤ回路２５に関しては、縦すじノイズ抑制処理部６０の機能に役立つのは、機能的には、画素信号ＳｏのリセットレベルＳrst についてのＡＤ変換を実行するＡＤ変換部２５rst と、信号レベルＳsig についてのＡＤ変換を実行するＡＤ変換部２５sig と、リセットレベルＳrst についてのＡＤ変換結果Ｄrst と信号レベルＳsig についてのＡＤ変換結果Ｄsig との間での差分処理を実行する差分処理部２５diffの部分である。

図９では、リセットレベルＳrst と信号レベルＳsig について２回に分けて実行されるＡＤ変換に合わせて、機能的に、リセットレベルＳrst と信号レベルＳsig のそれぞれについて加算部６３rst ，６１sig を有する構成で縦すじノイズ抑制処理部６０を示しているが、実際には、単位画素３から出力される１つの画素信号Ｓｏに対して１つの機能部で実現される。この点は、カラムＡＤ回路２５について、ＡＤ変換部２５rst ，２５sig を有する構成で示しているのも同様である。

図９（Ａ）に示すように、本実施形態の縦すじノイズ抑制処理部６０においては、先ずノイズ付加部６２により、カラム処理部２６のカラムＡＤ回路２５を構成する電圧比較部２５２に供給される画素アレイ部１０からの画素信号Ｓｏに、時間的には変動しないが２次元空間的には画素位置によって異なるノイズレベルを持つ２次元空間ノイズを表わすノイズ信号Ｎ2dimを付加する。

本来、画素信号Ｓｏそのものには縦すじノイズは存在せず、電圧比較部２５２での比較処理時に反転スピードのバラツキによって縦すじノイズＮcompが生じるのであるが、図９（Ａ）では、考え方として、リセットレベルＳrst のＡＤ変換時に注入するノイズは、画素信号のリセットレベルＳrst と信号レベルＳsig の双方に同じように縦すじノイズＮcompが存在する状態でノイズ付加部６２の各加算部６３rst ，６３sig に入力されるものとして示す。

ノイズ付加部６２の加算部６３rst ，６３sig にて２次元空間ノイズを表わすノイズ信号Ｎ2dimが付加されたリセットレベルＳrst と信号レベルＳsig のそれぞれは、対応するＡＤ変換部２５rst ，２５sig に入力されてデジタルデータＤrst ，Ｄsig に変換され、差分処理部２５diffにてＤrst ，Ｄsig の差分が取られることで、信号成分Ｖsig のＡＤ変換結果Ｄｏが得られる。

電圧比較部２５２で発生する縦すじノイズＮcompは、リセットレベルＳrst と信号レベルＳsig の双方に同じように含まれるので、差分処理部２５diffでの差分処理によって原理的に除去される一方で、差分処理部２５diffではデジタル領域で差分処理がなされるので量子化誤差が残り、画像上に量子化ノイズＮquantum となって現われる。

このとき、加算部６３rst ，６３sig にてノイズ信号Ｎ2dimを付加していないときには、図９（Ｂ）に示すように、差分処理を実行した結果には±０．５ＬＳＢの量子化誤差が列ごとに蓄積し、つまり、列ごとに常に同じ量子化誤差が規則的に発生し、列相関性を持つので、縦すじ状の量子化ノイズＮquantum となって現われる。

これに対して、２次元空間的には画素位置によって異なるノイズレベルを持つ２次元空間ノイズ（ノイズ信号Ｎ2dim）をリセットレベルＳrst のＡＤ変換時に注入しておけば、そのノイズは、そのまま信号レベルＳsig のＡＤ変換時にも保持されるので、差分処理部２５diffでの差分処理によって除去される。また、この差分処理時には、量子化誤差が発生することはなんら変わらないが、±０．５ＬＳＢの量子化誤差が２次元空間的に不規則になるので、つまり、画素ごとに不規則に±０．５ＬＳＢ以内の量子化誤差が発生し、それが列ごとに蓄積することがない。

よって、デジタル領域で差分処理を実行した後の画像は、図８と同様に±０．５ＬＳＢ以内の量子化誤差が存在しているものの、不規則に分散しているため、画像上にはランダムな量子化ノイズＮquantum となって現われる。

たとえば、図１０（Ａ）は、図６と同じくリセットレベルＳrst のＡＤ変換結果を画像にしたものであるが、図６の画像に対して２次元的に不規則なノイズを加えたものである。

縦射影で示すように、列ごとにバラツキがあることは図６となんら変わらないが、横射影で示すように、同一列内に着目してもある程度の範囲に亘ってデータが分布していることが分かる。

次に、リセットレベルＳrst のＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実行した場合の画像について考察してみる。図７を用いて説明したような量子化誤差が発生することはなんら変わらないが、図６のようなリセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間での差分処理を実行した場合には、列ごとに常に同じ量子化誤差が発生していたのに対し、図１０のような２次元的に不規則なノイズが付加されている場合は、画素ごとに不規則に±０．５ＬＳＢ以内の量子化誤差が発生し、それが列ごとに蓄積することがない。

このため、差分処理を実行した後の画像は、図８と同様に±０．５ＬＳＢ以内の量子化誤差が存在しているものの、不規則に分散しているため、図１０（Ｂ）に示すように、縦すじ模様は全く認識できなくなる。

このように、差分処理の基準となるリセットレベルＳrst に２次元的に不規則なノイズを混入するだけで、差分処理後の量子化ノイズによる縦すじノイズを軽減することができる。差分処理後にも残留しているノイズ量は、どちらも０．５ＬＳＢ以内で変わらないが、それが列ごとに蓄積し縦すじ模様として認識される場合と、不規則に分布している場合では、人間の感じ方は大きく異なり、不規則に分布している場合の方がずっと自然に受け入れることができる。これは、幾何学的なパターン認識ができる場合は、どうしてもそこに意識が集中してしまうという人間の認知心理学的な特性によるものである。

また、ＡＤ変換前に画素信号Ｓｏに付加した２次元空間ノイズ（ノイズ信号Ｎ2dim）は、リセットレベルＳrst と信号レベルＳsig のそれぞれで同じであるから、電圧比較部２５２で発生する縦すじノイズＮcompがリセットレベルＳrst と信号レベルＳsig の双方に同じように含まれる場合に、差分処理部２５diffでの差分処理によって原理的に除去されるのと同じように、ノイズ信号Ｎ2dimも原理的に除去される。

付加したノイズはデジタル領域での差分処理（ＣＤＳ機能と等価）により除去されるため、画質の劣化には繋がらない。結果的には、付加した２次元状のノイズは、デジタル領域での差分処理に伴う量子化ノイズ発生の空間的規則性を無くすだけの働きをなすのである。時間的に安定していれば、量子化誤差成分を除けば、基本的には差分処理によって除去できるため、画質劣化にはならないのである。この点は、時間的にランダムなノイズを付加した場合には、その除去が困難であるのと大きく異なる。

前記説明から分かるように、本実施形態の縦すじノイズ抑制処理は、画素信号Ｓｏに２次元空間ノイズ（ノイズ信号Ｎ2dim）を付加することが重要な要素となっている。ここで、画素信号Ｓｏに如何様にして２次元空間ノイズを付加するかが問題となってくる。

既に説明したように、比較器リセットパルスPSETによる電圧比較部２５２のリセット動作後にも残るノイズ成分として、比較器リセットパルスPSETのオフ時のｋＴＣ雑音や電圧比較部２５２の反転スピードの列間バラツキなどがあるが、比較器リセットパルスPSETのオフ時のｋＴＣ雑音は２次元状に不規則に発生する。

このため、図５（Ｃ）に示したように、特に変換ゲインが高いとき、換言すれば、参照信号RAMPの傾斜が緩やかで１ＬＳＢの幅が狭いとき、ｋＴＣ雑音の量が１ＬＳＢの幅よりも十分大きくなってしまえば、自然とリセットレベルには２次元状に不規則なノイズ成分が混入することになる。よって、特にゲインが低いとき、換言すれば、参照信号RAMPの傾斜が急で１ＬＳＢの幅が広いときのみ積極的にノイズ混入を行なうことを考えればよい。

ところが、単純に熱雑音やショットノイズのような時間的に不規則なノイズ、すなわち、リセットレベルのＡＤ変換時と信号レベルのＡＤ変換時の間に値が変わってしまうようなランダムノイズを画素信号に加えてしまうと、差分処理では取り除くことができず、最終的に得られる画像の劣化に繋がるため、特に高画質が期待される低ゲイン時には好ましくない。よって、ここで加えるノイズは、時間的に安定したノイズであって、２次元空間的にはランダムなノイズであることが求められる。

このように、付加するノイズは、２次元的には不規則なノイズであることが必要であるから、たとえば一般的に２次元固定パターンノイズと呼ばれるような、画素の位置ごとにレベルの異なるノイズをリセットレベルに加えてやることが最も望ましいと考えられる。

つまり、カラムＡＤ回路２５を構成する電圧比較部２５２に入力される画素信号のリセットレベルを、２次元的に配置された画素の位置ごとにランダムにする仕組みを採ればよいことが分かる。以下、画素信号Ｓｏのリセットレベルを２次元空間的にランダムにすることで、画素信号Ｓｏに２次元空間的なノイズ（ノイズ信号Ｎ2dim）を付加する具体的な仕組みについて説明する。

＜＜画素信号のリセットレベルとノイズ付加について＞＞
図１１は、画素信号のリセットレベルとリセットレベルに加える２次元空間的なノイズの質について説明する図である。図１１では、ＡＤ変換機能を有するカラムＡＤ回路２５周辺の回路構成例と動作を説明するようにして示している。この図は、下記の参照文献１からの引用である。

＊参照文献１：米本和也、“ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用―原理、構造、動作方式、諸特性からシステム概要まで”、Ｃ＆Ｅ基礎解説シリーズ、ＣＱ出版社、ｐ202

図１では、理解し易いように、電圧比較部２６２を差動入力形式で記述していたが、実際には、シングルスロープ積分型ＡＤ変換の手法を実現する回路構成には種々のものがあり、現実的には、電圧比較部２６２が差動入力形式となる場合もあれば、電圧比較部２６２が差動入力形式とならない場合もある。

図１１（参照文献１）では、図１と異なるＡＤ変換方式が例として挙げられているが、図１に示した方式でも、図１１の方式でも、画素の動作は基本的に同じである。

たとえば、図１１（Ａ）に示す構成例では、入出力間にスイッチが設けられたインバータと、インバータの入力に一端が接続された容量の他端に切替えスイッチで信号電圧と参照信号RAMPが交互に与えられるチョッパ型の比較器にしている。また、全垂直列に対して１つのカウンタ部（ＣＮＴ）２４を共用し、そのカウンタ部２４のＭビット出力を各垂直列まで引き回す構成を採っている。以下具体的に説明する。

カラムＡＤＣ２６は、垂直信号線１９（垂直列）ごとに並列処理するＡＤコンバータにより、画素の固定パターンノイズを抑圧しながらデジタル信号に変換する。このため、カラムＡＤＣ２６は、固定パターンノイズを抑圧するための基準信号をクランプする方式に特徴を有している。

図１１（Ａ）に示すように、カラムＡＤＣ２６は、画素信号Ｖsig におけるリセットレベルをカラムＡＤＣ２６の中でクランプするために、コンデンサ２６１、アンプ２６２、およびスイッチ２６３からなる第１のクランプ回路と、コンデンサ２６４、アンプ２６５、およびスイッチ２６６からなる第２のクランプ回路とを有する、２段のクランプ回路（ダブルクランプ回路）構成としている。

このダブルクランプ回路の入力側には、垂直信号線１９に現れる画素信号Ｖsig の取り込みを制御するための構成として、スイッチ２６７，２６８とコンデンサ２６９を有している。第２のクランプ回路の出力は、データ保持機能を持つラッチ回路２７０に入力される。

各スイッチ２６３，２６６，２６７，２６８には、水平走査部１２から制御線を介して制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４が入力される。また、スイッチ２６８の一方の入力端子には、図示しない参照信号生成部２７から、ランプ波形をした参照信号RAMPがＡＤ変換用の基準信号（ＡＤＣ基準信号）として入力される。またラッチ回路２７０には、カウンタ部２４からのＭビットのカウンタ出力値が、他の垂直列と共通に入力される。

このような構成において、画素信号をデジタルデータに変換するに当たっては、画素リセットパルスRST により単位画素３のフローティングディフュージョン３８を電源電位にリセットし、そのリセットレベルを増幅用トランジスタ４２で増幅するとともに電圧信号に変換して垂直信号線１９に読み出した後、読出パルス（転送パルス）TRG により読出選択用トランジスタ３４をオンさせてフォトダイオードなどの電荷生成部３２から信号電荷をフローティングディフュージョン３８に転送し、増幅用トランジスタ４２で増幅するとともに電圧信号に変換して信号レベルを垂直信号線１９へと読み出している。

たとえば、カラムＡＤＣ２６は、垂直選択パルスVSELによる行切替え期間などの前段階期間ｔ９０〜ｔ９９で、まず画素リセットパルスRST によって（ｔ９１〜ｔ９２）、単位画素３のリセット信号Ｖrst が垂直信号線１９に出力されるので、カラムＡＤＣ２６の２つのクランプ回路を、図１１（Ｂ）に示す動作タイミングに従って、制御パルスＳ１，Ｓ２により、粗精度クランプおよび高精度クランプを行なう。

すなわち、先ず、スイッチ２６７をオンして（ｔ９３）、アンプ２６２，２６６のスイッチ２６３，２６６を同時に閉じてから（ｔ９４）、スイッチ２６３を先に開くと（ｔ９５）、画素信号Ｖsig がアンプ２６２の閾値電圧にスイッチ２６３のスイッチングのばら付きが加算された電圧に粗精度クランプされる。このとき、スイッチ２６６は閉じたままなので、その電圧がアンプ２６５の入力の閾値電圧になる。

この後、スイッチ２６６を開くと（ｔ９６）、アンプ２６５にも、スイッチングのばら付きを含んでクランプされる。このとき、スイッチ２６６のスイッチングのばら付き成分はアンプ２６５の利得で割った分が入力信号Ｖin側のばら付きに還元され、入力信号Ｖinから見るとクランプ精度が向上することとなる。

この結果、クランプ回路で発生し得る縦筋状の固定パターンノイズの発生を十分に抑制できる。すなわち、クランプ回路のばら付きがよく抑えられた状態でリセット信号Ｖrst のクランプが完了する。

次に、転送パルスTRG が立つことによって画素信号Ｖsig0が垂直信号線１９に現れるので（ｔ９７ａ〜ｔ９７ｂ）、スイッチ２６８を閉じてサンプリングする（ｔ９８〜ｔ９９）。サンプリングが完了したら、スイッチ２６７を開いてＡＤＣ基準信号である参照信号RAMPをスイッチ２６８を介して与える（ｔ９９）。

これにより、ランプ波形状を呈した参照信号RAMPに応じてやがて入力信号Ｖinがクランプ回路の閾値電圧を越えてアンプ２６５の出力が反転する。そのときのＭビットカウンタのカウンタ値が画素信号になり、ラッチ回路２７０に記憶されて、ＡＤ変換が完了する。この後、ラッチ回路２７０に記憶・保持された画素データＶout3は、所定のタイミングで、水平走査部１２から制御線を介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作によって順次カラム領域部外や固体撮像装置１のチップ外へ出力する。すなわちラッチ回路２７０で保持された画素データＶout3は、水平走査部１２内の水平シフトレジスタを走査することにより、水平信号線２８２を介して直列に読み出すことができる。

このような構成のカラムＡＤＣ２６によれば、固定パターンノイズの発生を十分に抑制でき、加えて、撮像信号の直流成分の変動を抑制することもできる。つまり、カラムＡＤＣ２６は、直流レベル抑制処理部の機能をも備える構成となる。

ここで、図１１（Ｂ）の画素信号Ｓｏに示すように、単位画素３は画素リセットパルスRST によりフローティングディフュージョン３８にリセットをかけている期間に最も高い電圧を出力するが、画素リセットパルスRST を立ち下げた（オフにした）瞬間、リセットノイズと呼ばれるノイズが放出され、垂直信号線１９の電位である画素信号Ｓｏが若干下方向に変動するのが見て取れる。この電圧レベルがリセットレベルＳrst と称されるものである。このリセットレベルＳrst に信号成分Ｖsig0が付加されて信号レベルＶsig が現われることになる。

ここで、一般的な画素信号の読出しとＡＤ変換においては、垂直信号線１９上に現われるリセットレベルが十分に安定になってからリセットレベルについてのＡＤ変換を実行する。これに対して、垂直信号線１９上に現われるリセットレベルが安定になる前にリセットレベルについてのＡＤ変換を実行するようにすれば、不安定な状態のリセットレベルについてＡＤ変換を実行することになる。

このことは、ＡＤ変換結果にリセットノイズが混入することを意味するのであるが、このリセットノイズの量は画素ごとに大きさがまちまちになるので、その混入具合も画素ごとにまちまちとなり、結果的にリセットレベルの変換結果に、２次元的に不規則なノイズを混入することができると考えられる。

ここで、不安定な状態のリセットレベルについてＡＤ変換を実行する仕組みとしても様々な手法が考えられる。たとえば、単位画素３を駆動する駆動パルスのオン／オフタイミングと電圧比較部２５２のリセットを解除するタイミングとを一般的なタイミングとは異なるものとする第１の手法を採ることが考えられる。

具体的には、画素リセットパルスRST をオフするタイミングと、電圧比較部２５２をリセットさせる比較器リセットパルスPSETをオフするタイミングの間隔（以下リセット解除間隔ＴRelease とも称する）を、一般的に取られる間隔よりも狭くする。

ここで、「リセット解除間隔ＴRelease を一般的に取られる間隔よりも狭くする」とは、単位画素３側の画素リセット部としてのリセットトランジスタ３６によるリセット動作時に生じるリセットノイズの一部が、電圧比較部２５２側の動作点リセット部（オフセット除去部）３３０によるオフセット除去動作で除去されないノイズとして注入されるようにすることを意味する。

リセット解除間隔ＴRelease をこのようにするためには、動作点リセット部３３０が電圧比較部２５２のオフセット除去を開始した後、このオフセット除去が解除される前に、リセットトランジスタ３６により単位画素３をリセットさせ、リセットトランジスタ３６による画素リセット動作によって生じるリセットノイズが完全に安定する前に、動作点リセット部３３０によるオフセット除去動作が解除されるように制御すればよい。

なお、リセット解除間隔ＴRelease を一般的に取られる間隔よりも狭くする調整に当たっては、画素リセットパルスRST 側を調整する方法と、比較器リセットパルスPSET側を調整する方法と、その両者を組み合わせた方法の何れかを採用することができる。

また、垂直信号線１９のバイアス電流（単位画素３に対しての読出電流）を一般的に取られる電流値よりも少なくする第２の手法を採ることも考えられる。垂直信号線１９のバイアス電流を絞れば、画素信号ＳｏをカラムＡＤ回路２５側に読み出す際の周波数特性を落とすことができ、その結果、わざとリセットノイズの安定に掛かる時間が長くなるようにすることができる。画素リセットパルスRST や比較器リセットパルスPSETのタイミングを従来のままとしておいても、垂直信号線１９上に現われるリセットレベルが不安定な状態でＡＤ変換を実行することができる。

以下、それぞれの手法について、その手法を具現化する回路と動作について、具体的に説明する。

＜＜縦すじノイズ低減手法；第１実施形態＞＞
図１２および図１３は、縦すじノイズ低減手法の第１実施形態を説明する図である。ここで、図１２は、縦すじノイズ抑制処理部６０に設けられるノイズ付加部６２の第１実施形態を示す回路図であり、図１３は、その動作を説明する図である。

第１実施形態は、リセット解除間隔ＴRelease を狭くする手法であって、画素リセットパルスRST 側を調整する方法を採用した点に特徴を有する。

図１２に示すように、第１実施形態の縦すじノイズ抑制処理部６０は、ノイズ付加部６２が通信・タイミング制御部２０内に包含された構成となっている。具体的には、先ず通信・タイミング制御部２０は、マスタークロックCLK0のパルス数を水平同期信号に同期して計数（カウント）するカウンタ４１０と、外部の中央制御部との間で通信処理を実行する通信制御部４２０と、単位画素３を駆動する各種の駆動パルスのオン／オフタイミングを決定するデコーダ４３０とを備える。これらは、従来構成と同様のものである。

デコーダ４３０は、カウンタ４１０から供給されるパルスカウント値Ｐcount を参照しながら、内部的に設定されている各種駆動パルスのオン／オフタイミングを規定するアドレス値Ｐaddress に従って、駆動パルスをＬレベルやＨレベルにしていく。つまり、カウンタ４１０のカウント結果をデコードして、アドレス値Ｐaddress で決められたタイミングで駆動パルスを生成していく。

また、通信・タイミング制御部２０は、第１実施形態の特有の機能部として、画素リセットパルスRST のオフタイミングを調整することでリセット解除間隔ＴRelease を狭くするべく、画素リセットパルスRST に対してのオフタイミング調整用の計数値調整部４４０を備える点に特徴を有する。計数値調整部４４０としては、減算器もしくは加算器を使用することができる。

計数値調整部４４０は、カウンタ４１０から供給されるパルスカウント値Ｐcount から、通信制御部４２０を介して指示された調整値Ｐadj （パルス位置オフセット量）を減算器で減算しもしくは加算器で加算して、その調整結果（Ｐcount1）をデコーダ４３０に供給する。なお、パルスカウント値Ｐcount から調整値Ｐadj を減算するのか、パルスカウント値Ｐcount に調整値Ｐadj を加算するのかは、予め取り決めておき、それに合わせて調整値Ｐadj を設定するようにすればよい。

デコーダ４３０は、画素リセットパルスRST のオフタイミングに関しては、カウンタ４１０から供給されるパルスカウント値Ｐcount ではなく、計数値調整部４４０から供給された調整後のパルスカウント値Ｐcount1を参照する。そして、内部的に設定されている画素リセットパルスRST のオフタイミングを規定するアドレス値Ｐaddress に従って、画素リセットパルスRST をオフレベル（本例ではＨレベル）にする。

つまり、画素リセットパルスRST をつくる部分（本例の場合は画素リセットパルスRST の立上りエッジを作る部分）だけは、パルスカウント値Ｐcount に対してオフセットを与える計数値調整部４４０を間に挿入し、パルスカウント値Ｐcount でカウント結果をオフセットさせることで、デコーダ４３０が画素リセットパルスRST を立ち上げる位置をずらせるような構成にするのである。

第１実施形態の場合、計数値調整部４４０と、デコーダ４３０における画素リセットパルスRST を生成する（特にオフする）機能部分とで、ノイズ付加部６２が構成されることになる。

計数値調整部４４０に対する調整値Ｐadj の設定は、通信制御部４２０を介しての設定情報で行なうようにする。こうすることで、内部的に画素リセットパルスRST のオフタイミング（本例ではＨレベルへの遷移タイミング）がアドレス値Ｐaddress によって規定されていても、調整値Ｐadj の外部設定によって、画素リセットパルスRST のオフタイミングを固体撮像装置１の状況に合わせて自由に設定できる。

これにより、通常（従来）の駆動タイミングでは、図１３において点線で示すように、画素リセットパルスRST を入れ終わった後、垂直信号線１９に現れるリセットノイズ成分が十分安定した後、電圧比較部２５２に対しての比較器リセットパルスPSETをオフすることで画素信号Ｓｏのオフセット成分を完全に除去してしまうが、ノイズ混入を実行する際には、わざと画素リセットパルスRST をオフするタイミングを時間的に後方にずらしてやることで、リセット解除間隔ＴRelease を狭くする。

こうすることで、わざとリセットノイズが安定しきらないタイミングで電圧比較部２５２のリセット状態を解除することができる。このことは、画素リセット用の画素リセットパルスRST のパルス幅を制御し、画素のリセットノイズのセトリング量を制御することで、２次元的に不規則なノイズを注入することを意味する。

その結果、安定しきらなかったリセットノイズ成分がリセットレベルについてのＡＤ変換結果へと混入するが、このリセットノイズの量は画素ごとに大きさがまちまちなので、その混入具合も画素ごとにまちまちとなり、結果的にリセットレベルのＡＤ変換結果に、２次元的に不規則なノイズを混入することができる。

また、電圧比較部２５２のリセット解除から、実際に参照信号RAMPのスロープ開始（すなわちＡＤ変換開始）までには時間があるので、その間に垂直信号線１９のリセットノイズ成分が完全に安定するような動作タイミングに設定することで、その後のリセットレベルについてのＡＤ変換時と信号レベルについてのＡＤ変換時の間にリセットレベルが変わってしまうようなこともなく、従って時間的なランダムノイズ成分を持たず、画質を劣化させることもない。

事実上、画素信号のリセットレベルや信号レベルに、２次元的に不規則な固定パターンノイズを同量で混入してＡＤ変換を実行し、各ＡＤ変換結果を差分処理することで、信号成分のデジタルデータを、差分処理に伴って生じる量子化ノイズが２次元空間的にランダムとなった状態で取得することになる。

このような仕組みを採ることで、ＡＤ変換の分解能が粗い場合においても、差分処理に伴って生じる量子化誤差が列ごとに蓄積する現象を防止でき、縦すじ状の不自然なノイズの発生を抑えることができる。

また、画素信号を駆動する駆動パルスのオン／オフタイミング（本例では画素リセットパルスRST のオフタイミング）を調整することで、リセットレベルの不安定な状態で電圧比較部２５２のリセットを解除するようにリセット解除間隔ＴRelease を狭くすることで、換言すれば、画素自身が持つリセットノイズを利用することで、２次元空間ノイズを画素信号に混入させるようにしているので、乱数発生器のような複雑な回路を別途設ける必要がなく、状来方式から回路規模の増大がない。

加えて、ほぼ完全に列周期性を排除した分布のノイズを注入することができるため、人間の目には最も自然に見える。「列周期性を排除した分布のノイズを注入」すれば、ＡＤ変換結果にもこのノイズが含まれるようにすることができ、画像中のノイズも列相関性を持たなくなり不規則に分布した状態となる。その結果、人間の認知心理学的な特性に起因して、事実上、注入した不規則に分布しているノイズを取り除かなくても、視覚上は問題がなくなるのである。もちろん、カラム処理部２６が備えるＣＤＳ処理機能を使って注入した不規則に分布しているノイズを取り除けば、視覚レベルだけでなく実体面（データ上）でも問題がなくなる。

また、リセットレベルに付加したノイズは、そのまま信号レベルのＡＤ変換時にまで保存される、すなわち、２回目のＡＤ変換中、より詳しくは２回目のＡＤ変換結果として事実上実施されるＣＤＳ処理に相当する差分処理が完了するまで変動しない、時間的に安定したノイズを注入することができ、付加したノイズ自体は差分処理によって取り除くことができ、一般的なディザ技術のように、ランダムノイズ量を増加させることがない。

また、画素リセット用の画素リセットパルスRST のパルス幅を制御し、画素のリセットノイズのセトリング量を制御することでノイズ注入をする方法を用いることで、ノイズ量の制御性がよくなる。画素リセットパルスRST のパルス幅の制御、換言すれば、リセット解除間隔ＴRelease の制御は、計数値調整部４４０に対する調整値Ｐadj で指定できるからである。

よって、電圧比較部２５２のオフセット除去動作時にはノイズを発生させるが、ＡＤ変換時には完全にセトリングさせて、時間的に安定させる、といった微妙な制御ができるなど、リセット解除間隔ＴRelease を、固体撮像装置１の状況に合わせて自由に設定できる利点がある。

＜＜縦すじノイズ低減手法；第２実施形態＞＞
図１４および図１５は、縦すじノイズ低減手法の第２実施形態を説明する図である。ここで、図１４は、縦すじノイズ抑制処理部６０に設けられるノイズ付加部６２の第２実施形態を示す回路図であり、図１５、その動作を説明する図である。

第２実施形態は、リセット解除間隔ＴRelease を狭くする手法であって、画素リセットパルスRST 側を調整する方法を採用した点で第１実施形態と同様であるが、その調整量を、ＡＤ変換ゲインに連動させるようにした点に特徴を有する。

第１実施形態の仕組みでは、リセット解除間隔ＴRelease を従来よりも狭く設定するようにしていたが、この方法をそのまま単純に用いてしまうと、混入したノイズ成分により、当然リセットレベルのバラツキが増えてしまい、安定してリセットレベルについてのＡＤ変換が行なえなくなる可能性が出てくる。特に、リセットレベルのＡＤ変換時の参照信号RAMPの振幅は、信号レベルのＡＤ変換時に比べてかなり狭く設定するようにしているので、極端な場合、画素信号が、リセットレベルのＡＤ変換時の参照信号RAMPの範囲からはみ出してしまい、ＡＤ変換が適切に行なわれない場合が出てくる。

すなわち、図５を用いて説明したように、１回目（画素信号におけるリセット成分）の読出動作とＡＤ変換の説明では、リセット成分ΔＶのバラ付きは一般に小さく、またリセットレベルＳrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知であるとし、１回目のリセット成分ΔＶの読出し時には、参照信号RAMPを調整することにより、ダウンカウント期間（ｔ１０〜ｔ１４；比較期間）を短くすることが可能であると説明していた。

しかしながら、リセットレベルのバラツキが増えると、そのバラツキに対して不都合なく比較処理が完了できるだけの十分な余裕を持つ必要が生じ、その分だけ、１回目の比較処理時間が掛かってしまう。

たとえば、図５で説明したように、ＡＤ変換ゲインを高くした場合、換言すれば、参照信号RAMPの傾きを緩やかにして１ＬＳＢの幅を狭くした場合、参照信号RAMPの振幅が狭くなってしまうので、この問題が起こる可能性が高くなる。

ただし、図５（Ｃ）に示したように、ＡＤ変換ゲインを高くした場合というのは、先に説明したｋＴＣ雑音成分や、そもそも電圧比較部２５２が持つノイズ成分が、１ＬＳＢの幅よりも十分大きくなってくる方向であるので、特に何もしなくてもリセットレベルのＡＤ変換結果には不規則なノイズが分布し、ここで問題にしている量子化誤差の列ごとの蓄積もそもそも起こり難いと考えてよい。

よって、リセットノイズを利用したノイズ混入を、ＡＤ変換ゲインの設定に応じて実行するようにする、より具体的には、リセット解除間隔ＴRelease を、ＡＤ変換ゲインに連動させて調整する（低ゲイン時ほど狭くする）ようにすればよいと考えられる。これを実現するのが、第２実施形態の縦すじノイズ抑制処理部６０である。

具体的には、図１４に示すように、第２実施形態の縦すじノイズ抑制処理部６０は、回路構成上の概要としては、第１実施形態と概ね同様の構成となっている。違いは、画素リセットパルスRST に対してのオフタイミング調整用の計数値調整部４４０に対する調整値Ｐadj の設定がＡＤ変換ゲインに連動するように、ＡＤ変換ゲインの制御情報を通信制御部４２０を介して計数値調整部４４０に通知するようにしている点である。

また、計数値調整部４４０は、その内部に、通信制御部４２０を介しての外部からの通信で設定されるゲイン設定値に対応する調整値Ｐadj を求めるゲイン／調整値変換部４４２を有している。

ゲイン／調整値変換部４４２としては、たとえば、予め決められた変換式に従って入力されたＡＤ変換ゲインの設定値を調整値Ｐadj に変換する、あるいは、ＡＤ変換ゲインと調整値Ｐadj との関係を定義付けたルックアップテーブルＬＵＴ（Look Up Table ）を持つなどして、変換条件をプログラムしておけばよい。変換式をプログラムしておいたりルックアップテーブルＬＵＴを利用するようにプログラムしておくことで、ゲイン設定値とノイズ注入量を複雑に制御する場合にも、少ない回路規模で容易に制御が可能である。

なお、ゲイン設定値と調整値Ｐadj との関係は、ゲイン設定値に応じて滑らかに変化させることで連続的なパルス位置制御を実現するようにしてもよいし、階段（ステップ）状に変化させることで、段階的なパルス位置制御を実現するようにしてもよい。

変換式を利用する場合は滑らかに変化させることが容易である。これに対して、ルックアップテーブルＬＵＴを利用する方式は階段状に変化させる仕組みとの親和性が高い。なお、ルックアップテーブルＬＵＴを利用する方式であっても、テーブルに存在しない値に関して補間処理を行なうことで滑らかに変化させることもできる。もちろん、変換式を利用する場合であっても、階段状に変化させることができる。

計数値調整部４４０は、ゲイン／調整値変換部４４２で求められたゲイン設定値に適合する調整値Ｐadj （パルス位置オフセット量）を、カウンタ４１０から供給されるパルスカウント値Ｐcount から減算器で減算しもしくは加算器で加算して、その調整結果をデコーダ４３０に供給する。つまりゲイン設定値に応じてカウンタ値をオフセットさせる量を調整する。

これにより、ノイズ混入を実行する際には、わざと画素リセットパルスRST をオフするタイミングを時間的に後方にＡＤ変換ゲインに適合する分だけずらしてやることで、ＡＤ変換ゲインに連動してリセット解除間隔ＴRelease を調整できる。

具体的には、図１５において実線で示すように、参照信号RAMPの傾きが緩やかでＡＤ変換ゲインの低いときには量子化誤差の蓄積を防ぐため、画素リセットパルスRST の幅を広くして立上りエッジが比較器リセットパルスPSETの立上りエッジに近づくようにし、換言すれば、リセット解除間隔ＴRelease を狭くし、垂直信号線１９に現れるリセットノイズが安定する前に電圧比較部２５２を比較器リセットパルスPSETでオフさせることで、リセットノイズを積極的に混入させる。

これに対して、図１５において点線で示すように、参照信号RAMPの傾きが急でＡＤ変換ゲインが高いときには、ＡＤ変換の安定を優先し、画素リセットパルスRST の幅を狭くして、換言すれば、リセット解除間隔ＴRelease を通常のタイミングと同程度に広くし、リセットノイズが十分安定してから電圧比較部２５２を比較器リセットパルスPSETでオフさせるようにする。

この２つの状態は、画素リセットパルスRST の幅（換言すればリセット解除間隔ＴRelease ）をＡＤ変換ゲインに応じて連続的に制御することで滑らかに変化していくようにする、もしくは、ＡＤ変換ゲインに応じて段階的に制御することで段階的に変化していくようにする。

電圧比較部２５２のオフセット除去動作時にはノイズを発生させるが、ＡＤ変換時には完全にセトリングさせて、時間的に安定させる、といった微妙な制御ができるし、ＡＤ変換ゲインに応じてノイズ注入量を制御するといったことも容易になるのである。

＜＜縦すじノイズ低減手法；第３実施形態＞＞
図１６および図１７は、縦すじノイズ低減手法の第３実施形態を説明する図である。ここで、図１６は、縦すじノイズ抑制処理部６０に設けられるノイズ付加部６２の第３実施形態を示す回路図であり、図１７は、その動作を説明する図である。

第３実施形態は、リセット解除間隔ＴRelease を狭くする手法であって、比較器リセットパルスPSET側を調整する方法を採用した点に特徴を有する。なお、ここでは、第２実施形態に対する変形例として、その調整量を、ＡＤ変換ゲインに連動させるようにした例で示すが、ＡＤ変換ゲインとの連動のない第１実施形態に対する変形例として適用することもできる。

具体的には、図１６に示すように、第３実施形態の縦すじノイズ抑制処理部６０は、回路構成上の概要としては、第２実施形態と概ね同様の構成となっている。違いは、比較器リセットパルスPSETに対してのオフタイミング調整用の計数値調整部４４０に対する調整値Ｐadj の設定がＡＤ変換ゲインに連動するように、ＡＤ変換ゲインの制御情報を通信制御部４２０を介して計数値調整部４４０に通知するようにしている点である。

計数値調整部４４０は、ゲイン／調整値変換部４４２で求められたゲイン設定値に適合する調整値Ｐadj （パルス位置オフセット量）を、カウンタ４１０から供給されるパルスカウント値Ｐcount から減算器で減算しもしくは加算器で加算して、その調整結果（Ｐcount2）をデコーダ４３０に供給する。つまりゲイン設定値に応じてカウンタ値をオフセットさせる量を調整する。

デコーダ４３０は、比較器リセットパルスPSETのオフタイミングに関しては、カウンタ４１０から供給されるパルスカウント値Ｐcount ではなく、計数値調整部４４０から供給された調整後のパルスカウント値Ｐcount2を参照する。そして、内部的に設定されている比較器リセットパルスPSETのオフタイミングを規定するアドレス値Ｐaddress に従って、比較器リセットパルスPSETをオフレベル（本例ではＨレベル）にする。

つまり、比較器リセットパルスPSETをつくる部分（本例の場合は比較器リセットパルスPSETの立上りエッジを作る部分）だけは、パルスカウント値Ｐcount に対してオフセットを与える計数値調整部４４０を間に挿入し、パルスカウント値Ｐcount でカウント結果をオフセットさせることで、デコーダ４３０が比較器リセットパルスPSETを立ち上げる位置をずらせるような構成にするのである。

第３実施形態の場合、計数値調整部４４０と、デコーダ４３０における比較器リセットパルスPSETを生成する（特にオフする）機能部分とで、ノイズ付加部６２が構成されることになる。

これにより、ノイズ混入を実行する際には、わざと比較器リセットパルスPSETをオフするタイミングを時間的に前方にＡＤ変換ゲインに適合する分だけずらしてやることで、ＡＤ変換ゲインに連動してリセット解除間隔ＴRelease を調整できる。

具体的には、図１７において実線で示すように、参照信号RAMPの傾きが緩やかでＡＤ変換ゲインの低いときには量子化誤差の蓄積を防ぐため、比較器リセットパルスPSETの幅を狭くして立上りエッジが画素リセットパルスRST の立上りエッジに近づくようにし、換言すれば、リセット解除間隔ＴRelease を狭くし、垂直信号線１９に現れるリセットノイズが安定する前に電圧比較部２５２を比較器リセットパルスPSETでオフさせることで、リセットノイズを積極的に混入させる。

これに対して、図１７において点線で示すように、参照信号RAMPの傾きが急でＡＤ変換ゲインが高いときには、ＡＤ変換の安定を優先し、比較器リセットパルスPSETの幅を広くして、換言すれば、リセット解除間隔ＴRelease を通常のタイミングと同程度に広くし、リセットノイズが十分安定してから電圧比較部２５２を比較器リセットパルスPSETでオフさせるようにする。

この２つの状態は、比較器リセットパルスPSETの幅（換言すればリセット解除間隔ＴRelease ）をＡＤ変換ゲインに応じて連続的に制御することで滑らかに変化していくようにする、もしくは、ＡＤ変換ゲインに応じて段階的に制御することで段階的に変化していくようにする。

制御対象が画素リセットパルスRST であるのか比較器リセットパルスPSETであるのかと、ＡＤ変換ゲインに対するパルス幅の制御方向に違いがあるが、第２実施形態と同様に、電圧比較部２５２のオフセット除去動作時にはノイズを発生させるが、ＡＤ変換時には完全にセトリングさせて、時間的に安定させる、といった微妙な制御ができるし、ＡＤ変換ゲインに応じてノイズ注入量を制御するといったことも容易になるのである。

なお、画素リセットパルスRST でリセット解除間隔ＴRelease を調整する場合と、比較器リセットパルスPSETでリセット解除間隔ＴRelease を調整する場合とを比べた場合、画素リセット部（リセットトランジスタ３６）によるリセット動作時に生じるリセットノイズの一部を、オフセット除去部（動作点リセット部３３０）によるオフセット除去動作で除去されないノイズとして注入する仕組みや、画素リセット部（リセットトランジスタ３６）による単位画素３のリセット動作の解除から、オフセット除去部（動作点リセット部３３０）によるオフセット除去動作が解除されるまでのリセット解除間隔をＡＤ変換ゲインに応じて調整する仕組みを、これら駆動パルスのタイミングを調整することで実現でき、その仕組みが簡単になる効果を共通に有する。

一方、比較器リセットパルスPSETによるリセット動作には、列ごとに設けられた電圧比較部２５２（コンパレータ）の列間バラツキ（入力オフセットなどの反転スピードに依存しない成分を意味する）を吸収する役割があり、比較器リセットパルスPSETのアクティブ期間（本例ではＬレベル）を短くしてしまうと、その機能が不十分となり、電圧比較部２５２の列周期性を増大してしまう可能性がある。

他方で、画素リセットパルスRST は、２次元状に配された各単位画素３に対して働きかける駆動パルスであるので、列周期性への影響がない。

よって、この点に鑑みれば、画素リセットパルスRST でリセット解除間隔ＴRelease を調整する場合の方が、列周期性を増大させることなく、２次元的にランダムな列周期性を排除したノイズを付加できる、という優位性がある。

＜＜縦すじノイズ低減手法；第４実施形態＞＞
図１８および図１９は、縦すじノイズ低減手法の第４実施形態を説明する図である。ここで、図１８は、縦すじノイズ抑制処理部６０に設けられるノイズ付加部６２の第４実施形態を示す回路図であり、図１９は、その動作を説明する図である。

第４実施形態は、垂直信号線１９のバイアス電流（単位画素３に対しての読出電流）を一般的に取られる電流値よりも少なくする手法を採用した点に特徴を有する。なお、ここでは、第２実施形態や第３実施形態に対する変形例として、その調整量を、ＡＤ変換ゲインに連動させるようにした例で示すが、ＡＤ変換ゲインとの連動のない第１実施形態に対する変形例として適用することもできる。

図１８に示すように、第４実施形態の縦すじノイズ抑制処理部６０は、読出電流源部２４が読出電流をＡＤ変換ゲインに連動して制御する機能によってノイズ付加部６２が構成されるようになっている。

具体的には、先ず画素アレイ部１０に付随して設けられる画素ソースフォロワ用のトランジスタ２４２は、基準電流発生器としての基準電流源部２４４から供給される基準電圧（もしくは基準電流）を基準として一定の読出電流を流すようになっている。

そして、その読出電流値を決める基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）がＡＤ変換ゲインに連動するように、ＡＤ変換ゲインの制御情報を通信制御部４２０を介して基準電流源部２４４に通知するようにしている。

基準電流源部２４４は、その内部に、通信制御部４２０を介しての外部からの通信で設定されるゲイン設定値に対応する基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）を求めるゲイン／基準値変換部２４７を有している。

ゲイン／基準値変換部２４７としては、たとえば、予め決められた変換式に従って入力されたＡＤ変換ゲインの設定値を基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）に変換する、あるいは、ＡＤ変換ゲインと基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）との関係を定義付けたルックアップテーブルＬＵＴを持つなどして、変換条件をプログラムしておけばよい。変換式をプログラムし、あるいはルックアップテーブルＬＵＴを利用するようにプログラムしておくことで、ゲイン設定値とノイズ注入量を複雑に制御する場合にも、少ない回路規模で容易に制御が可能である。

なお、ゲイン設定値と基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）との関係は、ゲイン設定値に応じて滑らかに変化させることで連続的なパルス位置制御を実現するようにしてもよいし、階段（ステップ）状に変化させることで、段階的なパルス位置制御を実現するようにしてもよい。この点は、ゲイン／調整値変換部４４２と同様である。

基準電流源部２４４は、ゲイン／基準値変換部２４７で求められたゲイン設定値に適合する基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）を電流生成部２４５（図示せず、図２を参照）に設定することで、垂直信号線１９に対しての電流源として機能する負荷ＭＯＳトランジスタ２４２による読出電流を、ゲイン設定値に連動するように調整する。

これにより、単位画素３に対する画素リセットパルスRST や、電圧比較部２５２に対する比較器リセットパルスPSETのパルス形状は全くそのままで、画素信号を垂直信号線１９に読み出す際の読出電流源部２４による読出電流値をゲイン設定値に連動させて絞ることで、画素信号の読出しの周波数特性を落とし、わざとリセットノイズの安定に掛かる時間が長くなるようにする。つまり、基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）を、外部通信によって設定されるＡＤ変換ゲインの値に応じて制御することで、ＡＤ変換ゲインに応じたノイズ混入を行なうことができる。

このような仕組みによっても、動作点リセット部３３０が電圧比較部２５２のオフセット除去を開始した後、このオフセット除去が解除される前に、リセットトランジスタ３６により単位画素３をリセットさせ、リセットトランジスタ３６による画素リセット動作によって生じるリセットノイズが完全に安定する前に、動作点リセット部３３０によるオフセット除去動作が解除されるように制御することができる。

その結果、単位画素３側の画素リセット部としてのリセットトランジスタ３６によるリセット動作時に生じるリセットノイズの一部が電圧比較部２５２側の動作点リセット部（オフセット除去部）３３０によるオフセット除去動作で除去されないノイズとして注入されるようにすることができる。

これにより、第２や第３実施形態で説明した手法と全く同じ効果を得ることができる。ＡＤ変換ゲインに応じてノイズ注入量を制御する点も同じである。

具体的には、図１９において実線で示すように、参照信号RAMPの傾きが緩やかでＡＤ変換ゲインの低いときには量子化誤差の蓄積を防ぐため、読出電流を絞ることで、リセットレベルの安定化時間Ｔstb を長くして、比較器リセットパルスPSETの立上りエッジに近づくようにすることで、事実上、リセットノイズを積極的に混入させる。

これに対して、図１９において点線で示すように、参照信号RAMPの傾きが急でＡＤ変換ゲインが高いときには、ＡＤ変換の安定を優先し、読出電流を通常レベルと同程度にする（多く流す）ことで、リセットレベルの安定化時間Ｔstb を短くして、安定してＡＤ変換ができるようにする、すなわち、リセットノイズが十分安定してから電圧比較部２５２を比較器リセットパルスPSETでオフさせるようにする。

この２つの状態は、読出電流値（換言すればリセットレベルの安定化時間Ｔstb をＡＤ変換ゲインに応じて連続的に制御することで滑らかに変化していくようにする、もしくは、ＡＤ変換ゲインに応じて段階的に制御することで段階的に変化していくようにする。

このような第４実施形態の手法は、得られる効果は画素リセットパルスRST や比較器リセットパルスPSETの幅（換言すればリセット解除間隔ＴRelease ）を制御する手法と変わらないが、画素ソースフォロワの動作電流（読出電流）を絞るため、消費電力を低減する効果も同時に得ることができる。ただし、読出電流値が少ないと、高速応答に問題があるので、この第４実施形態を適用できるのは、低速読出しでも構わないシステムに限られると考えてよい。

以上説明したように、第１〜第４実施形態の何れにおいても、時間的には不変でかつ２次元空間的にはランダムなノイズを画素信号に注入しておいてからリセットレベルと信号レベルとについてＡＤ変換を実行して両者の差分を取ることで、デジタル領域での差分処理に伴って生じる量子化誤差に起因する縦すじ状のノイズを低減できるようになった。

なお、縦すじ状の不自然なノイズを軽減させるアプローチとして、参照文献２に、列並列読出回路と画素アレイの間にスイッチングマトリクス（Switching Matrix）を設け、ランダムに切り替えることで縦すじノイズを軽減するといった方法が紹介されている。

＊参照文献２：ISSCC 2006,Session27.ImageSensors,27.4、 [A CMOS Imager with Column-Level ADC Using Dynamic Column FPN Reduction]

しかしながら、参照文献２に記載の仕組みでは、実際に発生した縦すじノイズをランダムに散らすだけであり、縦すじノイズ量がそもそも大きいときは画質の劣化に繋がってしまう、また隣接３列程度しかスイッチングできないため、３列以上の周期で発生する縦すじに関しては効果がない、といった欠点がある。

また、特開２００５−１６７９１８号公報には、やはり量子化誤差起因の縦すじノイズを目立たなくする技術が紹介されているが、ここで紹介されている方法は、最後に擬似一様乱数にを加えることで固定の縦すじノイズを軽減するものであり、やはり付加したノイズによる画質の悪化が避けられない、また、その回路構成上、加算平均を行なうためのメモリ回路や、擬似一様乱数発生回路のような付加回路がどうしても必要になる、といった欠点がある。

これに対して、前述の各本実施形態の仕組みにおいては、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間での差分処理（ＣＤＳ処理に相当する）の前に時間的に安定しかつ２次元空間的にランダムなノイズ（特に列周期性を排除したノイズ）を付加することで、差分結果に残る量子化誤差を２次元空間的にランダムにするとともに、付加したノイズ自身は差分処理で除去するようにしたので、ノイズ付加が画質の劣化に繋がらないこと、ＡＤ変換前の画素信号上で列周期性を排除したノイズを付加するため、従来技術においては問題となっている「周期の比較的長い列周期性のノイズ」すなわち縦すじ状のノイズに対しても効果がある、乱数発生器のような付加回路が必要とならない、といった利点を持っている。

また、図１に示した固体撮像装置１においては、カラム処理部２６内においてデジタル的にリセットレベルと信号レベルの差分処理を実行することで、画素のリセットレベルのバラツキを除去するととともに、縦すじノイズも同時に除去されることになるため、後段での縦すじ補正処理を全く必要としない。

よって、そもそも縦すじノイズ除去回路を別個に搭載する必要もなければ、当然に、加算平均処理に必要なメモリ回路も必要ない。非常にシンプルなシステムを提供することができる。

＜撮像装置＞
図２０は、前述の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置８００は、可視光カラー画像を得る撮像装置になっている。

前述した固体撮像装置１の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、時間的には不変でかつ２次元空間的には不規則なノイズを付加した状態で、基準レベルと信号レベルとを独立にデジタルデータに変換するようにすることで、各ＡＤ変換結果にもこのノイズが含まれるようにすることができ、ノイズが列相関性を持たなくなる。その結果、列相関性を持ったノイズが画像に現われ難くすることができる。

具体的には、撮像装置８００は、被写体Ｚの像を担持する光Ｌを撮像部側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、色フィルタ群８１２および画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力された撮像信号を処理する撮像信号処理部８３０とを備えている。

光学ローパスフィルタ８０４は、折返し歪みを防ぐために、ナイキスト周波数以上の高周波成分を遮断するためのものである。また、図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。この点は、一般的な撮像装置と同様である。

画素アレイ部１０の撮像面では、被写体Ｚの像を担持する可視光に応じた電荷が発生する。電荷の蓄積動作や電荷の読出動作などの動作は、図示しないシステムコントロール回路から駆動制御部７へ出力されるセンサ駆動用のパルス信号によって制御される。

画素アレイ部１０から読み出された電荷信号、すなわち可視光像を担持する可視光撮像信号は撮像信号処理部８３０に送られ、所定の信号処理が加えられる。

たとえば、撮像信号処理部８３０は、画素アレイ部１０から出力されたセンサ出力信号（可視光撮像信号）に対して黒レベル調整やゲイン調整やガンマ補正などの前処理を行なう前処理部８３２と、前処理部８３２から出力されたアナログ信号をデジタイル信号に変換するＡＤ変換機能やＣＤＳ機能を持ったカラム処理部２６と、撮影レンズ８０２で生じるシェーディングや画素アレイ部１０の画素欠陥などを補正する画素信号補正処理部８３６と、カラム処理部２６で取得され画素信号補正部で補正された信号成分Ｖsig のデジタルデータに基づいて画像信号を生成する画像信号処理部８４０とを備えている。

駆動制御部７には、画素アレイ部１０の垂直信号線１９を介して伝送される画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部６２が内蔵されている。

なお、このような撮像装置８００は、撮像信号処理部８３０のうちの前段処理部８３２およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、前記実施形態で示したように、これら（およびノイズ付加部６２を含む通信・タイミング制御部２０）が画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１０を利用してもよいのは言うまでもない。

また、図では、固体撮像装置１０や画素信号補正処理部８３６や画像信号処理部８４０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８００を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６や図示を割愛した参照信号生成部２７などの画素アレイ部１０側と密接に関連した信号処理部（その後段の画素信号補正処理部８３６や画像信号処理部８４０は除く）並びに通信・タイミング制御部２０を利用したノイズ付加部６２とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１０を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１０の後段に、残りの信号処理部、たとえば画素信号補正処理部８３６や画像信号処理部８４０を設けて撮像装置８００の全体を構成するようにしてもよい。

または、図示を割愛するが、画素アレイ部１０（撮像部）と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１０を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１０に加えて、信号処理部、すなわち、カラム処理部２６や図示を割愛した参照信号生成部２７さらには画素信号補正処理部８３６や画像信号処理部８４０を設けるととともに、通信・タイミング制御部２０を利用したノイズ付加部６２を設けて、撮像装置８００の全体を構成するようにしてもよい。

さらに、これらを組み合わせて、画素アレイ部１０（撮像部）と、カラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部および通信・タイミング制御部２０を利用したノイズ付加部６２と、撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１０を提供するようにしてもよい。

また、固体撮像装置１におけるモジュールの形態として、画素信号補正処理部８３６や画像信号処理部８４０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８００とが同一のものと見なすこともできる。

このような撮像装置８００は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８００においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１について説明したのと同様に、列相関性を持ったノイズが画像に現われ難くいものとすることができる。また、列相関性のノイズを抑制するためにＡＤ変換時に付加した２次元空間的にランダムなノイズは、カラム処理部２６におけるデジタル領域での差分処理によるＣＤＳ機能によって除去することができるので、付加したノイズが画像に現われることがない。

本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 単位画素の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。 電圧比較部の概略回路図である。 図１に示した固体撮像装置のカラムＡＤ回路における基本動作である信号取得差分処理を説明するためのタイミングチャートである。 参照信号の傾きとＡＤ変換ゲインとＡＤ変換の分解能の関係を説明する図である。 本実施形態の縦すじノイズ抑制処理を実施しない場合の、リセットレベルのＡＤ変換結果を画像化して示した図である。 量子化誤差の問題を説明する図である。 差分処理後のデータに含まれる量子化誤差が現われた画像の一例を示す図である。 本実施形態の縦すじノイズ抑制処理の基本概念を表わした機能図である。 本実施形態の縦すじノイズ抑制処理における、リセットレベルのＡＤ変換結果と差分処理後のデータを画像化して示した図である。 画素信号のリセットレベルとリセットレベルに加える２次元空間的なノイズの質について説明する図である。 縦すじノイズ抑制処理部に設けられるノイズ付加部の第１実施形態を示す回路図である。 第１実施形態のノイズ付加部の動作を説明する図である。 縦すじノイズ抑制処理部に設けられるノイズ付加部の第２実施形態を示す回路図である。 第２実施形態のノイズ付加部の動作を説明する図である。 縦すじノイズ抑制処理部に設けられるノイズ付加部の第３実施形態を示す回路図である。 第３実施形態のノイズ付加部の動作を説明する図である。 縦すじノイズ抑制処理部に設けられるノイズ付加部の第４実施形態を示す回路図である。 第４実施形態のノイズ付加部の動作を説明する図である。 固体撮像装置を利用した撮像装置の概略構成を示す図である。

符号の説明

１…固体撮像装置、１０…画素アレイ部、１９…垂直信号線（列信号線）、２０…通信・タイミング制御部、２３…クロック変換部、２４…読出電流源部、２５…カラムＡＤ回路、２５２…電圧比較部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、３…単位画素、６０…縦すじノイズ抑制処理部、６２…ノイズ付加部、７…駆動制御部

Claims (5)

1. 複数の画素が行列状に配された画素アレイ部と、
   前記画素から出力される画素信号を列ごとに伝送する列信号線と、
   前記列信号線を介して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部と、
   前記ノイズ付加部によって前記ノイズが付加された前記画素信号の基準レベルと信号レベルとを独立にデジタルデータに変換するＡＤ変換部と
   を備えた固体撮像装置。
2. 前記ＡＤ変換部で取得される前記基準レベルのＡＤ変換結果と前記信号レベルのＡＤ変換結果との間で差分処理を実行することで、前記基準レベルと前記信号レベルの差で示される信号成分のデジタルデータを取得する差分処理部
   をさらに備えた請求項１に記載の固体撮像装置。
3. 前記ノイズ付加部は、前記基準レベルのデジタルデータへの変換時に、前記ノイズを付加する
   請求項１に記載の固体撮像装置。
4. 複数の画素が行列状に配された画素アレイ部と、
   前記画素から出力される画素信号を列ごとに伝送する列信号線と、
   前記列信号線を介して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部と、
   前記ノイズ付加部によって前記ノイズが付加された前記画素信号の基準レベルと信号レベルとを独立にデジタルデータに変換するＡＤ変換部と、
   前記ＡＤ変換部で取得される前記基準レベルのＡＤ変換結果と前記信号レベルのＡＤ変換結果の各デジタルデータに基づいて画像信号を生成する画像信号処理部と
   を備えた撮像装置。
5. 前記ＡＤ変換部で取得される前記基準レベルのＡＤ変換結果と前記信号レベルのＡＤ変換結果との間で差分処理を実行することで、前記基準レベルと前記信号レベルの差で示される信号成分のデジタルデータを取得する差分処理部をさらに備え、
   前記画像信号処理部は、前記差分処理部で取得される信号成分のデジタルデータに基づいて前記画像信号を生成する
   請求項４に記載の撮像装置。