JP4983265B2 - 固体撮像装置、撮像装置 - Google Patents

Description

本発明は、物理量分布検知の半導体装置の一例である固体撮像装置および撮像装置に関する。詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布をアナログの電気信号やデジタルのデータとして読み出す仕組みに関する。特に、画像信号の読出し時に画素を間引いて出力する機能を備える仕組みに関する。

たとえば光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

一例として映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ；金属酸化膜半導体）やＣＭＯＳ（Complementary Metal-oxide Semiconductor； 相補金属酸化膜半導体）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。

近年では、固体撮像装置の一例として、ＣＣＤイメージセンサが持つ種々の問題を克服し得るＭＯＳやＣＭＯＳ型のイメージセンサが注目を集めている。

たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。

また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルとも言われる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を決められたアドレスの順または任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子やホール）を前記能動素子で増幅し、画像情報として読み出す。

ここで、近年の固体撮像装置の傾向としては、画素の微細化と高速化が顕著である。後者に関しては、画素信号の読出処理時間を短縮する高速化方式の一例として、画素アレイ部（撮像部）の全ての画素から画素信号を読み出すのではなく、一部の画素信号のみを読み出す間引き読みが知られている（たとえば、特許文献１を参照）。特許文献１では、一例として、行単位もしくは列単位で間引きを行なうモードが示されている。

再公表特許 ＷＯ２００３／０７９６７５号公報

一例として、静止画撮影時には全画素を読み出すが、動画撮影時は画素数を間引いて減らし高速に読み出しを行なうといったように、場合によって画素数を減らす処理のために、間引き読みが利用される。

しかしながら、行単位や列単位（以下行単位で代表して記す）で間引き読みを行なうと、読出し動作の行なわれない間引き行と間引かれない読出し行とで、画素に対する駆動条件（トランジスタの駆動頻度）が異なることに起因して、様々な問題が生じてしまう。

前記特許文献１では、その一例として、間引き読出モードでの長時間の使用の後には、間引き行と間引かれない読出し行とで、画素を構成するトランジスタやそれを駆動するための画素配線や駆動バッファの劣化度合いに差異が生じ、全画素読出しモードに切り替えたとき、その影響が周期的な筋として目に見える画像特性の劣化と、その改善策について開示している。

しかしながら、間引き読出しに関わる問題は前記特許文献１に開示されているもの以外にも存在する。その一例として、間引かれる行では露光があるものの読出し動作が行なわれないので、露光が継続されると、光電変換部で生成された電荷が溢れ、読出し行に影響を与えてしまう現象（ブルーミング現象と称する）がある。

本発明は、上記事情に鑑みてなされたもので、間引き読出し時に生じ得るブルーミング現象を緩和し、良好な画質を維持することができる仕組み提供することを目的とする。

本発明に係る固体撮像装置の一実施形態は、物理量の変化を電荷によって検知する検知部（光電変換部などのフォトダイオードが典型例）、検知部で検知された電荷を画素信号に変換する画素信号生成部（フローティングディフュージョン構造の増幅アンプが典型例）、入力される転送制御電位に基づいて検知部で検知された電荷を画素信号生成部へ転送する転送部（転送トランジスタが典型例）、および入力される初期化制御電位に基づいて画素信号生成部の電位を初期化する初期化部（リセットトランジスタが典型例）を有する単位画素がマトリクス状に配列された画素アレイ部と、画素アレイ部の一部の単位画素の画素信号を、たとえば行単位あるいは列単位で読み出す間引き読出しモードで単位画素を制御する駆動制御部とを備えるものとした。

ここで、駆動制御部は、間引き読出しモード時に、間引かれる単位画素の検知部で溢れる電荷が、当該間引かれる単位画素の画素信号生成部側に転送され易い状態となるように、当該間引かれる単位画素の転送部に供給する転送制御電位であるブルーミング対策電位を制御するようにする。

間引かれる単位画素の転送部に対して、このようなブルーミング対策電位の制御を行なうことで、 通常のインアクティブレベルを供給する場合に比べて、転送部の転送電極下のポテンシャル障壁を下げる。これにより、フォトダイオードを始めとする検知部内に溢れた不要な電荷は、画素信号生成部側に排出され易い状態になる。

また従属項に記載された発明は、本発明に係る表示装置の一実施形態のさらなる有利な具体例を規定する。

たとえば、ブルーミング対策電位は、先ずはインアクティブレベルよりもアクティブレベル側の電位であればよいのであるが、信頼性や暗電流の観点からは、過剰にアクティブレベル側の電位であることは好ましくない。よって、インアクティブレベルとアクティブレベルの間の適度な電位（中間電位）であることが実際上は好ましいことになる。

ここで、ブルーミング対策電位は、既に他の目的で中間電位に相当するような電位が使用されていれば、それを使用するのがよい。アクティブレベルとインアクティブレベルとの間にブルーミング対策電位を専用に設けて使用してもよいが、その場合、そのブルーミング対策電位を発生する回路の対処が別途必要となるので、既に存在する他の目的用の中間電位そのものをブルーミング対策用電位として兼用する方が回路構成をコンパクトにできる利点がある。

ここで、「他の目的で」とは、転送部を駆動する転送制御電位そのものがブルーミング対策用以外で使用しているものであってもよいし、初期化部を駆動する初期化制御電位であってもよいし、その他の単位画素を駆動する制御電位であってもよいし、極端な事例では、単位画素を駆動する制御電位に限らず、固体撮像装置を構成する他の要素を制御する制御電位であってもよい。

あるいは、間引かれる単位画素の転送部に対して供給するブルーミング対策電位は、 実際には電位を持たないフローティング状態としてもよい。本明細書において、「ブルーミング対策電位」は、ブルーミング現象を抑制可能な、ある大きさを持つ電位だけでなく、電位としての大きさを持たないフローティング状態も含む意味である。

なお、間引かれる単位画素の転送部に対して、ブルーミング対策電位の制御を行なうことで検知部内に溢れた不要な電荷を画素信号生成部側に排出すると、その排出された電荷の処理も考慮すべきである。

その対処の第１例としては、初期化部をディプレッション構造のトランジスタを有するものとするのが好適な方法である。ディプレッション構造を採用すれば、制御電圧をインアクティブにしておいたままでも、リーク電流の動作を利用することで、自動的に初期化部の検知部から転送されてきた不要な電荷を電源側に排出することができる。

また、第１例を採用しない場合には、間引かれる単位画素の初期化部を制御して、ブルーミング対策電位の転送部への供給によって画素信号生成部に転送された電荷を排出させるのがよい。この動作は、通常の読出し動作におけるシャッタ動作のように読出動作行との連動処理が不要であり、シャッタ動作行や読出動作行の制御に影響のない適当なタイミングで行なえばよい。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

本発明の一実施形態によれば、間引き読出しモード時に、間引かれる単位画素に関して、その転送部に供給する転送制御電位を、検知部で溢れる電荷が画素信号生成部側に転送され易い状態となるブルーミング対策電位に設定する。これにより、検知部内に溢れた不要な電荷は画素信号生成部側に排出され易い状態になるので、間引きされた単位画素で生じる電荷が溢れて隣接する読出し動作の単位画素に漏れ込むというブルーミング現象を抑制できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。

複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やその他のアナログ信号処理部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出す、垂直列とＣＤＳ処理機能部やデジタル変換部などが１対１に接続されるカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、カラム処理部２６にＡＤ変換用の参照信号Ｖslopを供給する参照信号生成部２７と、出力回路２８とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。

なお、参照信号Ｖslopは、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。

本実施形態のカラムＡＤ回路２５は、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig とを独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分のデジタルデータを取得する差分処理部の機能を備えている。

なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平デコーダ１２ａおよび水平駆動部１２ｂを有する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直デコーダ１４ａおよび垂直駆動部１４ｂを有する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

なお、図示を割愛するが、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力クロック（マスタークロック）CLK0やクロック変換部で生成された高速クロックに基づいて内部クロックを生成する。

クロック変換部で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、検知部の一例である受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプ（画素信号生成部の一例）とから構成される。

画素内アンプとしては、単位画素３の電荷生成部で生成・蓄積された信号電荷を電気信号として出力することができるものであればよく、様々な構成を採ることができるが、一般的には、フローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタを有する転送部、リセットゲート部の一例であるリセットトランジスタを有する初期化部、垂直選択用トランジスタ、およびフローティングディフュージョン（フローティングノードとも称される）の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる（たとえば後述の図２Ａを参照）。

あるいは、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。

なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

水平走査回路１２は、カラム処理部２６からカウント値を水平信号線１８へ読み出す読出走査部の機能を持つ。

水平走査部１２や垂直走査回路１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。

これらの各機能部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。

なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

水平走査部１２や垂直走査部１４は、たとえばデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このためたとえば、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、初期化制御電位を規定する画素リセットパルスRST 、転送制御電位を規定する転送パルスTRG 、垂直選択パルスVSELなど）が含まれる。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。

通信・タイミング制御部２０は、たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

この際、単位画素３を２次元マトリクス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

また、通信・タイミング制御部２０では、端子５ａを介して入力される入力クロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2とも言う。

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出し行を規定する（画素アレイ部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。

ここで、本実施形態のＣＭＯＳ型の固体撮像装置１のように、Ｘ−Ｙアドレス型の撮像装置では各面素の蓄積フレーム時間ごとに読み出される蓄積順次読出方式となり、ここでは行単位で駆動パルスを供給するので、同じ期間中に光電変換素子に入射した光を信号電荷として蓄積し、全画素から同時に垂直ＣＣＤに読み出すことで蓄積の同時性を満たす蓄積同時化読出方式すなわちグローバル露光（Global Exposure ）となるＣＣＤ型とは大きく異なり、ライン露光（ローリングシャッタ（Rolling Shutter ）もしくはフォーカルプレーン蓄積とも称する）となる。

このローリングシャッタ方式の電子シャッタ動作としては、ある読出し行がシャッタ動作の行（シャッタ動作行）に設定され単位画素３を構成する光電変換素子（検知部）に対するリセット処理がなされた時点から、その読出し行が読出し動作の行（読出し動作行）に設定され実際に信号電荷を垂直信号線１９側に読み出すまでの時間が露光時間となる。

水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。

カラム処理部２６の各カラムＡＤ回路２５は、対応する列の単位画素３のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号Ｓｏを、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタル信号に変換するＡＤＣ(Analog Digital Converter)回路を持つ。

カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号Ｓｏを、列ごとに設けられたカラムＡＤ回路２５を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、シングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

シングルスロープ積分型のＡＤ変換に当たっては、変換開始から参照信号Ｖslopと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号Ｖslopを供給するとともに、クロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号Ｖslopと比較することによって比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでＡＤ変換を行なう。

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベルもしくはリセットレベルと称する）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理（いわゆるＣＤＳ処理と等価）を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。

＜参照信号生成部とカラムＡＤ回路との詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac に同期して、階段状の鋸歯状波（ランプ波形；以下参照信号Ｖslopとも称する）を生成して、カラム処理部２６の個々のカラムＡＤ回路２５に、この生成した階段状の鋸歯状波の参照信号ＶslopをＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。

なお、この参照信号Ｖslopは、たとえば逓倍回路で生成される逓倍クロックを元に生成される高速クロックを基準とすることで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照信号Ｖslopが基本的には同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫdac に同期して、単位時間ごとに１ずつカウント値を変化させ、そのカウント値を電流加算型のＤＡ変換回路で電圧信号に変換するようにする。

カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号Ｖslopと、行制御線１５（Ｖ１，Ｖ２，Ｖ３，…，Ｖｖ）ごとに単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号を比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。

ここで、本実施形態では、列ごとに配された電圧比較部２５２にＤＡ変換回路２７ａから参照信号Ｖslopが共通に供給され、各電圧比較部２５２が処理を担当する画素信号電圧Ｖｘについて、共通の参照信号Ｖslopを使用して比較処理を行なうようになっている。

通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセットレベルＶrst と信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかや、その他の制御情報を指示するための制御信号ＣＮ５が入力されている。

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号Ｖslopが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。

このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、参照信号Ｖslopと同様に、逓倍回路で生成される逓倍クロック（高速クロック）を使用することができ、この場合、端子５ａを介して入力されるマスタークロックCLK0を使用するよりも高分解能にできる。

ここで、カウンタ部２５４は、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている点に特徴を有する。

また、本実施形態のカウンタ部２５４としては、カウント出力値がカウントクロックＣＫ０に同期せずに出力される非同期カウンタを使用するのが好ましい。基本的には、同期カウンタを使用することもできるが、同期カウンタの場合、全てのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましいのである。

カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

個々のカラムＡＤ回路２５の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備える構成を採ることもできる。

データ記憶部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。

なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。

データ記憶部２５６には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。

水平走査回路１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。

データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。

特に、データ記憶部２５６を備えた構成とすれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。

このような構成において、カラムＡＤ回路２５は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレート出力が反転する。たとえば、電圧比較部２５２は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧Ｖｘと参照信号Ｖslopとが一致したときに、Ｌレベル（アクティブ状態）へ遷移する。

カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレート出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。

この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。

＜単位画素の回路構成例＞
図２および図２Ａは、図１に示した固体撮像装置１に使用される単位画素３の構成例を説明する図である。図２は、単位画素３を構成する各構成要素の画素セルレイアウト例を示す図である。また、図２Ａは、その単位画素３の回路構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。画素アレイ部１０内の単位画素（画素セル）３の構成は、通常のＣＭＯＳイメージセンサと同様であり、本実施形態では、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものを記載しているが、３つのトランジスタからなる３ＴＲ構成のものを使用することができる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成（以下４ＴＲ構成とも言う）のものを使用することができる。

たとえば、図２Ａに示す４ＴＲ構成の単位画素３は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。

この単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。

転送部を構成する読出選択用トランジスタ３４は、転送信号φTRG が供給される転送駆動バッファＢＦ１により転送配線（読出選択線ＴＸ）５５を介して駆動されるようになっている。初期化部を構成するリセットトランジスタ３６は、リセット信号φRST が供給されるリセット駆動バッファＢＦ２によりリセット配線（ＲＳＴ）５６を介して駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択信号φVSELが供給される選択駆動バッファＢＦ３により垂直選択線（ＳＥＬ）５２を介して駆動されるようになっている。各駆動バッファは、垂直走査部１４の垂直駆動部１４ｂによって駆動可能になっている。

フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部３２は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位：たとえば−１Ｖ程度）に接続され、他端（カソード側）が読出選択用トランジスタ３４の入力端（典型的にはソース）に接続されている。なお、基準電位Ｖssは接地電位GND とすることもある。

読出選択用トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続され、制御入力端（ゲート）には転送駆動バッファＢＦ１から転送パルスTRG が供給される。

画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源Ｖrd（通常は電源Ｖddと共通にする）にそれぞれ接続され、ゲート（リセットゲートＲＧ）には画素リセットパルスRST がリセット駆動バッファから入力される。

詳細は後述するが、本実施形態においては、リセットトランジスタ３６としては、ディプレッション（Depletion ）構造のものを用いるのが好ましい。これは、リセットトランジスタ３６がオン時に、単位画素３の電源となるリセット電圧Ｖrdとフローティングディフュージョン３８の電位をばらつきなく一致させるため、また、確実にリセットさせて残像をなくすためである。リセット電源Ｖrdと増幅用トランジスタ４２用の電源Ｖddとを共通にすると、リセットトランジスタ３６がオン時のフローティングディフュージョン３８の電位は、各電源線の電位レベルに概ね（閾値電圧を考慮して）一致する。

なお、リセットトランジスタ３６としてディプレッション構造のものを使用すると、リセットトランジスタ３６がオフ状態（非選択時）においてもリーク電流が流れ得る。詳細は後述するが、本実施形態では、この特性を、間引読出しモード時のブルーミング対策の一手法に利用する。

垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、垂直選択用トランジスタ４０と増幅用トランジスタ４２の配置を逆にして、垂直選択用トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインに接続され、増幅用トランジスタ４２のソースが画素線５１に接続されるようにしてもよい。垂直選択線５２には、垂直選択信号ＳＥＬが印加される。

増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線５３（１９）に接続されるようになっている。

転送パルスTRG 、画素リセットパルスRST 、および垂直選択パルスVSELは、一般的には、何れもアクティブＨ（ハイ；電源電圧レベル）、インアクティブＬ（ロー：基準レベル）の２値パルスが使用される。電源電圧レベルはたとえば３Ｖ程度とする。基準レベルは、たとえば、０．４〜０．７Ｖあるいは接地レベルの０Ｖとするが、場合によっては、一部のパルスについては、−１Ｖ程度の負電位とすることもある。

本実施形態では、この内の読出選択用トランジスタ３４のゲートに供給する転送パルスTRG に関しては、電源電圧レベルと基準レベルの２種類の電位を使用する２値駆動だけでなく、ハイレベルとローレベルの間の任意の電圧（中間電圧と称する：ハイレベルとローレベルを含まない）をも使用する少なくとも３種類以上の電位を使用する駆動（代表して３値駆動と称する）も適用可能にする。

通常の全画素読出しモード時には３値の内の両端の２値を使う２値駆動にするが、間引き読出しモード時には、読出し行と間引き行とで、３値の内の両端の２値と３値を使い分けることで、間引読出しモード時のブルーミング対策を行なう。この対処のため、転送駆動バッファＢＦ１には、３値駆動の対応をとるための制御情報（３値制御信号Ｇ）が供給されるようになっている。２値と３値の使い分けや３値制御信号Ｇについては、後で詳しく説明する。

さらに垂直信号線５３は、その一端がカラム処理部２６側に延在するとともに、その経路において、読出電流源部２４が接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。

具体的には、読出電流源部２４は、各垂直列に設けられたＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）２４２と、全垂直列に対して共用される電流生成部２４５およびゲートおよびドレインが共通に接続されソースがソース線２４８に接続されたＮＭＯＳ型のトランジスタ２４６を有する基準電流源部２４４とを備えている。

各負荷ＭＯＳトランジスタ２４２は、ドレインが対応する列の垂直信号線５３に接続され、ソースが接地線であるソース線２４８に共通に接続されている。これにより、各垂直列の負荷ＭＯＳトランジスタ２４２は基準電流源部２４４のトランジスタ２４６との間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するように接続されている。

ソース線２４８は、水平方向の端部（図１の左右の垂直列）で基板バイアスである接地（GND ）に接続され、負荷ＭＯＳトランジスタ２４２の接地に対する動作電流（読出電流）が、チップの左右両端から供給されるような構成となっている。

電流生成部２４５には、必要時にのみ所定電流を出力するようにするための負荷制御信号SFLACTが、図示しない負荷制御部から供給されるようになっている。電流生成部２４５は、信号読出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２４２によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２４２は、選択行の増幅用トランジスタ４２とソースフォロアを組んで読出電流を増幅用トランジスタ４２に供給することで垂直信号線５３への信号出力をさせる。

このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下FD電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９（５３）に出力する。

リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。

＜画素構造＞
図３は、図２に示した単位画素３の、電荷生成部３２およびフローティングディフュージョン３８に着目したＢ−Ｂ'断面線およびＣ−Ｃ'断面線における濃度分布（プロファイル）断面構造の模式図である。図３Ａは、図３のＡ−Ａ'断面線および図２のＢ−Ｂ'断面線のポテンシャル断面図の一例である。

一例として、ｎ型シリコン基板（第１導電型の半導体基板NSUB）上に、第２導電型の半導体層としてのｐ型不純物（Ｐウェル）が形成されており、第２導電型の半導体層に第１導電型の不純物をイオン注入することによって形成された電荷蓄積層（第１センサ領域）を具備したフォトダイオードPDがセンサ部（受光部）として形成される。つまり、ｎ型の半導体基板NSUBを用い、電荷生成部３２として、Ｐウェル内にｎ型のフォトダイオードPDを形成している。光を受光し光電変換して得た信号電荷が、電荷蓄積層に蓄積される。

また、さらに好ましくは、このようなセンサ部（フォトダイオードPD）において、Ｎ+ 型不純物領域からなるＮＰダイオードの表面側の電荷蓄積層上にさらに、Ｐ+ 型不純物領域からなる正孔蓄積層（第２センサ領域とも言う）が積層された、いわゆるＨＡＤ（Hole Accumulated Diode）構造とする。

この場合、読出しゲート部TRG 下のｐ型濃度をフォトダイオードPD下のウェルのｐ型濃度より濃くし、読出しゲート部TRG 下のフォトダイオードPDとフローティングディフュージョンFD間のポテンシャル障壁が、フォトダイオードPDとウェル間のポテンシャル障壁よりも、高くなるように形成する。

フォトダイオードPDに対しての露光量が多くなり電荷（たとえば電子）が過度に発生すると、フォトダイオードPD内に溢れた電荷はポテンシャル障壁の低い方向に排出されるため、フォトダイオードPD下のウェルから半導体基板NSUB方向に電荷を排出する、いわゆる縦型オーバーフロードレイン構造を採ることで、横方向のブルーミングを抑制するようにしている。

しかしながら、このような縦型オーバーフロードレイン構造を採っても、ウェルを通しての電荷の移動が少なからず存在する。電荷生成部３２から溢れ出す電荷量が少なければ、縦型オーバーフロードレイン構造によるブルーミング抑制の利点の方が優り問題とならないが、溢れ出す電荷量が多くなり過ぎると、このウェルを通しての電荷移動が多くなり、隣接画素へのブルーミングの問題が少なからず残ってしまうことがある。その事例については後述する。

＜固体撮像装置の動作；基本動作＞
図４は、図１に示した固体撮像装置１のカラムＡＤ回路２５における基本動作である信号取得差分処理を説明するためのタイミングチャートである。

画素アレイ部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降する（階段状に下降する場合でもよい）ランプ波形状の参照信号Ｖslopと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号Ｖslopの生成（変化開始）時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応した画素信号レベルのカウント値を得る手法を採る。

つまり、垂直信号線１９に読み出したアナログの画素信号電圧Ｖｘを、列ごとに配置されたカラムＡＤ回路２５の電圧比較部２５２で参照信号Ｖslopと比較する。このとき、電圧比較部２５２と同様に列ごとに配置されたカウンタ部２５４を動作させておき、参照信号Ｖslopのある電位とカウンタ部２５４とを１対１の対応をとりながら変化させることで、垂直信号線１９の画素信号電圧Ｖｘをデジタルデータに変換する。ここで、参照信号Ｖslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期（クロック）で量子化しながらカウンタ部２５４で数えることで、デジタルデータに変換する。参照信号Ｖslopがある時間Δｔの間にΔＶ変化するとして、Δｔの周期でカウンタ部２５４を動作させると参照信号ＶslopがＮ×ΔＶ変化したときのカウンタ値はＮとなる。

ここで、垂直信号線１９から出力される画素信号Ｓｏ（画素信号電圧Ｖｘ）は、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。Ｐ相の処理を基準レベル（リセットレベルＳrst 、事実上リセットレベルＶrst と等価）について行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。

以下、リセット制御信号ＣＬＲとカウントモード制御信号ＵＤＣとデータ保持制御パルスHLDCとが制御情報ＣＮ５として、通信・タイミング制御部２０からカウンタ部２５４へ供給されるものとして、具体的に説明する。

先ず、リセットレベルＳrst についてのＡＤ変換期間であるプリチャージ相（Ｐ相と省略して記すこともある）の信号取得時には、通信・タイミング制御部２０は、リセット制御信号ＣＬＲをアクティブＨにして、カウンタ部２５４の各フリップフロップ５１０の非反転出力端Ｑから出力されるカウント値を初期値“０”にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する（ｔ１）。このとき、通信・タイミング制御部２０は、データ保持制御パルスHLDCをアクティブＨに、またカウントモード制御信号ＵＤＣをローレベル（つまりダウンカウントモード）にしておく。

またこのとき、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをアクティブＨにして画素信号Ｓｏの垂直信号線１９への出力を許可し、ほぼ同時にリセット信号φRST をアクティブＨにしてフローティングディフュージョン３８をリセット電位にする（ｔ１〜ｔ２）。このリセット電位が画素信号Ｓｏとして垂直信号線１９に出力される。これにより、画素信号電圧Ｖｘとしては、リセットレベルＳrst が垂直信号線１９に現れるようになる。

垂直信号線１９（Ｈ１，Ｈ２，…）上のリセットレベルＳrst が収束して安定となったら、通信・タイミング制御部２０は、カウンタ部２５４におけるカウント動作開始と同時に参照信号Ｖslopが変化し始めるようにするべく、制御データＣＮ４として、データ保持制御パルスHLDCを使用し、このデータ保持制御パルスHLDCをインアクティブＬにする（ｔ１０）。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧である参照信号Ｖslopとして、初期電圧SLP_iniを始点とする、全体として鋸歯状（RAMP状）に時間変化させた階段状もしくは線形状の電圧波形を入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される垂直信号線１９の画素信号電圧Ｖｘとを比較する。

電圧比較部２５２の入力端子RAMPへの参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、参照信号生成部２７から発せられる参照信号Ｖslopに同期して、行ごとに配置されたカウンタ部２５４で計測する。実際には、参照信号Ｖslopの生成のためにデータ保持制御パルスHLDCがインアクティブＬにされており、これによってデータ保持部５１２の保持動作が解除されるので、カウンタ部２５４は、Ｐ相のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号Ｖslopと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる。つまり、リセットレベルＶrst に応じた電圧信号（リセットレベルＳrst ）と参照信号Ｖslopとを比較して、リセットレベルＶrst の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値（符号を加味して“−Ｄrst ”とする）を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、リセットレベルＶrst の大きさに対応したデジタル値Ｄrst を示す（符号を加味すれば−Ｄrst を示す）カウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると、データ保持制御パルスHLDCをアクティブＨにする（ｔ１４）。これにより、参照信号生成部２７は、ランプ状の参照信号Ｖslopの生成を停止し（ｔ１４）、初期電圧SLP_iniに戻る。

Ｐ相の処理時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウンタ部２５４でカウント動作を行なっているので、単位画素３のリセットレベルＶrst を読み出してリセットレベルＶrst のＡＤ変換を実施することになる。

続いての信号レベルＳsig についてのＡＤ変換期間であるデータ相（Ｄ相と省略して記すこともある）の信号取得時には、リセットレベルＶrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、Ｐ相の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部２０は、カウントモード制御信号ＵＤＣをハイレベルにしてカウンタ部２５４をアップカウントモードに設定する（ｔ１６）。

またこのとき、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをアクティブＨにしたままで転送信号φTRG をアクティブＨにして垂直信号線１９に信号レベルＳsig を読み出す（ｔ１８〜ｔ１９）。

垂直信号線１９（Ｈ１，Ｈ２，…）上の信号レベルＳsig が収束して安定となったら、通信・タイミング制御部２０は、カウンタ部２５４におけるカウント動作開始と同時に参照信号Ｖslopが変化し始めるようにするべく、制御データＣＮ４として、データ保持制御パルスHLDCを使用し、このデータ保持制御パルスHLDCをインアクティブＬにする（ｔ２０）。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧である参照信号Ｖslopとして、初期電圧SLP_iniを始点としＰ相と同じ傾きを持った全体として鋸歯状（RAMP状）に時間変化させた階段状もしくは線形状の電圧波形を入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される垂直信号線１９の画素信号電圧Ｖｘとを比較する。

電圧比較部２５２の入力端子RAMPへの参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、参照信号生成部２７から発せられる参照信号Ｖslopに同期して、行ごとに配置されたカウンタ部２５４で計測する。ここでも、実際には、参照信号Ｖslopの生成のためにデータ保持制御パルスHLDCがインアクティブＬにされており、これによってデータ保持部５１２の保持動作が解除されるので、カウンタ部２５４は、Ｄ相のカウント動作として、Ｐ相の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst のデジタル値Ｄrst （ここでは負の値となっている）から、Ｐ相とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号Ｖslopと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号（画素信号電圧Ｖｘの信号レベルＳsig ）と参照信号Ｖslopとを比較して、信号成分Ｖsig の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、画素信号電圧Ｖｘにおける信号レベルＳsig に対応したカウント値を得る。

所定のアップカウント期間を経過すると、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをインアクティブＬにして画素信号Ｓｏの垂直信号線１９への出力を禁止し、次の読出対象行Ｖｎ＋１について、垂直選択信号φVSELをアクティブＨにする（ｔ２６）。このとき、通信・タイミング制御部２０は、次の読出対象行Ｖｎ＋１についての処理に備える。たとえば、カウントモード制御信号ＵＤＣをローレベルにしてカウンタ部２５４をアッダウンカウントモードに設定する。

このＤ相の処理時は、画素信号電圧Ｖｘにおける信号レベルＳsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出して信号レベルＳsig のＡＤ変換を実施することになる。

ここで、信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント値は、基本的には“Ｄrst ＋Ｄsig ”であるが、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際に保持されるカウント値は、“−Ｄrst ＋（Ｄsig＋Ｄrst ） ＝Ｄsig ”となる。

つまり、本実施形態においては、カウンタ部２５４におけるカウント動作を、Ｐ相の処理時にはダウンカウント、Ｄ相の処理時にはアップカウントとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント値“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント値“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント値Ｄsig がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント値Ｄsig は信号成分Ｖsig に応じたものとなる。

上述のようにして、Ｐ相の処理時におけるダウンカウントとＤ相の処理時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセットレベルＶrst を除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみのＡＤ変換結果を簡易な構成で取得することができる。

よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。

また、本実施形態のカラムＡＤ回路２５では、カウンタ部２５４の後段にデータ記憶部２５６を備えており、カウンタ部２５４の動作前に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送することができる。

つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデータをデータ記憶部２５６へと退避し、カラムＡＤ回路２５は次の行Ｖｘ＋１のＡＤ変換を開始する。データ記憶部２５６内のデータは、その裏で水平走査回路１２により順に選択され、出力回路２８を用いて読み出すことができる。

＜＜間引き読出しモード＞＞
ここで、図１に示した固体撮像装置１は、画素アレイ部１０からの画素信号の読出しを行単位で一度に行なうタイプのＣＭＯＳセンサであり、全画素読出しモードと間引き読出しモードの、２つの読出しモードを有する。

画素アレイ部１０を構成する全ての単位画素３から画素信号電圧Ｖｘを読み出す全画素読出しモード時には、シャッタ行に対する処理と読出し行に対する処理とを第１行から最終行まで、全ての行を順に選択して、図６に示したようなタイミングで処理することになる。

一方、たとえば、高フレームレートで動作させたい場合や、１フレーム当たりの情報量を減らしたい場合などには、間引き読出しモードを適用して、全ての行を順次読出対象とするのではなく、ｍ行ごとに１行を選択して読出し行とする、１／ｍ間引き動作を行なうことがある。すなわち、１行分の画素信号を読み出す→ｍ−１行飛ばす→１行分を読み出す→…という動作シーケンスにより、画素アレイ部１０の総行数の１／ｍに当たりる画素信号のみを読み出す。この動作モードを１／ｍ行間引き読出しモードと称し、ｍ行中“ｍ−１”行を占める間引かれる行を間引き行（あるいは非選択行）と称し、間引かれない行を読出し行（あるいは選択行や信号出力行）と称する。

１／ｍ行間引き読出しモードを全画素読出しモード以外に設けると、１／ｍ行間引き読出しモード時には、１フレーム当たりの情報量を１／ｍに、撮像速度をｍ倍にすることができ、多画素と高速読み出しの相反するニーズに応えることができる。間引き動作への切替えは、動作モードを１／ｍ間引きモードへと切り替えるための信号が外部から入力され、通信・タイミング制御部２０から水平走査回路１２や垂直走査回路１４に送られる駆動信号が１／ｍ間引き用に切り替わることにより行なわれる。

たとえば、デジタルスチルカメラでは、静止画を撮り込む前に、通常、小画面のたとえば液晶モニタに動画（被写体画像）を映し出して被写体を確認（モニタリング）する作業が行なわれる。この被写体を確認している段階（モニタリングモード）では、液晶モニタに映し出される映像は高解像度である必要がなく、液晶モニタの画素数に応じた荒い画像（低解像度の画像）でよいので、画素情報の間引き処理が行なわれる。また、デジタルスチルカメラなどの携帯機器における画像伝送では、送信のデータレートが限られている。したがって、静止画については高精細な画像を得るために全画素の画素情報を伝送し、動画については画素情報を間引きすることによって情報量を減少させて伝送するべく、画素情報の間引き処理が行なわれる。

垂直方向についての画素情報の間引き処理では、実際に使用する行を間引く処理が行なわれる。この場合、イメージセンサから画素情報を全画素分（全行分）読み出した後、外部の信号処理系で画素情報を行単位で間引く方法と、単位画素からの画素信号の読出し自体を行単位で間引く方法の何れを採ることが考えられる。

本実施形態の間引き読出しモードでは、後者のように、単位画素からの画素信号の読出し自体を行単位で間引く手法を適用する。このような間引き動作は、低消費電力での動作に応えることができ、また読み出す行が少ないため、高速読出しが可能となる点でも有利である。

＜１／３行間引き読出しモード＞
図５および図６は、本実施形態の間引き読出しモード時の画素駆動方式に対する第１比較例を説明する図である。第１比較例では、間引き読出しモードの一例として３行に１行の信号を出力する１／３行間引き読出しモード時の動作を模式化して示している。

図５は、ＣＭＯＳ型の固体撮像装置１の画素アレイ部１０においてマトリクス状に配列された単位画素３の配列を模式的に示しており、外枠の画素アレイ部１０中の１つ１つの升目が単位画素３を示している。

前述のように、通常の読出しモードである全画素読出しモード時は垂直走査回路１４の動作によって全行の画素が順番に選択されるが、１／３行間引き読出しモードでは、画素アレイ部１０のうち、連続する３行中の“３−１＝２”行を占める間引き行を除く斜線で示す１行だけが読出し行として順次選択されて読み出しが行なわれて、残りの３行当たり２行は間引き行として選択されないような動作となる。

図６には、図５に対応する単位画素３の動作を説明するタイミングチャートが示されている。ここで、図６（Ａ）はその動作の全体概要を示し、図６（Ｂ）は、転送パルスTRG に着目して複数水平期間に亘って示している。

図６からも分かるように、読出動作行やシャッタ動作行となる読出し行のみ、読出選択用トランジスタ３４、リセットトランジスタ３６、および垂直選択用トランジスタ４０に対してハイ（High）電圧またはロー（Low ）電圧が供給されて動作し、間引き行に対しては、読出選択用トランジスタ３４、リセットトランジスタ３６、および垂直選択用トランジスタ４０に対して常時ロー（Low ）電圧が供給される。

読出し行がシャッタ動作を行なう行（シャッタ動作行）に該当する水平期間のある時点では、転送パルスTRG をアクティブＨにして読出選択用トランジスタ３４をオンさせ、それ以前に電荷生成部３２に蓄積され読み出しには不要となる電荷をフローティングディフュージョン３８に転送し、その後に画素リセットパルスRST がアクティブＨとされることでリセットトランジスタ３６がオンし、フローティングディフュージョン３８に転送した不要な電荷をリセット電源Ｖrdに掃き捨てる。この動作をシャッタ動作と称する。

このシャッタ動作が行なわれた行（シャッタ動作行）が画素信号の読出対象の行（読出し動作行）に該当する水平期間のある時点では、垂直選択パルスVSELをアクティブＨにして垂直選択用トランジスタ４０をオンさせておき、先ず画素リセットパルスRST をアクティブＨとしてリセットトランジスタ３６をオンさせて、フローティングディフュージョン３８に滞留した不要な電荷をリセット電源Ｖrdに掃き捨てる。この後、転送パルスTRG をアクティブＨにして読出選択用トランジスタ３４をオンさせ、シャッタ動作後からこの時点までに電荷生成部３２に蓄積された電荷（特に信号電荷と称する）をフローティングディフュージョン３８に転送する。

これにより、フローティングディフュージョン３８の電圧が信号電荷量に応じて変化するので、その変化を増幅用トランジスタ４２は画素信号電圧に変換して垂直信号線５３（垂直信号線１９）を介してカラム処理部２６へと送る。この図からも分かるように、シャッタ期間を規定する行分ずれた状態でシャッタ動作行と読出し動作行とを対にして、１水平期間ごとに、インクリメントされていく。

＜間引き読出しに起因する問題＞
しかしながら、このような方式で単位画素３を駆動していると、間引き行と間引かれない読出し行とで、単位画素３に対する駆動条件（トランジスタの駆動頻度）が異なることに起因して、様々な問題が生じてしまう。

たとえば、特許文献１では、長時間の使用の後、間引き行と間引かれない読出し行とで、単位画素３を構成するトランジスタや画素配線（垂直選択線５２、転送配線５５、およびリセット配線５６）を駆動する各駆動バッファＢＦ１〜ＢＦ３を構成するドライバトランジスタの劣化度合いに差異が生じ、全画素読出しモード時に、周期的な横筋として目に見える画像特性の劣化について開示している。

特許文献１では、この対処のために、間引き読出しモードによる駆動時に、間引かれる画素行に対しても駆動信号を入力して各画素を動作させ、間引かれる画素と間引かれない画素との駆動頻度の差異をなくし、画素を構成するトランジスタなどの劣化度合いを揃えることで、全画素読出しモード時における画像の筋状ノイズなどの発生を防止する仕組みを開示している。

＜ブルーミング＞
また、特許文献１では開示されていない別の問題点として、間引き読出しモード時はブルーミング現象が起き易い。すなわち、電荷生成部３２は、入射した光の総量に応じて光電変換して信号電荷（たとえは電子）を生成し蓄積していくが、蓄積可能な容量には限界があるので、入射光強度が強いときや電荷蓄積時間が長いときには、限界値を超えて光電変換された信号電荷が蓄積領域から溢れ出る。図３に関して説明したように、縦型オーバーフロードレイン構造を採って、溢れた大部分の信号電荷が基板側に流れていくようにデバイスを設計するのであるが、近年の微細化の進展によって、隣接する画素同士の距離が近くなり、その結果、溢れた信号電荷のうち、隣接画素に飛び込む割合が増える。

たとえば、カラー撮像方式の場合、画素アレイ部１０の各単位画素３には、色分離用のたとえばＲ（赤），Ｇ（緑），Ｂ（青）のカラーフィルタが所定の配置順で設けられる。Ｇ色成分の光が多量に入射し、それに比べて、Ｒ色成分の光が少なかったとする。この場合、カメラシステムの絞りを開けるなどして、入射光量を増やしていくと先ず、緑の画素の電荷生成部３２が信号電荷で一杯になり飽和状態となるので、そこから溢れた信号電荷は、赤の電荷生成部３２にも飛び込むことになる。

一方、実際に読み出す単位画素３では、電荷生成部３２から信号電荷を読み出した後、次に信号電荷を読み出すまでにどれだけの光が信号電荷に変換されたかで、その単位画素３の信号レベル（輝度）が決まる。先にも述べたが、ＣＭＯＳセンサにおける電子シャッタ動作時には、電荷生成部３２に対する電荷掃捨て用のリセット処理から、実際に信号電荷を垂直信号線５３（垂直信号線１９）側に読み出すまでが問題となる。したがって、ブルーミング現象の抑制のためには、このシャッタ動作時のリセット時点から読出しまでの間に、隣接画素から飛び込んでくる信号電荷の量を如何に少なくできるかが肝要となる。

１／ｍ行間引き読出しモード時には、１行が読出し行となり、その後のｍ−１行が間引き行となり、これが繰り返されて配されるので、単純な間引き読みにすると、間引き行に対しては、読出選択用トランジスタ３４（読出しゲート）は常時オフされているので、１フレーム分だけを撮像する静止画撮像の場合であっても、特に長時間蓄積時には電荷生成部３２内に電子が蓄積されてしまい、隣接画素へのブルーミングの要因となってしまう。また、動画撮像であれば、複数フレームに亘って信号電荷の継続的な蓄積があるものの読出しが行なわれないので、そのままでは隣接する読出し行に過剰電荷が溢れ、ブルーミングの問題がほぼ確実に起きる。

つまり、間引き読出しモード時には、間引き行および読出し行の何れも、各単位画素３の電荷生成部３２は光に晒されるため、シャッタ動作を行なわないと、間引き行の電荷生成部３２から電荷が隣接する読出し行（の画素）に溢れ出すことによって、読み出す行の画素信号に影響（ブルーミング現象）を及ぼすことが懸念される。

この点に鑑みれば、注目している読出対象となる単位画素３に隣接している溢れる可能性のある単位画素３に対して、予め予備的な画素リセット（シャッタ動作）を行ない、注目している単位画素３へ隣接する他の単位画素３から過剰電荷が溢れる影響を最小にすることが好ましと考えられる。間引き読出モード時には、間引く行については、画素信号の読出し動作は行なわないが、シャッタ動作だけは行なうことが、その解決手法として有効であると考えられる。

図７は、本実施形態の間引き読出しモード時の画素駆動方式に対する第２比較例を説明する図である。１／３行間引き読出しモード時を例に、図７は画素アレイ部１０の行走査の様子を図５に対応するように、また図８はその動作を説明するタイミングチャートを図６に対応するように示している。

第２比較例は、前述のブルーミング現象を解消する一手法を例示している。この手法では、間引く行については、画素信号の読出し動作は行なわないが、シャッタ動作だけは行なうようにする。すなわち、読出し行の単位画素３から信号電荷を読み出す前に、隣接する（走査方向の何れか一方側で十分）間引き行に対応したシャッタ行の単位画素３を電子シャッタ機能を使って、予備的な画素リセット動作（ブルーミング対策用のシャッタ）を行なう。走査方向の他方側の間引き行に対応したシャッタ行に関しては、次の読出し行でのブルーミング対策用のシャッタによって過剰電荷の発生を抑制できる。

１／３行間引き読出しモード時の場合、図７に示すように、画素アレイ部１０のうち、連続する３行中の“３−１＝２”行を占める間引き行を除く斜線で示す１行だけが読出し行として順次選択されて読み出しが行なわれて、残りの３行当たり２行は間引き行として選択されないような動作となる。

このとき、シャッタ行のその前後行となる間引き行にもシャッタを掛けることで、電荷生成部３２で生成された電荷をリセット電源Ｖrd側に排出して、電荷生成部３２内に電荷を飽和させないようにし、隣接画素へのブルーミングを制御する。この間引き行に対してのブルーミング対策用のシャッタを特に補助シャッタと称し、読出し行に対するシャッタを、補助シャッタとの区別のため通常シャッタと称する。

補助シャッタ動作後には、通常シャッタ動作後と同じように、それ以後の露光に応じた電荷が電荷生成部３２に蓄積されるが、垂直選択パルスVSELは常時インアクティブＬであり読出し動作行として選択されることがないので、補助シャッタ動作後に蓄積された電荷に応じた画素信号が垂直信号線５３（垂直信号線１９）に出力されることはない。動画撮像であれば、次のフレーム走査時の補助シャッタ動作によって、それまでに（事実上、１フレーム走査期間）に電荷生成部３２に蓄積された電荷がリセット電源Ｖrd側に掃き捨てられる。

ただし、このような方式では、間引き行（非選択行）の補助シャッタ動作用に、新たに垂直走査回路（行選択回路）を一系統追加する必要が生じ、チップサイズにおいて不利な面がある。

なお、間引く行についてもシャッタ動作を行なう点を考慮すれば、前述の特許文献１で開示されているように、間引き読出しモードによる駆動時に、間引かれる画素行に対しても駆動信号を入力して各画素を動作させることが、ブルーミング現象を解消する手法としても有効であると考えられる。

また、ブルーミング現象を解消する別手法として、間引き行は常時シャッタし続ける、すなわち、転送パルスTRG および画素リセットパルスRST を常時アクティブＨとすることで、読出選択用トランジスタ３４およびリセットトランジスタ３６を常時オンさせ、間引き行の電荷生成部３２で生成される電荷をフローティングディフュージョン３８に転送しそのままリセット電源Ｖrdに捨て続けることも考えられる。

しかしながら、この手法では、間引き行の常時シャッタ動作用に新たに垂直走査回路（行選択回路）を一系統追加する必要が生じチップサイズにおいて不利な面がある。また、読出動作行やシャッタ動作行となる読出し行のみ、単位画素３を構成する各トランジスタ３４，３６，４０がオン／オフ動作し、間引き行に対しては、読出選択用トランジスタ３４およびリセットトランジスタ３６を常時オン、垂直選択用トランジスタ４０を常時オフにしておくので、長時間の使用の後、間引き行と間引かれない読出し行とで、画素の駆動頻度が異なることで画像特性劣化を招くという前述同様の問題が起き、画質において不利な面がある。加えて、常時オンにすることは、トランジスタの絶対的な使用時間が飛躍的に増加することになり、常時オフにしておく場合に比べて、信頼性において不利な面がある。

信頼性に関しては、素子分離形成とも関わりを持つ。画素内素子分離の形成方法として、ＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ （Local Oxidation of Silicon）など、Ｓｉ内に絶縁酸化膜を形成する方法やインプラで素子分離を形成する方法が知られている。ＳＴＩはＳｉをエッチングして絶縁酸化膜を埋める製造方法であるが、このエッチング時のプラズマダメージにより暗電流が多くなってしまう。ＬＯＣＯＳはＳｉ部のみを酸化炉により選択酸化する方法であるが、ゲート端まで酸化膜が入り込み（ゲートバーズビーク）、寄生容量がついてしまう。また、狭い素子分離を形成するには向いていない技術であり、近年、ＬＯＣＯＳはＳＴＩに置き換えられている。

画素アレイ部１０は光電変換箇所（本例では電荷生成部３２）を含んでいることから、暗電流対策としては、インプラで素子分離を形成することが最も好ましい。しかし、インプラで素子分離を形成する場合、基板とゲート電極を絶縁させるために、素子分離上に絶縁酸化膜が必要である。この、素子分離上絶縁酸化膜の厚さは、ソース・ドレインの拡散インプラの飛程距離で決まり、絶縁酸化膜越しにイオン注入したときに、絶縁酸化膜を突き抜けない、つまりＳｉ内部に影響しない厚さにする必要がある。

ところが、素子分離を高濃度インプラで形成すると、リセットトランジスタ３６を常時オンにしたのでは、素子分離上の絶縁酸化膜が十分絶縁できていない場合に、素子分離上絶縁酸化膜を通してゲートがオンしてしまうことも考えられ、素子分離部からの暗電流が発生する虞れがあり、信頼性の低下を招く虞れがあるため好ましくない。なお、ＳＴＩによる素子分離形成であれば拡散素子分離形成に比べて信頼性の問題は少なく、間引き行のリセットトランジスタ３６を常時オンとしておいてもよい。

＜＜本実施形態の間引き読出しモード＞＞
＜ブルーミング対策手法＞
図９は、本実施形態の間引き読出しモード時の画素駆動方式を説明する図である。１／３行間引き読出しモード時を例に、図９は画素アレイ部１０の行走査の様子を図５に対応するように、また図１０はその動作を説明するタイミングチャートを転送パルスTRG に着目して図６に対応するように示している。

図９と図５との比較から分かるように、本実施形態の間引き読出しモード時には、第１比較例と同じように、間引き行に対しては、第２比較例で採用しているような補助シャッタは入れない。

その代わりに、本実施形態のブルーミング対策では、間引き行の読出選択用トランジスタ３４に、間引き行での電荷の溢れを自身のフローティングディフュージョン３８側に転送可能な電位（以下ブルーミング対策電位と称する）の転送パルスTRG を常時供給することを特徴とする。

本実施形態では、ブルーミング対策電位として、ＬレベルとＨレベルとの間の中間レベルの電位（中間電位Ｍ）を使用する、あるいは、実質的には電圧を印加しないフローティングにする。フローティングにする場合、中間電位Ｍを生成する回路が不要になる利点がある。

間引き読出しモードにおいて、読出選択用トランジスタ３４（転送ゲートや読出しゲートとも称される）に関しては、間引き行では読出選択用トランジスタ３４のゲート端に掛る電圧を時刻によらず、２値駆動時のＨレベルを規定する高電位ＨとＬレベルを規定する低電位Ｌとの間の中間電位Ｍ（Middle）に固定して読出選択用トランジスタ３４を適度な状態で動作するようにする、もしくは読出選択用トランジスタ３４のゲート端へは転送パルスTRG を一切供給しないフローティング状態にする。

中間電位Ｍとしては、オーバーフローバリアが半導体基板（下）方向ではなくフローティングディフュージョン（横）方向となる電位を下限とし、暗電流が発生しない電位を上限とする範囲を満足する電位とするのが好ましい。こうすることで、ブルーミング現象を対策したことによる暗電流の影響を抑えつつ間引き読出時のブルーミング現象を抑制することができる。

読出し行では、読出選択用トランジスタ３４をＬレベルとＨレベルの２値でオン／オフ駆動するようにし、シャッタ動作行および読出し動作行に該当したとき、読出選択用トランジスタ３４をオンさせる。

間引き読出しモード時に、非選択行である間引き行の行アドレスを全選択し、この間引き行の読出しゲート（読出選択用トランジスタ３４）に供給する転送パルスTRG をブルーミング対策電位の一例として、中間電位Ｍに固定するかフローティングにすることにより、間引き行の電荷生成部３２（フォトダイオードなど）のオーバーフローバリア（ポテンシャル障壁）を、通常のインアクティブ電位（Ｌレベル電位）を印加する場合に比べて下げることができる。

これにより、間引き読出モード時に、間引き行の電荷生成部３２に溜まり、隣接行（縦方向の隣接画素）に溢れ出た不要電荷をフローティングディフュージョン３８側に排出され易い状態にすることができ、隣接する読出し行の単位画素３へのブルーミングが減少する。

転送パルスTRG を中間電位Ｍにした場合には、暗電流は少し多くなるが、間引き読出しモードにおいては、間引き行は読出し行として選択されることがなく、画素信号として垂直信号線５３（垂直信号線１９）に出力されることはないので問題とならない。そのため、ウェルを通して不要電子が移動することによる縦方向の隣接画素へのブルーミング現象を抑制しつつ、補助シャッタが不要なシンプルな動作モードとすることができる。

なお、間引き行に対する転送パルスTRG をブルーミング対策電位（中間電位やフローティング状態）に設定しておいたまま、シャッタを掛けずにおく、つまり画素リセットパルスRST を常時Ｌレベルにしておくと、その内にフローティングディフュージョン３８が不要電荷で一杯になり、フローティングディフュージョン３８でのオーバーフロー現象が生じることが懸念される。特に、動画撮像時には、複数フレームに亘って撮像動作が行なわれるので、この現象が起き易くなる。

その対策としては、たとえば、適当なタイミングで（たとえば数フレームごとのＶランキング期間で）、画素リセットパルスRST をアクティブＨにして、そのフローティングディフュージョン３８に溜まった不要電荷をリセット電源Ｖrd側に掃き捨てることが考えられる。第２比較例の補助シャッタでは、間引き行のアドレス設定用などのために別途垂直走査回路を必要とするが、本例では、通常の読出し動作におけるシャッタ動作のように読出動作行との連動処理が不要であり、シャッタ動作行や読出動作行の制御に影響のない適当なタイミングで行なえばよい。空き時間で垂直走査回路１４を使用できるので、特別な垂直走査回路を別に用意しなくてもよい。たとえば数フレームごとのＶランキング期間などの適当なタイミングで全ての間引き行に対して画素リセットパルスRST をオンさせればよい。

あるいは、先にも述べたが、リセットトランジスタ３６としてディプレッション構造のものを使用すると、リセットトランジスタ３６がオフ状態（非選択時）においてもリーク電流が流れ得るので、その特質を利用して、フローティングディフュージョン３８がオーバーフローする前に、自然と、フローティングディフュージョン３８に溜まった不要電荷をリセット電源Ｖrdに掃き捨てることができる。

この、ディプレッション構造のリセットトランジスタ３６の特質を利用して不要電荷をリセット電源Ｖrd側へ排出する場合、中間電位ＭがＨレベルを規定する電位に近いと、不要電荷量の増加が早くなり、リセットトランジスタ３６による不要電荷の排出機能が間に合わずフローティングディフュージョン３８をオーバーフローさせてしまうことも懸念されるので、確実に、フローティングディフュージョン３８をオーバーフローさせずに不要電荷をリセット電源Ｖrd側へ排出するには、中間電位ＭはＨレベルを規定する電位よりもある程度低いことが望ましい。この点をも考慮した中間電位Ｍの規定手法については、後で詳しく説明する。

＜３値駆動回路の構成例＞
図１１は、間引き読出しモード時に間引き行の転送パルスTRG を３値駆動可能にするための転送駆動バッファＢＦ１の構成例を示す図である。参考のため、それぞれ通常の２値駆動に対応した画素リセットパルスRST 用のリセット駆動バッファＢＦ２および垂直選択パルスVSEL用の選択駆動バッファＢＦ３についても示している。図１２は、図１１に示す転送駆動バッファＢＦ１の動作を説明する真理値表を示している。

図示を割愛するが、各駆動バッファＢＦ１，ＢＦ２，ＢＦ３には、固体撮像装置１の外部に設けられ、その出力インピーダンスが十分に小さな電源回路から、正電圧側の第１電位Ｖcc_Hと、中間電位Ｍとしての第２電位Ｖcc_Mと、負電圧側の第３電位Ｖcc_Lと言った３種類の電圧と、基準の接地電位GND が供給されるようになっている。通常、第１電位Ｖcc_Hは単位画素３側の電源電位Ｖrd，Ｖdd（たとえば３Ｖ程度）と等しくし、また第３電位Ｖcc_Lは基準電位Ｖss（たとえば−１Ｖ程度）と等しくする。

２値出力との関係においては、第１電位Ｖcc_HがＨレベルに、接地電位GND がＬレベルに対応する。また、３値出力との関係においては、第１電位Ｖcc_HがＨレベルに、第２電位Ｖcc_Mが中間レベルに、第３電位Ｖcc_LがＬレベルに対応する。

先ず、リセット駆動バッファＢＦ２および選択駆動バッファＢＦ３について説明する。

図１１に示すように、リセット駆動バッファＢＦ２は、垂直デコーダ１４ａで生成されるリセット信号φRST を論理反転するインバータ３３０と出力バッファ３４８とを有する。

出力バッファ３４８には、Ｈレベルを規定する第１電位Ｖcc_Hと、Ｌレベルを規定する接地電位GND が供給される。出力バッファ３４８は、一例として、ｐチャネル型のトランジスタ（ｐ型トランジスタ）３４８Ｈと、ｎチャネル型のトランジスタ（ｎ型トランジスタ）３４８Ｌとを、第１電位Ｖcc_Hと接地電位GND との間に直列に配置した構成となっている。

ｐ型トランジスタ３４８Ｈのソースは第１電位Ｖcc_Hに接続され、ｎ型トランジスタ３４８Ｌのソースは接地電位GND に接続されている。ｐ型トランジスタ３４８Ｈとｎ型トランジスタ３４８Ｌの各ドレインを共通に接続し、その接続点を画素リセットパルスRST 用の出力端に接続している。ｐ型トランジスタ３４８Ｈとｎ型トランジスタ３４８Ｌの各ゲートを共通に接続し、その接続点にインバータ３３０の出力（リセット信号φNRST）を供給する。全体としては、ｐ型トランジスタ３４８Ｈとｎ型トランジスタ３４８Ｌとは、垂直デコーダ１４ａから供給される２値のリセット信号φRST に基づき、第１電位Ｖcc_Hと接地電位GND との間で２値駆動用の画素リセットパルスRST を出力するＣＭＯＳインバータバッファとして構成されている。

たとえば、垂直デコーダ１４ａから供給されるリセット信号φRST がインアクティブＬのときには、ｎ型トランジスタ３４８Ｌがオン（ＯＮ）するとともに、ｐ型トランジスタ３４８Ｈがオフ（ＯＦＦ）するので、画素リセットパルスRST は接地電位GND に対応したＬレベルとなる。また、垂直デコーダ１４ａから供給されるリセット信号φRST がアクティブＨのときには、ｐ型トランジスタ３４８Ｈがオン（ＯＮ）するとともに、ｎ型トランジスタ３４８Ｌがオフ（ＯＦＦ）するので、画素リセットパルスRST は第１電位Ｖcc_Hに対応したＨレベルとなる。

選択駆動バッファＢＦ３は、リセット駆動バッファＢＦ２と同じように、垂直デコーダ１４ａで生成される垂直選択信号φVSELを論理反転するインバータ３５０と出力バッファ３６８とを有する。

出力バッファ３６８には、Ｈレベルを規定する第１電位Ｖcc_Hと、Ｌレベルを規定する接地電位GND が供給される。出力バッファ３６８は、一例として、ｐチャネル型のトランジスタ（ｐ型トランジスタ）３６８Ｈと、ｎチャネル型のトランジスタ（ｎ型トランジスタ）３６８Ｌとを、第１電位Ｖcc_Hと接地電位GND との間に直列に配置した構成となっている。

ｐ型トランジスタ３６８Ｈのソースは第１電位Ｖcc_Hに接続され、ｎ型トランジスタ３６８Ｌのソースは接地電位GND に接続されている。ｐ型トランジスタ３６８Ｈとｎ型トランジスタ３６８Ｌの各ドレインを共通に接続し、その接続点を垂直選択パルスVSEL用の出力端に接続している。ｐ型トランジスタ３６８Ｈとｎ型トランジスタ３６８Ｌの各ゲートを共通に接続し、その接続点にインバータ３５０の出力（垂直選択信号φNVSEL ）を供給する。全体としては、ｐ型トランジスタ３６８Ｈとｎ型トランジスタ３６８Ｌとは、垂直デコーダ１４ａから供給される２値の垂直選択信号φVSELに基づき、第１電位Ｖcc_Hと接地電位GND との間で２値駆動用の垂直選択パルスVSELを出力するＣＭＯＳインバータバッファとして構成されている。

たとえば、垂直デコーダ１４ａから供給される垂直選択信号φVSELがインアクティブＬのときには、ｎ型トランジスタ３６８Ｌがオン（ＯＮ）するとともに、ｐ型トランジスタ３６８Ｈがオフ（ＯＦＦ）するので、垂直選択パルスVSELは接地電位GND に対応したＬレベルとなる。また、垂直デコーダ１４ａから供給される垂直選択信号φVSELがアクティブＨのときには、ｐ型トランジスタ３６８Ｈがオン（ＯＮ）するとともに、ｎ型トランジスタ３６８Ｌがオフ（ＯＦＦ）するので、垂直選択パルスVSELは第１電位Ｖcc_Hに対応したＨレベルとなる。

一方、転送駆動バッファＢＦ１に関しては、垂直デコーダ１４ａから供給される２値の転送信号φTRG および中間電位設定信号Ｇ１に基づいて、３値駆動用の転送パルスTRG を生成可能に構成されている。

すなわち、間引き読出しモード時に、間引き行に対しての転送パルスTRG を常時中間電位Ｍに設定するためには、図１に示した固体撮像装置１の構成において、垂直走査回路１４の垂直駆動部１４ｂに３種類の電圧が供給されている状態で、通信・タイミング制御部２０からの指示に基づき垂直デコーダ１４ａで間引き行のアドレスを決定し、この間引き行の読出選択用トランジスタ３４には中間電位Ｍを常時印加すればよい。一方、読出し行の読出選択用トランジスタ３４には、２値（ＨレベルとＬレベル）の転送パルスTRG を供給することとし、シャッタ動作行と読出し動作行に該当した時点の１水平期間（１Ｈ）の所定タイミングにおいて読出選択用トランジスタ３４をオンさせればよい。

図１１に示すように、本実施形態の転送駆動バッファＢＦ１は、垂直デコーダ１４ａで生成される転送信号φTRG を論理反転するインバータ３１０と、インバータ３１０の出力（転送信号φNTRG）を論理反転するインバータ３１２と、２入力型のＡＮＤゲート３２０と、２入力型のＯＲゲート３２６とを有する。

ＡＮＤゲート３２０は、第１入力端にインバータ３１２の出力（転送信号φTRG ）が入力され、第２入力端には、３値制御信号Ｇの一例である中間電位設定信号Ｇ１が入力される。中間電位設定信号Ｇ１は、中間電位設定時にのみアクティブＨとなる論理情報である。ＡＮＤゲート３２０は、インバータ３１２の出力（転送信号φTRG ）と中間電位設定信号Ｇ１との論理積をとり転送信号φMTRGとする。

ＯＲゲート３２６は、第１入力端にインバータ３１０の出力（転送信号φNTRG）が入力され、第２入力端にＡＮＤゲート３２０の出力（転送信号φNTRG）が入力される。ＯＲゲート３２６は、インバータ３１２の出力（転送信号φTRG ）とＡＮＤゲート３２０の出力（転送信号φMTRG）との論理和をとり、新たな（転送信号φMTRGでゲートされた）転送信号φNTRGとする。

転送駆動バッファＢＦ１は、さらに、３値出力の対応をとるべく、インバータ構成と類似した出力バッファ３２８を有する。出力バッファ３２８は、正電圧側の第１電位Ｖcc_Hと、中間電位Ｍとしての第２電位Ｖcc_Mと、負電圧側の第３電位Ｖcc_Lと言った３種類の電圧が供給される。

出力バッファ３２８は、一例として、先ず、ｐチャネル型のトランジスタ（ｐ型トランジスタ）３２８Ｈと、並列配置された２つのｎチャネル型のトランジスタ（ｎ型トランジスタ）３２８Ｍ，３２８Ｌとを直列に配置した構成となっている。

ｐ型トランジスタ３２８Ｈのソースは第１電位Ｖcc_Hに接続され、ｎ型トランジスタ３２８Ｍのソースは第２電位Ｖcc_M（たとえば接地電位GND ）に接続され、ｎ型トランジスタ３２８Ｌのソースは第３電位Ｖcc_Lに接続されている。ｐ型トランジスタ３２８Ｈとｎ型トランジスタ３２８Ｍとｎ型トランジスタ３２８Ｌの各ドレインを共通に接続し、その接続点を転送パルスTRG 用の出力端に接続している。

ｐ型トランジスタ３２８ＨのゲートにはＯＲゲート３２６からの転送信号φNTRGが入力され、ｎ型トランジスタ３２８ＭのゲートにはＡＮＤゲート３２０からの転送信号φMTRGが入力され、ｎ型トランジスタ３２８Ｌのゲートにはインバータ３１０からの転送信号φNTRGが入力されている。

全体としては、ｐ型トランジスタ３２８Ｈとｎ型トランジスタ３２８Ｌとは、垂直デコーダ１４ａから供給される２値の転送信号φTRG に基づき、第１電位Ｖcc_Hと第３電位Ｖcc_Lとの間で２値駆動用の転送パルスTRG を出力するＣＭＯＳインバータバッファとして構成され、それに対して、ある条件の元でｎ型トランジスタ３２８Ｍが中間電位Ｍを転送パルスTRG に設定可能になっている。

たとえば、図１２に示す真理値表のように、垂直デコーダ１４ａから供給される転送信号φTRG がインアクティブＬのときには、中間電位設定信号Ｇ１に関わらず、ｎ型トランジスタ３２８Ｌがオン（ＯＮ）するとともに、ｐ型トランジスタ３２８Ｈおよびｎ型トランジスタ３２８Ｍがオフ（ＯＦＦ）するので、転送パルスTRG は第３電位Ｖcc_Lに対応したＬレベルとなる。

また、垂直デコーダ１４ａから供給される中間電位設定信号Ｇ１がアクティブＨで転送信号φTRG がアクティブＨのときには、ｎ型トランジスタ３２８Ｍがオン（ＯＮ）するとともに、ｐ型トランジスタ３２８Ｈおよびｎ型トランジスタ３２８Ｌがオフ（ＯＦＦ）するので、転送パルスTRG は第２電位Ｖcc_Mに対応したＭ（中間）レベルとなる。

また、垂直デコーダ１４ａから供給される中間電位設定信号Ｇ１がインアクティブＬで転送信号φTRG がアクティブＨのときには、ｐ型トランジスタ３２８Ｈがオン（ＯＮ）するとともに、ｎ型トランジスタ３２８Ｍおよびｎ型トランジスタ３２８Ｌがオフ（ＯＦＦ）するので、転送パルスTRG は第１電位Ｖcc_Hに対応したＨレベルとなる。

ここで示した転送駆動バッファＢＦ１の３値駆動に対応する構成例は一例に過ぎず、様々な変形例を採ることができる。たとえば、原理的には、図１７に示した真理値表を忠実に反映して構成すればよいのであるが、実際には、ゲート遅延の関係からｐ型トランジスタ３２８Ｈとｎ型トランジスタ３２８Ｍとｎ型トランジスタ３２８Ｌの何れか２つもしくは３つともが同時にオンすることによる貫通電流の発生を防止するべく、各トランジスタ３２８Ｌ，３２８Ｍ，３２８Ｈがともにオンする期間が生じないように遷移タイミングを少しずらす仕組みを講じることが考えられる。

ここで、ブルーミング対策電位の一例である中間レベルや中間電位Ｍは、通常の２値駆動におけるＨレベルとＬレベルとを除く範囲であればよく、第２電位Ｖcc_Mとしては、Ｈレベルを規定することになる第１電位Ｖcc_HとＬレベルを規定することになる第３電位Ｖcc_Lとを除いた電圧レベルであればどのような値であってもよい。

なお、間引き行での電荷の溢れを自身のフローティングディフュージョン３８側に転送可能な電位がブルーミング対策電位であるから、本来は、インアクティブレベル（Ｌレベル）を規定する低電位よりもアクティブレベル（Ｈレベル）側の電位であればよく、Ｈレベルを規定する電位であっても差し支えないのであるが、後述するように、Ｈレベルとすることは得策ではなく、本実施形態では、ブルーミング対策電位として、Ｈレベルを規定する電位は使用しない。

すなわち、先ず、Ｌレベルを規定する第３電位Ｖcc_Lに過度に近いとブルーミング対策効果が薄れるし、またＨレベルを規定する第１電位Ｖcc_Hに過度に近いと読出選択用トランジスタ３４（転送ゲート）を常時オンさせている状態に極めて近くなり、たとえリセットトランジスタ３６としてディプレッション構造のものを使用したとしても不要電荷の排出機能が不十分となりフローティングディフュージョン３８をオーバーフローさせてしまうことも懸念される。

たとえば、信号電荷を電圧信号に変換する際の変換効率を上げるためには、フローティングディフュージョン３８の容量（寄生容量含む）を下げることが必要であり、そのためにフローティングディフュージョン３８はオーバーフローし易くなる。このとき、ディプレッション構造のリセットトランジスタ３６を介したリセット電源Ｖrdへの排出能力不足があるとオーバーフローし易くなるのである。

第２電位Ｖcc_Mを使用するのが間引き読出モード時のブルーミング対策である点を加味すれば、第２電位Ｖcc_Mの最適な範囲は、間引き行から溢れ出す不要電荷成分がフローティングディフュージョン３８側に流れ易くし、かつ露光量が多い場合でも間引き行から溢れ出す不要電荷成分がフローティングディフュージョン３８をオーバーフローさせない程度であればよい。リセットトランジスタ３６を常時オンさせたときの前述の信頼性・暗電流の問題などをも加味すれば、第１電位Ｖcc_Hよりは遙かに低電位（たとえば｜第１電位Ｖcc_H−第３電位Ｖcc_L｜に対して５０％以下）であり、かつ第３電位Ｖcc_Lよりも少し高電位（たとえば｜第１電位Ｖcc_H−第３電位Ｖcc_L｜に対して１０％以上）であることが望ましいと考えられる。一例としては、第１電位Ｖcc_Hがロジックの電源電圧の３．０Ｖ程度で、第３電位Ｖcc_Lが−１Ｖ程度であれば、−０．５〜１．０Ｖ以内が好ましいと考えられ、たとえば、第２電位Ｖcc_Mを、接地電位GND である０Ｖに固定しておくことができる。

なお、単位画素３を駆動するパルスは転送パルスTRG 以外にもあり、それらのパルスに関しても、ある目的のために（ここではその目的に関しては規定しない）、２値（たとえば３．３Ｖと−１Ｖ）の間の中間レベル（たとえば０Ｖ）を使用する３値（あるいはそれ以上の）駆動方式を適用することもある。

また、転送パルスTRG そのものに関しても、ブルーミング対策以外のある目的のために（ここではその目的に関しては規定しない）、あるタイミングで２値（たとえば３．３Ｖと−１Ｖ）の間の中間レベル（たとえば０Ｖ）を使用する３値（あるいはそれ以上の）駆動方式を適用することもある。

これらの場合、それらの中間レベルを規定する電位と、間引き読出モード時における本実施形態のブルーミング対策用の第２電位Ｖcc_Mとを共通にすることは、回路構成をコンパクトにする上で有効な手段である。

すなわち、単位画素３を駆動する各種のパルスに関して、垂直駆動部１４ｂに３電源を供給し、単位画素３の駆動時に３値パルスを使用する構成を既に採っている場合には、３値パルスの中間レベルを規定する中間電位Ｍを、本実施形態で用いる間引き行に対しての転送パルスTRG 用の第２電位Ｖcc_M（中間電位Ｍ）と併用することで、新規の中間電位用の電圧作成が不要であり、動作モードを変えるだけで対応が可能となる利点がある。

＜２値とフローティングの切替え駆動回路の構成例＞
図１３は、間引き読出しモード時に間引き行の転送パルスTRG を２値駆動状態からフローティング状態に切り替えるための転送駆動バッファＢＦ１の構成例を示す図である。ここでは、図１１に示した構成に対する変形例で示す。

図１１との比較から分かるように、先ず、第２電位Ｖcc_M（中間レベルを規定する中間電位Ｍ）を設定するためのｎ型トランジスタ３２８Ｍを取り外している。また、出力バッファ３２８の後段にインヒビット端子ＩＮＨが付いたバッファ３２９を設けている。

バッファ３２９は、入力端に出力バッファ３２８の出力が入力され、インヒビット端子ＩＮＨにＡＮＤゲート３２０からの転送信号φMTRGが入力され、出力端からは読出選択用トランジスタ３４に供給される転送パルスTRG が出力される。

バッファ３２９は、インヒビット端子ＩＮＨに入力されたＡＮＤゲート３２０からの転送信号φMTRGが、Ｌレベルのときには入力端の状態（つまり出力バッファ３２８の出力論理）を出力端から出力し、Ｈレベルのときには出力端をオープン状態にする。

これにより、読出選択用トランジスタ３４に供給される転送パルスTRG は、ＡＮＤゲート３２０からの転送信号φMTRGがＬレベルのときには第１電位Ｖcc_H（たとえば３Ｖ）と第３電位Ｖcc_L（たとえば−１Ｖ）との間での２値駆動となるが、ＡＮＤゲート３２０からの転送信号φMTRGがＨレベルのときには出力端がオープンとされることでフローティング状態となる。

ＡＮＤゲート３２０からの転送信号φMTRGがＨレベルとなるのは、図１１とでの場合と同じように、垂直デコーダ１４ａから供給される中間電位設定信号Ｇ１がアクティブＨで転送信号φTRG がアクティブＨのときである。よって、間引き読出しモード時には、非選択行である間引き行の読出しゲート（読出選択用トランジスタ３４のゲート端）をフローティングにできる。

＜撮像装置＞
図１４は、前述の本実施形態の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。

全画素読出しモードと間引き読出しモードとの間での撮像モード切替えの制御、あるいは間引き読出時の転送駆動バッファＢＦ１における３値駆動やフローティング出力の対応などの制御は、外部の主制御部において、モード切替指示などを通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。

前述した固体撮像装置１の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、間引き読出しモード時に、間引き行の電荷生成部３２で溢れる電荷が、フローティングディフュージョン３８側に転送され易い状態となるように、読出選択用トランジスタ３４に供給する転送パルスTRG を中間電位Ｍやフローティングなどとするブルーミング対策電位での制御を実行することで、ブルーミングを抑制する仕組みを実現できるようになる。全ての撮像モードで良好な画質を維持することができる。

具体的には、撮像装置８は、蛍光灯などの照明装置８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色フィルタ群８１２と、画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６に参照信号Ｖslopを供給する参照信号生成部２７と、カラム処理部２６から出力された撮像信号を処理するカメラ信号処理部８１０を備えている。

光学ローパスフィルタ８０４は、折返し歪みを防ぐために、ナイキスト周波数以上の高周波成分を遮断するためのものである。また、図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。この点は、一般的な撮像装置と同様である。

カラム処理部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。

撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０とを有する。

また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。

色信号処理部８３０は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。ホワイトバランスアンプは、図示しないホワイトバランスコントローラから供給されるゲイン信号に基づき、信号分離部８２２の原色分離機能部から供給される原色信号のゲインを調整（ホワイトバランス調整）し、ガンマ補正部および輝度信号処理部８４０に供給する。

ガンマ補正部は、ホワイトバランスが調整された原色信号に基づいて、忠実な色再現のためのガンマ（γ）補正を行ない、ガンマ補正された各色用の出力信号Ｒ，Ｇ，Ｂを色差マトリクス部に入力する。色差マトリクス部は、色差マトリクス処理を行なって得た色差信号Ｒ−Ｙ，Ｂ−Ｙをエンコーダ部８６０に入力する。

輝度信号処理部８４０は、図示を割愛するが、たとえば、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号ＹＨを生成する高周波輝度信号生成部と、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号ＹＬを生成する低周波輝度信号生成部と、２種類の輝度信号ＹＨ，ＹＬに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する輝度信号生成部とを有する。

エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ−Ｙ，Ｂ−Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。

エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニタ出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。

本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。

なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。

また、半導体製のメモリ素子により構成することに限らず、磁気ディスクや光ディスクなどの媒体を利用して構成してもよい。たとえば、ハードディスク装置を不揮発性の記憶部として利用できる。また、ＣＤ−ＲＯＭなどの記録媒体から情報を読み出す構成を採ることでも不揮発性の記憶部として利用できる。

カメラ制御部９００は、システム全体を制御するものであり、特に前述の読出選択用トランジスタ３４に供給する転送パルスTRG のブルーミング対策電位制御との関係においては、転送パルスTRG を３値駆動や“２値駆動＋フローティング”にするための各種の制御パルスのオン／オフタイミングを調整する機能を有している。

ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。

ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。

記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）、転送パルスTRG を３値駆動や“２値駆動＋フローティング”とするブルーミング対策電位制御のための各種の制御パルスのオン／オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。

メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。

また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。

または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。

また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。

このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、間引き行の電荷生成部３２から溢れる電荷が隣接する読出し動作行に漏れ込むことによるブルーミング現象の発生が抑制されるように、転送パルスTRG を３値駆動や“２値駆動＋フローティング”とするブルーミング対策電位制御を行なう仕組みを実現できるようになる。

たとえば、上述した処理をコンピュータに実行させるプログラムは、フラッシュメモリ、ＩＣカード、あるいはミニチュアーカードなどの不揮発性の半導体メモリカードなどの記録媒体９２４を通じて配布される。さらに、サーバなどからインターネットなどの通信網を経由して前記プログラムをダウンロードして取得したり、あるいは更新してもよい。

記録媒体９２４の一例としてのＩＣカードやミニチュアーカードなどの半導体メモリには、前記実施形態で説明した固体撮像装置１における処理の一部または全て（特に間引き読出しモード時に転送パルスTRG を３値駆動や“２値駆動＋フローティング”とするブルーミング対策電位制御に関わる部分）の機能を格納することができる。したがって、プログラムや当該プログラムを格納した記憶媒体を提供することができる。

たとえば、転送パルスTRG を３値駆動する制御を行なうブルーミング対策電位制御処理用のプログラム、すなわちＲＡＭ９０６などにインストールされるブルーミング対策電位制御処理用のソフトウェアは、固体撮像装置１について説明したブルーミング対策電位制御処理と同様に、間引き読出時のブルーミング現象を抑制するブルーミング対策電位制御処理を実現するための制御パルス設定機能をソフトウェアとして備える。

ソフトウェアは、ＲＡＭ９０６に読み出された後にマイクロプロセッサ９０２により実行される。たとえばマイクロプロセッサ９０２は、記録媒体の一例であるＲＯＭ９０４およびＲＡＭ９０６に格納されたプログラムに基づいて制御パルス設定処理を実行することにより、間引き読出モード時に、間引き行の読出選択用トランジスタ３４に供給する転送パルスTRG を常時ブルーミング対策電位（たとえば中間電位Ｍやフローティング）とすることで、間引き行の電荷生成部３２で生じる電荷が溢れて隣接する読出し動作行に漏れ込むブルーミング現象を抑制させる機能をソフトウェア的に実現することができる。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、前記実施形態では、行間引きの駆動における垂直方向に隣接する画素へのブルーミング現象とその対策について説明したが、列方向の間引きに関しても、前記実施形態の技術思想を同様に適用できる。

たとえば、行間引きに関しては、前述のようにして垂直走査回路１４の制御の元で間引き読出しを行ない、そのようにして読み出された各列の画素信号を水平方向に関して、水平走査回路１２による制御の元で間引き転送を行なえばよい。あるいは、画素アレイ部１０に対する読出しアドレスの設定をＸ−Ｙアドレス方式で自由に設定可能な仕組みにして行方向と列方向に関して間引き読出しを行なうようにしてもよい。また、行方向（水平方向）への間引き処理時には、読み出されない列に関しては、読出電流源部２４により垂直信号線１９へ供給する負荷電流（読出電流）を停止して消費電力の低減を図るようにするとよい。

本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 図１に示した固体撮像装置に使用される単位画素を構成する各構成要素の配置レイアウト例を示す図である。 図１に示した固体撮像装置に使用される単位画素の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。 図２に示した単位画素の、電荷生成部およびフローティングディフュージョンに着目したＢ−Ｂ'断面線およびＣ−Ｃ'断面線における濃度分布断面構造の模式図である。 図３のＡ−Ａ'断面線および図２のＢ−Ｂ'断面線のポテンシャル断面図の一例である。 図１に示した固体撮像装置のカラムＡＤ回路における基本動作である信号取得差分処理を説明するためのタイミングチャートである。 本実施形態の間引き読出しモード時の画素駆動方式に対する第１比較例を説明する画素アレイ部に着目した図である。 本実施形態の間引き読出しモード時の画素駆動方式に対する第１比較例を説明するタイミングチャートである。 本実施形態の間引き読出しモード時の画素駆動方式に対する第２比較例を説明する画素アレイ部に着目した図である。 本実施形態の間引き読出しモード時の画素駆動方式に対する第２比較例を説明するタイミングチャートである。 本実施形態の間引き読出しモード時の画素駆動方式を説明する画素アレイ部に着目した図である。 本実施形態の間引き読出しモード時の画素駆動方式を説明するタイミングチャートである。 間引き読出しモード時に間引き行の転送パルスを３値駆動可能にするための転送駆動バッファの構成例を示す図である。 図１１に示す転送駆動バッファの動作を説明する真理値表である。 間引き読出しモード時に間引き行の転送パルスを２値駆動状態からフローティング状態に切り替えるための転送駆動バッファの構成例を示す図である。 本実施形態の固体撮像装置と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。

符号の説明

１…固体撮像装置、３…単位画素、１０…画素アレイ部、１２…水平走査回路、１２ａ…水平デコーダ、１２ｂ…水平駆動部、１４…垂直走査回路、１４ａ…垂直デコーダ、１４ｂ…垂直駆動部、１５…行制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２４…読出電流源部、２５…カラムＡＤ回路、２５２…電圧比較部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５…画素信号生成部、５２…垂直選択線、５３…垂直信号線、５５…転送配線、５６…リセット配線、７…駆動制御部、８…撮像装置、９００…カメラ制御部、ＢＦ１…転送駆動バッファ、ＢＦ２…リセット駆動バッファ、ＢＦ３…選択駆動バッファ

Claims (12)

1. 物理量の変化を電荷によって検知する検知部、前記検知部で検知された電荷を画素信号に変換する画素信号生成部、入力される転送制御電位に基づいて前記検知部で検知された電荷を前記画素信号生成部へ転送する転送部、および入力される初期化制御電位に基づいて前記画素信号生成部の電位を初期化する初期化部を有する単位画素がマトリクス状に配列された画素アレイ部と、
   前記画素アレイ部の一部の単位画素の画素信号を読み出す間引き読出しモードで前記単位画素を制御する駆動制御部とを備え、
   前記初期化部は、ディプレッション構造のトランジスタを有し、
   前記駆動制御部は、前記間引き読出しモード時に、間引かれる前記単位画素の前記検知部で溢れる電荷が、当該間引かれる単位画素の前記画素信号生成部側に転送され易い状態となるように、当該間引かれる単位画素の前記転送部に供給する前記転送制御電位であるブルーミング対策電位を制御する
   固体撮像装置。
2. 前記駆動制御部は、前記間引かれる前記単位画素を行単位もしくは列単位で設定する
   請求項１に記載の固体撮像装置。
3. 前記駆動制御部は、前記間引き読出しモード中は継続的に、前記ブルーミング対策電位を前記間引かれる単位画素の前記転送部に対して供給する
   請求項１に記載の固体撮像装置。
4. 前記駆動制御部は、読み出される前記単位画素の前記転送部に対してはインアクティブレベルを規定する電位とアクティブレベルを規定する前記転送制御電位で２値駆動するとともに、前記間引かれる単位画素の前記転送部に対しては、前記インアクティブレベルを規定する電位よりも前記アクティブレベル側の電位を前記ブルーミング対策電位として供給する
   請求項１に記載の固体撮像装置。
5. 前記駆動制御部は、読み出される前記単位画素の前記転送部に対してはインアクティブレベルを規定する電位とアクティブレベルを規定する電位とを含む前記転送制御電位で２値駆動するとともに、前記間引かれる単位画素の前記転送部に対しては、前記インアクティブレベルを規定する電位と前記アクティブレベルを規定する電位との間の中間電位を前記ブルーミング対策電位として供給する
   請求項４に記載の固体撮像装置。
6. 前記駆動制御部は、インアクティブレベルを規定する電位、アクティブレベルを規定する電位、および前記インアクティブレベルを規定する電位と前記アクティブレベルを規定する電位との間の少なくとも１つの中間電位を含む前記電位の３値以上で前記単位画素を構成する要素を駆動しており、前記ブルーミング対策電位として当該３値の内の前記中間電位を使用する
   請求項４に記載の固体撮像装置。
7. 前記駆動制御部は、前記ブルーミング対策電位の目的以外で、インアクティブレベルを規定する電位、アクティブレベルを規定する電位、および前記インアクティブレベルを規定する電位と前記アクティブレベルを規定する電位との間の少なくとも１つの中間電位を含む前記転送制御電位の３値以上で前記転送部を駆動しており、前記ブルーミング対策電位として当該３値の内の前記中間電位を使用する
   請求項６に記載の固体撮像装置。
8. 前記駆動制御部は、インアクティブレベルを規定する電位、アクティブレベルを規定する電位、および前記インアクティブレベルを規定する電位と前記アクティブレベルを規定する電位との間の少なくとも１つの中間電位を含む前記初期化制御電位の３値以上で前記初期化部を駆動しており、前記ブルーミング対策電位として当該３値の内の前記中間電位を使用する
   請求項６に記載の固体撮像装置。
9. 前記駆動制御部は、読み出される前記単位画素の前記転送部に対してはインアクティブレベルを規定する電位とアクティブレベルを規定する電位とを含む前記転送制御電位で２値駆動するとともに、前記間引かれる単位画素の前記転送部に対しては、電位を持たないフローティング状態を前記ブルーミング対策電位として供給する
   請求項１に記載の固体撮像装置。
10. 前記駆動制御部は、前記間引かれる単位画素の前記初期化部を制御して、前記ブルーミング対策電位の前記転送部への供給によって前記画素信号生成部に転送された電荷を排出させる
    請求項１に記載の固体撮像装置。
11. 物理量の変化を電荷によって検知する検知部、前記検知部で検知された電荷を画素信号に変換する画素信号生成部、入力される転送制御電位に基づいて前記検知部で検知された電荷を前記画素信号生成部へ転送する転送部、および入力される初期化制御電位に基づいて前記画素信号生成部の電位を初期化する初期化部を有する単位画素がマトリクス状に配列された画素アレイ部と、
    前記画素アレイ部の一部の単位画素の画素信号を読み出す間引き読出しモードで前記単位画素を制御する駆動制御部と、
    前記単位画素を制御するための前記制御電位の生成を前記駆動制御部に対して指示する主制御部とを備え、
    前記初期化部は、ディプレッション構造のトランジスタを有し、
    前記駆動制御部は、前記間引き読出しモード時に、間引かれる前記単位画素の前記検知部で溢れる電荷が、当該間引かれる単位画素の前記画素信号生成部側に転送され易い状態となるように、当該間引かれる単位画素の前記転送部に供給する前記転送制御電位であるブルーミング対策電位を制御する
    撮像装置。
12. 前記主制御部は、前記駆動制御部を制御して、前記画素アレイ部の全ての単位画素から画素信号を読み出す全画素読出しモードと、前記画素アレイ部の一部の単位画素から画素信号を読み出す間引き読出しモードとを切り替える
    請求項１１に記載の撮像装置。

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