以下、本発明による固体撮像素子について、図面を参照して説明する。
図1は、本発明の一実施の形態による固体撮像素子の概略構成を示す回路図である。本実施の形態による固体撮像素子は、CMOS型の固体撮像素子として形成されており、例えば、デジタルスチルカメラやビデオカメラなどに搭載される。
本実施の形態による固体撮像素子は、2次元状に配置された複数の画素1(図1では、6×2個の画素1(3×2個の画素ブロック10)のみを示す。)と、垂直走査回路2と、水平走査回路3と、画素1の各列ごとに設けられ各列ごとの画素1の出力が供給される垂直信号線4と、各垂直信号線4に接続された定電流源5及びカラムアンプ6と、トランジスタからなるスイッチ7と、カラムアンプ6から出力される信号をスイッチ7を介して受け取る水平信号線8と、出力アンプ9とを備えている。
なお、本実施の形態では、相関二重サンプリング回路(CDS回路)は、この固体撮像素子の外部に設けられ、信号が出力アンプ9を介して外部に出力された後に相関二重サンプリング処理が行われるようになっている。もっとも、CDS回路を固体撮像素子に搭載してもよいことは、言うまでもない。この場合、当該CDS回路をカラムアンプ6を用いた構成とすることも可能である。
本実施の形態では、各画素1は、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードPDと、フォトダイオードPDからフローティング容量部FCに電荷を転送する転送スイッチとしての転送トランジスタTXとを有している。
なお、図面では、後述の画素ブロック10のうち図1中下側の画素の符号を1Aとし、図1中上側の画素の符号を1Bとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号1を付して説明する場合がある。また、図面では、画素1Aのフォトダイオードの符号をPDAとし、画素1Bのフォトダイオードの符号をPDBとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号PDを付して説明する場合がある。同様に、画素1Aの転送トランジスタの符号をTXAとし、画素1Bの転送トランジスタの符号をTXBとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号TXを付して説明する場合がある。
本実施の形態では、前記複数の画素1は、フォトダイオードPDが列方向(垂直方向)に順次並んだ2個の画素1毎に画素ブロック10をなしている。各画素ブロック10毎に、当該画素ブロック10に属する2個の画素1(1A,1B)が、1組のフローティング容量部FC、増幅トランジスタAMP、リセットトランジスタRES及び選択トランジスタSELを共有している。フローティング容量部FCは、転送されてきた電荷を電圧に変換する電荷電圧変換部を構成している。増幅トランジスタAMPは、フローティング容量部FCの電位に応じた信号を出力する増幅部を構成している。リセットトランジスタRESは、フローティング容量部FCの電位をリセットするリセットスイッチを構成している。選択トランジスタSELは、当該画素ブロック10を選択するための選択部を構成している。フォトダイオードPD及び転送トランジスタTXは、2個の画素1(1A,1B)で共有されることなく、画素1毎に設けられている。図1では、nは画素ブロック10の行を示している。例えば、1行目の画素1と2行目の画素1とにより1行目の画素ブロック10が構成され、3行目の画素1と4行目の画素1とにより2行目の画素ブロック10が構成されている。
転送トランジスタTXA,TXBのゲートは、画素ブロック10の行毎に、垂直走査回路2からの制御信号φTXA,φTXBを導く制御線に、接続されている。リセットトランジスタRESのゲートは、画素ブロック10の行毎に、垂直走査回路2からの制御信号φRESを導く制御線に、接続されている。選択トランジスタSELのゲートは、画素ブロック10の行毎に、垂直走査回路2からの制御信号φSELを導く制御線に、接続されている。
また、本実施の形態による固体撮像素子は、列方向に隣り合う2つの画素ブロック10のフローティング容量部FC間をオンオフする連結トランジスタCONを備えている。連結トランジスタCONのゲートは、行毎に、垂直走査回路2からの制御信号φCONを導く制御線に、接続されている。連結トランジスタCONは、制御信号φCONの高レベル期間にオンし、列方向に隣り合う2つの画素ブロック10のフローティング容量部FC間を電気的に接続する一方、制御信号φCONの低レベル期間にオフし、列方向に隣り合う2つの画素ブロック10のフローティング容量部FC間を電気的に遮断する。
フォトダイオードPDA,PDBは、入射光の光量(被写体光)に応じて電荷を生成し蓄積する。転送トランジスタTXA,TXBは、制御信号φTXA,φTXBの高レベル期間にオンし、フォトダイオードPDA,PDBに蓄積された電荷をフローティング容量部FCに転送する。リセットトランジスタRESは、制御信号φRESの高レベル期間にオンし、フローティング容量部FCの電位を電源電圧VDDにリセットする。
増幅トランジスタAMPは、そのドレインが電源電圧VDDに接続され、そのゲートがフローティング容量部FCに接続され、そのソースが選択トランジスタSELのドレインに接続され、定電流源5を負荷とするソースフォロア回路を構成している。増幅トランジスタAMPは、フローティング容量部FCの電圧値に応じた信号を、選択トランジスタSELを介して垂直信号線4に出力する。選択トランジスタSELは、制御信号φSELの高レベル期間にオンし、増幅トランジスタAMPのソースを垂直信号線4に接続する。
なお、本実施の形態では、各トランジスタAMP,TXA,TXB,RES,SEL,連結トランジスタCONは、全てnMOSトランジスタである。
垂直走査回路2は、画素ブロック10の行毎に、制御信号φSEL,φRES,φTXA,φTXB,φCONをそれぞれ出力し、前述したトランジスタAMP,TXA,TXB,RES,SEL,CONを制御する制御部を構成している。また、水平走査回路3は、スイッチ7を制御する制御信号φH1,φH2を出力する。
本実施の形態による固体撮像素子は、動作モードとして、連結オン混合読み出し動作モード、連結オン個別読み出し動作モード、連結オフ混合読み出し動作モードおよび連結オフ個別読み出し動作モードの4つ動作モードを切換え可能に有する。4つの動作モードは、受光光量や、フレームレート等に応じて適宜切換え可能に制御される。以下、各動作モードについて説明する。
まず、連結オン混合読み出し動作モードについて説明する。本実施の形態による固体撮像素子では、例えば、制御信号φCON(n+1)を高レベルにして対応する行の連結トランジスタCON(n+1)をオンさせて、n+1行目の画素ブロック10のフローティング容量部FC(n+1)とn+2行目の画素ブロック10のフローティング容量部FC(n+2)とを接続し、かつ、n+1行目の画素ブロック10の選択トランジスタSEL(n+1)をオンさせた状態で、n+1行目の画素ブロック10の転送トランジスタTXA(n+1),TXB(n+1)及びn+2行目の画素ブロック10の転送トランジスタTXA(n+2),TXB(n+2)を同時にオンすることによって、フォトダイオードPDA(n+1),PDB(n+1),PDA(n+2),PDB(n+2)の電荷を、連結トランジスタCON(n+1)で接続された2つのフローティング容量部FC(n+1),FC(n+2)において混合して読み出すことができる。このような動作モードを、連結オン混合読み出し動作モードと呼ぶ。この動作モードでは、フォトダイオードPDA(n+1),PDB(n+1),PDA(n+2),PDB(n+2)の電荷を同時に読み出すことになるため、それらのフォトダイオードの電荷を個別に読み出す場合に比較して、高速フレームレートを実現することができる。この動作モードは、特に限定されないが、動画像の取得時に好適に利用される。
次に、連結オフ個別読み出し動作モードについて説明する。本実施の形態による固体撮像素子では、全ての行の制御信号φCONを低レベルにして全ての行の連結トランジスタCONをオフさせておけば、後述する動作モードによって、個々の画素1の信号を読み出すことができる。この動作モードを、連結オフ個別読み出し動作モードと呼び、後に詳述する。この連結オフ個別読み出し動作モードでは、各フォトダイオードPDA,PDBの電荷は、単一のフローティング容量部FC(すなわち、連結トランジスタCONによるフローティング容量部FCの連結時と比較して小さい容量値の容量)によって電圧に変換されるため、受光光量が小さくフォトダイオードPDA,PDBの電荷量が少なくても大きな電圧に変換される。したがって、受光光量が小さい場合、高いSN比で信号を読み出すことができる。
次に、連結オフ混合読み出し動作モードについて説明する。本実施の形態による固体撮像素子では、例えば、全ての行の制御信号φCONを低レベルにして全ての行の連結トランジスタCONをオフさせ、かつ、n+1行目の画素ブロック10の選択トランジスタSEL(n+1)をオンさせた状態で、n+1行目の画素ブロック10の転送トランジスタTXA(n+1),TXB(n+1)を同時にオンすることによって、フォトダイオードPDA(n+1),PDB(n+1)の電荷を、フローティング容量部FC(n+1)において混合して読み出すことができる。このような動作モードを、連結オフ混合読み出し動作モードと呼ぶ。この連結オフ混合読み出し動作モードでは、各フォトダイオードPDA,PDBの電荷は、単一のフローティング容量部FC(すなわち、連結トランジスタCONによるフローティング容量部FCの連結時と比較して小さい容量値の容量)によって電圧に変換されるため、受光光量が小さくフォトダイオードPDA,PDBの電荷量が少なくてもそれらを混合することで大きな電圧に変換される。したがって、受光光量が小さい場合、高いSN比で信号を読み出すことができる。
最後に、連結オン個別読み出しモードについて説明する。本実施の形態による固体撮像素子では、例えば、制御信号φCON(n+1)を高レベルにして対応する行の連結トランジスタCON(n+1)をオンさせて、n+1行目の画素ブロック10のフローティング容量部FC(n+1)とn+2行目の画素ブロック10のフローティング容量部FC(n+2)とを接続し、かつ、n+1行目の画素ブロック10の選択トランジスタSEL(n+1)をオンさせた状態で、n+1行目の画素ブロック10の転送トランジスタTXA(n+1),TXB(n+1)及びn+2行目の画素ブロック10の転送トランジスタTXA(n+2),TXB(n+2)を順次切り替えてオンさせ、そのそれぞれのオンの前に一旦n+1行目及び/又はn+2行目の画素ブロック10のリセットトランジスタRESをオンさせることによって、n+1行目の画素ブロック10のフォトダイオードPDA(n+1),PDB(n+1)及びn+2行目の画素ブロック10のフォトダイオードPDA(n+2),PDB(n+2)の電荷を、それぞれ混合することなく個々に読み出すことができる。このような動作モードを、連結オン個別読み出し動作モードと呼ぶ。この連結オン個別読み出し動作モードでは、n+1行目の画素ブロック10のフォトダイオードPDA(n+1),PDB(n+1)及びn+2行目の画素ブロック10のフォトダイオードPDA(n+2),PDB(n+2)の各電荷は、連結トランジスタCON(n+1)で接続された2つのフローティング容量部FC(n+1),FC(n+2)の合成容量(すなわち、単一のフローティング容量部FCの容量と比較して大きい容量値の容量)によって電圧に変換されるため、受光光量が大きくフォトダイオードPDA,PDBの電荷量が大きくても比較的小さな電圧に変換される。したがって、受光光量が大きい場合、変換後の信号電圧が大きくなり過ぎて増幅トランジスタAMPが飽和してしまうのを防止することができ、これによりダイナミックレンジを拡大することができる。
図2は、本実施の形態による固体撮像素子の前記連結オフ個別読み出し動作モード時の読み出し動作を示すタイミングチャートである。以下、この動作ついて説明する。なお、(n)はn行目の画素ブロック10の信号であることを示している。ただし、φCON(n)は、n行目の画素ブロック10とn+1行目の画素ブロック10との間の連結トランジスタCONの制御信号を示している。
連結オフ個別読み出し動作モードでは、常時、全ての行の制御信号φCONが低レベルにされて、全ての行の連結トランジスタCONがオフに維持される。この連結オフ個別読み出し動作モードにおいて、メカニカルシャッタ(図示せず)が所定の露光期間だけ開かれて各画素1のフォトダイオードPDの電荷蓄積層に電荷が蓄積された後、画素ブロック10が1行ずつ順次選択され、画素ブロック10の各1行について順次同じ動作が行われていく。図2は、n行目、n+1行目及びn+2行目の画素ブロック10が順次選択された場合の動作を示している。
期間t11−t20(時点t11から時点t20までの期間)において、n+1行目の画素ブロック10が選択され、n+1行目の画素ブロック10の制御信号φSEL(n+1)が高レベルに変化し、n+1行目の画素ブロック10の選択トランジスタSELがオンし、n+1行目の画素ブロック10の増幅トランジスタAMPのソースが垂直信号線4に接続される。
時点t11後の時点t12からの期間t12−t13は、n+1行目の画素ブロック10の最初の画素1Aの読み出し準備のためのリセット期間である。期間t12−t13において、n+1行目の制御信号φRES(n+1)が高レベルに変化し、n+1行目の画素ブロック10のリセットトランジスタRESがオンする。これにより、n+1行目の画素ブロック10のフローティング容量部FCの電圧(以下、「FC(n+1)電圧」という。)は、時点t13ではリセットレベルとなる。時点t13で、リセットトランジスタRESがオフすると、FC(n+1)電圧は、ノイズ成分に応じたいわゆるダークレベルとなる。期間t13−t14中の所定期間でφH1,φH2による水平走査が行われ、n+1行目の画素ブロック10の各画素1Aのダークレベルが外部に出力される。時点t14からの期間t14−t15だけ、n+1行目の制御信号φTXA(n+1)が高レベルに変化し、n+1行目の画素ブロック10の転送トランジスタTXAがオンする。これにより、n+1行目の画素ブロック10の画素1AのフォトダイオードPDAで光電変換され蓄積されていた信号電荷が、n+1行目のフローティング容量部FCに転送される。その結果、FC(n+1)電圧は、いわゆる信号レベルとなる。その後、期間t15−t16中の所定期間でφH1,φH2による水平走査が行われ、n+1行目の画素ブロック10の各画素1Aの信号レベルが外部に出力される。なお、前述したように、外部において、信号レベルとダークレベルとの差分をとる相関二重サンプリング処理が行われる。
そして、n+1行目の画素ブロック10の画素1Aについて期間t12−t16においてそれぞれ行われた動作と同様の動作が、n+1行目の画素ブロック10の画素1Bについて期間t16−t20においてそれぞれ行われる。これらの対応する期間同士は、同じ長さとなっている。例えば、画素1Aに関するリセット期間t12−t13と、画素1Bに関するリセット期間t16−t17とは、同じ長さTとなっている。本実施の形態では、期間t12−t13及び期間t16−t17、並びに、後述する期間t2−t3、期間t6−t7、期間t22−t23及び期間t26−t27においてのみn+1行目のφRES(n+1)が高レベルにされてn+1行目の画素ブロック10のリセットトランジスタRESがオンし、その他の期間においては、n+1行目のφRES(n+1)が低レベルにされてn+1行目の画素ブロック10のリセットトランジスタRESがオフしている。
以上の説明からわかるように、本実施の形態に係る連結オフ個別読み出し動作モードでは、垂直走査回路2は、n+1行目の画素ブロック10の転送トランジスタTXA,TXBを互いに異なるタイミングで順次オンさせるように、それらの転送トランジスタTXA,TXBを制御している。また、垂直走査回路2は、各転送トランジスタTXA,TXBのオン期間の前の所定期間(期間t12−t13及び期間t16−t17)にn+1行目の画素ブロック10のリセットトランジスタRESをオンさせるように、そのリセットトランジスタRESを制御している。そして、n+1行目の画素ブロック10のリセットトランジスタRESのオン期間t12−t13の長さT(n+1行目の画素ブロック10の転送トランジスタTXA,TXBのうち最初にオンされる転送トランジスタTXAのオン期間t14−t15の直前)は、n+1行目の画素ブロック10のリセットトランジスタRESのオン期間t16−t17の長さT(n+1行目の画素ブロック10の他の転送トランジスタTXBのオン期間t18−19の直前)と同一にされている。さらに、期間t13−t14の長さ(n+1行目の画素ブロック10の転送トランジスタTXAのオン期間の開始時点t14と、そのオン期間の直前のn+1行目の画素ブロック10のリセットトランジスタRESのオン期間t12−t13の終了時点t13との間の時間間隔)は、期間t17−t18の長さ(n+1行目の画素ブロック10の転送トランジスタTXBのオン期間の開始時点t18と、そのオン期間の直前のn+1行目の画素ブロック10のリセットトランジスタRESのオン期間t16−t17の終了時点t17との間の時間間隔)と同一にされている。以上の点は、n+1行以外の画素ブロック10についても同様である。
そして、本実施の形態では、n+1行目の画素ブロック10の最初の画素1Aの読み出し準備のためのリセット期間t12−t13において、制御信号φRES(n)が高レベルにされて、n+1行目の画素ブロック10と隣接する一方側のn行目の画素ブロックのリセットトランジスタRESがオンにされる。すなわち、垂直走査回路2は、n+1行目の画素ブロック10のリセットトランジスタRESのオン期間t12−t13(n+1行目の画素ブロック10の転送トランジスタTXA,TXBのうち最初にオンされる転送トランジスタTXAのオン期間t14−t15の直前)において、n+1行目の画素ブロック10と隣接する一方側のn行目の画素ブロックのリセットトランジスタRESをオンするように、n行目の画素ブロックのリセットトランジスタRESを制御する。
また、本実施の形態では、n+1行目の画素ブロック10の最初の画素1Aの読み出し準備のためのリセット期間t12−t13において、制御信号φRES(n+2)が高レベルにされて、n+1行目の画素ブロック10と隣接する他方側のn+2行目の画素ブロックのリセットトランジスタRESがオンにされる。すなわち、垂直走査回路2は、n+1行目の画素ブロック10のリセットトランジスタRESのオン期間t12−t13(n+1行目の画素ブロック10の転送トランジスタTXA,TXBのうち最初にオンされる転送トランジスタTXAのオン期間t14−t15の直前)において、n+1行目の画素ブロック10と隣接する他方側のn+2行目の画素ブロックのリセットトランジスタRESをオンするように、n+2行目の画素ブロックのリセットトランジスタRESを制御する。
さらに、本実施の形態では、n+1行目の画素ブロック10の画素1Bの読み出し準備のためのリセット期間t16−t17において、制御信号φRES(n),φRES(n+2)が高レベルにされて、n+1行目の画素ブロック10と隣接するn行目及びn+2行目の画素ブロックのリセットトランジスタRESがオンにされる。もっとも、本発明では、期間t16−t17において、n行目及びn+2行目の画素ブロックのリセットトランジスタRESをオフにしてもよい。
以上の点は、n+1行以外の画素ブロック10についても同様である。n+1行目の画素ブロックのリセットトランジスタRESのオン期間t2−t3及びオン期間t6−t7は、前述したn+2行目の画素ブロックのリセットトランジスタRESのオン期間t12−13及びオン期間t16−t17に、それぞれ対応している。また、n+1行目の画素ブロックのリセットトランジスタRESのオン期間t22−23及びオン期間t26−t27は、前述したn行目の画素ブロックのリセットトランジスタRESのオン期間t12−t13及びオン期間t16−t17に、それぞれ対応している。
ここで、本実施の形態と比較される第1及び第2の比較例について説明する。第1及び第2の比較例による固体撮像素子が本実施の形態による固体撮像素子と異なる所は、垂直走査回路2が行う制御動作のみである。
図3は、第1の比較例による固体撮像素子の連結オフ個別読み出し動作モード時の読み出し動作を示すタイミングチャートであり、図2に対応している。この第1の比較例の連結オフ個別読み出し動作モードにおいても、本実施の形態の連結オフ個別読み出し動作モードと同じく、常時、全ての行の制御信号φCONが低レベルにされて、全ての行の連結トランジスタCONがオフに維持される。
この第1の比較例が本実施の形態と異なる所は、n+1行目の画素ブロック10について説明すると、期間t2−t3、期間t6−t7、期間t22−23及び期間t26−t27がn+1行目の画素ブロック10のリセットトランジスタRESのオフ期間に変更されて、n+1行目の画素ブロック10の選択期間t11−t20中の期間t12−t13及び期間t16−t17を除く他の全ての期間が、n+1行目の画素ブロック10のリセットトランジスタRESのオフ期間にされ、n+1行目以外の画素ブロック10についても同様である点のみである。これに伴い、この第1の比較例における後述するFC(n+1)電圧(図4参照)は、本実施の形態におけるFC(n+1)電圧(図示せず)と異なり、n+1行目以外の画素ブロック10のフローティング容量部FCの電圧についても同様である。
図4は、図3中の一部(n+1行目の画素ブロック10の選択期間付近の部分)のタイミングチャート及びそれにより生ずるn+1行目の画素ブロック10のフローティング容量部FCの電圧(FC(n+1)電圧)を示す図である。図4に示す例では、メカニカルシャッタが所定の露光期間だけ開かれて各画素1のフォトダイオードPDの電荷蓄積層に電荷が蓄積された後、画素ブロック10の1行ずつが順次選択され、画素ブロック10の各1行について順次同じ動作が行われていく。前記露光期間において、各画素1のフォトダイオードPDに、飽和していないが電荷量の大きい信号電荷がそれぞれ同じ量で蓄積されたものとして、FC(n+1)電圧を記載している。また、図4に示す例では、時点t12の前には、FC(n+1)電圧はレベルSIGになっているものとしている。
この第1の比較例では、期間t11−t20において、n+1行目の画素ブロック10が選択され、n+1行目の画素ブロック10の制御信号φSEL(n+1)が高レベルに変化し、n+1行目の画素ブロック10の選択トランジスタSELがオンし、n+1行目の画素ブロック10の増幅トランジスタAMPのソースが垂直信号線4に接続される。
期間t12−t13は、n+1行目の画素ブロック10の最初の画素1Aの読み出し準備のためのリセット期間である。期間t12−t13において、n+1行目の制御信号φRES(n+1)が高レベルに変化し、n+1行目の画素ブロック10のリセットトランジスタRESがオンする。これにより、FC(n+1)電圧は、時点t12から立ち上がっていき、時点t13ではリセットレベルRSTとなる。時点t13で、リセットトランジスタRESがオフすると、FC(n+1)電圧は、ノイズ成分に応じたいわゆるダークレベルDARKとなる。期間t13−t14中の所定期間でφH1,φH2による水平走査が行われ、n+1行目の画素ブロック10の各画素1Aのダークレベルが外部に出力される。時点t14からの期間t14−t15だけ、n+1行目の制御信号φTXA(n+1)が高レベルに変化し、n+1行目の画素ブロック10の転送トランジスタTXAがオンする。これにより、n+1行目の画素ブロック10の画素1AのフォトダイオードPDAで光電変換され蓄積されていた信号電荷が、n+1行目のフローティング容量部FCに転送される。その結果、FC(n+1)電圧は、時点t14から立ち下がっていき、ダークレベルDARKから信号電荷に応じた分だけ下がったいわゆる信号レベルSIGとなる。その後、期間t15−t16中の所定期間でφH1,φH2による水平走査が行われ、n+1行目の画素ブロック10の各画素1Aの信号レベルが外部に出力される。なお、前述したように、外部において、信号レベルとダークレベルとの差分をとる相関二重サンプリング処理が行われる。
そして、n+1行目の画素ブロック10の画素1Aについて期間t12−t16においてそれぞれ行われた動作と同様の動作が、n+1行目の画素ブロック10の画素1Bについて期間t16−t20においてそれぞれ行われる。これらの対応する期間同士は、同じ長さとなっている。例えば、画素1Aに関するリセット期間t12−t13と、画素1Bに関するリセット期間t16−t17とは、同じ長さTとなっている。この第1の比較例では、期間t12−t13及び期間t16−t17においてのみn+1行目のφRES(n+1)が高レベルにされてn+1行目の画素ブロック10のリセットトランジスタRESがオンし、その他の期間においては常に、n+1行目のφRES(n+1)が低レベルにされてn+1行目の画素ブロック10のリセットトランジスタRESがオフしている。
図5は、第2の比較例による固体撮像素子の連結オフ個別読み出し動作モード時の読み出し動作を示すタイミングチャートであり、図2及び図3に対応している。この第2の比較例の連結オフ個別読み出し動作モードにおいても、本実施の形態及び第1の比較例の連結オフ個別読み出し動作モードと同じく、常時、全ての行の制御信号φCONが低レベルにされて、全ての行の連結トランジスタCONがオフに維持される。
この第2の比較例が本実施の形態及び前記第1の比較例と異なる所は、n+1行目の画素ブロック10について説明すると、一連の動作を開始してから時点t13までの全期間(長さT’)及び時点t22以降の全期間が、n+1行目の画素ブロック10のリセットトランジスタRESのオン期間(リセット期間)に変更され、n+1行目以外の画素ブロック10についても同様である点のみである。これに伴い、この第2の比較例におけるFC(n+1)電圧(図6参照)は、本実施の形態におけるFC(n+1)電圧(図示せず)及び前記第1の比較例におけるFC(n+1)電圧(図4参照)と異なり、n+1行目以外の画素ブロック10のフローティング容量部FCの電圧についても同様である。
図6は、図5中の一部(n+1行目の画素ブロック10の選択期間付近の部分)のタイミングチャート及びそれにより生ずるn+1行目の画素ブロック10のフローティング容量部FCの電圧(FC(n+1)電圧)を示す図であり、図4に対応している。
この第2の比較例では、一連の動作を開始してから時点t13までの全期間がn+1行目の画素ブロック10のリセットトランジスタRESのオン期間に変更されているので、n+1行目の画素ブロック10の画素1Aに関するリセット期間は一連の動作を開始してから時点t13までの全期間となり、その長さT’は、n+1行目の画素ブロック10の画素1Bに関するリセット期間t16−t17の長さTに比べて、大幅に長くなる。他の画素ブロック10の行についても同様である。
この第2の比較例では、T’≫Tであるので、最初に読み出される画素1Aのリセットは他の画素1Bのリセットに比べてより完全に行われる。このため、FC(n+1)電圧の画素1Bに関するリセットレベルRST2は、FC(n+1)電圧の画素1Aに関するリセットレベルRST1よりも低くなる。画素1Aに関するダークレベルDARK1及び信号レベルSIG1はリセットレベルRST1を基準にして定まり、画素1Bに関するダークレベルDARK2及び信号レベルSIG2はリセットレベルRST2を基準にして定まる。したがって、均一光が照射されて図6中のW1=DARK1−SIG1とW2=DARK2−SIG2が等しくても、リセットレベルRST1とリセットレベルRST2との差の分だけ、ダークレベルDARK1とダークレベルDARK2とは異なるとともに、信号レベルSIG1と信号レベルSIG2とは異なる。
FC電圧は、画素ブロック10の増幅トランジスタAMPのゲート電圧である。選択トランジスタSELがオンし、増幅トランジスタAMPのソースが垂直信号線4に接続されていれば、増幅トランジスタAMPの増幅特性に従った増幅作用を受けた電圧が垂直信号線4に現れる。図7は、選択トランジスタSELがオンした状態におけるFC電圧と垂直信号線電圧との関係を模式的に示す図である。増幅トランジスタAMPが理想的な完全な線形特性を持っていないことを反映して、FC電圧と垂直信号線電圧との関係は、完全な線形関係ではなく非線形性を有している。
図7に示すように、FC電圧の前述したレベルDARK1,DARK2,SIG1,SIG2にそれぞれ対応して、垂直信号線電圧のレベルDARK1’,DARK2’,SIG1’,SIG2’が得られる。図7から、W1=W2であるにも拘わらず、前述した非線形性の影響を受けてW1’≠W2’となってしまうことが理解できる。ただし、W1’=DARK1’−SIG1’、W2’=DARK2’−SIG2’である。前記第2の比較例では、これに起因して、画素ブロック10における最初に読み出される画素1Aの信号と、その画素ブロック10における他の画素1Bから読み出される信号とがばらつくのである。
これに対し、前記第1の比較例では、図4に示すように、画素1Aに関するリセット期間の長さも画素1Bに関するリセット期間の長さも同じ長さTとされているので、両画素1A,1Bに関するリセットレベルは両方とも同じレベルRSTになる。したがって、両画素1A,1Bに関するダークレベルは両方とも同じレベルDARKになるとともに、両画素1A,1Bに関する信号レベルは両方とも同じレベルSIGになる。このため、前記第2の比較例によれば、前述した非線形性の影響を受けずに、W1=W2であることに対応してW1’=W2’となる。よって、前記第1の比較例によれば、前述したばらつきが低減されるのである。
また、前記第1の比較例では、図4に示すように、期間t13−t14の長さが期間t17−t18の長さと同一にされているので、画素1Aの読み出し準備のためのフローティング容量部FCのリセット状態と画素1Bの読み出し準備のためのフローティング容量部FCのリセット状態とがより同じ状態に近づく。したがって、この点からも、前述したばらつきがより低減される。
しかしながら、前記第1の比較例では、前述したように、図3に示すように、n+1行目の画素ブロック10の選択期間t11−t20中の期間t12−t13及び期間t16−t17を除く他の全ての期間が、n+1行目の画素ブロック10のリセットトランジスタRESのオフ期間にされ、n+1行目以外の画素ブロック10についても同様である。したがって、前記第1の比較例では、信号読み出しを行う画素ブロック10と隣接する画素ブロック10のフローティング容量部FCは、リセットを行っていないためにグランド付近の電位になっていることがある。例えば、n+1行目の画素ブロック10から信号読み出すとき(期間t12−t20)に、n+1行目の画素ブロック10と隣接するn行目及びn+2行目の画素ブロック10のフローティング容量部FCは、リセットを行っていないためにグランド付近の電位になっていることがある。一方、信号読み出しを行う画素ブロック10(例えば、n+1行目の画素ブロック10)のフローティング容量部FCは、その画素ブロック10のリセットトランジスタRESによるリセット動作(例えば、期間t12−t13及び期間t16−t17のリセット動作)によって、リセット電位(電源電圧VDD)になっている。
このため、前記第1の比較例では、隣接する画素ブロック10のフローティング容量部FCに存する電荷が、信号読み出しを行う画素ブロック10のフローティング容量部FCに、オフしている連結トランジスタCONを介してリーク電流として流れ込んでしまうことがある。その結果、そのリーク電流により画像の白浮きやノイズが発生し、画質が低下してしまう。
これに対し、前記第2の比較例では、前述したように、図5に示すように、一連の動作を開始してから時点t13までの全期間及び時点t22以降の全期間が、n+1行目の画素ブロック10のリセットトランジスタRESのオン期間(リセット期間)に変更され、n+1行目以外の画素ブロック10についても同様である。したがって、前記第2の比較例では、信号読み出しを行う画素ブロック10と隣接する画素ブロック10のフローティング容量部FCは、リセットを行っているためリセット電位(電源電圧VDD)になっていて、グランド付近の電位になっていることはない。例えば、n+1行目の画素ブロック10から信号読み出す際の期間t12−t13以前に、n+1行目の画素ブロック10と隣接するn行目及びn+2行目の画素ブロック10のフローティング容量部FCは既にリセット電位(電源電圧VDD)になっていて、グランド付近の電位になることはない。したがって、前記第2の比較例によれば、n+1行目の画素ブロック10と隣接するn行目及びn+2行目の画素ブロック10のフローティング容量部FCに存する電荷が、オフしている連結トランジスタCONを経由してn+1行目の画素ブロック10のフローティング容量部FCに流れ込むような事態が防止され、オフしている連結トランジスタCON経由のリーク電流は低減される。したがって、前記第2の比較例によれば、画像の白浮きやノイズが低減され、画質が向上する。
以上のように、前記第1の比較例では、画素ブロック10おける最初に読み出される画素1Aの画素の信号と、当該画素ブロック10における他の画素1Bから読み出される画素の信号との間のばらつきが低減されるという利点(第1の利点)が得られる一方で、オフしている連結トランジスタCONを介したリーク電流により画像の白浮きやノイズが発生して画質が低下してしまう。逆に、前記第2の比較例では、オフしている連結トランジスタCON経由のリーク電流は低減されて画像の白浮きやノイズが低減されて画質が向上するという利点(第2の利点)が得られる一方で、画素ブロック10おける最初に読み出される画素1Aの画素の信号と、当該画素ブロック10における他の画素1Bから読み出される画素の信号との間のばらついてしまう。このように、前記第1及び第2の比較例では、前記第1の利点と前記第2の利点とはトレードオフの関係にある。
これに対し、本実施の形態では、以下に説明するように、前記第1及び第2の利点の両方を得ることができる。
すなわち、本実施の形態では、前述したように、図2に示すように、n+1行目の画素ブロック10の最初の画素1Aの読み出し準備のためのリセット期間t12−t13において、n+1行目の画素ブロック10と隣接するn行目及びn+2行目の画素ブロックのリセットトランジスタRESがオンにされ、n+1行目以外の画素ブロック10についても同様である。したがって、本実施の形態によれば、n+1行目の画素ブロック10の選択期間t11−t20中の、n+1行目の画素ブロック10のフローティング容量部FCの最初のリセット完了時点t13以降の期間t13−t20において、n+1行目の画素ブロック10と隣接するn行目及びn+2行目の画素ブロックのフローティング容量部FCがリセットされた状態となり、n+1行目以外の画素ブロック10についても同様である。このため、本実施の形態によれば、前記第2の比較例と同様に、n+1行目の画素ブロック10と隣接するn行目及びn+2行目の画素ブロック10のフローティング容量部FCに存する電荷が、オフしている連結トランジスタCONを経由してn+1行目の画素ブロック10のフローティング容量部FCに流れ込むような事態が防止され、オフしている連結トランジスタCON経由のリーク電流は低減される。したがって、本実施の形態によれば、画像の白浮きやノイズが低減され、画質が向上するという利点が得られる。
また、本実施の形態では、前述したように、図2に示すように、n+1行目の画素ブロック10のリセットトランジスタRESのオン期間t12−t13の長さ(n+1行目の画素ブロック10の転送トランジスタTXA,TXBのうち最初にオンされる転送トランジスタTXAのオン期間t14−t15の直前)は、n+1行目の画素ブロック10のリセットトランジスタRESのオン期間t16−t17の長さ(n+1行目の画素ブロック10の他の転送トランジスタTXBのオン期間t18−19の直前)と同一にされ、n+1行目以外の画素ブロック10についても同様である。これらの点は、前記第1の比較例と同一である。ただし、本実施の形態では、n+1行目の画素ブロック10のリセットトランジスタRESのオン期間t12−t13の前に、n+1行目の画素ブロック10のリセットトランジスタRESは、期間t2−t3及び期間t6−t7でオンされるため、前記第1の比較例ほどは、画素1Aの読み出し準備のためのフローティング容量部FCのリセット状態が画素1Bの読み出し準備のためのフローティング容量部FCのリセット状態に近づかない。しかし、本実施の形態では、前記第2の比較例のように一連の動作を開始してから時点t13までの全期間に渡ってn+1行目の画素ブロック10のリセットトランジスタRESをオンし続ける場合と比べると、画素1Aの読み出し準備のためのフローティング容量部FCのリセット状態が画素1Bの読み出し準備のためのフローティング容量部FCのリセット状態に近づく。n+1行目以外の画素ブロック10についても同様である。したがって、本実施の形態によれば、各行の画素ブロック10について、当該画素ブロック10の最初の画素1Aの読み出し準備のためのフローティング容量部FCのリセット状態が他の画素1Bの読み出し準備のためのフローティング容量部FCのリセット状態に近づく。このため、本実施の形態によれば、前記第1の比較例ほどではないが、前記第2の比較例と比べて、画素ブロック10おける最初に読み出される画素1Aの画素の信号と、当該画素ブロック10における他の画素1Bから読み出される画素の信号との間のばらつきが低減されるという利点が得られる。
なお、本実施の形態では、前記第1の比較例と同じく、期間t13−t14の長さが期間t17−t18の長さと同一にされているので、画素1Aの読み出し準備のためのフローティング容量部FCのリセット状態と画素1Bの読み出し準備のためのフローティング容量部FCのリセット状態とがより同じ状態に近づき、前述したばらつきがより低減される。もっとも、本発明では、期間t13−t14の長さと期間t17−t18の長さとは、必ずしも同一ではなくてもよい。
以上、本発明の実施の形態について説明したが、本発明はこの実施の形態に限定されるものではない。
例えば、前記実施の形態において、図2中の期間t16−17において、制御信号φRES(n),φRES(n+2)を低レベルに変更し、n行目及びn+2行目のリセットトランジスタRESをオフにし、他の行の画素ブロック10についても同様にしてもよい。この場合にも、前記実施の形態と同じ利点が得られる。
また、前記実施の形態において、一連の動作を開始してから時点t13までの全期間(長さT’)及び時点t22以降の全期間のうちの一方の期間のみを、n+1行目の画素ブロック10のリセットトランジスタRESのオフ期間に変更し、n+1行目以外の画素ブロック10についても同様としてもよい。この場合、信号読み出しを行う画素ブロック10のフローティング容量部FCに対して一方側の隣接画素ブロック10のフローティング容量部FCからのリーク電流は防止することができないものの、他方の側の隣接画素ブロック10のフローティング容量部FCからのリーク電流は防止することができる。
さらに、前記実施の形態において、n+2行目の画素ブロック10のリセットトランジスタRESを期間t12−t13(n+1行目の画素ブロック10のリセットトランジスタRESのオン期間)においてオンさせる代わりに、n+2行目の画素ブロック10のリセットトランジスタRESを期間t12−t13以前の期間においてオンさせてもよい。また、n行目の画素ブロック10のリセットトランジスタRESを期間t12−t13(n+1行目の画素ブロック10のリセットトランジスタRESのオン期間)においてオンさせる代わりに、n行目の画素ブロック10のリセットトランジスタRESを期間t12−t13以前の期間においてオンさせてもよい。ただし、この場合、n行目の画素ブロック10のリセットトランジスタRESは、期間t9−t13のうち、n行目の画素ブロック10の画素1Bに関する水平期間以後においてオンさせる。これらの点は、他の行の画素ブロック10についても同様である。
さらにまた、前記実施の形態では、前述したように、列方向に隣り合う2つの画素1毎に、当該2つの画素1が1組のフローティング容量部FC、増幅トランジスタAMP、リセットトランジスタRES及び選択トランジスタSELを共有している。しかし、本発明では、例えば、列方向に隣り合う3つ以上の所定数の画素1毎に、当該所定数の画素1が1組のフローティング容量部FC、増幅トランジスタAMP、リセットトランジスタRES及び選択トランジスタSELを共有するようにしてもよい。
なお、前記実施の形態における前記連結オン混合読み出し動作モード、前記連結オン個別読み出し動作モード及び連結オフ混合読み出し動作モードにおいても、画素ブロック10間の連結をオフしている箇所で、オフした連結トランジスタCONを介したリーク電流が問題となる。しかし、それらの動作モードにおいても、前記連結オフ個別読み出し動作モードの場合と同様に、信号読み出しを行う画素ブロック10及びこれに対して連結された画素ブロック10からなる連結画素ブロック群にオフ状態の連結トランジスタCONを介して隣接する画素ブロック10のリセットトランジスタRESを事前にオンすることで、前記リーク電流を低減することができる。