WO2013084808A1 - 固体撮像素子およびその駆動方法、カメラシステム - Google Patents

固体撮像素子およびその駆動方法、カメラシステム Download PDF

Info

Publication number
WO2013084808A1
WO2013084808A1 PCT/JP2012/081052 JP2012081052W WO2013084808A1 WO 2013084808 A1 WO2013084808 A1 WO 2013084808A1 JP 2012081052 W JP2012081052 W JP 2012081052W WO 2013084808 A1 WO2013084808 A1 WO 2013084808A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
pixels
signal
row
solid
Prior art date
Application number
PCT/JP2012/081052
Other languages
English (en)
French (fr)
Inventor
清茂 辻
美幸 江口
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to CN201280059227.2A priority Critical patent/CN103975579A/zh
Priority to KR1020147013899A priority patent/KR20140107212A/ko
Priority to US14/355,998 priority patent/US20140320719A1/en
Publication of WO2013084808A1 publication Critical patent/WO2013084808A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/42—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by switching between different modes of operation using different resolutions or aspect ratios, e.g. switching between interlaced and non-interlaced mode
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
    • H04N25/445—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array by skipping some contiguous pixels within the read portion of the array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Definitions

  • the present invention relates to a solid-state imaging device that reads all pixels, a driving method thereof, and a camera system.
  • these electronic devices are provided with a viewfinder for confirming a video, but the resolution of the viewfinder is usually lower than that of an image to be captured.
  • some digital still cameras and mobile phones are equipped with a function to improve the frame rate during low-resolution imaging and to capture high-speed movements that could not be seen in the past.
  • a single image sensor is required to support both high-resolution and low-frame-rate still images and relatively low-resolution and high-frame-rate movies.
  • Patent Document 1 discloses a technique that can obtain an output signal without a signal output load period in a CCD (Charge Coupled Device) image sensor and can meet a demand for a high frame rate.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • the all-pixel mode is used when shooting a high-resolution still image
  • the thinning mode is used when shooting a low-resolution moving image or a high frame rate.
  • the output circuit of the CCD is mainly one channel (ch) output using an FD amplifier having a floating diffusion layer (FD).
  • a CMOS image sensor has an FD amplifier for each pixel, and its output is a column parallel output type in which one row in the pixel array is selected and read out in the column direction at the same time. Mainstream. This is because it is difficult to obtain a sufficient driving capability with an FD amplifier arranged in a pixel, and therefore it is necessary to lower the data rate, and parallel processing is advantageous.
  • ADC Analog Digital Converter
  • FIGS. 1 and 2 are diagrams for explaining an overview of an all-pixel reading operation of a general CMOS image sensor.
  • the CMOS image sensor 1 of FIG. 1 includes a pixel unit 2 in which pixels including photoelectric conversion functions are arranged in an array, pixel current sources 3D and 3U for pixel readout, and readout circuits 4D and 4U such as a column ADC. Consists of including.
  • the pixel current sources 3D and 3U are connected to the signal line to form a pixel FD amplifier and a source follower for pixel readout. However, in order to ensure impedance, the pixel current sources 3D and 3U are connected to both ends of the signal line. ) Is applied.
  • the example of FIG. 1 is an example in which the readout circuits 4D and 4U are arranged on the upper and lower end sides of the pixel unit 2, and the example of FIG. 2 is the readout circuit 4D only on the upper and lower ends (lower end) side of the pixel unit. Is an example in which is arranged.
  • a solid-state imaging device includes a pixel unit in which a plurality of pixels including a photoelectric conversion element that converts an optical signal into an electrical signal and accumulates a signal charge according to an exposure time is arranged in a matrix.
  • a peripheral circuit that is disposed adjacent to the opposite edges of the pixel portion and is driven in connection with at least a pixel signal read operation, and a pixel signal that reads a pixel signal from the pixel portion in units of a plurality of pixels
  • the pixel signal readout unit when performing all pixel readout, after resetting all the pixels, the pixel signal readout unit has at least a specific region close to the peripheral circuit disposed on the opposite edge side of the pixel unit. Pixel readout is alternately performed from the row at least one row at a time.
  • a peripheral circuit driven in association with at least a pixel signal reading operation is disposed adjacent to mutually facing edges, and an optical signal is converted into an electrical signal.
  • a camera system includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device, and the solid-state imaging device converts an optical signal into an electrical signal.
  • a pixel unit including a plurality of pixels including photoelectric conversion elements that accumulate signal charges according to the exposure time is arranged adjacent to the mutually opposing edges of the pixel unit, and reads at least pixel signals
  • a peripheral circuit that is driven in connection with the operation, and a pixel signal readout unit that reads out pixel signals from the pixel unit in units of a plurality of pixels, and the pixel signal readout unit is configured to read out all pixels.
  • at least one row of pixels is alternately read out from at least a row in a specific region close to the peripheral circuits arranged on the opposite edge sides of the pixel portion.
  • FIG. 1 for demonstrating the outline
  • FIG. 2 for demonstrating the outline
  • CMOS image sensor column parallel ADC mounting solid-state image sensor (CMOS image sensor) which concerns on this 1st Embodiment.
  • CMOS image sensor column parallel ADC mounting solid-state image sensor
  • FIG. 4 is a block diagram illustrating a configuration example of the solid-state imaging device (CMOS image sensor) with column-parallel ADC according to the first embodiment.
  • CMOS image sensor solid-state imaging device
  • the solid-state imaging device 100 includes a pixel unit 110 as an imaging unit, a vertical scanning circuit (row scanning circuit) 120, a horizontal transfer scanning circuit (column scanning circuit) 130, and a timing control circuit 140. . Further, the solid-state imaging device 100 includes pixel current sources 150D and 150U as column circuits, column parallel processing units 160D and 160U that are ADC groups, a DAC (digital-analog converter) 170, and an internal voltage generation circuit (bias circuit). ) 180.
  • a pixel signal reading unit is formed by the horizontal transfer scanning circuit 130, the pixel current source 150, the column parallel processing unit 160, the DAC 170, and the like, and the timing control circuit 140 has a function corresponding to a control unit.
  • the pixel current source 150, the column parallel processing unit 160, and the DAC 170 are configured to include a functional unit to which a bias voltage generated internally or externally is supplied.
  • a plurality of unit pixels 110A including photodiodes (photoelectric conversion elements) and in-pixel amplifiers are arranged in a two-dimensional shape (matrix shape) of m rows and n columns.
  • FIG. 5 is a diagram illustrating an example of a pixel of a CMOS image sensor including four transistors according to the present embodiment.
  • This unit pixel 110A has, for example, a photodiode 111 as a photoelectric conversion element.
  • the unit pixel 110 ⁇ / b> A has four transistors, that is, a transfer transistor 112 as a transfer element, a reset transistor 113 as a reset element, an amplification transistor 114, and a selection transistor 115 as one active element for one photodiode 111.
  • the photodiode 111 photoelectrically converts incident light into charges (here, electrons) in an amount corresponding to the amount of light.
  • the transfer transistor 112 is connected between the photodiode 111 and the floating diffusion FD as an output node.
  • the transfer transistor 112 transfers the electrons photoelectrically converted by the photodiode 111 which is a photoelectric conversion element to the floating diffusion FD when a drive signal TG is given to the gate (transfer gate) through the transfer control line LTx.
  • the reset transistor 113 is connected between the power supply line LVDD and the floating diffusion FD.
  • the reset transistor 113 resets the potential of the floating diffusion FD to the potential of the power supply line LVDD when a reset RST is given to its gate through the reset control line LRST.
  • the gate of the amplification transistor 114 is connected to the floating diffusion FD.
  • the amplification transistor 114 is connected to the vertical signal line 116 via the selection transistor 115, and constitutes a constant current source ID, IU of the pixel current sources 150D, 150U outside the pixel portion and a source follower.
  • a control signal (address signal or select signal) SEL is applied to the gate of the selection transistor 115 through the selection control line LSEL, and the selection transistor 115 is turned on.
  • the selection transistor 115 is turned on, the amplification transistor 114 amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the vertical signal line 116.
  • the voltage output from each pixel through the vertical signal line 116 is output to the column parallel processing unit 160 serving as a pixel signal readout circuit. These operations are performed simultaneously in parallel for each pixel of one row because the gates of the transfer transistor 112, the reset transistor 113, and the selection transistor 115 are connected in units of rows, for example.
  • a reset control line LRST, a transfer control line LTx, and a selection control line LSEL wired to the pixel unit 110 are wired as a set of control lines LCTL in units of rows of the pixel array.
  • These reset control line LRST, transfer control line LTx, and selection control line LSEL are driven by a vertical scanning circuit 120 as a pixel driving unit.
  • the solid-state imaging device 100 controls a timing control circuit 140 that generates an internal clock as a control circuit for sequentially reading signals from the pixel unit 110, a vertical scanning circuit 120 that controls row address and row scanning, and a column address and column scanning.
  • a horizontal transfer scanning circuit 130 is disposed.
  • the entire pixel unit 110 is reset.
  • the entire image is reset simultaneously by turning on the transfer transistor 112 and the reset transistor 113 (or turning on the reset transistor 113).
  • both (or any) of the control signal Tx for controlling on / off of the transfer transistor 112 and the control signal RST for controlling on / off of the reset transistor 113 are set to active (high level in this example). .
  • the electric charge accumulated in the photodiode (photoelectric conversion element) 111 is removed.
  • both signals are switched to the low level to turn off the transfer transistor 112 and the reset transistor.
  • the photodiode 111 converts the optical signal into an electric charge and accumulates it.
  • the vertical scanning circuit 120 turns on the reset transistor 113 to reset the floating diffusion FD, and turns off the reset transistor 113.
  • the voltage of the floating diffusion FD at that time is output through the amplification transistor 114 and the selection transistor 115.
  • the output at this time is referred to as a P-phase output.
  • the transfer transistor 112 is turned on to transfer the charge accumulated in the photodiode 111 to the floating diffusion FD, and the voltage of the floating diffusion FD at that time is output by the amplification transistor 114.
  • the output at this time is referred to as a D-phase output.
  • the vertical scanning circuit 120 Under the control of the timing control circuit 140, the vertical scanning circuit 120 performs pixel readout alternately from the top and bottom of the pixel unit 110, that is, from the row in the area close to the pixel current sources 150U and 150D, and performs readout toward the center.
  • the pixels in each row are driven so as to perform the above.
  • the timing control circuit 140 generates timing signals necessary for signal processing of the pixel unit 110, the vertical scanning circuit 120, the horizontal transfer scanning circuit 130, the column parallel processing unit 160, the DAC 170, and the internal voltage generation circuit 180.
  • Timing control circuit 140 includes a DAC control function unit that controls generation of reference signal RAMP (Vslop) in DAC 170 and internal voltage generation circuit 180, for example.
  • the DAC control function unit performs control so as to adjust the offset of the reference signal RAMP for each row where AD conversion of each column processing circuit (ADC) 161 of the column parallel processing unit 160 is performed.
  • the pixel unit 110 photoelectrically converts video and screen images for each pixel row by storing and discharging photons using a line shutter, and converts the analog signal VSL to each column processing circuit 161 of the column parallel processing unit 160 (D, U). Output to.
  • the ADC block each column unit performs an analog output of the pixel unit 110, an APGA-compatible integration type ADC using a reference signal (ramp signal) RAMP from the DAC 170, and digital CDS, A bit digital signal is output.
  • the pixel current sources 150D and 150U are connected to a signal line to form a pixel follow-up transistor (FD amplifier) and a source follower for pixel readout, but at both ends of the signal line (to ensure impedance) A configuration provided above and below the pixel portion 110 is applied.
  • the pixel current source 150D is supplied with the bias voltage VBAIS1 generated by the internal voltage generation circuit 180.
  • the pixel current source 150D is supplied with the bias voltage VBAIS2 generated by the internal voltage generation circuit 180.
  • FIG. 6 is a diagram showing a specific configuration example of pixel current sources arranged at the upper and lower ends of the pixel unit according to the present embodiment.
  • the pixel current source 150D corresponds to a load MOS transistor 151D-1 connected in series between the reference potential VSS and one end (lower end) side of each vertical signal line 116-1 to 116-n corresponding to the column arrangement of the pixels. 151D-n and 152D-1 to 152D-n.
  • the gates of the load MOS transistors 151D-1 to 151D-n are commonly connected to the supply line of the bias voltage VBIAS11 generated by the internal voltage generation circuit 180.
  • the gates of the load MOS transistors 152D-1 to 152D-n are commonly connected to the supply line of the bias voltage VBIAS12 generated by the internal voltage generation circuit 180.
  • the load MOS transistors 151D-1 to 151D-n and 152D-1 to 152D-n connected in series function as a current source ID of a source follower during pixel readout.
  • the pixel current source 150U corresponds to a load MOS transistor 151U- connected in series between the reference potential VSS and the other end (upper end) side of each of the vertical signal lines 116-1 to 116-n corresponding to the column arrangement of the pixels. 1 to 151U-n and 152U-1 to 152U-n.
  • the gates of the load MOS transistors 151U-1 to 151U-n are commonly connected to the supply line of the bias voltage VBIAS 21 generated by the internal voltage generation circuit 180.
  • the gates of the load MOS transistors 152U-1 to 152U-n are commonly connected to the supply line of the bias voltage VBIAS22 generated by the internal voltage generation circuit 180.
  • the load MOS transistors 151U-1 to 151U-n and 152U-1 to 152U-n connected in series function as a current source IU of the source follower at the time of pixel readout.
  • the column parallel processing units 160D and 160U of the present embodiment have the same configuration, and a plurality of column processing circuits (ADC) 161 that are ADC blocks are arranged. That is, the column parallel processing unit 160 (D, U) has a k-bit digital signal conversion function and is arranged for each of the vertical signal lines (column lines) 116-1 to 116-n to form a column parallel ADC block. Is done.
  • Each ADC 161 compares a reference signal RAMP (Vslop), which is a ramp waveform obtained by changing the reference signal generated by the DAC 170 in a stepped manner, and an analog signal VSL obtained from a pixel via a vertical signal line for each row line.
  • Vslop reference signal RAMP
  • Each ADC further includes a counter 163 that counts the comparison time and a memory (latch) 164 that holds the count result of the counter 163.
  • the ADC 161 has a transfer switch 165.
  • the output of each memory 164 is connected to a horizontal transfer line LTRF having a k-bit width, for example. Then, k amplifier circuits and signal processing circuits corresponding to the horizontal transfer line LTRF are arranged.
  • the analog signal potential VSL read to the vertical signal line 116 is compared with the reference signal RAMP by the comparator 162 arranged for each column (each column). .
  • the comparator 162 arranged for each column (each column).
  • the counter 163 arranged for each column is operating.
  • Each ADC 161 converts the potential (analog signal) VSL of the vertical signal line 116 into a digital signal by changing the reference value RAMP (potential Vslop) having a ramp waveform with a one-to-one correspondence.
  • the ADC 161 converts a change in voltage of the reference signal RAMP (potential Vslop) into a change in time, and converts the time into a digital value by counting the time in a certain period (clock).
  • the data held in the memory 164 is transferred to the horizontal transfer line LTRF by the horizontal transfer scanning circuit 130, input to the signal processing circuit through the amplifier circuit, and two-dimensionally processed by predetermined signal processing. An image is generated.
  • the horizontal transfer scanning circuit 130 performs simultaneous parallel transfer of several channels in order to ensure the transfer speed.
  • timing control circuit 140 timing necessary for signal processing in each block such as the pixel unit 110 and the column parallel processing unit 160 is created.
  • vertical line defects and point defects are corrected from the signals stored in the line memory, signal clamping processing, parallel-serial conversion, compression, encoding, addition, averaging, intermittent operation, etc. Perform digital signal processing.
  • the digital output of the signal processing circuit is transmitted as an input of an ISP or a baseband LSI.
  • the DAC 170 Under the control of the timing control circuit 140, the DAC 170 generates a reference signal (ramp signal) that is a linearly changing slope waveform with a certain slope, and supplies the reference signal RAMP to the column parallel processing unit 160. For example, under the control of the timing control circuit 140, the DAC 170 generates the offset-adjusted reference signal RAMP for each row in which each column processing circuit (ADC) 161 of the column parallel processing unit 160 performs AD conversion.
  • ADC column processing circuit
  • the internal voltage generation circuit 180 generates bias voltages VBIAS1 (11, 12) and VBIAS2 (21, 22) and supplies them to the pixel current sources 150D and 150U. Further, the internal voltage generation circuit 180 generates a bias voltage VBIAS3 and supplies it to the current source for current control of the DAC 170 (for example, the gate of a transistor).
  • FIG. 7A and 7B are diagrams for explaining an operation example of all-pixel reading of the solid-state imaging device according to the present embodiment. Next, the operation of the above configuration will be described with reference to FIG.
  • the entire pixel unit 110 is reset as shown in FIG. In this case, the entire image is reset simultaneously by turning on the transfer transistor 112 and the reset transistor 113.
  • the vertical scanning circuit 120 sets both the control signal Tx for controlling on / off of the transfer transistor 112 and the control signal RST for controlling on / off of the reset transistor 113 to an active high level.
  • charges accumulated in the photodiode 111 are removed.
  • both signals are switched to the low level to turn off the transfer transistor 112 and the reset transistor.
  • the photodiode 111 converts the optical signal into an electric charge and accumulates it.
  • pixel readout is performed.
  • light emission and heat generation are generated from the peripheral circuits, particularly the pixel current sources 150D and 150U. Therefore, when the pixel unit 110 is read in order from the lower end toward the upper end, the charge accumulation time is longer at a location closer to the upper end. Since the portion near the peripheral circuit at the upper end is affected by light emission and heat generation from the peripheral circuit for a long time, shading-like whitening occurs in this portion. Considering from the example of FIG. 3, it can be inferred that whitening tends to occur in an area of about 1/5 of the entire screen from the screen edge.
  • pixel readout is performed alternately from the top and bottom of the pixel unit 110, that is, from the row in the region close to the pixel current sources 150U and 150D, and at the center.
  • the pixels in each row are driven so as to read out.
  • the pixel unit 110 has, for example, 5000 rows in the vertical (V) direction
  • reading is performed in the following order.
  • the first row is a row close to the pixel current source 150D on the lower end side
  • the 5000th row is a row close to the pixel current source 150U on the upper end side.
  • this may be reversed.
  • Example 1 1st line, 5000th line, 2nd line, 4999th line, 3rd line, 4998th line, ... 2500th line, 2501st line (R line-> B line-> B line-> R line) In the order.
  • readout is performed alternately row by row from the row in the region near the pixel current sources 150U and 150D, and the pixels in each row are driven so as to perform readout toward the center.
  • the accumulation time of this portion is significantly shortened. As a result, whitening at the edge of the screen due to the influence of peripheral circuits, particularly pixel current sources, can be suppressed.
  • Example 2 [Second Example of Pixel Reading Order]
  • reading is performed in the following order.
  • Example 2 1st line, 2nd line, 4999th line, 5000th line, 3rd line, 4th line, ... 2501 line, 2502 line (R line-> B line-> R line-> B line)
  • two rows are alternately read from the row in the region close to the pixel current sources 150U and 150D, and the pixels in each row are driven so as to read toward the center.
  • the accumulation time of this portion is significantly shortened. As a result, whitening at the edge of the screen due to the influence of peripheral circuits, particularly pixel current sources, can be suppressed.
  • the method of alternately reading up and down two rows at a time can be applied to a solid-state imaging device adopting a two-pixel sharing configuration as shown in FIG. That is, it is possible to perform all pixel readout suitable for pixel sharing by continuously reading out the number of rows of the shared pixels and alternately performing the above and below. Incidentally, in the case of sharing four pixels as shown in FIG. 9, reading is performed in the following order.
  • Example 3 1st line, 2nd line, 3rd line, 4th line, 4997th line, 4998th line, 4999th line, 5000th line, 5th line, 6th line, 7th line, 8th line ,..., 2501, 2502, 2503, 2503 (R line ⁇ B line ⁇ R line ⁇ B line).
  • the number of lines from the upper and lower ends of the screen which is predicted to exhibit whitening under the influence of peripheral circuits, or specific areas SAR-D and SAR-U including the number of lines with a margin in the number of lines are alternately displayed.
  • Read first After that, sequentially read from the line adjacent to one specific area to the line adjacent to the other specific area, or read sequentially from one specific area to the line located in the center and adjacent to the other specific area To the line adjacent to the central readout line.
  • the vertical scanning circuit 120 turns on the reset transistor 113 to reset the floating diffusion FD, and turns off the reset transistor 113. Thereby, the voltage of the floating diffusion FD at that time is output through the amplification transistor 114 and the selection transistor 115. The output at this time is referred to as a P-phase output.
  • the transfer transistor 112 is turned on to transfer the charge accumulated in the photodiode 111 to the floating diffusion FD, and the voltage of the floating diffusion FD at that time is output by the amplification transistor 114. The output at this time is referred to as a D-phase output.
  • a signal read from the pixel is input to each column processing circuit (ADC) 161.
  • each column processing circuit (ADC) 161 the analog signal potential VSL read out to the vertical signal line 116 is compared with the reference signal RAMP by the comparator 162 arranged for each column.
  • the counter 163 counts until the analog potential VSL and the level of the reference signal RAMP intersect and the output of the comparator 162 is inverted.
  • a count operation is performed in synchronization with the clock CLK.
  • the output level of the comparator 162 is inverted, the count operation is stopped, and the value at that time is held in the memory 164.
  • the reset level P phase includes variations for each pixel.
  • a signal photoelectrically converted by each unit pixel 110A is read out to the vertical signal lines 116 ( ⁇ 1 to ⁇ n) (D phase), and AD conversion is executed.
  • each column processing circuit (ADC) 161 the analog signal potential VSL read out to the vertical signal line 116 is compared with the reference signal RAMP by the comparator 162 arranged for each column.
  • the counter 163 counts until the analog potential VSL and the level of the reference signal RAMP intersect and the output of the comparator 162 is inverted.
  • a count operation is performed in synchronization with the clock CLK.
  • the output level of the comparator 162 is inverted, the count operation is stopped, and the value at that time is held in the memory 164.
  • correlated double sampling (CDS) can be realized.
  • the signals converted into digital signals are sequentially read out by the horizontal (column) transfer scanning circuit 130 to the amplifier circuit via the horizontal transfer line LTRF and finally output. In this way, column parallel output processing is performed.
  • the accumulation time of this portion is significantly shortened. As a result, whitening at the edge of the screen due to the influence of peripheral circuits can be suppressed.
  • FIG. 10 is a block diagram illustrating a configuration example of a solid-state image pickup device (CMOS image sensor) equipped with column-parallel ADCs according to the second embodiment.
  • CMOS image sensor solid-state image pickup device
  • the solid-state imaging device 100A according to the second embodiment is different from the solid-state imaging device 100 according to the first embodiment in that the column parallel processing unit 160 as a readout circuit (column ADC or the like) is arranged only on one side. There is to be. Even in this case, since the pixel current sources are located above and below, the all-pixel reading method shown in the first embodiment is applied.
  • FIG. 11 is a diagram illustrating a configuration of a pixel unit in a column parallel ADC-mounted solid-state imaging device (CMOS image sensor) according to the third embodiment.
  • CMOS image sensor solid-state imaging device
  • the solid-state imaging device 100B includes a vertical (V), horizontal (H) optical black (OBP) region 220 in which the pixel unit 200 is in a light-shielding state on the lower end side and the right end side of the effective pixel region 210, 230 is formed.
  • V vertical
  • H horizontal
  • OBP optical black
  • the number of rows in the VOPB area 220 is 16 rows from the 0th row to the 15th row
  • the number of rows in the effective pixel region 210 is 5000 rows from the 16th row to the 5015th row.
  • the solid-state imaging device 100B all pixels are read out in order after reading out 16 rows of the VOPB area 220 in order, and then reading out the effective pixel area 210.
  • This reading is the first example described in the first embodiment.
  • the methods of the second and third examples are applied.
  • reading is performed in the following order.
  • Example 2) 16th line, 17th line, 5014th line, 5015th line, 18th line, 19th line, ... 25016th line, 25017th line (R line-> B line-> R line-> B line) In the order.
  • the reading method of the second example when the reading method of the second example is applied, two rows are alternately read from the row in the region close to the pixel current sources 150U and 150D, and the pixels in each row are read so as to be read toward the center. To drive.
  • the accumulation time of this portion is significantly shortened. As a result, whitening at the edge of the screen due to the influence of peripheral circuits, particularly pixel current sources, can be suppressed.
  • a solid-state imaging device having such an effect can be applied as an imaging device for a digital camera or a video camera.
  • FIG. 12 is a diagram illustrating an example of a configuration of a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the camera system 300 includes an imaging device 310 to which the solid-state imaging devices 100, 100A, and 100B according to the present embodiment can be applied.
  • the camera system 300 includes, for example, a lens 320 that forms incident light (image light) on an imaging surface as an optical system that guides incident light to a pixel region of the imaging device 310 (forms a subject image).
  • the camera system 300 includes a drive circuit (DRV) 330 that drives the imaging device 310 and a signal processing circuit (PRC) 340 that processes an output signal of the imaging device 310.
  • DUV drive circuit
  • PRC signal processing circuit
  • the drive circuit 330 includes a timing generator (not shown) that generates various timing signals including a start pulse and a clock pulse that drive a circuit in the imaging device 310, and drives the imaging device 310 with a predetermined timing signal. .
  • the signal processing circuit 340 performs predetermined signal processing on the output signal of the imaging device 310.
  • the image signal processed by the signal processing circuit 340 is recorded on a recording medium such as a memory.
  • the image information recorded on the recording medium is hard copied by a printer or the like.
  • the image signal processed by the signal processing circuit 340 is displayed as a moving image on a monitor including a liquid crystal display.
  • a high-accuracy camera can be realized by mounting the above-described solid-state imaging devices 100, 100A, and 100B as the imaging device 310 in an imaging apparatus such as a digital still camera.
  • this technique can also take the following structures. (1) a pixel portion in which a plurality of pixels including photoelectric conversion elements that convert an optical signal into an electrical signal and accumulate signal charges according to an exposure time are arranged in a matrix; A peripheral circuit disposed adjacent to the mutually opposing edges of the pixel portion and driven in connection with at least a pixel signal read operation; A pixel signal readout unit that reads out pixel signals from the pixel unit in units of a plurality of pixels, The pixel signal readout unit is When all pixels are read out, after all pixels are reset, at least one row of pixels is alternately read out from at least a specific region near the peripheral circuit disposed on the opposite edge side of the pixel unit. element.
  • the pixel signal readout unit When all-pixel readout is performed, after all-pixel reset, at least one row is alternately read out from a row in a region close to the peripheral circuit arranged on the opposite edge side of the pixel portion, and the specific region is excluded
  • the solid-state imaging device according to (1) wherein a central region between the edge portions of the pixel portion is read.
  • the pixel signal readout unit When all the pixels are read out, after all the pixels are reset, the pixels are alternately read out at least one row at a time from the row in the area close to the peripheral circuit arranged on the opposite edge side of the pixel portion, The solid-state imaging device according to (1) or (2), wherein reading is performed toward the center of the solid-state imaging device.
  • the pixel portion is A shared pixel that shares an output node with a plurality of pixels is formed, and the pixel signal of each pixel in the shared pixel can be selectively output from the shared output node to the corresponding pixel signal readout line.
  • the pixel signal readout unit is The solid-state imaging device according to any one of (1) to (3), wherein the number of rows of the shared pixels are continuously read and the continuous reading is alternately performed.
  • the pixel portion is An effective pixel region and an optical black region that is in a light-shielding state on the peripheral circuit side outside the effective pixel region are formed,
  • the pixel signal readout unit is When all pixels are read out, after all pixels are reset, the optical black area is read in order, and the effective pixel area is at least from a row in a specific area close to the peripheral circuits arranged on the opposite edge sides of the pixel portion.
  • the solid-state imaging device according to any one of (1) to (4), wherein pixel readout is performed alternately at least one row at a time.
  • the pixel signal readout unit is Read out the pixel signal from the pixel portion through the pixel signal readout line,
  • Each peripheral circuit disposed on the opposite edge side of the pixel portion is The solid-state imaging device according to any one of (1) to (4), further including a load element that is connected to the pixel signal readout line and functions as a current source and through which a current corresponding to a bias voltage flows.
  • a peripheral circuit that is driven in connection with at least the pixel signal readout operation is disposed adjacent to the edges facing each other, converts an optical signal into an electrical signal, and accumulates signal charges according to the exposure time.
  • a reset step for resetting all pixels When performing all pixel readout for a pixel portion in which a plurality of pixels including photoelectric conversion elements are arranged in a matrix, A reset step for resetting all pixels;
  • a solid-state imaging device driving method comprising: a readout step of alternately performing pixel readout at least one row at least from a row of a specific region close to a peripheral circuit disposed on opposite edge sides of the pixel portion.
  • the pixel portion is A shared pixel that shares an output node with a plurality of pixels is formed, and the pixel signal of each pixel in the shared pixel can be selectively output from the shared output node to the corresponding pixel signal readout line.
  • the pixel portion is An effective pixel region and an optical black region that is in a light-shielding state on the peripheral circuit side outside the effective pixel region are formed,
  • the optical black area is read in order,
  • the effective pixel area alternately reads out pixels at least one line at least from a row in a specific area close to the peripheral circuits arranged on the opposite edge sides of the pixel section. Any one of (7) to (10) A method for driving a solid-state imaging device according to claim 1.
  • the solid-state imaging device is A pixel portion in which a plurality of pixels including a photoelectric conversion element that converts an optical signal into an electrical signal and accumulates a signal charge according to an exposure time is arranged in a matrix; A peripheral circuit disposed adjacent to the mutually opposing edges of the pixel portion and driven in connection with at least a pixel signal read operation; A pixel signal readout unit that reads out pixel signals from the pixel unit in units of a plurality of pixels, The pixel signal readout unit is Camera system for performing pixel readout alternately at least one row at least from a row in a specific region close to the peripheral circuits arranged on the opposite edge sides of the pixel portion after all pixel reset when performing all pixel readout .

Abstract

　本発明は、周辺回路の影響による画面端の白浮きを抑制することができるようにする固体撮像素子およびその駆動方法、カメラシステムに関する。 光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、画素信号読み出し部は、全画素読み出しを行う際に、全画素リセット後、画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う。

Description

固体撮像素子およびその駆動方法、カメラシステム
　本発明は、全画素読み出しを行う固体撮像素子およびその駆動方法、カメラシステムに関するものである。
　近年、高い解像度を持つイメージセンサであっても、低い解像度の良質な画像を撮像することが求められている。
　たとえば、デジタルスチルカメラで動画を撮影したり、逆にカムコーダーで静止画を撮像したりするなどの機能が一般的になってきている。
　また、これらの電子機器では、多くの場合、映像を確認するためのビューファインダーを備えているが、通常、ビューファインダーの解像度は撮像する画像よりも低い。
　さらに一部のデジタルスチルカメラや携帯電話などでは、低解像度の撮像時にフレームレートを向上させ、従来は見ることができなかった高速の動きを撮像する機能を搭載している。
　以上のように、一つのイメージセンサで、高解像度で低フレームレートの静止画と、比較的低解像度で高フレームレートの動画の両方に対応することが求められている。
　特許文献１には、ＣＣＤ(Charge Coupled Device)イメージセンサにおいて、信号出力負荷期間のない出力信号を得ることができ、高フレームレートの要求にも対応できるようにした技術が開示されている。
　これに対して、全ての画素から信号を読み出す全画素モードと、行や列を飛ばしながら間欠的に読み出す間引きモードに対応するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが提案されている。
　このＣＭＯＳイメージセンサにおいては、高解像度の静止画を撮影する際には全画素モードを用い、低解像度の動画や高いフレームレートで撮像する際には間引きモードを用いる。
　ところで、ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
　これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
　これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
　列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
　その最も進んだ形態のひとつが列毎にアナログ－デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
　ここで、一般的なＣＭＯＳイメージセンサの全素読み出し動作について説明する。
　図１および図２の（Ａ）および（Ｂ）は、一般的なＣＭＯＳイメージセンサの全画素読み出し動作の概要を説明するための図である。
　図１のＣＭＯＳイメージセンサ１は、光電変換機能を含む画素がアレイ状に配列された画素部２と、画素読み出しのための画素電流源３Ｄ，３Ｕと、カラムＡＤＣ等の読み出し回路４Ｄ，４Ｕを含んで構成される。
　画素電流源３Ｄ，３Ｕは、画素読み出しのために画素のＦＤアンプとソースフォロアを形成するために信号線に接続されるが、インピーダンスを確保するために信号線の両端に（画素部２の上下）に設けられる構成が適用される。
　図１の例は、画素部２の上下端部側に読み出し回路４Ｄ，４Ｕが配置されている例であり、図２の例は、画素部の上下の一端（下端）側のみに読み出し回路４Ｄが配置されている例である。
　全画素読み出しを行う場合、図１および図２の（Ａ）に示すように、全画素一斉にリセットする。
　次に、たとえば画素部２の下端から上端に向かって順番に一行ずつ読み出しを行う。
特開平０６－２１７２０６号公報
　ところが、読み出し動作中は、周辺回路(画素電流源・読み出し回路など）から発光・発熱が生じる。
　特に、画素電流源３からの発光、発熱の影響が大きい。
　画素部２を下端から上端に向かって読み出すと、上端に近い場所ほど電荷の蓄積時間が長い。
　上端の周辺回路に近い部分（点線枠部分）は、周辺回路からの発光・発熱の影響を長時間受けるため、この部分にシェーディング状の白浮きが生じる。
　また、図３に示すように、フレームレートが下がると、周辺回路からの上記影響を受ける時間がさらに伸びるため、白浮き現象が顕著になる。画素数大きいタイプはフレームレートが遅いため、特に問題になる。
　読み出し回路（カラムＡＤＣなど）が片側の場合でも、画素電流源が上下にある場合、画素電流源からの発光・発熱により、後から読み出される画素が白浮きしてしまう。
　本発明は、周辺回路の影響による画面端の白浮きを抑制することが可能な固体撮像素子およびその駆動方法、カメラシステムを提供することにある。
　本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う。
　本発明の第２の観点の固体撮像素子の駆動方法は、互いに対向する縁部に隣接して、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路が配置され、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部に対して全画素読み出しを行うに際し、全画素リセットするリセットステップと、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う読み出しステップとを有する。
　本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う。
　本発明によれば、周辺回路の影響による画面端の白浮きを抑制することができる。
一般的なＣＭＯＳイメージセンサの全画素読み出し動作の概要を説明するための第１図である。 一般的なＣＭＯＳイメージセンサの全画素読み出し動作の概要を説明するための第２図である。 一般的なＣＭＯＳイメージセンサにおいて白浮きが発生することを説明するための図である。 本第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係る画素部の上下両端に配置される画素電流源の具体的な構成例を示す図である。 本実施形態に係る固体撮像素子の全画素読み出しの動作例を説明するための図である。 ２画素共有の画素構成例を示す図である。 ４画素共有の画素構成例を示す図である。 本第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 第３の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素部の構成を示す図である。 本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
　以下、本発明の実施の形態を図面に関連付けて説明する。
　なお、説明は以下の順序で行う。
１．第１の実施形態（固体撮像素子の第１の構成例）
２．第２の実施形態（固体撮像素子の第２の構成例）
３．第３の実施形態（固体撮像素子の第３の構成例）
４．第４の実施形態（カメラシステムの構成例）
＜１．第１の実施形態＞
　図４は、本第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
［固体撮像素子の全体構成例］
　この固体撮像素子１００は、図４に示すように、撮像部としての画素部１１０、垂直走査回路（行走査回路）１２０、水平転送走査回路（列走査回路）１３０、およびタイミング制御回路１４０を有する。
　さらに、固体撮像素子１００は、列回路としての画素電流源１５０Ｄ，１５０Ｕ、ＡＤＣ群である列並列処理部１６０Ｄ，１６０Ｕ、並びにＤＡＣ（デジタル－アナログ変換装置）１７０、および内部電圧生成回路（バイアス回路）１８０を有する。
　本実施形態において、水平転送走査回路１３０、画素電流源１５０、列並列処理部１６０、ＤＡＣ１７０等により画素信号読み出し部が形成され、タイミング制御回路１４０が制御部に相当する機能を有している。
　また、本実施形態においては、画素電流源１５０、列並列処理部１６０、ＤＡＣ１７０が、内部または外部で生成されたバイアス電圧が供給される機能部を含んで構成される。
　画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。
［単位画素の構成例］
　図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
　この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
　単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
　フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
　転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
　リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
　フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の画素電流源１５０Ｄ，１５０Ｕの定電流源ＩＤ，ＩＵとソースフォロアを構成している。
　そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
　選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としての列並列処理部１６０に出力される。
　これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
　画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組の制御線ＬＣＴＬとして画素配列の各行単位で配線されている。
　これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
　固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
　垂直走査回路１２０は、タイミング制御回路１４０の制御の下、たとえば全画素読み出しを行う場合、まず、画素部１１０の全面リセットを行う。
　この場合、転送トランジスタ１１２およびリセットトランジスタ１１３をオンにすることにより（あるいはリセットトランジスタ１１３）をオンすることで画像全面のリセットを一斉に行う。
　具体的には、転送トランジスタ１１２をオン、オフ制御する制御信号Ｔｘ、およびリセットトランジスタ１１３をオン、オフ制御する制御信号ＲＳＴの両方（またはいずれか）をアクティブ（本例ではハイレベル）に設定する。
　これにより、フォトダイオード（光電変換素子）１１１に蓄積された電荷をはきすてる。そして、セット後、両信号をローレベルに切り替えて転送トランジスタ１１２およびリセットトランジスタをオフにする。これにより、フォトダイオード１１１が光信号を電荷に変換し蓄積する。
　次に、読み出し時には、垂直走査回路１２０は、リセットトランジスタ１１３をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１１３をオフする。これにより、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４、選択トランジスタ１１５を通して出力する。このときの出力をＰ相出力とする。
　次に、転送トランジスタ１１２をオンしてフォトダイオード１１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４で出力する。このときの出力をＤ相出力とする。
　Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
　垂直走査回路１２０は、タイミング制御回路１４０の制御の下、画素読み出しを、画素部１１０の上下、すなわち、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から交互に行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。
　タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、列並列処理部１６０、ＤＡＣ１７０、内部電圧生成回路１８０の信号処理に必要なタイミング信号を生成する。
　タイミング制御回路１４０は、たとえばＤＡＣ１７０および内部電圧生成回路１８０における参照信号ＲＡＭＰ（Ｖｓｌｏｐ）の生成を制御するＤＡＣ制御機能部を含む。
　ＤＡＣ制御機能部は、列並列処理部１６０の各カラム処理回路（ＡＤＣ）１６１のＡＤ変換を行う行ごとに、参照信号ＲＡＭＰのオフセットを調整するように制御する。
　画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬを列並列処理部１６０（Ｄ，Ｕ）の各カラム処理回路１６１に出力する。
　列並列処理部１６０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１７０からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
　画素電流源１５０Ｄ，１５０Ｕは、画素読み出しのために画素の増幅トランジスタ（ＦＤアンプ）とソースフォロワ－を形成するために信号線に接続されるが、インピーダンスを確保するために信号線の両端に（画素部１１０の上下）に設けられる構成が適用される。
　画素電流源１５０Ｄは、内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＡＩＳ１が供給される。
　画素電流源１５０Ｄは、内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＡＩＳ２が供給される。
　図６は、本実施形態に係る画素部の上下両端に配置される画素電流源の具体的な構成例を示す図である。
　画素電流源１５０Ｄは、画素の列配列に対応して基準電位ＶＳＳと各垂直信号線１１６－１～１１６－ｎの一端（下端）側との間に直列に接続された負荷ＭＯＳトランジスタ１５１Ｄ－１～１５１Ｄ－ｎおよび１５２Ｄ－１～１５２Ｄ－ｎを有する。
　そして、負荷ＭＯＳトランジスタ１５１Ｄ－１～１５１Ｄ－ｎのゲートが内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＩＡＳ１１の供給ラインに共通に接続されている。
　負荷ＭＯＳトランジスタ１５２Ｄ－１～１５２Ｄ－ｎのゲートが内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＩＡＳ１２の供給ラインに共通に接続されている。
　直列に接続された負荷ＭＯＳトランジスタ１５１Ｄ－１～１５１Ｄ－ｎおよび１５２Ｄ－１～１５２Ｄ－ｎは画素読み出し時のソースフォロワの電流源ＩＤとして機能する。
　画素電流源１５０Ｕは、画素の列配列に対応して基準電位ＶＳＳと各垂直信号線１１６－１～１１６－ｎの他端（上端）側との間に直列に接続された負荷ＭＯＳトランジスタ１５１Ｕ－１～１５１Ｕ－ｎおよび１５２Ｕ－１～１５２Ｕ－ｎを有する。
　そして、負荷ＭＯＳトランジスタ１５１Ｕ－１～１５１Ｕ－ｎのゲートが内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＩＡＳ２１の供給ラインに共通に接続されている。
　負荷ＭＯＳトランジスタ１５２Ｕ－１～１５２Ｕ－ｎのゲートが内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＩＡＳ２２の供給ラインに共通に接続されている。
　直列に接続された負荷ＭＯＳトランジスタ１５１Ｕ－１～１５１Ｕ－ｎおよび１５２Ｕ－１～１５２Ｕ－ｎは画素読み出し時のソースフォロワの電流源ＩＵとして機能する。
［カラムＡＤＣの構成例］
　本実施形態の列並列処理部１６０Ｄ，１６０Ｕは、同様の構成を有し、ＡＤＣブロックであるカラム処理回路（ＡＤＣ）１６１が複数列配列されている。
　すなわち、列並列処理部１６０（Ｄ，Ｕ）は、ｋビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６－１～１１６－ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
　各ＡＤＣ１６１は、ＤＡＣ１７０により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号ＶＳＬとを比較する機能部としての比較器１６２を有する。
　さらに、各ＡＤＣは、比較時間をカウントするカウンタ１６３と、カウンタ１６３のカウント結果を保持するメモリ（ラッチ）１６４を有する。ＡＤＣ１６１は、転送スイッチ１６５を有する。
　各メモリ１６４の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
　そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路および信号処理回路が配置される。
　このような比較器を有する列並列処理部１６０においては、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬは列毎（カラム毎）に配置された比較器１６２で参照信号ＲＡＭＰと比較される。
　このとき、比較器１６２と同様に列毎に配置されたカウンタ１６３が動作している。
　各ＡＤＣ１６１は、ランプ波形のある参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
　ＡＤＣ１６１は、参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
　アナログ信号ＶＳＬと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わったとき、比較器１６２の出力が反転し、カウンタ１６３の入力クロックを停止し、または、入力を停止していたクロックをカウンタ６３に入力し、ＡＤ変換を完了させる。ＡＤ変換されたデータはメモリ１６４に保持される。
　以上のＡＤ変換期間終了後、水平転送走査回路１３０により、メモリ１６４に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路を経て信号処理回路に入力され、所定の信号処理により２次元画像が生成される。
　水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
　タイミング制御回路１４０においては、画素部１１０、列並列処理部１６０等の各ブロックでの信号処理に必要なタイミングを作成している。
　後段の信号処理回路では、ラインメモリ内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
　本実施形態の固体撮像素子１００においては、信号処理回路のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
　ＤＡＣ１７０は、タイミング制御回路１４０の制御の下、ある傾きを持った線形に変化するスロープ波形である参照信号（ランプ信号）を生成し、参照信号ＲＡＭＰを列並列処理部１６０に供給する。
　ＤＡＣ１７０は、たとえばタイミング制御回路１４０の制御の下、列並列処理部１６０の各カラム処理回路（ＡＤＣ）１６１のＡＤ変換を行う行ごとに、オフセット調整した参照信号ＲＡＭＰを生成する。
　内部電圧生成回路１８０は、バイアス電圧ＶＢＩＡＳ１（１１，１２）、ＶＢＩＡＳ２（２１，２２）を生成し、画素電流源１５０Ｄ，１５０Ｕに供給する。
　また、内部電圧生成回路１８０は、バイアス電圧ＶＢＩＡＳ３を生成し、ＤＡＣ１７０の電流制御用電流源（たとえばトランジスタのゲート）に供給する。
［固体撮像素子の全画素読み出し動作例］
　図７の（Ａ）および（Ｂ）は、本実施形態に係る固体撮像素子の全画素読み出しの動作例を説明するための図である。
　次に、上記構成による動作を、図７に関連付けて説明する。
　タイミング制御回路１４０の制御の下、たとえば全画素読み出しを行う場合、まず、図７の（Ａ）に示すように、画素部１１０の全面リセットを行う。
　この場合、転送トランジスタ１１２およびリセットトランジスタ１１３をオンにすることによりをオンすることで画像全面のリセットを一斉に行う。
　具体的には、垂直走査回路１２０が転送トランジスタ１１２をオン、オフ制御する制御信号Ｔｘ、およびリセットトランジスタ１１３をオン、オフ制御する制御信号ＲＳＴの両方をアクティブのハイレベルに設定する。
　これにより、フォトダイオード１１１に蓄積された電荷をはきすてる。
　そして、セット後、両信号をローレベルに切り替えて転送トランジスタ１１２およびリセットトランジスタをオフにする。これにより、フォトダイオード１１１が光信号を電荷に変換し蓄積する。
　次に、画素読み出しを行う。
　この読み出し動作中は、周辺回路、特に画素電流源１５０Ｄ，１５０Ｕから発光・発熱が生じる。
　したがって、画素部１１０を下端から上端に向かって順番に読み出すと、上端に近い場所ほど電荷の蓄積時間が長い。
　上端の周辺回路に近い部分は、周辺回路からの発光・発熱の影響を長時間受けるため、この部分にシェーディング状の白浮きが生じる。
　図３の例から考察すると、画面端から全画面の１／５程度の領域において白浮きが生じやすいことが推察される。
　そこで、本実施形態では、図７の（Ｂ）に示すように、画素読み出しを、画素部１１０の上下、すなわち、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から交互に行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。
　画素部１１０に、たとえば垂直（Ｖ）方向に５０００行ある場合、以下のような順番で読み出しを行う。
　なお、この例では１行目は下端側の画素電流源１５０Ｄに近い行であり、５０００行目は上端側の画素電流源１５０Ｕに近い行であるとする。ただし、この逆であってもよい。
［画素読み出しの順番の第１例］
　第１例では、次の順番で読み出しを行う。
例１）１行目、５０００行目、２行目、４９９９行目、３行目、４９９８行目、・・・２５００行目、２５０１行目（Ｒ行→Ｂ行→Ｂ行→Ｒ行）の順である。
　この第１例では、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から１行ずつ交互に読み出しを行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。
　第１例では、画面上下端を先に読み出すので、この部分の蓄積時間が大幅に短くなる。これにより、周辺回路、特に画素電流源の影響による画面端の白浮きを抑制できる。
［画素読み出しの順番の第２例］
　第２例では、次の順番で読み出しを行う。
例２）１行目、２行目、４９９９行目、５０００行目、３行目、４行目、・・・２５０１行目、２５０２行目（Ｒ行→Ｂ行→Ｒ行→Ｂ行）の順である。
　この第２例では、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から２行ずつ交互に読み出しを行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。
　第２例においても、画面上下端を先に読み出すので、この部分の蓄積時間が大幅に短くなる。これにより、周辺回路、特に画素電流源の影響による画面端の白浮きを抑制できる。
　第２例のように、２行ずつ上下交互に読み出しを行う方法は、図８に示すように、２画素共有の構成を採用している固体撮像素子に適用可能である。
　すなわち、共有画素の数の行を連続して読み出し、これを上下交互に行うようにすることにより、画素共有に適した全画素読み出しを行うことが可能である。
　ちなみに、図９に示すような４画素共有の場合、次の順番で読み出しを行う。
例３）１行目，２行目、３行目、４行目、４９９７行目、４９９８行目、４９９９行目、５０００行目、５行目、６行目、７行目、８行目、・・・２５０１行目、２５０２行目、２５０３行目、２５０３行目（Ｒ行→Ｂ行→Ｒ行→Ｂ行）の順である。
　また、上記した例のように、規則正しく交互に読み出しを行うことは、必ずしも必要なことではない。
　たとえば、周辺回路の影響を受けて白浮きが発現すると予測される画面上下端から行数、あるいはこの行数にマージンを持たせて行数を含む特定領域ＳＡＲ－Ｄ、ＳＡＲ－Ｕを交互に先に読み出す。
　その後は、一方の特定領域に隣接する行から他方の特定領域に隣接する行まで順番読み出す、あるいは一方の特定領域から隣接する行から中央に位置する行まで順番に読み出し、他方の特定領域に隣接する行から中央の読み出し行に隣接する行まで読み出す。
　すなわち、周辺回路の影響を受けて白浮きが発現すると予測される画面上下端から行数、あるいはこの行数にマージンを持たせて行数を含む特定領域を交互に先に読み出した後は、任意の順番で読み出すことが可能である。
　以下に読み出し時の具体的な動作を説明する。
　読み出し時には、垂直走査回路１２０が、リセットトランジスタ１１３をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１１３をオフする。これにより、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４、選択トランジスタ１１５を通して出力する。このときの出力をＰ相出力とする。
　次に、転送トランジスタ１１２をオンしてフォトダイオード１１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４で出力する。このときの出力をＤ相出力とする。
　画素から読み出された信号は、各カラム処理回路（ＡＤＣ）１６１に入力される。
　各カラム処理回路（ＡＤＣ）１６１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１６２で参照信号ＲＡＭＰと比較される。
　アナログ電位ＶＳＬと参照信号ＲＡＭＰのレベルが交差し比較器１６２の出力が反転するまで、カウンタ１６３でカウントが行われる。
　カウンタ１６３では、たとえばクロックＣＬＫに同期してカウント動作が行われ、比較器１６２の出力レベルが反転するとカウント動作が停止され、そのときの値がメモリ１６４に保持される。
　このリセットレベルＰ相には画素毎のばらつきが含まれる。
　２回目は各単位画素１１０Ａで光電変換された信号が垂直信号線１１６（－１～－ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
　各カラム処理回路（ＡＤＣ）１６１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１６２で参照信号ＲＡＭＰと比較される。
　アナログ電位ＶＳＬと参照信号ＲＡＭＰのレベルが交差し比較器１６２の出力が反転するまで、カウンタ１６３でカウントが行われる。
　カウンタ１６３では、たとえばクロックＣＬＫに同期してカウント動作が行われ、比較器１６２の出力レベルが反転するとカウント動作が停止され、そのときの値がメモリ１６４に保持される。
　そして、このＰ相およびＤ相変換の結果と合わせて、（Ｄ相レベル－Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
　デジタル信号に変換された信号は、水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路に読み出され、最終的に出力される。
　このようにして、列並列出力処理が行われる。
　以上説明したように、本実施形態の固体撮像素子によれば、画面上下端を先に読み出すので、この部分の蓄積時間が大幅に短くなる。これにより、周辺回路の影響による画面端の白浮きを抑制できる。
＜２．第２の実施形態＞
　図１０は、本第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
　本第２の実施形態に係る固体撮像素子１００Ａが第１の実施形態に係る固体撮像素子１００と異なる点は、読み出し回路（カラムＡＤＣなど）としての列並列処理部１６０が片側のみに配置されていることにある。
　この場合でも、画素電流源が上下にあることから、上記第１の実施形態で示した全画素読み出し方法が適用される。
　本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
＜３．第３の実施形態＞
　図１１は、第３の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素部の構成を示す図である。
　本第２の実施形態に係る固体撮像素子１００Ｂは、画素部２００が有効画素領域２１０の下端側および右端側に遮光状態にある垂直（Ｖ）、水平（Ｈ）オプティカルブラック（ＯＢＰ）領域２２０，２３０が形成されている。
　この例では、ＶＯＰＢ領域２２０の行数は第０行から第１５行の１６行で、有効画素領域２１０の行数は第１６号から第５０１５行の５０００行である。
　固体撮像素子１００Ｂにおいて、全画素読み出しは、ＶＯＰＢ領域２２０の１６行を順番に読み出した後、有効画素領域２１０の読み出しが行われるが、この読み出しには第１の実施形態で説明した第１例、第２例や第３例の方法が適用される。
　第２例を適用すると、次の順番で読み出しを行う。
例２）１６行目、１７行目、５０１４行目、５０１５行目、１８行目、１９行目、・・・２５０１６行目、２５０１７行目（Ｒ行→Ｂ行→Ｒ行→Ｂ行）の順である。
　このように、第２例の読み出し方法を適用すると、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から２行ずつ交互に読み出しを行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。
　本第３の実施形態において、画面上下端を先に読み出すので、この部分の蓄積時間が大幅に短くなる。これにより、周辺回路、特に画素電流源の影響による画面端の白浮きを抑制できる。
　このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜４．第４の実施形態＞
　図１２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
　本カメラシステム３００は、図１２に示すように、本実施形態に係る固体撮像素子１００，１００Ａ，１００Ｂが適用可能な撮像デバイス３１０を有する。
　カメラシステム３００は、撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
　さらに、カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
　駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
　また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
　信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号が液晶ディスプレイ等からなるモニターに動画として映し出される。
　上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００，１００Ａ，１００Ｂを搭載することで、高精度なカメラが実現できる。
　なお、本技術は、以下のような構成もとることができる。
（１）光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
　上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、
　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
　上記画素信号読み出し部は、
　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
　固体撮像素子。
（２）上記画素信号読み出し部は、
　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、かつ、上記特定領域を除く画素部の上記縁部間の中央領域の読み出しを行う
　上記（１）記載の固体撮像素子。
（３）上記画素信号読み出し部は、
　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、画素部の上記縁部間の中央部に向かって読み出しを行う
　上記（１）または（２）記載の固体撮像素子。
（４）上記画素部は、
　　複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
　上記画素信号読み出し部は、
　　共有画素の数の行を連続して読み出し、当該連続読み出しを交互に行う
　上記（１）から（３）のいずれか一に記載の固体撮像素子。
（５）上記画素部は、
　　有効画素領域、および当該有効画素領域外で周辺回路側に遮光状態にあるオプティカルブラック領域が形成され、
　上記画素信号読み出し部は、
　　全画素読み出しを行う際に、全画素リセット後、オプティカルブラック領域を順番に読み出し、上記有効画素領域は上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
　上記（１）から（４）のいずれか一に記載の固体撮像素子。
（６）画素信号読み出し線を有し、
　上記画素信号読み出し部は、
　　上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行い、
　上記画素部の互いに対向する縁部側に配置された各周辺回路は、
　　上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子を含む
　上記（１）から（４）のいずれか一に記載の固体撮像素子。
（７）互いに対向する縁部に隣接して、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路が配置され、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部に対して全画素読み出しを行うに際し、
　全画素リセットするリセットステップと、
　上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う読み出しステップと
　を有する固体撮像素子の駆動方法。
（８）上記読み出しステップでは、
　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、かつ、上記特定領域を除く画素部の上記縁部間の中央領域の読み出しを行う
　上記（７）記載の固体撮像素子の駆動方法。
（９）上記読み出しステップでは、
　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、画素部の上記縁部間の中央部に向かって読み出しを行う
　上記（７）または（８）記載の固体撮像素子の駆動方法。
（１０）上記画素部は、
　　複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
　上記読み出しステップでは、
　　共有画素の数の行を連続して読み出し、当該連続読み出しを交互に行う
　上記（７）から（９）のいずれか一に記載の固体撮像素子の駆動方法。
（１１）上記画素部は、
　　有効画素領域、および当該有効画素領域外で周辺回路側に遮光状態にあるオプティカルブラック領域が形成され、
　上記読み出しステップでは、
　　全画素読み出しを行う際に、全画素リセット後、オプティカルブラック領域を順番に読み出し、
　　上記有効画素領域は上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
　上記（７）から（１０）のいずれか一に記載の固体撮像素子の駆動方法。
（１２）固体撮像素子と、
　上記固体撮像素子に被写体像を結像する光学系と、を有し、
　上記固体撮像素子は、
　　光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
　　上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、
　　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
　　上記画素信号読み出し部は、
　　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
　カメラシステム。
　１００，１００Ａ，１００Ｂ・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・負荷回路、１６０・・・列並列処理部、１６１・・・カラム処理回路（ＡＤＣ）、１６２・・・比較器、１６３・・・カウンタ、１６４・・・メモリ、１７０・・・ＤＡＣ、１８０・・・内部電圧生成回路、ＬＴＲＦ・・・水平転送線、２００・・・画素部、２１０・・・有効画素領域、２２０・・・垂直オプティカルブラック領域（ＶＯＰＢ）、２３０・・・水平オプティカルブラック領域（ＨＯＰＢ）、ＳＡＲ－Ｄ，ＳＡＲ－Ｕ・・・特定領域、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。

Claims (12)

  1. 　光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
    　上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、
    　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    　上記画素信号読み出し部は、
    　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
    　固体撮像素子。
  2. 　上記画素信号読み出し部は、
    　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、かつ、上記特定領域を除く画素部の上記縁部間の中央領域の読み出しを行う
    　請求項１記載の固体撮像素子。
  3. 　上記画素信号読み出し部は、
    　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、画素部の上記縁部間の中央部に向かって読み出しを行う
    　請求項１記載の固体撮像素子。
  4. 　上記画素部は、
    　　複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
    　上記画素信号読み出し部は、
    　　共有画素の数の行を連続して読み出し、当該連続読み出しを交互に行う
    　請求項１記載の固体撮像素子。
  5. 　上記画素部は、
    　　有効画素領域、および当該有効画素領域外で周辺回路側に遮光状態にあるオプティカルブラック領域が形成され、
    　上記画素信号読み出し部は、
    　　全画素読み出しを行う際に、全画素リセット後、オプティカルブラック領域を順番に読み出し、上記有効画素領域は上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
    　請求項１記載の固体撮像素子。
  6. 　画素信号読み出し線を有し、
    　上記画素信号読み出し部は、
    　　上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行い、
    　上記画素部の互いに対向する縁部側に配置された各周辺回路は、
    　　上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子を含む
    　請求項１記載の固体撮像素子。
  7. 　互いに対向する縁部に隣接して、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路が配置され、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部に対して全画素読み出しを行うに際し、
    　全画素リセットするリセットステップと、
    　上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う読み出しステップと
    　を有する固体撮像素子の駆動方法。
  8. 上記読み出しステップでは、
    　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、かつ、上記特定領域を除く画素部の上記縁部間の中央領域の読み出しを行う
    　請求項７記載の固体撮像素子の駆動方法。
  9. 　上記読み出しステップでは、
    　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、画素部の上記縁部間の中央部に向かって読み出しを行う
    　請求項７記載の固体撮像素子の駆動方法。
  10. 　上記画素部は、
    　　複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
    　上記読み出しステップでは、
    　　共有画素の数の行を連続して読み出し、当該連続読み出しを交互に行う
    　請求項７記載の固体撮像素子の駆動方法。
  11. 　上記画素部は、
    　　有効画素領域、および当該有効画素領域外で周辺回路側に遮光状態にあるオプティカルブラック領域が形成され、
    　上記読み出しステップでは、
    　　全画素読み出しを行う際に、全画素リセット後、オプティカルブラック領域を順番に読み出し、
    　　上記有効画素領域は上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
    　請求項７記載の固体撮像素子の駆動方法。
  12. 　固体撮像素子と、
    　上記固体撮像素子に被写体像を結像する光学系と、を有し、
    　上記固体撮像素子は、
    　　光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
    　　上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、
    　　上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    　　上記画素信号読み出し部は、
    　　　全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
    　カメラシステム。
PCT/JP2012/081052 2011-12-07 2012-11-30 固体撮像素子およびその駆動方法、カメラシステム WO2013084808A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201280059227.2A CN103975579A (zh) 2011-12-07 2012-11-30 固态成像元件及其驱动方法以及相机系统
KR1020147013899A KR20140107212A (ko) 2011-12-07 2012-11-30 고체 촬상 소자 및 그 구동 방법, 카메라 시스템
US14/355,998 US20140320719A1 (en) 2011-12-07 2012-11-30 Solid-state image device, method for driving same, and camera system

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011267522A JP2013121027A (ja) 2011-12-07 2011-12-07 固体撮像素子およびその駆動方法、カメラシステム
JP2011-267522 2011-12-07

Publications (1)

Publication Number Publication Date
WO2013084808A1 true WO2013084808A1 (ja) 2013-06-13

Family

ID=48574176

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/081052 WO2013084808A1 (ja) 2011-12-07 2012-11-30 固体撮像素子およびその駆動方法、カメラシステム

Country Status (5)

Country Link
US (1) US20140320719A1 (ja)
JP (1) JP2013121027A (ja)
KR (1) KR20140107212A (ja)
CN (1) CN103975579A (ja)
WO (1) WO2013084808A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10666889B2 (en) 2016-03-23 2020-05-26 Sony Corporation Solid-state imaging element, solid-state imaging element operation method, imaging apparatus, and electronic device for suppressing image breakup of moving subjects

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104272721A (zh) * 2012-05-02 2015-01-07 株式会社尼康 拍摄装置
JP6261883B2 (ja) * 2013-06-03 2018-01-17 浜松ホトニクス株式会社 光観察装置、それに用いる撮像装置、及び光観察方法
JP7114833B2 (ja) * 2018-01-22 2022-08-09 ブリルニクスジャパン株式会社 固体撮像装置、固体撮像装置の駆動方法、および電子機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006174245A (ja) * 2004-12-17 2006-06-29 Nikon Corp 走査変換装置、および電子カメラ
JP2010063056A (ja) * 2008-09-08 2010-03-18 Sony Corp 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP2011010370A (ja) * 2010-10-13 2011-01-13 Sony Corp 物理情報取得方法および物理情報取得装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098648A (ja) * 1996-09-25 1998-04-14 Nec Corp 固体撮像装置
US6690421B1 (en) * 1996-10-30 2004-02-10 Fuji Photo Film Co., Ltd. Structure of solid state image pickup device
JP2002044525A (ja) * 2000-07-27 2002-02-08 Sony Corp 固体撮像装置、その駆動方法およびカメラシステム
US6952228B2 (en) * 2000-10-13 2005-10-04 Canon Kabushiki Kaisha Image pickup apparatus
WO2002043113A2 (en) * 2000-11-27 2002-05-30 Vision Sciences Inc. Noise floor reduction in image sensors
KR100886308B1 (ko) * 2001-08-17 2009-03-04 마이크론 테크놀로지, 인크 고체 상태 이미저의 판독 속도를 증가시키는 이미징 시스템, 이미징 시스템의 동작 방법 및 홀로그래픽 메모리 시스템
JP2004312107A (ja) * 2003-04-02 2004-11-04 Olympus Corp 固体撮像装置及びその読み出し方法
JP4276879B2 (ja) * 2003-04-28 2009-06-10 オリンパス株式会社 撮像素子
US7480000B2 (en) * 2003-06-25 2009-01-20 Fujifilm Corporation Image-taking apparatus including a vertical transfer control device
JP2005333265A (ja) * 2004-05-18 2005-12-02 Olympus Corp 固体撮像素子および装置
JP4908067B2 (ja) * 2006-06-01 2012-04-04 オリンパス株式会社 固体撮像装置及びそれを用いた撮像装置システム
JP5022758B2 (ja) * 2007-04-12 2012-09-12 キヤノン株式会社 撮像装置、撮像システム及び撮像装置の駆動方法
JP2009089087A (ja) * 2007-09-28 2009-04-23 Sony Corp 固体撮像装置及び撮像装置
JP5374110B2 (ja) * 2008-10-22 2013-12-25 キヤノン株式会社 撮像センサ及び撮像装置
DE102008052916A1 (de) * 2008-10-23 2010-04-29 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor
JP4640507B2 (ja) * 2009-01-06 2011-03-02 ソニー株式会社 固体撮像装置、固体撮像装置の信号処理方法、および撮像装置
JP5282689B2 (ja) * 2009-07-23 2013-09-04 ソニー株式会社 撮像装置及び撮像方法
JP5631050B2 (ja) * 2010-05-10 2014-11-26 キヤノン株式会社 固体撮像装置およびカメラ
US9164070B2 (en) * 2010-06-30 2015-10-20 Life Technologies Corporation Column adc

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006174245A (ja) * 2004-12-17 2006-06-29 Nikon Corp 走査変換装置、および電子カメラ
JP2010063056A (ja) * 2008-09-08 2010-03-18 Sony Corp 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP2011010370A (ja) * 2010-10-13 2011-01-13 Sony Corp 物理情報取得方法および物理情報取得装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10666889B2 (en) 2016-03-23 2020-05-26 Sony Corporation Solid-state imaging element, solid-state imaging element operation method, imaging apparatus, and electronic device for suppressing image breakup of moving subjects

Also Published As

Publication number Publication date
JP2013121027A (ja) 2013-06-17
KR20140107212A (ko) 2014-09-04
CN103975579A (zh) 2014-08-06
US20140320719A1 (en) 2014-10-30

Similar Documents

Publication Publication Date Title
KR101890525B1 (ko) 고체 촬상 장치 및 카메라 시스템
JP4582198B2 (ja) 固体撮像装置、撮像装置、固体撮像装置の駆動方法
US8350941B2 (en) A/D converter, solid-state image sensing device, and camera system
JP5251778B2 (ja) 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および電子機器
US8773557B2 (en) Solid-state imaging element, method of driving the same, and camera system
JP5256874B2 (ja) 固体撮像素子およびカメラシステム
US9036052B2 (en) Image pickup apparatus that uses pixels different in sensitivity, method of controlling the same, and storage medium
WO2014103730A1 (ja) 固体撮像素子およびその駆動方法、並びに電子機器
US9906746B2 (en) Solid-state image pickup device and image pickup apparatus
JP2014160930A (ja) 固体撮像素子およびその駆動方法、並びに電子機器
US8610809B2 (en) Solid-state imaging device and camera system that controls a unit of plural rows
WO2018012068A1 (ja) 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP5721518B2 (ja) 撮像素子及び撮像装置
WO2013084808A1 (ja) 固体撮像素子およびその駆動方法、カメラシステム
JP2011097540A (ja) 固体撮像素子およびカメラシステム
JP5332314B2 (ja) 固体撮像素子およびカメラシステム
JP5906596B2 (ja) 撮像装置
JP5098502B2 (ja) 固体撮像装置
JP6257348B2 (ja) 固体撮像装置、撮像システム及び複写機
JP5640509B2 (ja) 固体撮像素子およびカメラシステム
JP6213596B2 (ja) 撮像装置
JP2016103701A (ja) 撮像素子及びその制御方法
JP6019295B2 (ja) 固体撮像装置及びカメラシステム
JP2011045121A (ja) 固体撮像装置、固体撮像装置の駆動方法および撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12856473

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14355998

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20147013899

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12856473

Country of ref document: EP

Kind code of ref document: A1