KR100886308B1 - 고체 상태 이미저의 판독 속도를 증가시키는 이미징 시스템, 이미징 시스템의 동작 방법 및 홀로그래픽 메모리 시스템 - Google Patents

고체 상태 이미저의 판독 속도를 증가시키는 이미징 시스템, 이미징 시스템의 동작 방법 및 홀로그래픽 메모리 시스템 Download PDF

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Abstract

이미징 시스템은, 아날로그-디지털 변환과 함께 샘플 홀드 동작을 파이프라인하는 상부 및 저부 디지털화 회로들을 이용함으로써 화소 신호들의 고속 디지털화를 특징으로 한다. 동작시, 일 디지털화 회로가 샘플 홀드 동작을 수행하는 동안, 다른 디지털화 회로는 아날로그-디지털 변환을 수행한다. 이미징 시스템의 속도는 샘플 홀드 회로들과 아날로그-디지털 변환기들의 부가적인 세트들을 이용하여 상부 및 저부 디지털화 회로들 내에서 동작들을 파이프라인하고 인터리빙함으로써 더 증가될 수도 있다.

Description

고체 상태 이미저의 판독 속도를 증가시키는 이미징 시스템, 이미징 시스템의 동작 방법 및 홀로그래픽 메모리 시스템{Imaging System, Operating Method of Imaging System and Holographic Memory System for Increasing Readout Speed of a Solid State Imager}
본 출원은 2001년 8월 17일자로 출원된 미국 가출원 제60/313,117호의 이익을 청구하고, 가출원의 내용은 그 전체가 여기에 참조용으로 사용된다.
본 발명은 이미징 시스템들에 관한 것이다. 보다 구제척으로는, 이미징 시스템에서의 고속 아날로그-디지털 변환을 위한 구조에 관한 것이다.
도 1은 CMOS 능동 화소 센서(APS) 이미징 시스템(100)을 도시한 것이다. 시스템(100)은, 도 3에 도시하는 바와 같이 행 디코더(112) 및 N 행들 및 M 열들의 어레이(111)로 배열된 다수의 화소들(P)을 포함하는 화소 어레이(110)를 포함한다. 시스템(100)이 컬러 시스템이라면, 화소들(P)은 적색, 녹색, 청색의 원색에 민감하게 될 것이고, 일반적으로, 교호하는 녹색과 적색 화소들 및 교호하는 청색과 녹색 화소들로, 교호하는 행들이 각각 구성되는 바이어(Bayer) 패턴으로 배열될 것이다.
도 2는 화소(P)에 대한 하나의 예시적인 구조를 도시한다. 화소(P)는, 광 에너지를 전기 신호로 변환하는 광다이오드(210) 등의 감광 소자를 포함한다. 광다이오드(210)는 노드-A에 접속되고, 이는 또한 트랜지스터(220)의 소스/드레인 단자에 접속된다. 트랜지스터(220)는 Vdd 전원에 접속되는 다른 소스/드레인 단자 및 독출 신호를 수신하도록 접속된 게이트를 갖는다. 노드-A는 소스 팔로잉 트랜지스터(230)의 게이트에 접속되고, 이 트랜지스터는 Vdd 전원에 접속되는 하나의 소스/드레인 단자 및 행 트랜지스터(240)의 소스/드레인 단자에 접속되는 다른 소스/드레인 단자를 갖는다. 행 트랜지스터(240)는 그 게이트를 ROW 제어 신호에 접속시키고, 그 다른 소스/드레인 단자를 노드-B에서 출력 라인(250)에 접속시킨다.
화소(P)는 감광 소자(210)가 감지한 광의 휘도에 관련된 전압을 노드-A에 생성한다. 노드-A의 전압은 소스 팔로잉 트랜지스터(230)의 게이트를 제어하여 노드-B에서의 출력을 제어한다. 행 트랜지스터(240)는 소스 팔로워 트랜지스터(230)의 출력이 노드-B에서의 출력 라인(250)에 접속되는지의 여부를 라인(260) 상의 ROW 신호를 통해 제어한다. 출력 라인(250)은, 어레이의 열 위치는 동일하지만 상이한 행에 속하는 어레이(110)의 다른 화소들(P)에 또한 접속된다. 도시한 화소(P)는 단지 하나의 예시적인 화소 구조라는 것에 유념해야 한다. 공지된 바와 같이, 예를 들어 리셋 트랜지스터들을 이용하고, 광 신호 요소와 리셋 신호 요소를 구비하는 차분 신호를 출력하는 것들을 포함해서, 화소들에 대해 적합한 몇몇의 서로 다른 구조들이 존재한다.
다시 도 1을 참조하면, 화소(P)에 의한 전기 신호 출력은 아날로그 신호들이다. 이어서, 이들 신호는 아날로그 처리 및 디지털화 회로(저부)(120b) 또는 아날로그 처리 및 디지털화 회로(상부)(120t) 중 하나에 의해 처리되고 디지털화된다. 회로들(120b, 120t)은, 디지털 영역에서 또다른 처리(예를 들어, 컬러 보간) 및 기억을 위하여, 아날로그 신호를 동등한 디지털 신호로 변환하여 이 디지털 신호를 데이터 버스(181)를 통해 디지털 처리 및 기억 시스템(130)으로 이송한다. 제어 회로(140)는 제어 버스(182)를 통해 화소 어레이(110), 아날로그 처리 및 디지털화 시스템(120b, 120t), 그리고 디지털 처리 및 기억 시스템(140)의 동작을 조정한다.
도 3은 화소 어레이(110)와 아날로그 처리 및 디지털화 시스템들(120b, 120t)의 보다 상세한 도면이다. 화소 어레이(110)는 화소들(P)의 어레이(111) 및 행 디코더(112)를 포함한다. 행 디코더(112)는 예를 들어 신호 라인(113) 상의 제어 회로(140)로부터 행 어드레스를 수신한다. 행 디코더(112)는 행 어드레스를 복호하고, 신호 라인(260) 중 하나를 하이 논리 상태로 구동하면서, 다른 신호 라인들(260)은 로우 논리 상태로 유지함으로써 어레이(111)의 하나의 행을 활성화시킨다.
아날로그 처리 및 디지털화 회로(120b, 120t) 각각은 다수의 샘플 홀드 회로들(121) 및 아날로그-디지털 변환기들(123)을 포함한다. 샘플 홀드 회로들(121)은화소 어레이의 각 열 출력 라인(250)에 각각 접속된다. 보다 상세하게는, 저부의 아날로그 처리 및 디지털화 회로(120b)의 샘플 홀드 회로들(121)은 라인들(250)을 통해 홀수 번호 열들에 접속되고, 상부의 아날로그 처리 및 디지털화 회로(120t)의 샘플 홀드 회로들(121)은 라인들(250)을 통해 짝수 번호 열들에 접속된다. 샘플 홀드 회로들(121) 각각은 제어 신호들(SHEb 및 SHEt)을 각각 수신하기 위해 신호 라인(122b)(저부의 아날로그 처리 및 디지털화 회로(120b)용) 또는 신호 라인(122t)(상부의 아날로그 처리 및 디지털화 회로(120t)용)에 또한 접속된다. 제어 신호(SHEb 및 SHEt)의 상태는 샘플 홀드 회로들(121)이 그 입력 신호들을 샘 플링하고 유지하는 때를 결정한다.
샘플 홀드 회로(121)는 각각 대응하는 아날로그-디지털 변환기(123)에 연관된다. 각각의 아날로그-디지털 변환기(123)는 각 샘플 홀드 회로(121)가 출력하는 신호를 그 입력으로서 수취한다. 아날로그-디지털 변환기(123) 각각은, 아날로그 -디지털 변환을 수행할 시기를 결정하기 위해서, 신호 라인(124b)(저부의 아날로그 처리 및 디지털화 회로(120b)용) 또는 신호 라인(124t)(상부의 아날로그 처리 및 디지털화 회로(120t)용) 상에서 제어 신호들(ADEb, ADEt)을 각각 수취한다.
또한 도 4를 참조하면, 화소 어레이(110), 및 상부와 저부 아날로그 처리 및 디지털화 회로들(120b, 120t)의 동작을 설명할 수 있다. 행 디코더(111)가 신호 라인들(260) 중 하나를 하이 논리 상태로 설정하고 다른 신호 라인들(260)을 로우 논리 상태로 설정함으로써 신호 라인(112)에 이전에 공급된 행 어드레스를 복호할 때, 처리가 개시한다. 이는 도 4에서 ROW 신호가 "행 i"에 대해 하이로 상승하는 것에 의해 반영되어 있다. 도 2를 참조하여 상술한 바와 같이, ROW 신호를 인에이블하면 또한 화소(P)의 출력이 출력 라인(250)에 접속되게 된다. 따라서, 행 i에서 홀수 번호 열들에 해당하는 화소들(P)은 그 출력들이 대응하는 샘플 홀드 회로(121)(저부의 아날로그 처리 및 디지털화 회로(120b)의)에 접속되는 한편, 행 i에서 짝수 번호 열들에 해당하는 화소들(P)은 그 출력들이 대응하는 샘플 홀드 회로들(121)(상부의 아날로그 처리 및 디지털화 회로(120t)의)에 접속된다.
상부의 아날로그 처리 및 디지털화 회로(120t) 및 저부의 아날로그 처리 및 디지털화 회로(120b)는 협력하여 동시에 단일 행을 처리한다. 로우였던 신호들(SHEb, SHEt)은 ROW 신호가 하이로 감에 따라 동시에 하이로 된다. 이것은 저부의 아날로그 처리 및 디지털화 회로 및 상부의 아날로그 처리 및 디지털화 회로(120b)내 샘플 홀드 회로들(121)이 이들 대응하는 화소 신호들을 샘플링하고 유지하게 한다.
다음에, 신호들(SHEb, SHEt)은 로우로 된다. 이 때, 샘플 홀드 회로들은 화소 출력을 버퍼링하고 있어, 버퍼링된 신호를 아날로그-디지털 변환기(124)가 이용할 수 있게 한다.
그 후 바로, 로우였던 ADEb 및 ADEt 신호들은 하이로 된다. 이 때문에 저부의 아날로그 처리 및 디지털화 회로 및 상부의 아날로그 처리 및 디지털화 회로(120b, 120t)내의 아날로그-디지털 변환기들(124)을 인에이블시킨다. 홀수 및 짝수 화소들 모두에 대해 샘플 홀드 회로들(121)에 버퍼링된 신호는 디지털 신호로 변환된다. 다음에, ADEb 및 ADEt 신호들은 다시 로우가 된다.
디지털 처리 및 기억 시스템(130)(신호 라인(DATA) 상의 "행 i"에 의해 도 4에 표시된)이 디지털 데이터를 이용할 수 있게 될 때, ROW 신호가 행 i+1에 대해 하이로 가는 것으로 표시한 바와 같이 어레이에서 다음 행(예를 들면, 행 i+1)에 대해 처리가 반복된다. 이 처리는 어레이 내의 각 행이 처리될 때까지 반복된다. 이 때, 어레이(110)내의 각 화소(P)는 처리된 상태에서, 처리는 또다른 이미지 프레임에 대해 반복될 수 있다.
따라서, 상술의 장치 및 방법은 어레이(110)내의 각 화소(P)에 의해 출력된 아날로그 신호를 디지털 처리 및 기억 시스템(130)에 의해 디지털 처리되어 기억될 수 있는 디지털 신호로 변환하는 고속 메커니즘을 제공한다. 그러나, 고속 포토그래피, 슬로 모션 촬영, 또는 홀로그래픽 메모리 시스템으로부터 정보를 불러들이는 것과도 같은 일부 응용은 더 빠른 화소 디지털화를 요구한다. 따라서, 이미징 시스템에서 디지털화를 실시하는 고속 구조가 필요하고 요망된다.
본 발명은 이미징 시스템의 디지털화를 실시하는 고속 구조에 관한 것이다. 본 발명의 시스템에 있어서, 화소 어레이는 상부 및 저부 아날로그 처리 및 디지털화 회로들과 연관된다. 상부의 아날로그 처리 및 디지털화 회로와 저부의 아날로그 처리 및 디지털화 회로는 짝수 및 홀수 화소들 모두에 각각 접속된다. 따라서, 동일 행의 홀수 및 짝수 화소들을 따라 샘플 홀드 및 디지털화 처리를 나누는 대신에, 본 발명에서는, 상부 및 저부들이 파이프라인 방식으로 화소 어레이의 서로 다른 행들에서 각각 작업한다.
본 발명의 상기 및 다른 이점들 및 특징들은 첨부된 도면을 참조하여 이하의 본 발명의 예시적인 실시 형태의 자세한 설명에 의해 보다 명백해진다.
도 1은 종래 기술의 이미지 처리 시스템의 블록도이다.
도 2는 종래 기술의 이미지 처리 시스템에 사용하기 위한 화소의 블록도이다.
도 3은 화소 어레이 및 아날로그 처리 및 디지털화 시스템의 저부 및 상부 영역들의 상세 블록도이다.
도 4는 도 3에 도시된 장치의 작동을 나타내는 타이밍도이다.
도 5는 본 발명에 따른 이미지 처리 시스템의 블록도이다.
도 6은 본 발명의 원리에 따른 화소 어레이와 아날로그 처리 및 디지털화 시스템의 블록도이다.
도 7은 도 5에 도시된 장치의 작동을 나타내는 타이밍도이다.
도 8은 본 발명의 원리에 따른 아날로그 처리 및 디지털화 시스템을 사용하는 홀로그래픽 기억 장치의 상세 블록도이다.
도 9는 본 발명의 원리에 따른 다른 실시 형태의 상세 블록도이다.
도면을 참조하여, 동일 요소에는 동일 참조 부호를 지정하여, 도 5에 본 발명의 원리가 반영된 이미징 시스템(500)의 일부를 도시하고 있다. 상기 이미징 시스템은 변형된 상부 및 저부 아날로그 처리 및 디지털화 회로들(120a', 120b')에 접속되는 변형된 화소 어레이(110')를 포함한다. 본 발명의 설명에서는 분리된 회로들을 명시하기 위해서 "상부" 및 "저부"와 같은 용어를 사용하지만, 당업자는 이들 분리된 회로들이 화소 어레이의 상부 및 저부에 물리적으로 위치할 필요는 없고, 이미징 칩 상에 편리한 어느 곳이나 위치할 수 있다는 것을 알 것이다. 상기 이미징 시스템은 디지털 처리 및 기억 시스템(130)을 또한 포함한다. 도 1의 이미징 시스템(100)과 같이, 화소 어레이에서의 화소들은 광을 아날로그 처리 및 디지털화 회로들(120a', 120b')에 의해 디지털화되고, 디지털 처리 및 기억 시스템(130)에 의해 더 처리되어 디지털 도메인에 기억되는 아날로그 전기 신호로 변환한다.
도시되는 실시 형태에 있어서, 아날로그 처리 및 디지털화 회로들(120a', 120b')은 데이터 버스(181)를 통하여 디지털 처리 및 기억 시스템에 접속된다. 마찬가지로, 제어기(140)는 제어 버스(182)를 통하여 아날로그 처리 및 디지털화 회로들(120a', 120b'), 화소 어레이(110'), 및 디지털 처리 및 기억 시스템(130)에 접속된다. 그러나, 제어 및 데이터 신호들이 이미징 시스템(500)의 구성 요소 간에 상이하게 전달될 수 있다는 것을 인지하여야 한다. 예를 들면, 분리된 데이터 및 제어 버스들 대신에, 단일 버스가 데이터 및 제어 신호들 모두를 전달하는데 사용될 수도 있다. 또는, 제어 및/또는 데이터 신호들은, 회로간에, 또는 회로로부터 시스템에, 필요에 따라 점 대 점 링크들에 의해 보내질 수 도 있다.
도 6에 도시된 바와 같이, 각각의 아날로그 처리 및 디지털화 회로(120a', 120b')는 다수의 샘플 홀드 회로들(121) 및 다수의 아날로그-디지털 변환기들(123)을 포함한다. 샘플 홀드 회로들(121)은 화소의 각각의 열들에 연관된 출력 라인(250)에 각각 접속된다. 본 발명에 있어서, 아날로그 처리 및 디지털화 회로들(120a', 120b') 양쪽의 샘플 홀드 회로들(121)은 어레이(111)의 홀수 및 짝수 번호의 열들 모두에 접속된다. 각 열은 각각의 라인(250)에 의해 열에 접속된 열의 상부(120a') 및 저부(120b') 양쪽에서 샘플 홀드 회로(121)를 또한 갖는다. 각 샘플 홀드 회로(121)는 제어 신호들(SHEa, SHEb) 각각을 수신하는 신호 라인(122b)(회로(120b')용) 또는 신호 라인(122a)(회로(120a')용)에 또한 접속된다. 제어 신호들(SHEa, SHEb)의 상태는 샘플 홀드 회로(121)가 이의 입력 신호를 샘플링하고 유지할 때를 결정한다.
각 샘플 홀드 회로(121)는 대응하는 아날로그-디지털 변환기(123)와 연관된다. 각 아날로그-디지털 변환기(123)는 그 입력으로서, 샘플 홀드 회로(121)에 의해 출력된 신호를 받는다. 각 아날로그-디지털 변환기(123)는 신호 라인들(124a)(회로(120a)용) 또는 신호 라인(124b)(회로(120b)용) 상에, 언제 아날로그-디지털 변환을 실시하는지를 결정하는 제어 신호들(ADEa, ADEb) 각각을 받는다.
도 6 및 도 7의 타이밍도를 참조하여, 변형된 화소 어레이(110') 및 변형된 아날로그 처리 및 디지털화 회로들(120a', 120b')의 동작에 대해 설명한다. 이전에 신호 라인(112)에 공급된 행 어드레스를 행 디코더(112)가 복호하여, 신호 라인들(260) 중 하나를 하이의 논리 상태로 설정할 때, 처리가 시작된다. 다른 신호 라인들(260)은 또한 로우의 논리 상태로 설정된다. 이는, ROW 신호가 "행 i"에 대해 하이로 되는 것으로 도 6에 반영되어 있다. ROW 신호가 하이로 될 때, 복호화된 행(예를 들면, 행 i)에 있는 화소들로부터의 출력은 출력 라인들(250)에 접속된다. 또한, 로우였던 SHEa 신호는 하이로 된다. SHEb 신호는 로우로 유지된다. 이는, 회로(120a)의 샘플 홀드 회로들(121)이 복호된 행의 모든 화소 신호들을 샘플링하여 유지할 수 있게 한다.
이후, 제어 회로(140)가 행 디코더(112)에 새로운 행 어드레스를 보내는 때, ROW 신호는 로우의 논리 상태로 다시 전환한다. 행 디코더(112)가 행 어드레스의 복호를 종료할 때, 디코딩된 행(예를 들면, 행 i+1)에 대응하는 신호 라인(260)을 하이로 하고, 다른 신호 라인들(260)을 로우의 논리 상태로 설정한다. 이는, ROW 신호가 "행 i+1"에 대해 하이가 되는 것으로 도 7에 반영되어 있다. ROW 신호가 행 i+1에 대해 하이가 되면, APEa 와 SHEb 신호들은 하이로 된다. APEb 와 SHEa 신호들은 로우를 유지한다. APEa를 하이로 하는 것은, 회로(120a')의 아날로그-디지털 변환기들(123)이 샘플 홀드 회로들(121)(회로(120a')의)에 유지된 아날로그 신호를 디지털 신호로 변환하도록 한다. SHEb를 하이로 하는 것은, 회로(120b)의 샘플 홀드 회로들(121)이 행 i+1의 모든 화소 신호를 샘플링하여 유지하도록 한다.
이후, 제어 회로(140)가 또다른 행 어드레스를 행 디코더(112)에 보내는 때, ROW 신호는 로우의 논리 상태로 다시 전환한다. 열 디코더(112)가 열 복호를 종료할 때, 복호화된 행(예를 들면, 행 i+2)에 대응하는 신호 라인(260)을 하이로 하고, 다른 신호 라인들(260)은 로우의 논리 상태로 설정한다. 이는, 도 7에서 "행 i+2"에 대해 하이가 되는 로우 신호에 의해 반영된다. ROW 신호가 행 i+2에 대해 하이가 되면, 회로(120a')의 디지털-아날로그 변환기(123)에 의해 변환된 데이터가 출력된다. 이는, 도 7의 DATA 라인에 있는 행 i 블록에 의해 반영된다. 데이터 출력과 함께, 제어 신호들(SHEa 및 ADEb)은 모두 하이가 된다. 이는, 회로(120a')의 샘플 홀드 회로들(121)이 행 i+2로부터의 화소 신호들을 샘플링하여 유지하도록 한다. 또한, 이는 회로(120b')의 아날로그-디지털 변환기들(123)이 디지털 변환을 수행하도록 한다.
이후, 제어 회로(140)가 행 어드레스 디코더(112)에 또다른 행을 보내면, ROW 신호는 로우의 논리 상태로 다시 전환한다. 행 디코더(112)가 행 복호화를 종료하면, 행 i+3에 대해 상술한 바와 같이 신호 라인들(260)을 구동한다. 제어 신 호들(APEa 및 SHEb)은 모두 하이가 되고, 이로써 행 i+3의 샘플링 및 유지와 행 i+1에 대응하는 데이터의 출력을 허용한다.
상술한 설명은, 처리가 행 i 부터 개시된 것으로 가정한 것이다. 정상적인 동작에서, 처리는 제1 행부터 개시되어야 한다. 행 i가 제1 행이 아니었고, 이 상태에서 ROW 신호가 행 i에 대해 하이가 될 때, 신호(ADEb)도 하이가 될 것이고, ROW 신호가 행 i+1에 대해 다시 하이가 될 때 행 i-1에 대응하는 데이터가 얻어질 것이다. 도 7에서, 앞서 기술한 사건(event)과 관련된 신호들은 점선으로 나타낸다.
따라서, 본 발명은 상부 및 저부 아날로그 처리 및 디지털화 회로(120a', 120b')를 변형하여, 홀수 및 짝수 컬럼들 양자로부터 신호들을 수신할 수 있도록 하는 것이다. 처리 스루풋(throughput)은, 두 회로들(120a') 중 하나를 사용하여 화소들(P)의 한 행을 샘플링 및 유지하고, 또다른 회로(120b')는 이전의 샘플링되어 유지된 행에 대해 디지털화를 수행함으로써 두배가 된다. 따라서, 어느 때이든지 하나의 샘플 홀드 회로가 활성화되고, 또한 하나의 아날로그-디지털 변환이 활성화된다. 이러한 파이프라인 접근법은, 이전보다 두배 빨리 동작하는 행 디코더를 필요로 하나, 두배의 속도로 데이터 변환을 할 수 있게 한다.
상술한 바와 같이, 이러한 고속 변환은 예를 들면, 홀로그래픽 메모리 시스템을 독출하는 등의 다양한 적용에서 사용될 수도 있다. 도 8은, 본 발명의 이미징 시스템(500)이 홀로그래픽 메모리 시스템(800)에 어떻게 사용될 수 있는지를 설명하고 있다. 홀로그래픽 메모리 시스템(800)은, 기준 광 빔(reference light beam; R)을 생성하는 레이저(801)를 포함한다. 기준 빔은, 제어가능한 광학계 경로(802)를 이용하여 포커스되어 포커스된 빔(R')을 형성하게 되고, 이것이 홀로그래픽 기록 매체(803)를 비추게 된다. 홀로그래픽 기록 매체는, 포커스된 빔(R')에 응답하여, 포커스된 빔(R')를 회절된 빔(R'')으로 회절시키고, 회절된 빔은 제2 제어가능한 광학계 경로(804)를 통과하여 빔(R''')을 만들게 되며, 이 빔이 본 발명의 이미징 시스템(500)에 의해 읽혀진다. 제어기(805)는, 레이저(801)의 동작, 제어가능한 광학(802), 홀로그래픽 기록 매체(803)의 포지셔닝, 제2 제어가능한 광학(804)의 동작 및 이미징 시스템(500)을 조정한다.
본 발명의 원리는, 부가적인 아날로그-디지털 변환기(123)와 샘플 홀드 회로들(121)을 사용하여 아날로그 처리 및 디지털화 회로들(120a', 120b')을 변형함으로써, 훨씬 더 빠른 이미지 시스템을 제작하도록 확장될 수 있다. 예를 들면, 도 9는 변형된 아날로그 처리 및 디지털화 회로(120a'')를 도시한 것이다. 유사하게 변형된 회로(120b')(미도시)와 조합하여 동작되도록 설계된 변형한 회로(120a'')는, 2배의 샘플 홀드 회로들(121)과 2배의 아날로그-디지털 변환기들(123)을 사용하고 있다. 원래의 회로들(121, 123)은, 각각 제어 신호들(SHEa1, ADEa1)에 의해 제어되는 반면, 부가적인 회로들(121, 123)은 각각 제어 신호들(SHEa2, ADEa2)에 의해 제어된다. 행 디코더는 두배의 속도로 동작되고, 두 세트의 회로들(121, 123)은 인터리빙 방식으로 동작된다. 이러한 방식으로, 부가적인 세트의 샘플 홀드 회로들과 아날로그-디지털 변환기들(123)을 이용함으로써, 이미지 시스템의 속도를 2배로 하거나, 더 증가시킬 수 있다(인터리빙된 정도에 기초하여).
본 발명을 예시적인 실시예와 함께 상세히 설명하였으나, 본 발명이 상술한 실시예에 제한되는 것은 아니다. 본 발명은, 여기에 기재하지 않은 많은 변형, 변경, 대체 또는 균등한 구성을 포함하도록 변경될 수 있으며, 이는 본 발명의 사상 및 범위에 속한다.
따라서, 본 발명은 상술한 설명 또는 도면에 의해 한정되지 않으며, 첨부한 청구항의 범위에 의해서만 제한된다.

Claims (23)

  1. 삭제
  2. 행들(row)과 열들(column)에 배열된 다수의 화소들을 포함하며, 상기 각 열들의 상기 화소들이 복수의 열 출력 라인들 중 각각의 열 출력 라인에 선택적으로 접속된 화소 어레이;
    제1 복수의 제1 처리 회로들을 포함하는 제1 디지털화 회로; 및
    제2 복수의 제2 처리 회로들을 포함하는 제2 디지털화 회로를 포함하고,
    상기 각 열 출력 라인은 상기 제1 복수의 제1 처리 회로들 중 적어도 하나 및 상기 제2 복수의 제2 처리 회로들 중 적어도 하나에 접속되고,
    상기 각 열 출력 라인은 상기 제1 및 제2 디지털화 회로 각각의 적어도 하나의 처리 회로에 화소 신호들을 제공하며,
    상기 제1 복수의 처리 회로들 각각은,
    샘플 홀드 회로; 및
    아날로그-디지털 변환기를 더 포함하고,
    상기 샘플 홀드 회로는, 상기 샘플 홀드 회로에 접속된 제1 인에이블 라인을 포함하고, 상기 열 출력 라인들의 열 출력 라인으로부터 제1 입력을 수신하여 제1 출력을 출력하고,
    상기 아날로그-디지털 변환기는, 상기 아날로그-디지털 변환기에 접속된 제2 인에이블 라인을 포함하고, 상기 제1 출력에 접속된 제2 입력을 수신하여 제2 출력을 출력하는 것을 특징으로 하는 이미징 시스템.
  3. 제 2 항에 있어서,
    상기 제2 복수의 제2 처리 회로들 각각은,
    샘플 홀드 회로; 및
    아날로그-디지털 변환기를 더 포함하고,
    상기 샘플 홀드 회로는, 상기 샘플 홀드 회로에 접속된 제3 인에이블 라인을 포함하고, 상기 열 출력 라인들의 열 출력 라인으로부터 제3 입력을 수신하여 제3 출력을 출력하고,
    상기 아날로그-디지털 변환기는, 상기 아날로그-디지털 변환기에 접속된 제4 인에이블 라인을 포함하고, 상기 제3 출력에 접속된 제4 입력을 수신하여 제4 출력을 출력하는 것을 특징으로 하는 이미징 시스템.
  4. 제 3 항에 있어서, 상기 제1 복수는 상기 제2 복수와 수가 동일한 것을 특징으로 하는 이미징 시스템.
  5. 제 3 항에 있어서, 상기 제1 및 제3 인에이블 라인들은 공통의 제1 제어 신호를 수송하는 것을 특징으로 하는 이미징 시스템.
  6. 제 5 항에 있어서, 상기 제2 및 제4 인에이블 라인들은 공통의 제2 제어 신호를 수송하는 것을 특징으로 하는 이미징 시스템.
  7. 제 3 항에 있어서, 상기 제1 디지털화 회로는,
    상기 열 출력 라인들에 각각 접속된 제3 복수의 제3 처리 회로들을 더 포함하고,
    상기 제3 복수의 제3 처리 회로들 각각은,
    샘플 홀드 회로; 및
    아날로그-디지털 변환기를 더 포함하고,
    상기 샘플 홀드 회로는, 상기 샘플 홀드 회로에 접속된 제5 인에이블 라인을 포함하고, 상기 열 출력 라인들의 각각의 열 출력 라인으로부터 제5 입력을 수신하여 제5 출력을 출력하고,
    상기 아날로그-디지털 변환기는, 상기 아날로그-디지털 변환기에 접속된 제6 인에이블 라인을 포함하고, 상기 제5 출력에 접속된 제6 입력을 수신하여 제6 출력을 출력하는 것을 특징으로 하는 이미징 시스템.
  8. 제 7 항에 있어서, 상기 제2 디지털화 회로는,
    상기 열 출력 라인들에 각각 접속된 제4 복수의 제4 처리 회로들을 더 포함하고,
    상기 제4 복수의 제4 처리 회로 각각은,
    샘플 홀드 회로; 및
    아날로그-디지털 변환기를 더 포함하고,
    상기 샘플 홀드 회로는, 상기 샘플 홀드 회로에 접속된 제7 인에이블 라인을 포함하고, 상기 열 출력 라인들의 각각의 열 출력 라인으로부터 제7 입력을 수신하여 제7 출력을 출력하고,
    상기 아날로그-디지털 변환기는, 상기 아날로그-디지털 변환기에 접속된 제8 인에이블 라인을 포함하고, 상기 제7 출력에 접속된 제8 입력을 수신하여 제8 출력을 출력하는 것을 특징으로 하는 이미징 시스템.
  9. 제 8 항에 있어서, 상기 제3 복수는 상기 제1 복수와 수가 동일한 것을 특징으로 하는 이미징 시스템.
  10. 제 8 항에 있어서, 상기 제3 복수는 상기 제4 복수와 수가 동일한 것을 특징으로 하는 이미징 시스템.
  11. 기준 빔을 생성하기 위한 레이저;
    홀로그래픽 매체;
    상기 레이저와 상기 홀로그래픽 매체 사이에 위치된 제1 광학 시스템;
    이미징 시스템; 및
    상기 기준 빔으로부터 상기 홀로그래픽 매체에 의하여 생성된 회절된 빔을 따라, 상기 홀로그래픽 매체와 상기 이미징 시스템 사이에 위치된 제2 광학 시스템을 포함하고,
    상기 이미징 시스템은,
    행들과 열들에 배열된 복수의 화소들을 포함하며, 각 열들의 상기 화소들이 복수의 열 출력 라인들 중 각각의 열 출력 라인에 선택적으로 접속된 화소 어레이;
    제1 복수의 제1 처리 회로들을 포함하는 제1 디지털화 회로; 및
    제2 복수의 제2 처리 회로들을 포함하는 제2 디지털화 회로를 포함하고,
    각 열 출력 라인은 상기 제1 복수의 제1 처리 회로들 중 하나 및 상기 제2 복수의 제2 처리 회로들 중 하나에 접속되고,
    각 열 출력 라인은 상기 제1 및 제2 디지털화 회로 각각의 적어도 하나의 처리 회로에 화소 신호들을 제공하는 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  12. 제 11 항에 있어서, 상기 이미징 시스템의 상기 제1 복수의 제1 처리 회로들 각각은,
    샘플 홀드 회로; 및
    아날로그-디지털 변환기들을 더 포함하고,
    상기 샘플 홀드 회로는, 상기 샘플 홀드 회로에 접속된 제1 인에이블 라인을 포함하고, 상기 열 출력 라인들의 각각의 열 출력 라인으로부터 제1 입력을 수신하여 제1 출력을 출력하고,
    상기 아날로그-디지털 변환기는, 상기 아날로그-디지털 변환기에 접속된 제2 인에이블 라인을 포함하고, 상기 제1 출력에 접속된 제2 입력을 수신하여 제2 출력을 출력하는 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  13. 제 12 항에 있어서, 상기 이미징 시스템의 상기 제2 복수의 제2 처리 회로들 각각은,
    샘플 홀드 회로; 및
    아날로그-디지털 변환기를 더 포함하고,
    상기 샘플 홀드 회로는, 상기 샘플 홀드 회로에 접속된 제3 인에이블 라인을 포함하고, 상기 열 출력 라인들의 각각의 열 출력 라인으로부터 제3 입력을 수신하여 제3 출력을 출력하며,
    상기 아날로그-디지털 변환기는, 상기 아날로그-디지털 변환기에 접속된 제4 인에이블 라인을 포함하고, 상기 제3 출력에 접속된 제4 입력을 수신하여 제4 출력을 출력하는 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  14. 제 13 항에 있어서, 상기 이미징 시스템의 상기 제1 복수는 상기 제2 복수와 동일한 수인 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  15. 제 13 항에 있어서, 상기 이미징 시스템의 상기 제1 및 제3 인에이블 라인들은 공통의 제1 제어 신호를 수송하는 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  16. 제 15 항에 있어서, 상기 이미징 시스템의 상기 제2 및 제4 인에이블 라인들은 공통의 제2 제어 신호를 수송하는 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  17. 제 13 항에 있어서, 상기 이미징 시스템의 상기 제1 디지털화 회로는,
    상기 열 출력 라인들에 각각 접속된 제3 복수의 제3 처리 회로들을 더 포함하고,
    상기 제3 복수의 제3 처리 회로 각각은,
    샘플 홀드 회로; 및
    아날로그-디지털 변환기를 더 포함하고,
    상기 샘플 홀드 회로는, 상기 샘플 홀드 회로에 접속된 제5 인에이블 라인을 포함하고, 상기 열 출력 라인들의 각각의 열 출력 라인으로부터 제5 입력을 수신하여 제5 출력을 출력하며,
    상기 아날로그-디지털 변환기는, 상기 아날로그-디지털 변환기에 접속된 제6 인에이블 라인을 포함하고, 상기 제5 출력에 접속된 제6 입력을 수신하여 제6 출력을 출력하는 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  18. 제 17 항에 있어서, 상기 이미징 시스템의 상기 제2 디지털화 회로는,
    상기 열 출력 라인들에 각각 접속된 제4 복수의 제4 처리 회로들을 더 포함하고,
    상기 제4 복수의 제4 처리 회로 각각은,
    샘플 홀드 회로; 및
    아날로그-디지털 변환기를 더 포함하고,
    상기 샘플 홀드 회로는, 상기 샘플 홀드 회로에 접속된 제7 인에이블 라인을 포함하고, 상기 열 출력 라인들의 각각의 열 출력 라인으로부터 제7 입력을 수신하여 제7 출력을 출력하며,
    상기 아날로그-디지털 변환기는, 상기 아날로그-디지털 변환기에 접속된 제8 인에이블 라인을 포함하고, 상기 제7 출력에 접속된 제8 입력을 수신하여 제8 출력을 출력하는 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  19. 제 18 항에 있어서, 상기 이미징 시스템의 상기 제3 복수는 상기 제1 복수와 수가 동일한 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  20. 제 18 항에 있어서, 상기 이미징 시스템의 상기 제1 복수는 상기 제4 복수와 수가 동일한 것을 특징으로 하는 홀로그래픽 메모리 시스템.
  21. 복수의 공통 출력 라인들을 통하여 제1 및 제2 디지털화 회로들에 접속된 화소 어레이의 반대측들 근처에 위치된 제1 및 제2 디지털화 회로들을 가지는 이미징 시스템을 동작시키는 방법에 있어서,
    현재 선택된 행이 상기 복수의 공통 출력 라인들에 제2 복수의 화소 신호들을 출력하도록 하는 단계;
    상기 제1 디지털화 회로에서, 상기 제2 복수의 화소 신호들을 샘플링하여 유지하는 단계; 및
    상기 제2 디지털화 회로에서, 이미 샘플링되고 유지되었던 제1 복수의 화소 신호들을 디지털 형태로 변환시키는 단계를 포함하고,
    상기 제1 디지털화 회로에서의 샘플링하여 유지하는 단계와 상기 제2 디지털화 회로에서의 디지털 형태로 변환시키는 단계는 실질적으로 동시에 개시되는 것을 특징으로 하는 이미징 시스템의 동작 방법.
  22. 제 21 항에 있어서,
    다음에 선택된 행이 상기 복수의 공통 출력 라인들에 제3 복수의 화소 신호들을 출력하도록 하는 단계;
    상기 제1 디지털화 회로에서, 상기 제2 복수의 화소 신호들을 디지털 형태로 변환시키는 단계; 및
    상기 제2 디지털화 회로에서, 상기 제3 복수의 화소 신호들을 샘플링하여 유지하는 단계를 더 포함하고,
    상기 제1 디지털화 회로에서의 디지털로 변환시키는 단계와 상기 제2 디지털화 회로에서의 샘플링하여 유지하는 단계는 실질적으로 동시에 개시되는 것을 특징으로 하는 이미징 시스템의 동작 방법.
  23. 복수의 공통 출력 라인들을 통하여 제1, 제2, 제3, 및 제4 디지털화 회로들에 접속된 화소 어레이의 제1 측 부근에 위치된 제1 및 제2 디지털화 회로들과, 상기 화소 어레이의 상기 제1 측의 반대측 부근에 위치된 제3 및 제4 디지털화 회로들을 가지는 이미징 시스템을 동작시키는 방법에 있어서,
    현재 선택된 행이 상기 복수의 공통 출력 라인들에 제2 복수의 화소 신호들을 출력하도록 하는 단계;
    상기 제1 디지털화 회로에서, 상기 제3 복수의 화소 신호들을 샘플링하여 유지하는 단계;
    상기 제2 디지털화 회로에서, 이미 샘플링되고 유지되었던 제1 복수의 화소 신호들을 디지털 형태로 변환시키는 단계;
    다음에 선택된 행이 상기 복수의 공통 출력 라인들에 제3 복수의 화소 신호들을 출력시키도록 하는 단계;
    상기 제3 디지털화 회로에서, 상기 제3 복수의 화소 신호들을 샘플링하여 유지하는 단계; 및
    상기 제4 디지털화 회로에서, 이미 샘플링되고 유지되었던 제2 복수의 화소 신호들을 디지털 형태로 변환시키는 단계를 포함하고,
    상기 제1 디지털화 회로에서의 샘플링하여 유지하는 단계와 상기 제2 디지털화 회로에서의 디지털 형태로 변환시키는 단계는 실질적으로 동시에 개시되고,
    상기 제3 디지털화 회로에서의 샘플링하여 유지하는 단계와 상기 제4 디지털화 회로에서의 디지털 형태로 변환시키는 단계는 실질적으로 동시에 개시되는 것을 특징으로 하는 이미징 시스템의 동작 방법.
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