KR101678842B1 - 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서 - Google Patents

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Abstract

아날로그-디지털 컨버터는 변조부 및 디지털 신호 발생부를 포함한다. 변조부는 적어도 하나의 칼럼 라인에 상응하도록 배치되며, 상응하는 칼럼 라인으로부터 제공되는 아날로그 입력 신호를 연산하고 아날로그 입력 신호에 대한 연산에 의하여 발생되는 잔류 전압들을 순차적으로 연산하여 디지털 비트 스트림 신호들을 생성하는 적어도 하나의 변조기를 포함한다. 디지털 신호 발생부는 디지털 비트 스트림 신호들을 카운트하여 아날로그 입력 신호에 상응하는 디지털 신호를 생성한다.

Description

아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서{ANALOG TO DIGITAL CONVERTER AND IMAGE SENSOR INCLUDING THE SAME}
본 발명은 아날로그-디지털 변환 기술에 관한 것으로서, 더욱 상세하게는 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서에 관한 것이다.
영상을 촬상하기 위한 장치로서 CCD(Charge Coupled Device) 이미지 센서와 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 널리 사용되고 있다. 일반적으로, 이미지 센서는 단위 픽셀에서 출력되는 아날로그 신호인 픽셀 전압을 디지털 신호로 변환하는 아날로그-디지털 컨버터를 포함한다. 예를 들어, 이미지 센서는 델타-시그마(delta-sigma) 변조를 이용하여 디지털 변환을 수행하는 증가형(incremental) 델타-시그마 아날로그-디지털 컨버터를 포함할 수 있다. 또한 이미지 센서는 픽셀 어레이의 각각의 칼럼들마다 아날로그-디지털 컨버터를 구비하여 신호의 변환 시간을 감소시킬 수 있다.
본 발명의 일 목적은 소모 전력 및 회로 면적을 감소시키고 동작 속도를 향상시킬 수 있는 아날로그-디지털 컨버터를 제공하는 것이다.
본 발명의 다른 목적은 상기 아날로그-디지털 컨버터를 포함하는 이미지 센서를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터는 변조부 및 디지털 신호 발생부를 포함한다. 상기 변조부는 적어도 하나의 칼럼 라인에 상응하도록 배치되며, 상기 상응하는 칼럼 라인으로부터 제공되는 아날로그 입력 신호를 연산하고 상기 아날로그 입력 신호에 대한 연산에 의하여 발생되는 잔류 전압들을 순차적으로 연산하여 디지털 비트 스트림 신호들을 생성하는 적어도 하나의 변조기를 포함한다. 상기 디지털 신호 발생부는 상기 디지털 비트 스트림 신호들을 카운트하여 상기 아날로그 입력 신호에 상응하는 디지털 신호를 생성한다.
상기 변조부는 제1 변조기 및 제2 변조기를 포함할 수 있다. 상기 제1 변조기는 제1 칼럼 라인에 상응하도록 배치되고, 상기 제1 칼럼 라인으로부터 제공되는 제1 입력 신호를 연산하여 제1 잔류 전압 및 제1 디지털 비트 스트림 신호를 생성할 수 있다. 상기 제2 변조기는 제2 칼럼 라인에 상응하도록 배치되고, 상기 제1 잔류 전압을 연산하여 제2 디지털 비트 스트림 신호를 생성하는 제2 변조기를 포함할 수 있다.
상기 제1 칼럼 라인과 상기 제2 칼럼 라인은 서로 인접하여 위치할 수 있다. 상기 제1 변조기는 상기 제2 칼럼 라인으로부터 제공되는 제2 입력 신호를 연산하여 제2 잔류 전압 및 제3 디지털 비트 스트림 신호를 더 생성하고, 상기 제2 변조기는 상기 제2 잔류 전압을 연산하여 제4 디지털 비트 스트림 신호를 더 생성할 수 있다.
상기 제1 입력 신호에 상응하는 상기 제1 및 제2 디지털 비트 스트림 신호들이 모두 생성된 이후에, 상기 제2 입력 신호에 상응하는 상기 제3 및 제4 디지털 비트 스트림 신호들을 생성할 수 있다.
상기 아날로그-디지털 컨버터는 상기 제1 잔류 전압 및 상기 제2 잔류 전압을 샘플링하고 저장하는 샘플 앤 홀드부를 더 포함할 수 있다. 이 경우, 상기 샘플 앤 홀드부는 상기 제2 변조기가 상기 제1 잔류 전압을 연산하는 변조 구간 동안에 상기 제1 잔류 전압을 상기 제2 변조기에 지속적으로 제공할 수 있다. 상기 제1 변조기는 상기 변조 구간 동안에 상기 제2 입력 신호를 연산하여 상기 제2 잔류 전압 및 상기 제3 디지털 비트 스트림 신호를 생성할 수 있다.
상기 제1 변조기는 상기 제2 변조기가 상기 제1 잔류 전압을 연산하는 동안에 상기 제1 잔류 전압을 상기 제2 변조기에 지속적으로 제공하도록 홀드될 수 있다.
상기 제2 변조기는 상기 제1 잔류 전압에 상응하는 제2 잔류 전압을 더 생성하고, 상기 제1 변조기는 상기 제2 잔류 전압을 연산하여 제3 디지털 비트 스트림 신호를 더 생성할 수 있다.
상기 제1 디지털 비트 스트림 신호는 상기 제1 입력 신호에 기초하여 생성되는 제1 디지털 신호의 제1 비트들에 상응하고, 상기 제2 디지털 비트 스트림 신호는 상기 제1 디지털 신호의 제2 비트들에 상응할 수 있다.
상기 제1 변조기 및 상기 제2 변조기는 각각 증가형(incremental) 델타-시그마 변조기일 수 있다.
상기 제1 변조기는 감산 블록, 적분 블록, 양자화 블록 및 디지털-아날로그 변환 블록을 포함할 수 있다. 상기 감산 블록은 상기 제1 입력 신호에서 피드백 신호를 감산하여 차신호를 생성할 수 있다. 상기 적분 블록은 상기 차신호를 적분하여 상기 제1 잔류 전압을 생성할 수 있다. 상기 양자화 블록은 기준 신호에 기초하여 상기 제1 잔류 전압을 양자화하여 상기 제1 디지털 비트 스트림 신호를 생성할 수 있다. 상기 디지털-아날로그 변환 블록은 상기 제1 디지털 비트 스트림 신호를 아날로그 변환하여 상기 피드백 신호를 생성할 수 있다.
상기 변조부는 제1 변조기 및 제2 변조기를 포함할 수 있다. 상기 제1 변조기는 제1 칼럼 라인에 상응하도록 배치되고, 상기 제1 칼럼 라인으로부터 제공되는 제1 입력 신호를 연산하여 제1 잔류 전압 및 제1 디지털 비트 스트림 신호를 생성할 수 있다. 상기 제2 변조기는 상기 제1 칼럼 라인에 상응하도록 배치되고, 상기 제1 잔류 전압을 연산하여 제2 디지털 비트 스트림 신호를 생성할 수 있다.
상기 변조부는 제1 변조기, 제2 변조기 및 제3 변조기를 포함할 수 있다. 상기 제1 변조기는 제1 칼럼 라인에 상응하도록 배치되고, 상기 제1 칼럼 라인으로부터 제공되는 제1 입력 신호를 연산하여 제1 잔류 전압 및 제1 디지털 비트 스트림 신호를 생성할 수 있다. 상기 제2 변조기는 제2 칼럼 라인에 상응하도록 배치되고, 상기 제1 잔류 전압을 연산하여 제2 잔류 전압 및 제2 디지털 비트 스트림 신호를 생성할 수 있다. 상기 제3 변조기는 제3 칼럼 라인에 상응하도록 배치되고, 상기 제2 잔류 전압을 연산하여 제3 디지털 비트 스트림 신호를 생성할 수 있다.
상기 제2 변조기는 상기 제3 변조기가 상기 제2 잔류 전압을 연산하는 변조 구간 동안에 상기 제1 잔류 전압을 상기 제2 변조기에 지속적으로 제공하도록 홀드되고, 상기 제1 변조기는 상기 변조 구간 동안에 상기 제2 칼럼 라인으로부터 제공되는 제2 입력 신호를 연산하여 제3 잔류 전압 및 제4 디지털 비트 스트림 신호를 더 생성할 수 있다.
상기 변조부는 제1 변조기 및 제1 샘플 앤 홀드부를 포함할 수 있다. 상기 제1 변조기는 제1 칼럼 라인에 상응하도록 배치되고, 상기 제1 칼럼 라인으로부터 제공되는 제1 입력 신호를 연산하여 제1 잔류 전압 및 제1 디지털 비트 스트림 신호를 생성할 수 있다. 상기 제1 샘플 앤 홀드부는 상기 제1 잔류 전압을 샘플링하고 저장할 수 있다.
상기 제1 변조기는 제1 변조 구간에서 상기 제1 잔류 전압 및 상기 제1 디지털 비트 스트림 신호를 생성하고, 제2 변조 구간에서 상기 제1 샘플 앤 홀드부로부터 지속적으로 제공되는 상기 제1 잔류 전압을 연산하여 제2 디지털 비트 스트림 신호를 더 생성할 수 있다.
상기 디지털 신호 발생부는 복수의 카운터 블록들 및 가중치 합산 블록을 포함할 수 있다. 상기 복수의 카운터 블록들은 상기 디지털 비트 스트림 신호들을 카운트하여 카운트 신호들을 각각 생성할 수 있다. 상기 가중치 합산 블록은 상기 카운트 신호들에 가중치를 부여하고 합산하여 상기 디지털 신호를 생성할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 다른 실시예에 따른 이미지 센서는 픽셀 어레이, 아날로그-디지털 변환 회로 및 제어 회로를 포함한다. 상기 픽셀 어레이는 입사광을 감지하여 상기 입사광에 상응하는 픽셀 신호들을 생성하고 매트릭스 형태로 배열된 복수의 단위 픽셀들을 구비한다. 상기 아날로그-디지털 변환 회로는 상기 픽셀 신호들을 변환하여 디지털 신호를 생성하는 적어도 하나의 아날로그-디지털 컨버터를 구비한다. 상기 제어 회로는 상기 픽셀 어레이 및 상기 아날로그-디지털 변환 회로의 동작을 제어한다. 상기 아날로그-디지털 컨버터는 변조부 및 디지털 신호 발생부를 포함한다. 상기 변조부는 상기 픽셀 어레이와 연결되고 상기 픽셀 신호들을 각각 제공하는 복수의 칼럼 라인들 중 적어도 하나에 상응하도록 배치되며, 상기 상응하는 칼럼 라인으로부터 제공된 상응하는 픽셀 신호를 연산하고 상기 픽셀 신호에 대한 연산에 의하여 발생되는 잔류 전압들을 순차적으로 연산하여 디지털 비트 스트림 신호들을 생성하는 적어도 하나의 변조기를 포함한다. 상기 디지털 신호 발생부는 상기 디지털 비트 스트림 신호들을 카운트하여 상기 디지털 신호를 생성한다.
상기 아날로그-디지털 컨버터는 상기 복수의 칼럼 라인들 중 인접하여 위치하는 제1 칼럼 라인 및 제2 칼럼 라인과 상응하도록 배치되고, 상기 제1 칼럼 라인으로부터 제공되는 제1 픽셀 입력 신호에 대한 연산을 모두 수행하여 제1 디지털 신호를 생성한 이후에, 상기 제2 칼럼 라인으로부터 제공되는 제2 픽셀 입력 신호에 대한 연산을 수행하여 제2 디지털 신호를 생성할 수 있다.
상기 아날로그-디지털 컨버터는 상기 복수의 칼럼 라인들 중 인접하여 위치하는 제1 칼럼 라인 및 제2 칼럼 라인과 상응하도록 배치되고, 상기 제1 칼럼 라인으로부터 제공되는 제1 픽셀 입력 신호 및 상기 제2 칼럼 라인으로부터 제공되는 제2 픽셀 입력 신호에 대하여 파이프라인 방식으로 연산을 수행하여 제1 및 제2 디지털 신호를 생성할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터는 복수의 칼럼 라인들 중 적어도 하나에 상응하도록 배치되며, 상기 상응하는 칼럼 라인들에 각각 상응하도록 배치되고 멀티-스테이지 형태로 구현된 복수의 변조기들을 포함하는 변조부를 구비함으로써, 추가적으로 전력이나 회로 면적을 소모하지 않고 동작 속도를 향상시킬 수 있다.
상기와 같은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 이미지 센서는 전력 소모의 감소 및 동작 속도의 증가에 따른 향상된 성능을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.
도 2는 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 일 예를 나타내는 블록도이다.
도 3은 도 2의 변조부에 포함된 제1 변조기의 일 예를 나타내는 블록도이다.
도 4는 도 2의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
도 5는 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 다른 예를 나타내는 블록도이다.
도 6은 도 5의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
도 7은 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 8은 도 7의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
도 9는 도 7의 변조부의 동작의 다른 예를 나타내는 타이밍도이다.
도 10은 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 11은 도 10의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
도 12는 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 13은 도 12의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
도 14는 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 15는 도 14의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
도 16은 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 17은 도 16의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
도 18은 도 1의 아날로그-디지털 컨버터에 포함된 디지털 신호 발생부의 일 예를 나타내는 블록도이다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 포함하는 이미지 센서들을 나타내는 블록도들이다.
도 21은 도 19 및 도 20의 이미지 센서를 포함하는 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.
도 1을 참조하면, 아날로그-디지털 컨버터(1000)는 변조부(1100) 및 디지털 신호 발생부(1200)를 포함한다.
변조부(1100)는 복수의 칼럼 라인들 중 적어도 하나의 칼럼 라인에 상응하도록 배치된다. 예를 들어, 변조부(1100)는 상기 복수의 칼럼 라인들 중 제1 내지 제m(m은 2 이상의 자연수) 칼럼 라인들(CL1, CL2, ..., CLm)에 상응하도록 배치될 수 있다. 상기 복수의 칼럼 라인들은 아날로그 입력 신호들을 각각 제공할 수 있다. 도 19 및 도 20을 참조하여 후술하는 바와 같이, 아날로그-디지털 컨버터(1000)는 이미지 센서에 포함될 수 있으며, 상기 복수의 칼럼 라인들은 상기 이미지 센서의 픽셀 어레이와 연결되어 픽셀 신호를 각각 제공할 수 있다.
변조부(1100)는 상응하는 칼럼 라인들(CL1, CL2, ..., CLm)로부터 제공되는 아날로그 입력 신호(VIN)를 연산하고, 아날로그 입력 신호(VIN)에 상응하는, 즉 아날로그 입력 신호(VIN)에 대한 연산에 의하여 발생되는 잔류 전압들(VR1, VR2, ..., VRm-1)을 순차적으로 연산하여 디지털 비트 스트림 신호들(BS)을 생성한다. 이를 위하여, 변조부(1100)는 멀티-스테이지(multi-stage) 형태로 구현될 수 있으며, 적어도 하나의 변조기를 포함한다. 예를 들어, 변조부(1100)는 순차적으로 연결되는 복수의 변조기들(MOD1, MOD2, ..., MODm)을 포함할 수 있다. 변조부(1100)는 각각의 스테이지에서 디지털 신호(DS)의 비트들 중 일부에 상응하는 디지털 비트 스트림 신호를 생성할 수 있다.
복수의 변조기들(MOD1, MOD2, ..., MODm)은 아날로그-디지털 변환을 위한 복수 개의 스테이지들 중 하나일 수 있으며, 상응하는 칼럼 라인들(CL1, CL2, ..., CLm) 중 하나에 상응하도록 배치될 수 있다. 예를 들어 제1 변조기(MOD1)는 제1 칼럼 라인(CL1)에 상응하도록 배치될 수 있고, 제1 변조기(MOD1)는 제2 칼럼 라인(CL2)에 상응하도록 배치될 수 있다.
일 실시예에서, 복수의 변조기들(MOD1, MOD2, ..., MODm)은 1차(first order) 증가형(incremental) 델타-시그마(delta-sigma) 변조기들일 수 있다. 도 3을 참조하여 후술하는 바와 같이, 델타-시그마 변조기를 이용하여 멀티-스테이지 구조를 구현하는 경우에, 변조부(1100)는 전단에서 출력되는 잔류 전압을 추가적인 처리 과정 없이 후단에서 이용할 수 있는 이점이 있다.
일 실시예에서, 복수의 변조기들(MOD1, MOD2, ..., MODm)은 전단의 출력에 기초하여 연산을 수행하고 상기 연산의 결과를 후단으로 출력하도록 순차적으로 연결될 수 있으며, 디지털 비트 스트림 신호를 각각 생성할 수 있다. 예를 들어, 제1 변조기(MOD1)는 아날로그 입력 신호(VIN)를 연산하여 제1 잔류 전압(VR1) 및 제1 디지털 비트 스트림 신호를 생성하고, 제2 변조기(MOD2)는 제1 잔류 전압(VR1)을 연산하여 제2 잔류 전압(VR2) 및 제2 디지털 비트 스트림 신호를 생성할 수 있다. 제m 변조기(MODm)는 제m-1 잔류 전압(VRm-1)을 연산하여 제m 디지털 비트 스트림 신호를 생성할 수 있다. 상기 디지털 비트 스트림 신호들은 n(n은 2 이상의 자연수)비트의 디지털 신호(DS)의 비트들 중 일부에 각각 상응할 수 있다.
디지털 신호 발생부(1200)는 디지털 비트 스트림 신호들(BS)을 카운트하여 아날로그 입력 신호(VIN)에 상응하는 디지털 신호(DS)를 생성한다. 예를 들어, 디지털 신호 발생부(1200)는 디지털 비트 스트림 신호들(BS)을 각각 카운트하고, 상기 카운트 결과에 가중치를 각각 부여하고 합산하여 디지털 신호(DS)를 생성할 수 있다. 일 실시예에서, 디지털 비트 스트림 신호들(BS) 중 디지털 신호(DS)의 상위 비트들에 상응하는 신호일수록 더 많은 가중치를 부여받을 수 있다.
종래의 1차 증가형 델타-시그마 변조 방식의 아날로그-디지털 컨버터에서는, 하나의 아날로그 입력 신호를 n비트의 디지털 신호로 변환하는데 2n 만큼의 클럭 시간이 필요하기 때문에, 비트의 해상도가 높아질수록 아날로그-디지털 컨버터의 동작 속도가 감소하는 문제가 있었다. 동작 속도를 향상시키기 위하여 아날로그-디지털 컨버터에 포함되는 증가형 델타-시그마 변조기의 차수(order)를 증가시키는 방법이 고려될 수 있으나, 회로의 복잡도 증가로 인하여 회로 면적 및 전력 소모가 증가한다는 문제가 있었다.
본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(1000)는, 적어도 하나의 칼럼 라인에 상응하도록 배치되며, 상기 상응하는 칼럼 라인들에 각각 상응하도록 배치되고 멀티-스테이지 형태로 구현되는 적어도 하나의 변조기를 포함하는 변조부(1100)를 구비함으로써, 추가적으로 전력이나 회로 면적을 소모하지 않고 동작 속도를 향상시킬 수 있다. 즉, 상응하는 칼럼 라인들(CL1, CL2, ..., CLm)에 상응하도록 배치되는 변조기들(MOD1, MOD2, ..., MODm)을 순차적으로 연결하여 변조부(1100)를 구현함으로써, 소모 전력의 증가 및 회로 면적의 증가를 방지할 수 있다. 또한 변조부(1100)가 아날로그 입력 신호(VIN) 및 아날로그 입력 신호(VIN)에 상응하는 잔류 전압들(VR1, VR2, ..., VRm-1)을 순차적으로 연산하여 각각의 스테이지에서 디지털 신호(DS)의 일부 비트들을 생성하며, 디지털 신호 발생부(1200)가 상기 일부 비트들을 합산하는 방식을 이용함으로써, 동작 속도를 향상시킬 수 있다. 따라서 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(1000)는 고속의 프레임 레이트와 고해상도를 요구하는 고성능 이미지 센서에 적용될 수 있다.
도 2는 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 변조부(1100a)는 제1 변조기(1110a) 및 제2 변조기(1120a)를 포함할 수 있다. 변조부(1100a)는 두 개의 칼럼 라인들(CL1, CL2)에 상응하도록 배치되고 두 개의 스테이지를 가지도록 구현될 수 있다. 제1 변조기(1110a)는 제1 스테이지에 대응되고, 제2 변조기(1120a)는 제2 스테이지에 대응될 수 있다.
아날로그-디지털 컨버터(1000)는 n비트의 디지털 신호를 생성할 수 있으며, 변조부(1100a)는 상기 제1 스테이지에서 제1 비트들에 상응하는 디지털 비트 스트림 신호를 생성하고, 상기 제2 스테이지에서 제2 비트들에 상응하는 디지털 비트 스트림 신호를 생성할 수 있다. 상기 제1 비트들은 상기 디지털 신호의 비트들 중 x(x는 1이상 n이하의 자연수)개의 상위 비트들일 수 있고, 상기 제2 비트들은 상기 디지털 신호의 비트들 중 (n-x)개의 하위 비트들일 수 있다.
제1 변조기(1110a)는 제1 칼럼 라인(CL1)에 상응하도록 배치되고, 제1 칼럼 라인(CL1)으로부터 제공되는 제1 입력 신호(VIN1)를 연산하여 제1 잔류 전압(VR11) 및 제1 디지털 비트 스트림 신호(BS11)를 생성할 수 있다. 제1 잔류 전압(VR11)은 제1 입력 신호(VIN1)에 대한 연산 결과 발생되는 양자화 오차(quantization error)에 상응하고, 제1 디지털 비트 스트림 신호(BS11)는 제1 입력 신호(VIN1)에 대한 아날로그-디지털 변환 결과 발생되는 제1 디지털 신호의 제1 비트들에 상응할 수 있다.
제2 변조기(1120a)는 제2 칼럼 라인(CL2)에 상응하도록 배치되고, 제1 잔류 전압(VR11)을 연산하여 제2 디지털 비트 스트림 신호(BS12)를 생성할 수 있다. 제2 디지털 비트 스트림 신호(BS12)는 상기 제1 디지털 신호의 제2 비트들에 상응할 수 있다. 제2 변조기(1120a)를 이용하여 상기 제1 디지털 신호의 하위 비트들이 모두 생성되므로, 상기 제2 변조기(1120a)에서 발생되는 양자화 오차는 무시될 수 있다.
일 실시예에서, 제1 변조기(1110a)는 제2 칼럼 라인(CL2)으로부터 제공되는 제2 입력 신호(VIN2)를 연산하여 제2 잔류 전압(VR21) 및 제3 디지털 비트 스트림 신호(BS21)를 더 생성할 수 있다. 제2 변조기(1120a)는 제2 잔류 전압(VR21)을 연산하여 제4 디지털 비트 스트림 신호(BS22)를 더 생성할 수 있다. 제2 잔류 전압(VR21)은 제2 입력 신호(VIN2)에 대한 연산 결과 발생되는 양자화 오차에 상응하고, 제3 디지털 비트 스트림 신호(BS21)는 제2 입력 신호(VIN2)에 대한 아날로그-디지털 변환 결과 발생되는 제2 디지털 신호의 제1 비트들에 상응할 수 있다. 제4 디지털 비트 스트림 신호(BS22)는 상기 제2 디지털 신호의 제2 비트들에 상응할 수 있다.
실시예에 따라서, 변조부(1100a)는 제1 입력 신호(VIN1)에 대한 연산을 모두 수행한 이후에 제2 입력 신호(VIN2)에 대한 연산을 수행할 수도 있고, 제1 및 제2 입력 신호(VIN1, VIN2)에 대하여 파이프라인(pipeline) 방식으로 연산을 수행할 수도 있다.
도 3은 도 2의 변조부에 포함된 제1 변조기의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 제1 변조기(1110a)는 스위치(SW), 감산 블록(1112), 적분 블록(1114), 양자화 블록(1116) 및 디지털-아날로그 변환 블록(1118)을 포함할 수 있다.
스위치(SW)는 샘플링 신호(fs)에 응답하여 제1 입력 신호(VIN1)를 샘플링할 수 있다. 감산 블록(1112)은 샘플링된 제1 입력 신호(VIN1) 및 피드백 신호(FS)에 기초하여, 즉 제1 입력 신호(VIN1)에서 피드백 신호(FS)를 감산하여 차신호(VD)를 생성할 수 있다. 적분 블록(1114)은 차신호(VD)를 적분하여 제1 잔류 전압(VR11)을 생성할 수 있다.
양자화 블록(1116)은 기준 신호(VREF)에 기초하여 제1 잔류 전압(VR111)을 양자화하여 제1 디지털 비트 스트림 신호(BS11)를 생성한다. 일 실시예에서, 양자화 블록(1116)은 비교기로 구현될 수 있으며, 기준 신호(VREF)는 아날로그-디지털 컨버터(도 1의 1000)의 내부 또는 외부에 위치하는 기준 신호 발생기로부터 제공될 수 있다. 디지털-아날로그 변환 블록(1118)은 제1 디지털 비트 스트림 신호(BS11)를 아날로그 변환하여 피드백 신호(FS)를 생성한다.
도시하지는 않았지만, 제1 변조기(1110a)는 제2 입력 신호(VIN2)를 수신하여 제2 잔류 전압(VR21) 및 제3 디지털 비트 스트림 신호(BS21)를 생성할 수 있다. 또한 제2 변조기(1120a)는 제1 잔류 전압(VR11)이 입력되고 제2 디지털 비트 스트림 신호(BS12)가 출력 되는 것을 제외하면 도 3의 제1 변조기(1110a)와 실질적으로 동일한 구성을 가질 수 있다.
도 3에 도시된 것처럼, 제1 변조기(1110a)가 1차 증가형 델타-시그마 변조기의 형태로 구현되는 경우에, 디지털 변조 이후에 1차 증가형 델타-시그마 변조기의 루프 구조의 내부에 존재하는 잔류 전압 성분이 양자화 오차에 상응할 수 있다. 또한 1차 증가형 델타-시그마 변조기의 특성에 따라 상기 루프 구조의 내부에 존재하는 잔류 전압 성분은 변조기의 양자화 구간의 개수에 상응하도록 증폭되어 나타날 수 있다. 따라서 제2 변조기(도 2의 1120a)는 제1 변조기(1110a)의 상기 잔류 전압 성분인 제1 잔류 전압(VR11)에 대하여 별도의 증폭 없이, 제1 잔류 전압(VR11)을 그대로 연산하여 디지털 변조를 수행할 수 있으며, 1차 증가형 델타-시그마 변조기는 멀티-스테이지 구조에 용이하게 적용될 수 있다.
도 4는 도 2의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
이하, 도 2 내지 도 4를 참조하여 도 2의 변조부(1100a)의 동작을 보다 상세하게 설명하도록 한다. 도 4에서 참조부호 MOD1 및 MOD2는 제1 변조기(1110a) 및 제2 변조기(1120a)를 각각 나타낸다.
변조부(1100a)는 제1 연산 구간(시간 t1 내지 t3)에서 제1 입력 신호(VIN1)에 대한 연산을 수행하고, 제1 입력 신호(VIN1)에 대한 연산이 모두 수행된 이후에 제2 연산 구간(시간 t3 내지 t5)에서 제2 입력 신호(VIN2)에 대한 연산을 수행한다. 즉, 변조부(1100a)는 제1 연산 구간(시간 t1 ~ t3)에서 제1 및 제2 디지털 비트 스트림 신호들(BS11, BS12)을 순차적으로 생성하고, 제1 및 제2 디지털 비트 스트림 신호들(BS11, BS12)이 모두 생성된 이후에 제2 변조 구간(시간 t3 ~ t5)에서 제3 및 제4 디지털 비트 스트림 신호들(BS21, BS22)을 순차적으로 생성한다.
상기 제1 연산 구간의 제1 변조 구간(시간 t1 내지 t2)에서, 제1 변조기(1110a)는 제1 입력 신호(VIN1)를 연산하여 제1 잔류 전압(VR11) 및 제1 디지털 비트 스트림 신호(BS11)를 생성한다. 예를 들어, 도 3을 참조하여 설명된 것과 같이, 상기 연산 동작은 샘플링 동작, 감산 동작, 적분 동작 및 양자화 동작 등을 포함할 수 있다.
상기 제1 연산 구간의 제2 변조 구간(시간 t2 내지 t3)에서, 제2 변조기(1120a)는 제1 잔류 전압(VR11)을 연산하여 제2 디지털 비트 스트림 신호(BS12)를 생성한다. 델타-시그마 변조 방식에서는 입력 신호에 대한 연산을 수행하는 동안에 입력 신호가 계속 인가되어야 하므로, 상기 제1 연산 구간의 제2 변조 구간(시간 t2 ~ t3)에서 제1 변조기(1110a)는 제1 잔류 전압(VR11)을 제2 변조기(1120a)에 지속적으로 제공하도록 홀드된다.
상기 제2 연산 구간의 제1 변조 구간(시간 t3 내지 t4)에서, 제1 변조기(1110a)는 제2 입력 신호(VIN2)를 연산하여 제2 잔류 전압(VR21) 및 제3 디지털 비트 스트림 신호(BS21)를 생성한다. 상기 제2 연산 구간의 제2 변조 구간(시간 t4 내지 t5)에서, 제2 변조기(1120a)는 제2 잔류 전압(VR21)을 연산하여 제4 디지털 비트 스트림 신호(BS22)를 생성한다. 이 때, 제1 변조기(1110a)는 제2 잔류 전압(VR21)을 제2 변조기(1120a)에 지속적으로 제공하도록 홀드된다.
디지털 신호 발생부(도 1의 1200)는 제1 및 제2 디지털 비트 스트림 신호들(BS11, BS12)을 카운트하여 제1 입력 신호(VIN1)에 상응하는 제1 디지털 신호를 생성하고, 제3 및 제4 디지털 비트 스트림 신호들(BS21, BS22)을 카운트하여 제2 입력 신호(VIN2)에 상응하는 제2 디지털 신호를 생성할 수 있다.
한편, 변조부(1100a)는 시간 t1 ~ t5의 아날로그-디지털 변환 동작을 반복적으로 수행할 수 있다. 예를 들어 아날로그-디지털 컨버터(1000)가 이미지 센서에 포함되는 경우에, 변조부(1100a)는 이미지 센서에 포함되는 픽셀 어레이의 제1행으로부터 입력 신호들(VIN1, VIN2)을 수신하여 아날로그-디지털 변환 동작을 수행하고, 상기 픽셀 어레이의 각 행에 대한 입력 신호들을 순차적으로 수신하여 아날로그-디지털 변환 동작을 순차적으로 수행할 수 있다.
본 발명의 실시예들에 따른 아날로그-디지털 컨버터(1000)는, 제1 및 제2 칼럼 라인들(CL1, CL2)에 각각 상응하는 제1 및 제2 변조기들(1110a, 1120a)이 2-스테이지 구조로 구현된 변조부(1100a)를 포함함으로써, 추가적으로 전력이나 회로 면적을 소모하지 않고 동작 속도를 향상시킬 수 있다. 예를 들어, 아날로그-디지털 컨버터가 12비트의 디지털 신호를 생성한다고 가정하면, 종래의 1-스테이지 구조의 경우에는 하나의 아날로그 입력 신호를 디지털 신호로 변환하는데 212, 즉 4096 클럭 시간을 필요로 하며, 모든 칼럼 라인들이 동시에 아날로그-디지털 변환을 수행하므로 복수의 칼럼 라인들에 대한 총 디지털 변환 수행 시간은 4096 클럭 시간이다. 변조부(1100a)와 같은 2-스테이지 구조에 있어서, 예를 들어 제1 변조기(1110a)가 상위 6비트를 변환하고 제2 변조기(1120a)가 하위 6비트를 변환하는 경우에는 하나의 아날로그 입력 신호를 디지털 신호로 변환하는데 26 + 26, 즉 128 클럭 시간을 필요로 하며, 2개의 칼럼 라인에 대해 각각 순차적인 변환을 수행하므로 복수의 칼럼 라인들에 대한 총 디지털 변환 수행 시간은 256 클럭 시간이다. 따라서 아날로그-디지털 컨버터(1000)의 동작 속도가 향상될 수 있다.
도 5는 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 다른 예를 나타내는 블록도이다. 도 6은 도 5의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
도 5를 참조하면, 변조부(1100b)는 제1 변조기(1110b) 및 제2 변조기(1120b)를 포함할 수 있다. 변조부(1100b)는 두 개의 칼럼 라인들(CL1, CL2)에 상응하도록 배치되고 세 개의 스테이지를 가지도록 구현될 수 있다. 제1 변조기(1110b)는 제1 칼럼 라인(CL1)에 상응하도록 배치되고 제1 및 제3 스테이지에 대응되며, 제2 변조기(1120b)는 제2 칼럼 라인(CL2)에 상응하도록 배치되고 제2 스테이지에 대응될 수 있다.
아날로그-디지털 컨버터(1000)는 n비트의 디지털 신호를 생성할 수 있으며, 변조부(1100b)는 상기 제1 스테이지에서 제1 비트들에 상응하는 디지털 비트 스트림 신호를 생성하고, 상기 제2 스테이지에서 제2 비트들에 상응하는 디지털 비트 스트림 신호를 생성하며, 상기 제3 스테이지에서 제3 비트들에 상응하는 디지털 비트 스트림 신호를 생성할 수 있다. 상기 제1 비트들은 상기 디지털 신호의 비트들 중 x개의 상위 비트들일 수 있고, 상기 제2 비트들은 상기 디지털 신호의 비트들 중 y(y는 1이상 n이하의 자연수)개의 중간 비트들일 수 있으며, 상기 제3 비트들은 상기 디지털 신호의 비트들 중 (n-x-y)개의 하위 비트들일 수 있다.
도 5의 변조부(1100b)는 도 2의 변조부(1100a)와 유사하게 동작할 수 있다. 도 2의 변조부(1100a)와 비교하였을 때, 도 5의 변조부(1100b)는 제2 변조기(1120b)가 제1 잔류 전압(VR11)에 상응하는 제2 잔류 전압(VR12)을 더 생성하고, 제1 변조기(1110b)가 제2 잔류 전압(VR12)을 연산하여 제3 디지털 비트 스트림 신호(BS13)를 더 생성할 수 있다.
이하, 도 5 및 도 6을 참조하여 도 5의 변조부(1100b)의 동작을 보다 상세하게 설명하도록 한다. 도 6에서 참조부호 MOD1, MOD2 및 MOD3은 제1 변조기(1110b), 제2 변조기(1120b) 및 제3 변조기(1130b)를 각각 나타낸다.
변조부(1100b)는 제1 연산 구간(시간 t1 내지 t4)에서 제1 입력 신호(VIN1)에 대한 연산을 수행하고, 제1 입력 신호(VIN1)에 대한 연산이 모두 수행된 이후에 제2 연산 구간(시간 t4 내지 t7)에서 제2 입력 신호(VIN2)에 대한 연산을 수행한다.
상기 제1 연산 구간의 제1 변조 구간(시간 t1 내지 t2) 및 제2 변조 구간(시간 t2 내지 t3)의 동작은 도 4의 시간 t1 내지 t3에 도시된 동작과 실질적으로 동일하다. 즉, 상기 제1 연산 구간의 제1 변조 구간(시간 t1 ~ t2)에서 제1 변조기(1110b)는 제1 입력 신호(VIN1)를 연산하여 제1 잔류 전압(VR11) 및 제1 디지털 비트 스트림 신호(BS11)를 생성한다. 상기 제1 연산 구간의 제2 변조 구간(시간 t2 ~ t3)에서, 제1 변조기(1110b)는 제1 잔류 전압(VR11)을 제2 변조기(1120b)에 지속적으로 제공하도록 홀드되며, 제2 변조기(1120b)는 제1 잔류 전압(VR11)을 연산하여 제2 디지털 비트 스트림 신호(BS12)를 생성한다.
또한, 상기 제1 연산 구간의 제2 변조 구간(시간 t2 ~ t3)에서 제2 변조기(1120b)는 제1 잔류 전압(VR11)에 상응하는, 즉 제1 입력 신호(VIN1)에 상응하는 제2 잔류 전압(VR12)을 더 생성한다. 제2 잔류 전압(VR12)은 제1 잔류 전압(VR11)에 대한 연산 결과 발생되는 양자화 오차에 상응할 수 있다.
상기 제1 연산 구간의 제3 변조 구간(시간 t3 내지 t4)에서, 제1 변조기(1110b)는 제2 잔류 전압(VR12)을 연산하여 제3 디지털 비트 스트림 신호(BS13)를 생성한다. 이 때, 제2 변조기(1120b)는 제2 잔류 전압(VR12)을 제1 변조기(1110b)에 지속적으로 제공하도록 홀드된다.
제1 디지털 비트 스트림 신호(BS11)는 제1 입력 신호(VIN1)에 대한 아날로그-디지털 변환 결과 발생되는 제1 디지털 신호의 제1 비트들에 상응할 수 있고, 제2 디지털 비트 스트림 신호(BS12)는 상기 제1 디지털 신호의 제2 비트들에 상응할 수 있으며, 제3 디지털 비트 스트림 신호(BS13)는 상기 제1 디지털 신호의 제3 비트들에 상응할 수 있다.
상기 제2 연산 구간의 제1 변조 구간(시간 t4 내지 t5) 및 제2 변조 구간(시간 t5 내지 t6)의 동작은 도 4의 시간 t3 내지 t5에 도시된 동작과 실질적으로 동일하다. 즉, 상기 제2 연산 구간의 제1 변조 구간(시간 t4 ~ t5)에서, 제1 변조기(1110b)는 제2 입력 신호(VIN2)를 연산하여 제3 잔류 전압(VR21) 및 제4 디지털 비트 스트림 신호(BS21)를 생성한다. 상기 제2 연산 구간의 제2 변조 구간(시간 t5 ~ t6)에서, 제2 변조기(1120b)는 제3 잔류 전압(VR21)을 연산하여 제5 디지털 비트 스트림 신호(BS22)를 생성하며, 제4 잔류 전압(VR22)을 더 생성한다. 상기 제2 연산 구간의 제3 변조 구간(시간 t6 내지 t7)에서, 제1 변조기(1110b)는 제4 잔류 전압(VR22)을 연산하여 제6 디지털 비트 스트림 신호(BS23)를 생성한다. 제1 변조기(1110b)는 상기 제2 연산 구간의 제2 변조 구간(시간 t5 ~ t6)에서 제3 잔류 전압(VR21)을 제공하도록 홀드되고, 제2 변조기(1120b)는 상기 제2 연산 구간의 제3 변조 구간(시간 t6 ~ t7)에서 제4 잔류 전압(VR22)을 제공하도록 홀드된다.
본 발명의 실시예들에 따른 아날로그-디지털 컨버터(1000)는, 제1 및 제2 칼럼 라인들(CL1, CL2)에 각각 상응하는 제1 및 제2 변조기들(1110b, 1120b)이 3-스테이지 구조로 구현된 변조부(1100b)를 포함함으로써, 추가적으로 전력이나 회로 면적을 소모하지 않고 동작 속도를 향상시킬 수 있다. 예를 들어, 아날로그-디지털 컨버터가 12비트의 디지털 신호를 생성한다고 가정하면, 변조부(1100b)와 같은 3-스테이지 구조에 있어서, 예를 들어 제1 변조기(1110b)가 상위 4비트 및 하위 4비트를 변환하고 제2 변조기(1120b)가 중간 4비트를 변환하는 3-스테이지 구조의 경우에는 하나의 아날로그 입력 신호를 디지털 신호로 변환하는데 24 + 24 + 24, 즉 48 클럭 시간을 필요로 하며, 2개의 칼럼 라인에 대해 각각 순차적인 변환을 수행하므로 복수의 칼럼 라인들에 대한 총 디지털 변환 수행 시간은 96 클럭 시간이다. 따라서, 아날로그-디지털 컨버터(1000)의 동작 속도가 향상될 수 있다.
도 7은 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 7을 참조하면, 변조부(1100c)는 제1 변조기(1110c), 제2 변조기(1120c) 및 제3 변조기(1130c)를 포함할 수 있다. 변조부(1100c)는 세 개의 칼럼 라인들(CL1, CL2, CL3)에 상응하도록 배치되고 세 개의 스테이지를 가지도록 구현될 수 있다. 제1 변조기(1110c)는 제1 칼럼 라인(CL1)에 상응하도록 배치되고 제1 스테이지에 대응되고, 제2 변조기(1120c)는 제2 칼럼 라인(CL2)에 상응하도록 배치되고 제2 스테이지에 대응되며, 제3 변조기(1130c)는 제3 칼럼 라인(CL3)에 상응하도록 배치되고 제3 스테이지에 대응될 수 있다.
도 7의 변조부(1100c)는 도 2의 변조부(1100a)와 유사하게 동작할 수 있다. 도 2의 변조부(1100a)와 비교하였을 때, 도 7의 변조부(1100c)는 제2 변조기(1120b)가 제1 잔류 전압(VR11)에 상응하는 제2 잔류 전압(VR12)을 더 생성하고, 제2 잔류 전압(VR12)을 연산하여 제3 디지털 비트 스트림 신호(BS13)를 생성하는 제3 변조기(1130c)를 더 포함할 수 있다.
도 8은 도 7의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
이하, 도 7 및 도 8을 참조하여 도 7의 변조부(1100c)의 동작을 보다 상세하게 설명하도록 한다. 도 8에서 참조부호 MOD1, MOD2 및 MOD3은 제1 변조기(1110c), 제2 변조기(1120c) 및 제3 변조기(1130c)를 각각 나타낸다.
변조부(1100c)는 제1 연산 구간(시간 t1 내지 t4)에서 제1 입력 신호(VIN1)에 대한 연산을 수행하고, 제1 입력 신호(VIN1)에 대한 연산이 모두 수행된 이후에 제2 연산 구간(시간 t4 내지 t7)에서 제2 입력 신호(VIN2)에 대한 연산을 수행하며, 제2 입력 신호(VIN2)에 대한 연산이 모두 수행된 이후에 제3 연산 구간(시간 t7 내지 t10)에서 제3 입력 신호(VIN3)에 대한 연산을 수행한다.
상기 제1 연산 구간의 제1 변조 구간(시간 t1 내지 t2) 및 제2 변조 구간(시간 t2 내지 t3)의 동작은 도 4의 시간 t1 내지 t3에 도시된 동작과 실질적으로 동일하다. 즉, 상기 제1 연산 구간의 제1 변조 구간(시간 t1 ~ t2)에서, 제1 변조기(1110c)는 제1 입력 신호(VIN1)를 연산하여 제1 잔류 전압(VR11) 및 제1 디지털 비트 스트림 신호(BS11)를 생성한다. 상기 제1 연산 구간의 제2 변조 구간(시간 t2 ~ t3)에서, 제1 변조기(1110c)는 홀드되며, 제2 변조기(1120c)는 제1 잔류 전압(VR11)을 연산하여 제2 디지털 비트 스트림 신호(BS12)를 생성한다.
또한, 상기 제1 연산 구간의 제2 변조 구간(시간 t2 ~ t3)에서 제2 변조기(1120c)는 제2 잔류 전압(VR12)을 더 생성한다. 상기 제1 연산 구간의 제3 변조 구간(시간 t3 내지 t4)에서, 제2 변조기(1120c)는 홀드되며, 제3 변조기(1130c)는 제2 잔류 전압(VR12)을 연산하여 제3 디지털 비트 스트림 신호(BS13)를 생성한다.
이와 마찬가지로, 제2 연산 구간(시간 t4 ~ t7)에서 제2 입력 신호(VIN2)에 대한 연산이 수행되어 제3 잔류 전압(VR21), 제4 디지털 비트 스트림 신호(BS21), 제4 잔류 전압(VR22), 제5 디지털 비트 스트림 신호(BS22) 및 제6 디지털 비트 스트림 신호(BS23)가 순차적으로 생성되며, 제3 연산 구간(시간 t7 ~ t10)에서 제3 입력 신호(VIN3)에 대한 연산이 수행되어 제5 잔류 전압(VR31), 제7 디지털 비트 스트림 신호(BS31), 제6 잔류 전압(VR32), 제8 디지털 비트 스트림 신호(BS32) 및 제9 디지털 비트 스트림 신호(BS33)가 순차적으로 생성된다.
본 발명의 실시예들에 따른 아날로그-디지털 컨버터(1000)는, 제1 내지 제3 칼럼 라인들(CL1, CL2, CL3)에 각각 상응하는 제1 내지 제3 변조기들(1110c, 1120c, 1130c)이 3-스테이지 구조로 구현된 변조부(1100c)를 포함함으로써, 추가적으로 전력이나 회로 면적을 소모하지 않고 동작 속도를 향상시킬 수 있다. 예를 들어, 아날로그-디지털 컨버터가 12비트의 디지털 신호를 생성한다고 가정하면, 변조부(1100c)와 같은 3-스테이지 구조에 있어서, 예를 들어 제1 내지 제3 변조기들(1110c, 1120c, 1130c)이 상위 4 비트, 중간 4비트 및 하위 4비트를 각각 변환하는 3-스테이지 구조의 경우에는 하나의 아날로그 입력 신호를 디지털 신호로 변환하는데 24 + 24 + 24, 즉 48 클럭 시간을 필요로 하며, 3개의 칼럼 라인에 대해 각각 순차적인 변환을 수행하므로 복수의 칼럼 라인들에 대한 총 디지털 변환 수행 시간은 144 클럭 시간이다. 따라서, 아날로그-디지털 컨버터(1000)의 동작 속도가 향상될 수 있다.
도 9는 도 7의 변조부의 동작의 다른 예를 나타내는 타이밍도이다.
이하, 도 7 및 도 9를 참조하여 도 7의 변조부(1100c)의 동작을 보다 상세하게 설명하도록 한다.
제1 변조 구간(시간 t1 내지 t2) 및 제2 변조 구간(시간 t2 내지 t3)의 동작은 도 8의 시간 t1 내지 t3에 도시된 동작과 실질적으로 동일하다.
제3 변조 구간(시간 t3 내지 t4)에서 제2 변조기(1120c)는 홀드되고 제3 변조기(1130c)는 제2 잔류 전압(VR12)을 연산하여 제3 디지털 비트 스트림 신호(BS13)를 생성한다. 동시에, 제1 변조기(1110c)는 제2 입력 신호(VIN2)를 연산하여 제3 잔류 전압(VR12) 및 제4 디지털 비트 스트림 신호(BS21)를 생성한다. 즉, 변조부(1100c)는 제3 변조 구간(시간 t3 ~ t4)에서 제1 입력 신호(VIN1)와 제2 입력 신호(VIN2)에 대하여 중첩적으로 연산을 수행할 수 있다. 제4 변조 구간(시간 t4 내지 t5)의 동작은 도 8의 시간 t5 내지 t6에 도시된 동작과 실질적으로 동일하다.
제5 변조 구간(시간 t5 내지 t6)에서 제3 변조 구간(시간 t3 ~ t4)과 유사하게 제2 입력 신호(VIN2)와 제3 입력 신호(VIN3)에 대하여 중첩적으로 연산이 수행된다. 즉, 제2 변조기(1120c)는 홀드되고 제3 변조기(1130c)는 제4 잔류 전압(VR22)을 연산하여 제6 디지털 비트 스트림 신호(BS13)를 생성하며, 제1 변조기(1110c)는 제3 입력 신호(VIN2)를 연산하여 제5 잔류 전압(VR31) 및 제7 디지털 비트 스트림 신호(BS31)를 생성한다. 제6 및 제7 변조 구간(시간 t6 내지 t8)의 동작은 도 8의 시간 t8 내지 t10에 도시된 동작과 실질적으로 동일하다.
본 발명의 실시예들에 따른 아날로그-디지털 컨버터(1000)는, 제1 내지 제3 칼럼 라인들(CL1, CL2, CL3)에 각각 상응하는 제1 내지 제3 변조기들(1110c, 1120c, 1130c)이 3-스테이지 구조로 구현되고 변환 동작을 중첩적으로 수행하는 변조부(1100c)를 포함함으로써, 동작 속도를 더욱 향상시킬 수 있다. 예를 들어, 아날로그-디지털 컨버터가 12비트의 디지털 신호를 생성한다고 가정하면, 제1 내지 제3 변조기들(1110c, 1120c, 1130c)이 상위 4 비트, 중간 4비트 및 하위 4비트를 각각 변환하는 3-스테이지 구조의 경우에는 하나의 변조 구간마다 24, 즉 16 클럭 시간을 필요로 하며, 3개의 칼럼 라인에 대해 7개의 변조 구간 동안에 변환을 수행하므로 복수의 칼럼 라인들에 대한 총 디지털 변환 수행 시간은 112 클럭 시간이다. 따라서, 아날로그-디지털 컨버터(1000)의 동작 속도가 더욱 향상될 수 있다.
도 10은 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 10을 참조하면, 변조부(1100d)는 제1 변조기(1110d), 제2 변조기(1120d), 제3 변조기(1130d) 및 샘플 앤 홀드부(1140d)를 포함할 수 있다.
도 10의 변조부(1100d)는 도 7의 변조부(1100c)와 유사하게 동작할 수 있다. 도 7의 변조부(1100c)와 비교하였을 때, 도 10의 변조부(1100d)는 입력 신호들(VIN1, VIN2, VIN3) 및 잔류 전압들(VR11, VR12, VR21, VR22, VR31, VR32)을 각각 샘플링하고 저장하는 샘플 앤 홀드부(1140d)를 더 포함할 수 있다. 변조부(1100d)는 샘플 앤 홀드부(1140d)를 이용하여 파이프라인 방식으로 디지털 비트 스트림 신호들을 생성할 수 있다.
샘플 앤 홀드부(1140d)는 제1 샘플 앤 홀드 블록(1142), 제2 샘플 앤 홀드 블록(1144) 및 제3 샘플 앤 홀드 블록(1146)을 포함할 수 있다. 제1 샘플 앤 홀드 블록(1142)은 입력 신호들(VIN1, VIN2, VIN3)을 순차적으로 샘플링하고 저장하여 제1 변조기(1110d)에 제공할 수 있다. 제2 샘플 앤 홀드 블록(1144)은 제1 변조기(1110d)에서 출력되는 잔류 전압들(VR11, VR21, VR31)을 순차적으로 샘플링하고 저장하여 제2 변조기(1120d)에 제공할 수 있다. 제3 샘플 앤 홀드 블록(1146)은 제2 변조기(1120d)에서 출력되는 잔류 전압들(VR11, VR21, VR31)을 순차적으로 샘플링하고 저장하여 제3 변조기(1130d)에 제공할 수 있다.
도 11은 도 10의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
이하, 도 10 및 도 11을 참조하여 도 10의 변조부(1100d)의 동작을 보다 상세하게 설명하도록 한다. 도 6에서 참조부호 MOD1, MOD2, MOD3, S/H2 및 S/H3은 제1 변조기(1110d), 제2 변조기(1120d), 제3 변조기(1130d), 제2 샘플 앤 홀드 블록(1144) 및 제3 샘플 앤 홀드 블록(1146)을 각각 나타낸다.
제1 변조 구간(시간 t1 내지 t2)에서, 제1 변조기(1110d)는 제1 입력 신호(VIN1)를 연산하여 제1 잔류 전압(VR11) 및 제1 디지털 비트 스트림 신호(BS11)를 생성한다.
제2 변조 구간(시간 t2 내지 t3)에서, 제2 샘플 앤 홀드 블록(1144)은 제1 잔류 전압(VR11)을 샘플링하고 저장한다. 제2 변조기(1120d)는 제2 샘플 앤 홀드 블록(1144)으로부터 지속적으로 제공되는 제1 잔류 전압(VR11)을 연산하여 제2 잔류 전압(VR12) 및 제2 디지털 비트 스트림 신호(BS12)를 생성한다. 또한 제1 변조기(1110d)는 제2 입력 신호(VIN2)를 연산하여 제3 잔류 전압(VR21) 및 제4 디지털 비트 스트림 신호(BS21)를 생성한다.
제3 변조 구간(시간 t3 내지 t4)에서, 제3 샘플 앤 홀드 블록(1146)은 제2 잔류 전압(VR12)을 샘플링하여 저장하고, 제2 샘플 앤 홀드 블록(1144)은 제3 잔류 전압(VR21)을 샘플링하고 저장한다. 제3 변조기(1130d)는 제3 샘플 앤 홀드 블록(1146)으로부터 지속적으로 제공되는 제2 잔류 전압(VR12)을 연산하여 제3 디지털 비트 스트림 신호(BS13)를 생성한다. 제2 변조기(1120d)는 제2 샘플 앤 홀드 블록(1144)으로부터 지속적으로 제공되는 제3 잔류 전압(VR21)을 연산하여 제4 잔류 전압(VR22) 및 제5 디지털 비트 스트림 신호(BS22)를 생성한다. 또한 제1 변조기(1110d)는 제3 입력 신호(VIN3)를 연산하여 제5 잔류 전압(VR31) 및 제7 디지털 비트 스트림 신호(BS31)를 생성한다.
제4 변조 구간(시간 t4 내지 t5)에서, 제3 샘플 앤 홀드 블록(1146)은 제4 잔류 전압(VR22)을 샘플링하여 저장하고, 제2 샘플 앤 홀드 블록(1144)은 제5 잔류 전압(VR31)을 샘플링하고 저장한다. 제3 변조기(1130d)는 제3 샘플 앤 홀드 블록(1146)으로부터 지속적으로 제공되는 제4 잔류 전압(VR22)을 연산하여 제6 디지털 비트 스트림 신호(BS23)를 생성한다. 제2 변조기(1120d)는 제2 샘플 앤 홀드 블록(1144)으로부터 지속적으로 제공되는 제5 잔류 전압(VR31)을 연산하여 제6 잔류 전압(VR32) 및 제8 디지털 비트 스트림 신호(BS32)를 생성한다.
제5 변조 구간(시간 t5 내지 t6)에서, 제3 샘플 앤 홀드 블록(1146)은 제6 잔류 전압(VR32)을 샘플링하여 저장한다. 제3 변조기(1130d)는 제3 샘플 앤 홀드 블록(1146)으로부터 지속적으로 제공되는 제6 잔류 전압(VR32)을 연산하여 제9 디지털 비트 스트림 신호(BS33)를 생성한다.
본 발명의 실시예들에 따른 아날로그-디지털 컨버터(1000)는, 제1 내지 제3 칼럼 라인들(CL1, CL2, CL3)에 각각 상응하는 제1 내지 제3 변조기들(1110d, 1120d, 1130d)이 3-스테이지 구조로 구현되고 샘플 앤 홀드부(1140d)를 이용하여 파이프라인 방식으로 변환 동작을 수행하는 변조부(1100d)를 포함함으로써, 동작 속도를 더욱 향상시킬 수 있다. 예를 들어, 아날로그-디지털 컨버터가 12비트의 디지털 신호를 생성한다고 가정하면, 제1 내지 제3 변조기들(1110d, 1120d, 1130d)이 상위 4 비트, 중간 4비트 및 하위 4비트를 각각 변환하는 3-스테이지 구조의 경우에는 하나의 변조 구간마다 24, 즉 16 클럭 시간을 필요로 하며, 3개의 칼럼 라인에 대해 5개의 변조 구간 동안에 변환을 수행하므로 복수의 칼럼 라인들에 대한 총 디지털 변환 수행 시간은 90 클럭 시간이다. 따라서, 아날로그-디지털 컨버터(1000)의 동작 속도가 더욱 향상될 수 있다.
도 12는 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 12를 참조하면, 변조부(1100e)는 제1 변조기(1110e) 및 제2 변조기(1120e)를 포함할 수 있다. 변조부(1100e)는 하나의 칼럼 라인(CL1)에 상응하도록 배치되고 두 개의 스테이지를 가지도록 구현될 수 있다. 제1 변조기(1110e)는 제1 스테이지에 대응되고, 제2 변조기(1120e)는 제2 스테이지에 대응될 수 있다.
도 13은 도 12의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
이하, 도 12 및 도 13을 참조하여 도 12의 변조부(1100e)의 동작을 보다 상세하게 설명하도록 한다.
제1 변조 구간(시간 t1 내지 t2)에서, 제1 변조기(1110e)는 제1 입력 신호(VIN1)를 연산하여 제1 잔류 전압(VR11) 및 제1 디지털 비트 스트림 신호(BS11)를 생성한다. 제2 변조 구간(시간 t2 내지 t3)에서, 제1 변조기(1110a)는 제1 잔류 전압(VR11)을 지속적으로 제공하도록 홀드되며, 제2 변조기(1120a)는 제1 잔류 전압(VR11)을 연산하여 제2 디지털 비트 스트림 신호(BS12)를 생성한다.
실시예에 따라서, 변조부(1100e)는 제1 입력 신호(VIN1)의 값이 변경됨에 따라 시간 t1 ~ t3의 아날로그-디지털 변환 동작을 반복적으로 수행할 수 있다.
도 14는 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 14를 참조하면, 변조부(1100f)는 제1 변조기(1110f) 및 제2 변조기(1120f)를 포함할 수 있다. 변조부(1100f)는 하나의 칼럼 라인(CL1)에 상응하도록 배치되고 세 개의 스테이지를 가지도록 구현될 수 있다. 제1 변조기(1110b)는 제1 칼럼 라인(CL1)에 상응하도록 배치되고 제1 및 제3 스테이지에 대응되며, 제2 변조기(1120b)는 제1 칼럼 라인(CL1)에 상응하도록 배치되고 제2 스테이지에 대응될 수 있다.
도 14의 변조부(1100f)는 도 12의 변조부(1100e)와 유사하게 동작할 수 있다. 도 12의 변조부(1100e)와 비교하였을 때, 도 14의 변조부(1100f)는 제2 변조기(1120f)가 제1 잔류 전압(VR11)에 상응하는 제2 잔류 전압(VR12)을 더 생성하고, 제1 변조기(1110f)가 제2 잔류 전압(VR12)을 연산하여 제3 디지털 비트 스트림 신호(BS13)를 더 생성할 수 있다.
도 15는 도 14의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
이하, 도 14 및 도 15를 참조하여 도 14의 변조부(1100f)의 동작을 보다 상세하게 설명하도록 한다.
제1 변조 구간(시간 t1 내지 t2) 및 제2 변조 구간(시간 t2 내지 t3)의 동작은 도 13의 시간 t1 내지 t3에 도시된 동작과 실질적으로 동일하다. 제3 변조 구간(시간 t3 내지 t4)에서, 제2 변조기(1120f)는 제2 잔류 전압(VR12)을 지속적으로 제공하도록 홀드되며, 제1 변조기(1110f)는 제2 잔류 전압(VR12)을 연산하여 제3 디지털 비트 스트림 신호(BS13)를 생성한다.
도 16은 도 1의 아날로그-디지털 컨버터에 포함된 변조부의 또 다른 예를 나타내는 블록도이다.
도 16을 참조하면, 변조부(1100g)는 제1 변조기(1110g) 및 제1 샘플 앤 홀드부(1140g)를 포함할 수 있다. 변조부(1100f)는 하나의 칼럼 라인(CL1)에 상응하도록 배치되고 두 개의 스테이지를 가지도록 구현될 수 있다. 제1 변조기(1110g)는 제1 및 제2 스테이지에 대응될 수 있다.
도 16의 변조부(1100g)는 도 12의 변조부(1100e)와 유사하게 동작할 수 있다. 도 12의 변조부(1100e)와 비교하였을 때, 도 16의 변조부(1100g)는 제1 샘플 앤 홀드부(1140g)가 제1 잔류 전압(VR11)을 샘플링하고 저장하며, 제1 변조기(1110g)가 제1 잔류 전압(VR11)을 연산하여 제2 디지털 비트 스트림 신호(BS12)를 더 생성할 수 있다.
도 17은 도 16의 변조부의 동작의 일 예를 나타내는 타이밍도이다.
이하, 도 16 및 도 17을 참조하여 도 16의 변조부(1100g)의 동작을 보다 상세하게 설명하도록 한다.
제1 변조 구간(시간 t1 내지 t2)의 동작은 도 13의 시간 t1 내지 t2에 도시된 동작과 실질적으로 동일하다. 제2 변조 구간(시간 t2 내지 t3)에서, 제1 샘플 앤 홀드부(1140g)는 제1 잔류 전압(VR11)을 샘플링하고 저장한다. 제1 변조기(1110g)는 제1 샘플 앤 홀드부(1140g)로부터 지속적으로 제공되는 제1 잔류 전압(VR11)을 연산하여 제2 디지털 비트 스트림 신호(BS12)를 생성한다.
본 발명의 실시예들에 따른 아날로그-디지털 컨버터(1000)는, 제1 칼럼 라인(CL1)에 상응하는 제1 및 제2 변조기들이 2-스테이지 구조 또는 3-스테이지 구조로 구현된 변조부들(1100e, 1100f) 또는 제1 칼럼 라인(CL1)에 상응하는 제1 변조기 및 제1 샘플 앤 홀드부를 이용하여 2-스테이지 구조로 구현된 변조부(1100g)를 포함함으로써, 동작 속도를 향상시킬 수 있다.
도 18은 도 1의 아날로그-디지털 컨버터에 포함된 디지털 신호 발생부의 일 예를 나타내는 블록도이다.
도 18을 참조하면, 디지털 신호 발생부(1200a)는 복수의 카운터 블록들(1210a, 1210b, ..., 1210m) 및 가중치 합산 블록(1220)을 포함할 수 있다.
복수의 카운터 블록들(1210a, 1210b, ..., 1210m)은 디지털 비트 스트림 신호들(BS1, BS2, ..., BSm)을 카운트하여 카운트 신호들(CS1, CS2, ..., CSm)을 각각 생성할 수 있다. 디지털 비트 스트림 신호들(BS1, BS2, ..., BSm)은 복수개의 펄스들을 포함하는 신호일 수 있으며, 카운터 블록들(1210a, 1210b, ..., 1210m)은 디지털 비트 스트림 신호들(BS1, BS2, ..., BSm)의 펄스의 개수를 카운트할 수 있다. 예를 들어, 제1 카운터 블록(1210a)은 제1 디지털 비트 스트림 신호(BS1)의 펄스의 개수를 카운트하여 제1 카운트 신호(CS1)를 생성할 수 있다.
일 실시예에서, 디지털 신호 발생부(1200a)에 포함되는 카운터 블록들의 개수는 도 1의 변조부(1100)에 포함된 변조기의 개수에 상응할 수 있다. 예를 들어, 도 2에 도시된 것처럼 변조부(1100a)가 두 개의 변조기들(1110a, 1120a)을 포함하는 경우에, 디지털 신호 발생부(1200a)는 두 개의 카운터 블록들을 포함할 수 있다. 다른 실시예에서, 디지털 신호 발생부(1200a)에 포함되는 카운터 블록들의 개수는 도 1의 변조부(1100)에 포함된 스테이지의 개수에 상응할 수 있다. 예를 들어, 도 5에 도시된 것처럼 변조부(1100b)가 3-스테이지 구조로 구현된 두 개의 변조기들(1110b, 1120b)을 포함하는 경우에, 디지털 신호 발생부(1200a)는 세 개의 카운터 블록들을 포함할 수 있다.
가중치 합산 블록(1220)은 카운트 신호들(CS1, CS2, ..., CSm)에 가중치를 부여하고 합산하여 디지털 신호(DS)를 생성할 수 있다. 일 실시예에서, 가중치 합산 블록(1220)은 카운트 신호들(CS1, CS2, ..., CSm) 중에서 디지털 신호(DS)의 상위 비트들에 상응하는 카운트 신호일수록 더 많은 가중치를 부여할 수 있다. 예를 들어, 도 2를 참조하여 상술된 것처럼, 변조부(1100a)가 디지털 신호(DS)의 상위 비트들에 상응하는 제1 디지털 비트 스트림 신호(BS11) 및 디지털 신호(DS)의 하위 비트들에 상응하는 제2 디지털 비트 스트림 신호(BS12)를 생성하는 경우에, 제1 및 제2 카운터 블록들(1210a, 1210b)은 제1 및 제2 디지털 비트 스트림 신호들(BS11, BS12)에 기초하여 제1 및 제2 카운트 신호들(CS1, CS2)을 각각 생성하고, 가중치 합산 블록(1220)은 제1 카운트 신호(CS1)에 상대적으로 많은 가중치를 부여하고 제2 카운트 신호(CS2)에 상대적으로 적은 가중치를 부여하여 합산할 수 있다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 포함하는 이미지 센서들을 나타내는 블록도들이다.
도 19를 참조하면, 이미지 센서(2000)는 픽셀 어레이(2010), 드라이버/어드레스 디코더(2020), 제어 회로(2030), 전압 발생 회로(2040), 상관 이중 샘플링부(2050) 및 아날로그-디지털 변환부(2060)를 포함하여 구현될 수 있다.
영상 기기 분야에서, 물리량으로서 입사광을 감지하는 CCD형 혹은 CMOS형 이미지 센서가 촬상 장치로서 사용되고 있으며, 도 19의 이미지 센서(2000)는 이러한 CCD 이미지 센서 또는 CMOS 이미지 센서일 수 있다.
CMOS 이미지 센서의 일례를 통해 살펴보면, 픽셀 어레이(2010)는 입사광을 감지하여 상기 입사광에 상응하는 픽셀 신호들을 생성하고 매트릭스 형태로 배열되는 복수의 단위 픽셀들을 구비한다. 즉, 픽셀 어레이(2010)는 단위 구성 요소(예를 들어, 단위 픽셀(pixel))에 의해 입사광을 전기적인 아날로그 픽셀 신호로 변환하여 출력한다. APS(Active Pixel Sensor) 또는 게인 셀(gain cell)이라고 지칭되는 이미지 센서에서는 단위 픽셀의 배열을 포함하는 화소부에 대하여 어드레스 제어를 하여 임의로 선택된 개개의 단위 픽셀로부터 상기 픽셀 신호가 판독되도록 하고 있다. APS는 어드레스 제어형의 촬상 장치의 일례라 할 수 있으며, 드라이버/어드레스 디코더(2020)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(2030)는 이미지 센서(2000)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
픽셀 어레이(2010)로부터 판독된 아날로그의 픽셀 신호는 아날로그-디지털 변환부(2060)에 의해 디지털 신호로 변환된다. 상기 픽셀 신호는 일반적으로 복수의 칼럼(column) 라인들을 통하여 칼럼 단위로 출력되어 처리되며, 이를 위하여 상관 이중 샘플링부(2050)는 칼럼 단위로 구비되는 복수의 CDS 블록(2051)들을 포함하며, 아날로그-디지털 변환부(2060)는 복수의 칼럼 라인들 중 적어도 하나에 상응하도록 배치된 복수의 아날로그-디지털 컨버터(1000)들을 포함할 수 있다. 이와 같이 칼럼 단위로 구비된 복수의 신호 처리 수단을 이용하여 1행 분의 픽셀 신호들을 동시에 병렬적으로 처리함으로써, 이미지 센서(2000)는 대역 성능이나 노이즈의 측면에서 향상된 성능을 갖고 고속 동작이 가능하게 된다.
상관 이중 샘플링부(2050)는 커패시터, 스위치 등을 이용하여 리셋 성분을 나타내는 아날로그 리셋 신호와 포토 다이오드 등을 통하여 감지된 신호 성분을 나타내는 아날로그 픽셀 신호의 차이를 구하여 아날로그 더블 샘플링(Analog Double Sampling; ADS)을 수행하고 유효한 신호 성분에 상응하는 아날로그 전압을 출력한다. 아날로그-디지털 변환부(2060)는 상관 이중 샘플링부(2050)로부터 칼럼 단위로 출력되는 아날로그 입력 신호와, 전압 발생 회로(2040)로부터 제공되는 기준 전압들에 기초하여 디지털 신호를 생성한다.
아날로그-디지털 컨버터(1000)는 본 발명의 일 실시예에 따른 1차 증가형 델타-시그마 변조기들을 포함하는 멀티-스테이지 구조의 아날로그-디지털 컨버터로 구현된다. 상술한 바와 같이, 아날로그-디지털 컨버터(1000)는 복수의 칼럼 라인들 중 적어도 하나에 상응하도록 배치되고, 상기 상응하는 칼럼 라인으로부터 제공되는 아날로그 입력 신호 및 상기 아날로그 입력 신호에 상응하는 잔류 전압들을 순차적으로 연산하여 디지털 비트 스트림 신호들을 생성하며, 상기 디지털 비트 스트림 신호들을 카운트하여 상기 아날로그 입력 신호에 상응하는 디지털 신호를 생성한다. 아날로그-디지털 컨버터(1000)는 변조부(1100) 및 디지털 신호 발생부(1200)를 포함하여 구현될 수 있다. 변조부(1100)는 상기 상응하는 칼럼 라인들에 각각 상응하도록 칼럼 단위로 배치되고, 멀티-스테이지 형태로 구현되도록 순차적으로 연결된 복수의 변조기들을 포함할 수 있다.
도 19에 도시된 것과 같이, 아날로그-디지털 컨버터(1000)가 두 개의 칼럼 라인들에 상응하도록 배치된 경우에, 아날로그-디지털 컨버터(1000)에 포함되는 변조부(1100)는 도 2의 변조부(1100a) 또는 도 5의 변조부(1100b)일 수 있다. 실시예에 따라서, 아날로그-디지털 컨버터(1000)가 세 개의 칼럼 라인들에 상응하도록 배치된 경우에, 아날로그-디지털 컨버터(1000)에 포함되는 변조부(1100)는 도 7의 변조부(1100c) 또는 도 10의 변조부(1100d)일 수 있다. 또한, 아날로그-디지털 컨버터(1000)가 하나의 칼럼 라인들에 상응하도록 배치된 경우에, 아날로그-디지털 컨버터(1000)에 포함되는 변조부(1100)는 도 12의 변조부(1100e), 도 14의 변조부(1100f) 또는 도 16의 변조부(1100g)일 수 있다.
도 19를 참조하여 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(1000)가 아날로그 더블 샘플링을 수행하는 이미지 센서(2000)에 이용되는 것을 설명하였으나, 도 20을 참조하여 후술하는 바와 같이 아날로그-디지털 컨버터(1000)는 디지털 더블 샘플링(Digital Double Sampling; DDS)을 수행하는 이미지 센서에도 이용될 수 있다. 디지털 더블 샘플링은 화소를 초기화하였을 때의 리셋 성분에 대한 아날로그 신호 및 신호 성분에 대한 아날로그 신호를 각각 디지털 신호로 변환한 후에 두 개의 디지털 신호의 차이를 유효한 신호 성분으로 추출하는 것을 말한다.
도 20을 참조하면, 이미지 센서(2100)는 픽셀 어레이(2110), 드라이버/어드레스 디코더(2120), 제어 회로(2130), 전압 발생 회로(2140) 및 아날로그-디지털 변환부(2160)를 포함하여 구현될 수 있다.
픽셀 어레이(2110)는 입사광을 감지하여 상기 입사광에 상응하는 전기적인 픽셀 신호를 생성하는 복수의 단위 픽셀들을 구비한다. 드라이버/어드레스 디코더(2220)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(2130)는 이미지 센서(2100)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호를 생성한다.
픽셀 어레이(2110)로부터 판독된 아날로그의 픽셀 신호는, 아날로그-디지털 변환부(2160)에 의해 디지털 신호로 변환된다. 픽셀 신호는 복수의 칼럼 라인들을 통하여 칼럼 단위로 출력되어 처리되며 이를 위하여 아날로그-디지털 변환부(2160)는 복수의 칼럼 라인들 중 적어도 하나에 상응하도록 배치된 복수의 아날로그-디지털 컨버터(1000)들을 포함할 수 있다.
픽셀 어레이(2110)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력하고, 아날로그-디지털 변환부(2160)는 제1 아날로그 신호 및 제2 아날로그 신호에 기초하여 디지털적으로 상관 이중 샘플링, 즉 디지털 더블 샘플링을 수행한다.
아날로그-디지털 컨버터(1000)는 본 발명의 일 실시예에 따른 1차 증가형 델타-시그마 변조기들을 포함하는 멀티-스테이지 구조의 아날로그-디지털 컨버터로 구현된다. 상술한 바와 같이, 아날로그-디지털 컨버터(1000)는 변조부(1100) 및 디지털 신호 발생부(1200)를 포함한다.
상술한 바와 같이, 본 발명의 실시예들에 따른 아날로그-디지털 컨버터는 추가적으로 전력이나 회로 면적을 소모하지 않고 동작 속도를 향상시킬 수 있으므로, 고화소의 이미지 센서에 널리 적용될 수 있다. 따라서 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 이미지 센서는 단위 픽셀들의 개수 및 프레임 레이트(frame rate)가 증가하거나, 또는 비트 해상도(bit resolution)가 증가하더라도, 소비 전력을 상대적으로 적게 소모면서도 신호 변환 시간을 크게 감소시킬 수 있으며, 고품질의 이미지를 생성할 수 있다.
도 21은 도 19 및 도 20의 이미지 센서를 포함하는 시스템을 나타내는 블록도이다.
도 21을 참조하면, 시스템(3000)은 프로세서(3100), 메모리 장치(3200), 저장 장치(3300), 이미지 센서(3400), 입출력 장치(3500) 및 전원 장치(3600)를 포함할 수 있다. 한편, 도 21에는 도시되지 않았지만, 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(3100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(3100)는 마이크로프로세서(microprocessor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(3100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(3200), 저장 장치(3300) 및 입출력 장치(3500)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(3100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(3200)는 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(3200)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
저장 장치(3300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(3500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(3600)는 시스템(3000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(3400)는 도 19 및 도 20의 이미지 센서들(2000, 2100) 중 하나일 수 있다. 이미지 센서(3400)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(3100)와 연결되어 통신을 수행할 수 있다. 상술한 바와 같이, 이미지 센서(3400)는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터(1000)들을 포함할 수 있으며, 이러한 아날로그-디지털 컨버터(1000)는 복수의 칼럼 라인들 중 적어도 하나에 상응하도록 배치하되, 멀티-스테이지 형태로 구현된 복수의 변조기들을 포함하기 때문에, 추가적으로 전력이나 회로 면적을 소모하지 않고 동작 속도를 향상시킬 수 있다. 실시예에 따라서, 이미지 센서(3400)는 프로세서(3100)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 시스템(3000)은 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다.
본 발명은 아날로그 신호를 디지털 신호로 변환하는 신호 변환 장치 및 시스템에 이용될 수 있으며, 특히 이미지 센서 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 적어도 하나의 칼럼 라인에 상응하도록 배치되며, 상기 상응하는 칼럼 라인으로부터 제공되는 아날로그 입력 신호를 연산하고 상기 아날로그 입력 신호에 대한 연산에 의하여 발생되는 잔류 전압들을 순차적으로 연산하여 디지털 비트 스트림 신호들을 생성하는 적어도 하나의 변조기를 포함하는 변조부; 및
    상기 디지털 비트 스트림 신호들을 카운트하여 상기 아날로그 입력 신호에 상응하는 디지털 신호를 생성하는 디지털 신호 발생부를 포함하고,
    상기 변조부는,
    제1 칼럼 라인에 상응하도록 배치되고, 상기 제1 칼럼 라인으로부터 제공되는 제1 입력 신호를 연산하여 제1 잔류 전압 및 제1 디지털 비트 스트림 신호를 생성하는 제1 변조기; 및
    상기 제1 잔류 전압을 연산하여 제2 디지털 비트 스트림 신호를 생성하는 제2 변조기를 포함하는 아날로그-디지털 컨버터.
  2. 제 1 항에 있어서,
    상기 제2 변조기는 제2 칼럼 라인에 상응하도록 배치되는 것을 특징으로 하는 아날로그-디지털 컨버터.
  3. 제 2 항에 있어서, 상기 제1 칼럼 라인과 상기 제2 칼럼 라인은 서로 인접하여 위치하고,
    상기 제1 변조기는 상기 제2 칼럼 라인으로부터 제공되는 제2 입력 신호를 연산하여 제2 잔류 전압 및 제3 디지털 비트 스트림 신호를 더 생성하고, 상기 제2 변조기는 상기 제2 잔류 전압을 연산하여 제4 디지털 비트 스트림 신호를 더 생성하는 것을 특징으로 하는 아날로그-디지털 컨버터.
  4. 제 3 항에 있어서,
    상기 제1 잔류 전압 및 상기 제2 잔류 전압을 샘플링하고 저장하는 샘플 앤 홀드부를 더 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
  5. 제 2 항에 있어서, 상기 제1 변조기는,
    상기 제2 변조기가 상기 제1 잔류 전압을 연산하는 동안에 상기 제1 잔류 전압을 상기 제2 변조기에 지속적으로 제공하도록 홀드되는 것을 특징으로 하는 아날로그-디지털 컨버터.
  6. 제 2 항에 있어서,
    상기 제2 변조기는 상기 제1 잔류 전압에 상응하는 제2 잔류 전압을 더 생성하고,
    상기 제1 변조기는 상기 제2 잔류 전압을 연산하여 제3 디지털 비트 스트림 신호를 더 생성하는 것을 특징으로 하는 아날로그-디지털 컨버터.
  7. 제 1 항에 있어서,
    상기 제2 변조기는 상기 제1 칼럼 라인에 상응하도록 배치되는 것을 특징으로 하는 아날로그-디지털 컨버터.
  8. 제 1 항에 있어서,
    상기 제2 변조기는 제2 칼럼 라인에 상응하도록 배치되고, 상기 제1 잔류 전압을 연산하여 제2 잔류 전압을 더 생성하며,
    상기 변조부는,
    제3 칼럼 라인에 상응하도록 배치되고, 상기 제2 잔류 전압을 연산하여 제3 디지털 비트 스트림 신호를 생성하는 제3 변조기를 더 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
  9. 적어도 하나의 칼럼 라인에 상응하도록 배치되며, 상기 상응하는 칼럼 라인으로부터 제공되는 아날로그 입력 신호를 연산하고 상기 아날로그 입력 신호에 대한 연산에 의하여 발생되는 잔류 전압들을 순차적으로 연산하여 디지털 비트 스트림 신호들을 생성하는 적어도 하나의 변조기를 포함하는 변조부; 및
    상기 디지털 비트 스트림 신호들을 카운트하여 상기 아날로그 입력 신호에 상응하는 디지털 신호를 생성하는 디지털 신호 발생부를 포함하고,
    상기 변조부는,
    제1 칼럼 라인에 상응하도록 배치되고, 상기 제1 칼럼 라인으로부터 제공되는 제1 입력 신호를 연산하여 제1 잔류 전압 및 제1 디지털 비트 스트림 신호를 생성하는 제1 변조기; 및
    상기 제1 잔류 전압을 샘플링하고 저장하는 제1 샘플 앤 홀드부를 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
  10. 입사광을 감지하여 상기 입사광에 상응하는 픽셀 신호들을 생성하고 매트릭스 형태로 배열된 복수의 단위 픽셀들을 구비하는 픽셀 어레이;
    상기 픽셀 신호들을 변환하여 디지털 신호를 생성하는 적어도 하나의 아날로그-디지털 컨버터를 구비하는 아날로그-디지털 변환 회로; 및
    상기 픽셀 어레이 및 상기 아날로그-디지털 변환 회로의 동작을 제어하는 제어 회로를 포함하고,
    상기 아날로그-디지털 컨버터는,
    상기 픽셀 어레이와 연결되고 상기 픽셀 신호들을 각각 제공하는 복수의 칼럼 라인들 중 적어도 하나에 상응하도록 배치되며, 상기 상응하는 칼럼 라인으로부터 제공된 상응하는 픽셀 신호를 연산하고 상기 픽셀 신호에 대한 연산에 의하여 발생되는 잔류 전압들을 순차적으로 연산하여 디지털 비트 스트림 신호들을 생성하는 적어도 하나의 변조기를 포함하는 변조부; 및
    상기 디지털 비트 스트림 신호들을 카운트하여 상기 디지털 신호를 생성하는 디지털 신호 발생부를 포함하며,
    상기 변조부는,
    제1 칼럼 라인에 상응하도록 배치되고, 상기 제1 칼럼 라인으로부터 제공되는 제1 입력 신호를 연산하여 제1 잔류 전압 및 제1 디지털 비트 스트림 신호를 생성하는 제1 변조기; 및
    상기 제1 잔류 전압을 연산하여 제2 디지털 비트 스트림 신호를 생성하는 제2 변조기를 포함하는 이미지 센서.
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