KR20100081402A - 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서 - Google Patents

Abstract

아날로그 디지털 컨버터(Analog Digital Converter; ADC) 및 이를 포함하는 이미지 센서가 제공된다. 아날로그 디지털 컨버터는, 외부로부터 입력된 입력 신호를 변조하여 변조 신호를 출력하는 모듈레이터(modulator) 및 다수의 어큐물레이터(accumulator)들이 직렬로 접속되고, 변조 신호를 적분 연산하여 적분 결과를 출력하는 N(N은 자연수)차 디지털 적분기를 포함한다.

ADC, 시그마-델타 변조, 어큐물레이터(accumulator)

Description

아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서{Analog digital converter and image sensor including of the same}

본 발명의 실시예는 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서에 관한 것으로, 보다 상세하게는 양방향 적분 연산을 수행하는 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서에 관한 것이다.

일반적으로 사용되는 이미지 센서는 CCD(Charge Coupled Device)형 이미지 센서와 CMOS형 이미지 센서(CMOS Image Sensor; CIS)가 있다. CIS는 CCD에 비해 일반적인 CMOS 공정을 이용할 수 있어서 경제적이며, 아날로그/ 디지털 신호 처리 회로를 함께 집적할 수 있어서 집적화에 유리하다. 또한, CIS는 저전력 저전압 설계가 가능하여 전력 소비가 적은 이동전화기(mobile), 디지털 카메라 등의 휴대용 기기에서 많이 사용된다.

CIS의 픽셀 어레이는 2차원 매트릭스 형태로 배치된 다수의 픽셀들을 구비하고, 각각의 픽셀은 빛 에너지로부터 이미지 신호를 출력한다. 다수의 픽셀들 각각은 포토 다이오드를 통하여 입사된 빛의 량에 상응하는 광 전하를 축적(integration)하고 축적된 광전하에 기초하여 아날로그 픽셀신호를 출력한다.

일반적으로 다수의 픽셀들 각각에서 출력된 아날로그 픽셀신호는 아날로그-디지털 컨버터(Analog-Digital Converter; ADC)에 의해서 아날로그-디지털 변환되고, 디지털 신호로 변환된 픽셀 데이터는 ISP(Image Signal Processor)에 의해 이미지 처리된다.

아날로그-디지털 변환시 사용될 수 있는 시그마-델타 ADC는 아날로그 픽셀 신호를 시그마-델타 변조를 통하여 시그마-델타 1-비트의 디지털 비트 스트림으로 변환하고, 상기 디지털 비트 스트림으로부터 상기 아날로그 픽셀신호와 상응하는 멀티-비트 디지털 데이터를 얻을 수 있다.

그러나, 종래의 시그마-델타 ADC를 이용하여 두번의 아날로그 디지털 변환을 수행하면, 두 번의 아날로그 디지털 변환의 결과값을 후처리하는 오버헤드가 존재한다. 또한, 오버헤드를 피하기 위하여 한번의 아날로그 디지털 변환의 결과값을 비트 와이즈 인버젼(bit wise inversion)하는 방법이 사용되었으나, 이는 ADC에 고전류가 흐르게 하는 문제가 발생한다.

본 발명이 해결하고자 하는 과제는, 오버헤드와 전류 소모를 줄일 수 있는 아날로그 디지털 컨버터를 제공하고자 하는데 있다.

본 발명이 해결하고자 하는 다른 과제는, 이러한 아날로그 디지털 컨버터를 포함하는 이미지 센서를 제공하고자 하는데 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터는, 외부로부터 입력된 입력 신호를 변조하여 변조 신호를 출력하는 모듈레이터(modulator) 및 다수의 어큐물레이터(accumulator)들이 직렬로 접속되고, 변조 신호를 적분 연산하여 적분 결과를 출력하는 N(N은 자연수)차 디지털 적분기를 포함한다.

상기 N차 디지털 적분기의 다수의 어큐물레이터들 중에서 적어도 하나의 어큐물레이터는 상기 외부로부터 입력된 제어 신호에 따라 적분 결과의 출력 방향을 변경한다.

상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 이미지 센서는, 빛을 감지하여 영상 신호를 생성하는 액티브 픽셀 센서(APS) 어레이 및 영상 신호를 상호 연관 이중 샘플링(CDS)하여 디지털 신호로 변환하는 다수의 아날로그 디지털 컨버터(ADC)들을 포함하는 ADC 블록을 포함한다.

본 발명의 실시예에 따른 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서에 따르면, 아날로그 디지털 컨버터를 양방향성을 가지는 적어도 하나의 어큐물레이터를 포함하여 구현함으로써, 이미지 센서가 두번의 아날로그 디지털 변환을 수행하더라도, 두 번의 아날로그 디지털 변환의 결과값을 후처리하는 오버헤드를 피할 수 있으며, 아날로그 디지털 컨버터의 전류 소모를 줄일 수 있다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이 해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 개략적인 블록도이고, 도 2는 도 1에 도시된 아날로그 컨버터의 양방향 어큐물레이터의 개념도 이고, 도 3a와 도 3b는 도 1의 아날로그 디지털 컨버터의 동작에 따른 파형도이다.

도 1을 참조하면, 본 발명에 따른 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC)(100)는 모듈레이터(modulator)(110) 및 N(N은 자연수)차 디지털 적분기(120)를 포함할 수 있다. 이러한 ADC(100)는 예컨대 증분 델타-시그마 ADC(Incremental △-Σ ADC)일 수 있다.

모듈레이터(110)는 외부로부터 입력되는 입력 신호를 변조하고, 변조 신호(MS)를 출력할 수 있다. 예컨대, 모듈레이터(110)는 외부로부터 제공되는 클럭 신호(CLK)에 따라 이미지 센서(미도시)의 픽셀 어레이(미도시)로부터 출력되는 픽셀 신호(PS)를 델타-시그마 변조(△-Σ modulation)하고, 델타-시그마 변조된 변조 신호(MS)를 출력할 수 있다. 그러나, 본 발명은 이에 제한되지는 않으며, 외부로부터 입력되는 입력 신호는 모든 AC 신호 또는 DC 신호를 포함할 수 있다.

픽셀 신호(PS)는 이미지 센서의 픽셀 어레이로부터 출력되는 리셋 신호와 이미지 신호를 포함하는 아날로그 신호일 수 있다.

즉, 모듈레이터(110)는 픽셀 어레이로부터 출력되는 리셋 신호와 이미지 신호를 각각 델타-시그마 변조하고, 델타-시그마 변조된 M(M은 실수)비트의 변조 신호(MS)를 출력할 수 있다. 다시 말하면, 모듈레이터(110)는 픽셀 어레이로부터 출력되는 리셋 신호를 델타-시그마 변조하고, 델타-시그마 변조된 M비트의 리셋 변조 신호를 출력할 수 있고, 픽셀 어레이로부터 출력되는 이미지 신호를 델타-시그마 변조하고, 델타-시그마 변조된 M비트의 이미지 변조 신호를 출력할 수 있다.

모듈레이터(110)로부터 출력되는 변조 신호(MS), 예컨대 M비트의 리셋 변조 신호 또는 M비트의 이미지 변조 신호는 1비트 디지털 스트림일 수 있다.

N차 디지털 적분기(120)는 모듈레이터(110)로부터 출력된 신호, 즉 변조 신호(MS)를 적분하고, 적분 결과(AS_N)를 출력할 수 있다. N차 디지털 적분기(120)는 모듈레이터(110)로부터 출력되는 두 개의 변조 신호, 예컨대 리셋 변조 신호 또는 이미지 변조 신호 각각에 대하여 적분 연산을 수행할 수 있으며, 각각의 변조 신호에 대한 적분 결과를 출력할 수 있다.

N차 디지털 적분기(120)는 외부로부터 입력되는 제어 신호(CNT)에 따라 출력되는 적분 결과의 방향을 다르게 할 수 있다. 예컨대, 모듈레이터(110)로부터 이미지 변조 신호(MS)가 출력되면, N차 디지털 적분기(120)는 외부로부터 입력되는 제어 신호(CNT)에 따라 이미지 변조 신호(MS)를 제1 방향, 예컨대 양(+)의 방향으로 적분 연산하고, 적분 결과(AS_N)를 출력할 수 있다.

또, 모듈레이터(110)로부터 리셋 변조 신호(MS)가 출력되면, N차 디지털 적분기(120)는 외부로부터 입력되는 제어 신호(CNT)에 따라 리셋 변조 신호(MS)를 제2 방향, 예컨대 음(-)의 방향으로 적분 연산하고, 적분 결과(AS_N)를 출력할 수 있다.

N차 디지털 적분기(120)는 다수의 어큐물레이터들(accumulator)(125_1, 125_2, … 125_N)을 포함할 수 있으며, 다수의 어큐물레이터들(125_1, 125_2, … 125_N) 각각은 캐스캐이드(cascade) 직렬 접속될 수 있다.

예컨대, N차 디지털 적분기(120)는 제1 어큐물레이터(125_1) 내지 제 N(N은 자연수) 어큐물레이터(125_N)를 포함할 수 있다.

제1 어큐물레이터(125_1)는 모듈레이터(110)로부터 변조 신호(MS)를 제공받아 적분 연산하고, 제1 적분 결과(AS_1)를 출력할 수 있다. 제1 어큐물레이터(125_1)를 제외한 나머지 어큐물레이터들(125_2, … 125_N) 각각은 전단의 출력 신호, 즉 전단 어큐물레이터의 적분 결과를 입력으로 제공받아 적분 연산하고, 적분 결과를 출력할 수 있다.

예컨대, 제2 어큐물레이터(125_2)는 제1 어큐물레이터(125_1)로부터 출력된 제1 적분 결과(AS_1)를 입력으로 제공받아 적분 연산을 수행하고, 제2 적분 결과(AS_2)를 출력할 수 있다. 또, 제N 어큐물레이터(125_N)는 제(N-1) 어큐물레이터(미도시)로부터 출력된 제(N-1) 적분 결과(AS_(N-1))를 입력으로 제공받아 적분 연산을 수행하고, 제N 적분 결과(AS_N)를 출력할 수 있다. 제N 적분 결과(AS_N)는 N차 디지털 적분기(120)의 출력 신호일 수 있다.

N차 디지털 적분기(120)의 다수의 어큐물레이터들(125_1, 125_2, … 125_N) 중에서 적어도 하나의 어큐물레이터는 외부로부터 입력된 제어 신호(CNT)에 따라 출력되는 적분 결과의 방향을 변경할 수 있는 양방향성 어큐물레이터일 수 있다.

예컨대, 도 1을 참조하면, N차 디지털 적분기(120)의 다수의 어큐물레이터들(125_1, 125_2, … 125_N) 중에서 첫번째 어큐물레이터, 즉 제1 어큐물레이터(125_1)는 제어 신호(CNT)에 따라 모듈레이터(110)로부터 입력되는 변조 신호(MS)를 제1 방향, 예컨대 양(+)의 방향으로 적분 연산하여 제1 적분 결과(AS_1)를 출력하거나 또는 제2 방향, 예컨대 음(-)의 방향으로 적분 연산하여 제1 적분 결과(AS_1)를 출력할 수 있다.

도 1 및 도 2를 참조하면, 제1 어큐물레이터(125_1)는 제어 신호(CNT)에 따라 스위칭 동작하는 스위칭부(126)를 포함할 수 있다. 스위칭부(126)는 제어 신호(CNT)에 따라 양의 방향 또는 음의 방향으로 스위칭될 수 있으며, 이에 따라 모듈레이터(110)로부터 입력되는 변조 신호(MS)는 양의 방향 또는 음의 방향으로 적분 연산될 수 있다. 제1 어큐물레이터(125_1)는 스위칭부(126)의 스위칭 동작에 따라 양의 방향 또는 음의 방향으로 제1 적분 결과(AS_1)를 출력할 수 있다.

도 1, 도 2 및 도 3a를 참조하면, 외부로부터 모듈레이터(110)와 N차 디지털 적분기(120)에 소정의 주기를 가지는 클럭 신호(CLK)가 입력될 수 있다.

시간축(t)의 시간 t0-t1에서 모듈레이터(110)는 외부로부터 입력된 픽셀 신호(PS), 예컨대 리셋 신호와 이미지 신호 중에서 이미지 신호를 델타-시그마 변조하고, 제1 변조 신호(MS)를 출력할 수 있다.

N차 디지털 적분기(120)는 다수의 어큐물레이터들(125_1, 125_2, … 125_N)을 포함할 수 있는데, 제1 어큐물레이터(125_1), 즉 첫번째 어큐물레이터는 양방향 어큐물레이터일 수 있다.

외부로부터 입력되는 제어 신호(CNT)는 시간축(t)의 시간 t0에서 제1 레벨, 예컨대 하이(high) 레벨로 상태천이 될 수 있으며, 제1 어큐물레이터(125_1)로 입력될 수 있다.

제1 어큐물레이터(125_1)는 제1 레벨의 제어 신호(CNT)에 따라 제1 변조 신호(MS)를 시간축(t)의 시간 t0-t2 동안 제1 방향, 예컨대 양(+)의 방향으로 1차 적분 연산을 수행하고, 제1 적분 결과(AS_1)를 출력할 수 있다.

제2 어큐물레이터(125_2), 즉 N차 디지털 적분기(120)의 두번째 어큐물레이터는 제1 방향으로 출력되는 제1 적분 결과(AS_1)를 입력으로 제공받아 2차 적분 연산을 수행하고, 시간축(t)의 시간 t0-t2동안 제2 적분 결과(AS_2)를 출력할 수 있다.

여기서, 제1 적분 결과(AS_1)와 제2 적분 결과(AS_2)는 소정의 비트를 가지는 데이터 신호일 수 있다.

한편, 시간축(t)의 시간 t2-t3에서 모듈레이터(110)는 외부로부터 입력된 픽셀 신호(PS)를 델타-시그마 변조하고, 제2 변조 신호(MS)를 출력할 수 있다.

제1 어큐물레이터(125_1)는 제1 레벨의 제어 신호(CNT)에 따라 제2 변조 신호(MS)를 시간축(t)의 시간 t2-t4동안 제1방향으로 1차 적분 연산을 수행하고, 제1 적분 결과(AS_1)를 출력할 수 있다.

여기서, 시간축(t)의 시간 t2-t4동안 출력되는 제1 적분 결과(AS_1)는 앞서 시간축(t)의 시간 t0-t2동안 출력된 제1 적분 결과(AS_1)로부터 누적 연산된 신호일 수 있다. 또한, 시간축(t)의 시간 t2-t4동안 출력되는 제1 적분 결과(AS_1)는 제1 레벨의 제어 신호(CNT)에 따라 제1 방향으로 증가하는 신호일 수 있다.

제2 어큐물레이터(125_2)는 시간축(t)의 시간 t2-t4동안 제1 어큐물레이터(125_1)로부터 출력되는 제1 적분 결과(AS_1)를 입력으로 제공받고, 2차 적분 연산을 수행하여 제2 적분 결과(AS_2)를 출력할 수 있다.

시간축(t)의 시간 t2-t4동안 출력되는 제2 적분 결과(AS_2)는 앞서 시간축(t)의 시간 t0-t2동안 출력된 제2 적분 결과(AS_2)로부터 누적 연산된 신호일 수 있다.

도 1, 도 2 및 도 3b를 참조하면, 시간축(t)의 시간 t0-t1에서 모듈레이터(110)는 외부로부터 입력된 픽셀 신호(PS), 예컨대 리셋 신호와 이미지 신호 중에서 리셋 신호를 델타-시그마 변조하고, 제1 변조 신호(MS)를 출력할 수 있다.

N차 디지털 적분기(120)는 다수의 어큐물레이터들(125_1, 125_2, … 125_N)을 포함할 수 있는데, 제1 어큐물레이터(125_1), 즉 첫번째 어큐물레이터는 양방향 어큐물레이터일 수 있다.

외부로부터 입력되는 제어 신호(CNT)는 시간축(t)의 시간 t0에서 제2 레벨, 예컨대 로우(low) 레벨로 상태천이 될 수 있으며, 제1 어큐물레이터(125_1)로 입력될 수 있다.

제1 어큐물레이터(125_1)는 제2 레벨의 제어 신호(CNT)에 따라 제1 변조 신호(MS)를 시간축(t)의 시간 t0-t2 동안 제2 방향, 예컨대 음(-)의 방향으로 1차 적분 연산을 수행하고, 제1 적분 결과(AS_1)를 출력할 수 있다.

제2 어큐물레이터(125_2), 즉 N차 디지털 적분기(120)의 두번째 어큐물레이터는 제1 방향으로 출력되는 제1 적분 결과(AS_1)를 입력으로 제공받아 2차 적분 연산을 수행하고, 시간축(t)의 시간 t0-t2동안 제2 적분 결과(AS_2)를 출력할 수 있다.

여기서, 제1 적분 결과(AS_1)와 제2 적분 결과(AS_2)는 소정의 비트를 가지는 데이터 신호일 수 있다.

한편, 시간축(t)의 시간 t2-t3에서 모듈레이터(110)는 외부로부터 입력된 픽 셀 신호(PS)를 델타-시그마 변조하고, 제2 변조 신호(MS)를 출력할 수 있다.

제1 어큐물레이터(125_1)는 제2 레벨의 제어 신호(CNT)에 따라 제2 변조 신호(MS)를 시간축(t)의 시간 t2-t4동안 제2 방향으로 1차 적분 연산을 수행하고, 제1 적분 결과(AS_1)를 출력할 수 있다.

여기서, 시간축(t)의 시간 t2-t4동안 출력되는 제1 적분 결과(AS_1)는 앞서 시간축(t)의 시간 t0-t2동안 출력된 제1 적분 결과(AS_1)로부터 누적 연산된 신호일 수 있다. 또한, 시간축(t)의 시간 t2-t4동안 출력되는 제1 적분 결과(AS_1)는 제2 레벨의 제어 신호(CNT)에 따라 제2 방향으로 증가하는 신호일 수 있다.

제2 어큐물레이터(125_2)는 시간축(t)의 시간 t2-t4동안 제1 어큐물레이터(125_1)로부터 출력되는 제1 적분 결과(AS_1)를 입력으로 제공받고, 2차 적분 연산을 수행하여 제2 적분 결과(AS_2)를 출력할 수 있다.

시간축(t)의 시간 t2-t4동안 출력되는 제2 적분 결과(AS_2)는 앞서 시간축(t)의 시간 t0-t2동안 출력된 제2 적분 결과(AS_2)로부터 누적 연산된 신호일 수 있다.

즉, 도 1 내지 도 3b에 도시된 본 발명의 실시예들과 같이, ADC(100)는 N차 디지털 적분기(120)의 다수의 어큐물레이터들(125_1, 125_2, … 125_N) 중에서 하나의 어큐물레이터, 예컨대 첫번째 어큐물레이터(125_1)를 제어 신호(CNT)에 따라 제1 방향과 제2 방향 중에서 하나의 방향으로 적분 결과를 출력하는 양방향 어큐물레이터로 구현함으로써, N차 디지털 적분기(120) 전체를 양방향으로 구현할 수 있다.

이에 따라, 픽셀 어레이로부터 입력되는 각각의 픽셀 신호(PS), 예컨대 리셋 신호와 이미지 신호에 따라 ADC(100)가 두 번의 아날로그 디지털 변환 동작을 수행함에 있어서, ADC(100)의 출력 신호(AS_N) 각각을 서로 반대의 레벨이 되도록 함으로써, 두 개의 출력 신호가 자연적으로 감산되도록 할 수 있다. 따라서, 본 발명의 ADC(100)는 종래의 감산기와 같은 추가 유닛이 생략될 수 있으며, 연산 횟수를 줄일 수 있다. 즉, 본 발명에 따른 ADC(100)는 추가 유닛이 필요없는 이미지 센서의 CDS(Correlated Double Sampling; CDS)를 구현할 수 있다.

또한, 도 1 내지 도 3b에 도시된 실시예들에서는 N차 디지털 적분기(120)의 다수의 어큐물레이터들(125_1, 125_2, … 125_N) 중에서 첫번째 어큐물레이터(125_1)를 제어 신호(CNT)에 따라 업/다운 카운팅 동작을 수행하는 업/다운 카운터로 구현할 수 있으며, 따라서 전체 ADC(100)의 회로를 간단하게 구성할 수도 있다.

도 4에는 도 1에 도시된 ADC(100)의 다른 실시예에 따른 개략적인 블록도가 도시되어 있다. 예컨대, 도 4에 도시된 ADC(101)는 도 1에 도시된 ADC(100)의 N차 디지털 적분기(120)의 다수의 어큐물레이터들(125_1, 125_2, … 125_N) 중에서 제N 어큐물레이터(125_N), 즉 마지막 번째 어큐물레이터를 양방향 어큐물레이터로 구현한 예를 도시하고 있다. 또한, 도면에 도시하지는 않았으나, 본 발명에서는 N차 디지털 적분기(120)의 다수의 어큐물레이터들(125_1, 125_2, … 125_N) 중에서 중간 번째 어큐물레이터를 양방향 어큐물레이터로 구현할 수도 있다.

즉, 본 발명의 다수의 실시예들에서는 N차 디지털 적분기(120)의 다수의 어 큐물레이터들(125_1, 125_2, … 125_N) 중에서 어느 하나의 어큐물레이터를 양방향으로 구현함으로써, N차 디지털 적분기(120) 전체가 양방향으로 동작하도록 구현할 수 있다.

한편, 도 1 내지 도 4에 도시된 N차 디지털 적분기(120)는 소정의 사인 비트(sign bit)를 포함하여 적분 결과를 출력할 수 있다.

예컨대, 도 1을 참조하면, N차 디지털 적분기(120)의 제1 어큐물레이터(125_1)는 제어 신호(CNT)에 따라 제1 방향과 제2 방향 중에서 하나의 방향으로 제1 적분 결과(AS_1)를 출력할 수 있는데, 이때 제1 적분 결과(AS_1)에 적어도 하나의 사인 비트가 포함될 수 있다.

여기서, 사인 비트는 제1 적분 결과(AS_1)의 최상단 비트(most significant bit; MSB)에 적어도 하나의 비트를 추가하는 것으로 나타낼 수 있다.

예를 들어, 도 1 및 도 3a를 참조하면, 제1 어큐물레이터(125_1)에 제1 레벨의 제어 신호(CNT)가 입력되면, 제1 어큐물레이터(125_1)는 제1 방향, 즉 양의 방향으로 제1 적분 결과(AS_1)를 출력할 수 있다.

예컨대, 제1 어큐물레이터(125_1)가 2비트의 '01'을 적분 결과로 출력하고자 할 때, 제1 어큐물레이터(125_1)는 2비트의 적분 결과 '01'의 최상단 비트에 제1 사인 비트 '0'을 추가하여 최종적으로 3비트의 '001'을 제1 적분 결과(AS_1)로 출력할 수 있다. 이에 따라, 제2 어큐물레이터(125_2)는 '001'의 제1 적분 결과(AS_1)를 입력받고, 사인비트 '0'을 제외한 나머지 비트들 '01'을 적분 연산할 수 있으며, 양의 방향으로 증가하는 제2 적분 결과(AS_2)를 출력할 수 있다.

또한, 도 1 및 도 3b를 참조하면, 제1 어큐물레이터(125_1)에 제2 레벨의 제어 신호(CNT)가 입력되면, 제1 어큐물레이터(125_1)는 제2 방향, 즉 음의 방향으로 제1 적분 결과(AS_1)를 출력할 수 있다.

예컨대, 제1 어큐물레이터(125_1)가 2비트의 '01'을 적분 결과로 출력하고자 할 때, 제1 어큐물레이터(125_1)는 2비트의 적분 결과 '01'의 최상단 비트에 제2 사인 비트 '1'을 추가하여 최종적으로 3비트의 '101'을 제1 적분 결과(AS_1)로 출력할 수 있다. 이에 따라, 제2 어큐물레이터(125_2)는 '101'의 제1 적분 결과(AS_1)를 입력받고, 사인비트 '1'을 제외한 나머지 비트들 '01'을 적분 연산할 수 있으며, 음의 방향으로 증가하는 제2 적분 결과(AS_2)를 출력할 수 있다.

도 5는 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 블록도이다.

도 5를 참조하면, 이미지 센서(200)는 액티브 픽셀 센서 (Active pixel sensor array; APS) 어레이(210), 로우 디코더(220)및 ADC블록(230)을 포함할 수 있다.

APS 어레이(210)는 각각이 다수의 로우(row) 라인들(미도시) 및 다수의 컬럼(column) 라인들(미도시)과 접속되는 2차원 매트릭스 형태의 다수의 픽셀들(미도시)을 포함할 수 있다.

ADC 블록(230)은 다수의 ADC들(도 1 및 도 4의 도면 부호 100 또는 101)을 포함할 수 있으며, 각각의 ADC들은 APS 어레이(210)의 다수의 컬럼(column) 라인들 중에서 대응되는 컬럼 라인과 접속되는 픽셀들에서 출력되는 픽셀 신호들(예컨대, 리셋 신호와 이미지 신호)을 아날로그-디지털 변환하고, 변환된 신호로써 디지털 CDS 기능을 수행할 수 있다.

도 6은 본 발명의 실시예들에 따른 ADC를 포함하는 이미지 센서를 포함하는 이미지 센싱 시스템을 나타내는 개략도이다.

이미지 센싱 시스템(300)은 예컨대, 컴퓨터 시스템, 디지털/아날로그 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.

도 6을 참조하면, 이미지 센싱 시스템(300)의 한 종류인 컴퓨터 시스템은, 버스(330), 중앙 정보 처리 장치(CPU)(310), 이미지 센서(200) 및 메모리(320)를 포함할 수 있다.

또한, 도면에 도시하지는 않았으나, 이미지 센싱 시스템(300)은 버스(330)에 접속되어 외부와 통신할 수 있는 인터페이스(미도시)를 더 포함할 수 있다. 여기서 인터페이스는 예컨대, I/O 인터페이스일 수 있으며, wireless 인터페이스일 수 있다.

CPU(310)는 이미지 센서(200)의 동작을 제어할 수 있는 제어 신호를 생성할 수 있으며, 버스(330)를 통해 이미지 센서(200)에 제어 신호를 제공할 수 있다.

이미지 센서(200)는 앞서 도 5를 참조하여 설명한 바와 같이, APS 어레이, 로우 디코더 및 ADC 블록을 포함하여 구성될 수 있으며, CPU(310)로부터 제공된 제어 신호에 따라 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성할 수 있다.

메모리(320)는 이미지 센서(200)로부터 출력되는 영상 신호를 버스(330)를 통해 제공받고, 이를 저장할 수 있다.

한편, 상기 이미지 센서(200)는 CPU(310), 메모리(320) 등과 함께 집적될 수 있으며, 경우에 따라서는 디지털 신호 처리 장치(Digital Signal Processor; DSP)가 함께 집적되거나, 또는 이미지 센서(200)만 별개의 칩에 집적될 수도 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 개략적인 블록도이다.

도 2는 도 1에 도시된 아날로그 컨버터의 양방향 어큐물레이터의 개념도이다.

도 3a와 도 3b는 도 1의 아날로그 디지털 컨버터의 동작에 따른 파형도이다.

도 4는 도 1에 도시된 ADC의 다른 실시예에 따른 개략적인 블록도이다.

도 5는 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 블록도이다.

도 6은 본 발명의 실시예에 따른 이미지 센서를 포함하는 이미지 센싱 시스템을 나타내는 개략도이다.

Claims (9)

1. 외부로부터 입력된 입력 신호를 변조하여 변조 신호를 출력하는 모듈레이터(modulator); 및

   다수의 어큐물레이터(accumulator)들이 직렬로 접속되고, 상기 변조 신호를 적분 연산하여 적분 결과를 출력하는 N(N은 자연수)차 디지털 적분기를 포함하고,

   상기 N차 디지털 적분기의 상기 다수의 어큐물레이터들 중에서 적어도 하나의 어큐물레이터는 외부로부터 입력된 제어 신호에 따라 상기 적분 결과의 출력 방향을 변경하는 아날로그 디지털 컨버터.
2. 제1 항에 있어서,

   상기 제어 신호는 상기 다수의 어큐물레이터들 중에서 첫번째 어큐물레이터로 입력되고,

   상기 첫번째 어큐물레이터는 상기 제어 신호에 따라 상기 적분 결과의 출력 방향을 제1 방향과 제2 방향 중에서 하나의 방향으로 출력하는 아날로그 디지털 컨버터.
3. 제2 항에 있어서,

   상기 첫번째 어큐물레이터는 업/다운 카운터로 구현되는 아날로그 디지털 컨버터.
4. 제1 항에 있어서,

   상기 제어 신호는 상기 다수의 어큐물레이터들 중에서 첫번째 어큐물레이터를 제외한 나머지 어큐물레이터들의 적어도 하나로 입력되고,

   상기 나머지 어큐물레이터들의 적어도 하나는 상기 제어 신호에 따라 상기 적분 결과의 출력 방향을 제1 방향과 제2 방향 중에서 하나의 방향으로 출력하는 아날로그 디지털 컨버터.
5. 제1 항에 있어서,

   상기 적어도 하나의 어큐물레이터는 상기 제어 신호에 따라 제1 방향과 제2 방향 중에서 하나의 방향으로 출력되는 적분 결과의 최상단 비트에 적어도 하나의 사인 비트를 추가하여 출력하는 아날로그 디지털 컨버터.
6. 제5 항에 있어서,

   상기 적어도 하나의 사인 비트는 상기 제어 신호에 따라 서로 다른 레벨을 가지는 아날로그 디지털 컨버터.
7. 제1 항에 있어서,

   상기 모듈레이터는 상기 입력 신호를 델타-시그마 변조(△-Σ modulation)하고, 델타-시그마 변조된 상기 변조 신호를 출력하는 아날로그 디지털 컨버터.
8. 빛을 감지하여 영상 신호를 생성하는 액티브 픽셀 센서(APS) 어레이; 및

   상기 영상 신호를 상호 연관 이중 샘플링(CDS)하여 디지털 신호로 변환하는 다수의 아날로그 디지털 컨버터(ADC)들을 포함하는 ADC 블록을 포함하고,

   상기 다수의 아날로그 디지털 컨버터들 각각은,

   외부로부터 입력된 픽셀 신호를 변조하여 변조 신호를 출력하는 모듈레이터(modulator); 및

   다수의 어큐물레이터(accumulator)들이 직렬로 접속되고, 상기 변조 신호를 적분 연산하여 적분 결과를 출력하는 N(N은 자연수)차 디지털 적분기를 포함하고,

   상기 N차 디지털 적분기의 다수의 어큐물레이터들 중에서 적어도 하나의 어큐물레이터는 상기 외부로부터 입력된 제어 신호에 따라 상기 적분 결과의 출력 방향을 변경하는 이미지 센서.
9. 빛을 감지하여 영상 신호를 생성하는 이미지 센서;

   상기 이미지 센서의 동작을 제어하기 위한 CPU; 및

   상기 CPU에 의해 제어된 상기 이미지 센서로부터 제공되는 상기 영상 신호를 저장하기 위한 메모리를 포함하며,

   상기 이미지 센서는,

   빛을 감지하여 영상 신호를 생성하는 액티브 픽셀 센서(APS) 어레이; 및

   상기 영상 신호를 상호 연관 이중 샘플링(CDS)하여 디지털 신호로 변환하는 다수의 아날로그 디지털 컨버터(ADC)들을 포함하는 ADC 블록을 포함하고,

   상기 다수의 아날로그 디지털 컨버터들 각각은,

   외부로부터 입력된 픽셀 신호를 변조하여 변조 신호를 출력하는 모듈레이터(modulator); 및

   다수의 어큐물레이터(accumulator)들이 직렬로 접속되고, 상기 변조 신호를 적분 연산하여 적분 결과를 출력하는 N(N은 자연수)차 디지털 적분기를 포함하고,

   상기 N차 디지털 적분기의 다수의 어큐물레이터들 중에서 적어도 하나의 어큐물레이터는 상기 외부로부터 입력된 제어 신호에 따라 상기 적분 결과의 출력 방향을 변경하는 이미지 센싱 시스템.

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