KR101342227B1 - 고체 촬상 장치, 그 구동 방법, 및 카메라 - Google Patents

고체 촬상 장치, 그 구동 방법, 및 카메라 Download PDF

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Abstract

격자 형상으로 배치된 복수의 화소와, 화소를 행마다 선택하는 순차 주사 장치와, 상기 화소로부터의 화소 신호가 공급되는 수직 신호선에 접속되어, 상기 수직 신호선으로부터의 출력 신호 혹은 그 출력 신호를 샘플링한 화소 출력 신호를 제1 비트 길이의 아날로그-디지털 변환하는 제1 아날로그-디지털 변환기와, 상기 제１ 아날로그-디지털 변환기의 변환 동작을 완료한 후, 상기 화소 출력 신호로부터 상기 제1비트 길이에 대응한 아날로그 신호를 감산한 후, 제2 비트 길이의 아날로그-디지털 변환을 행하는 제２ 아날로그-디지털 변환기를 가지는 아날로그-디지털 변환기를 포함하는 고체 촬상 장치가 개시된다.
고체 촬상 장치, 아날로그-디지털 변환기, 캐패시터, P채널 FET, 컴퍼레이터

Description

고체 촬상 장치, 그 구동 방법, 및 카메라{SOLID-STATE IMAGING DEVICE, METHOD OF DRIVING THE SAME, AND CAMERA}
도 1은 아날로그-디지털 변환기를 포함하는 고체 촬상 장치의 블록 구성을 나타낸 도면이다．
도 2는 도 1에 나타낸 아날로그-디지털 변환기의 블록 구성을 나타내는 도면이다．
도 3a 내지 3c는 도 2에 나타낸 아날로그-디지털 변환기의 스테이트 머신의 기능을 나타낸 도면이다．
도 4는 도 2에 나타낸 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍차트다.
도 5는 다른 아날로그-디지털 변환기의 블록 구성을 나타낸 도면이다.
도 6은 도 5에 나타낸 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍차트다.
도 7은 다른 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍차트다.
도 8은 종래예의 고체 촬상 장치의 블록 구성을 나타낸 도면이다．
도 9는 도 8의 고체 촬상 장치에 이용되는 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍차트다.
도 10은 다른 종래예의 고체 촬상 장치의 블록 구성을 나타낸 도면이다.
도 11은 도 10의 고체 촬상 장치에 이용되는 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍차트다.
도 12는 본 발명의 실시예에 따른 카메라의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 화소부
20 : 제１ 아날로그-디지털 변환기
30 : 제2 아날로그-디지털 변환기
100, 200, 300, 400, 500 : 고체 촬상 장치
220-1∼220-m, 330-1∼330-m : n비트 아날로그-디지털 변환기
201, 301, 320, 431, 531 : 컴퍼레이터
202, 302 : m비트 카운터
203, 303 : 스테이트 머신
205, 210, 305, 310 : P채널FET
206, 207, 306, 307 : N채널FET
208, 308, 533-1∼533-n : 캐패시터
209, 430-1∼430-m : n-m 비트 아날로그-디지털 변환기
534-1∼534-n, 535-1∼535-n, 536,537 : 스위치
209 : n-m비트 아날로그-디지털 변환기
211, 311 : 정전류원
321 : n-m 비트 카운터
532 : 래치/로직 회로
[특허 문헌1] 일본 특개 2002-34037호 공보
본 발명은, 고체 촬상 장치에서 복수의 수직 신호선의 출력에 제공되는 열병렬형(column-parallel) 아날로그-디지털 변환기를 포함하고, 소자 정밀도를 완화해 변환 시간을 단축한 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및 카메라에 관한 것이다.
종래의 도 8에 나타내는 열병렬형의 아날로그-디지털 변환기를 탑재한 고체 촬상 장치(400)는 일반적으로는 싱글 슬로프를 이용한 카운터·램프형(counter-ramp-type)의 아날로그-디지털 변환기를 이용한 예가 많다.
도 8에 나타내는 아날로그-디지털 변환기의 동작을 도 9의 타이밍차트를 이용하여 설명한다. 외부로부터의 광을 광전 변환에 의해 전기 신호로 변환하는 복수의 화소(411-11∼411-nm)가 화소 어레이(410)에 격자 형상으로 배열된다. 수직 선택 회로(401)에 의해, 화소 어레이(410)의 소정의 행이 선택된다. 그 선택된 행에 있는 화소(411-11∼411-nm), 즉, 화소 어레이(410)의 열방향에 있는 수직 신호선 vsl1∼vslm으로부터 화소의 신호(이하, '화소 출력 신호'라고 함)가 출력된다.
이 수직 신호선 vsl1∼vslm 각각은 열 마다 제공된 컴퍼레이터(431)의 한쪽의 입력 단자(양극측 또는 비반전 입력 단자)에 접속되어 있다. 컴퍼레이터(431)의 다른 한쪽의 입력 단자(음극측 또는 반전 입력 단자)에는 별도로 제공된 클럭 신호에 따른 아날로그 출력(전압)이 공급되는 디지털-아날로그 변환기(420)의 출력 nslope가 접속되어 있다.
즉, 수직 신호선 vsl1∼vslm 중 하나로부터의 화소 출력 신호가 디지털-아날로그 변환기(420)로부터의 출력 신호 nslope보다 작은 경우에는 컴퍼레이터(431)로부터의 출력 신호 ncompout는“L(low)”레벨이 된다. 한편, 수직 신호선 vs1∼vslm 중 하나로부터의 화소 출력 신호가 디지털-아날로그 변환기(420)로로부터의 출력 신호 nslope보다 클 경우에는 컴퍼레이터(431)로부터의 출력 신호 ncompout는“H(high)”레벨이 된다. 이 컴퍼레이터(431)로부터의 출력 신호 ncompout는 n비트 카운터(432)에 입력되어, 클럭 신호 clk에 따라 카운트값을 증가 또는 감소시킨다(도 8에서는 클럭에 의해 값이 1씩 감소하고 있는 예를 나타냄).
카운터 값은 리셋 신호 rst에 의해 초기값 iinit가 된다. 컴퍼레이터(431)로부터의 출력 신호 ncompout가“H”레벨이 된 시점에서 카운트값의 증가 또는 감소를 정지하고, n비트 가운터(432)가 그 카운트값을 유지한다(도 9에서의 값 i). 이 카운트값은 n비트 카운터(432)의 n비트 출력 데이터[n-1:0]로서 출력된다. 즉, 카운트값은 다른 열에서 제공된 다른 카운터로부터의 출력과 합성되어 순차적으로 출력된다.
또한, 도 10에 나타내는 바와 같이, 다른 열병렬형의 아날로그-디지털 변환기(530-1∼530-m)를 탑재한 고체 촬상 장치(500)도 제안되어 있다. 이것은 소위 축차 비교형으로 불리우는 아날로그-디지털 변환기(530-1∼530-m)를 고체 촬상 장치(500)에 이용한 예다.
우선, 도 10에 나타내는 열병렬형의 아날로그-디지털 변환기(530-1∼530-m)의 구성에 대해서 설명한다. 그 다음에 그 아날로그-디지털 변환 동작을 도 11의 타이밍차트를 이용하여 설명한다.
수직 신호선 vsl1∼vslm은, 도 8에 나타내는 바와 같이 컴퍼레이터(531)의 양극측에 접속되어 있다.
컴퍼레이터(531)의 출력 신호 ncompout는 래치/로직 회로(532)에 접속되어 있다. 이 래치/로직 회로(532)로부터는 캐패시터C(533-1), C/2(533-2),..., C/2n(533-n)의 용량을 갖는 복수의 캐패시터의 극판에 접속된 복수의 스위치(534-1∼534-n 및 535-1∼535-n)의 복수의 제어 신호가 출력된다. 이 스위치(534-1∼534-n, 535-1∼535-n)는 이 극판을 vref2 혹은 그라운드에 접속한다. 이들 캐패시터C(533-1), C/2(533-2),..., C/2n(533-n)의 다른 한쪽의 극판은 컴퍼레이터(531)의 음극측 vcomp에 접속되어 있다. 또한, 컴퍼레이터(531)의 음극측 vcomp과 수직 신호선 vsl1∼vslm은, 리셋 신호 rst를 제어 신호에 이용한 스위치(536, 537)를 통하여 vref1에 접속된다.
다음으로, 이 축차 비교형 아날로그-디지털 변환기(530-1∼530-m)의 동작에 대해서 설명한다.
처음에 리셋 신호 rst가“H”레벨이 되었을 때, 컴퍼레이터(531)의 음극측 vcomp과 수직 신호선 vsl이 같은 전압 vref1이 된다. 또한, 모든 캐패시터C(533-1), C/2(533-2),..., C/2n(533-n)의 컴퍼레이터(531)측과 역의 극판의 전압을 그라운드에 접속한다. 따라서, 리셋 동작이 행해진다.
다음으로, 화소(511-11∼511-nm)로부터의 신호의 판독을 행하면, 수직 신호선 vsl1∼vslm의 레벨은 그 신호의 판독에 따른 전압 레벨이 된다. 이때, 클럭 신호 clk가“H”레벨일 때에, 캐패시터C(533-1)의 컴퍼레이터(531)측과 역의 극판에 전압 vref2를 인가하여, 래치/로직 회로(532)로부터 스위치(534-1)의 제어 신호를 출력시킨다.
그렇게 하면, 컴퍼레이터(531)의 음극측 vcomp의 전압은 vref1 + vref2의 전압이 되고, n-1비트째의 컴퍼레이터(531)의 비교 동작을 행한다. 이때, 도 10의 예에서는 음극측 vcomp의 전압 레벨보다도 신호 vs1의 레벨이 높기 때문에, 컴퍼레이터(531)의 출력은“H”레벨이 된다(시각 t6). 따라서, 클럭 신호 clk가“L”레벨일 때에, 이 클럭 신호 clk 값을 데이터[n-1]로서 래치해 둔다(시각 t7).
다음으로, 클럭 신호 clk가“H”레벨일 때에(시각 t8), 캐패시터C/2(533-2)의 컴퍼레이터(531)측과 역의 극판에 전압 vref2를 인가하여, 래치/로직 회로(532)로부터 스위치(534-2, 535-2)의 제어 신호를 출력한다. 그렇게 하면, 컴퍼레이터(531)의 음극측 vcomp의 전압은 vref1 + vref2/2의 전압이 된다. 따라서, n-2비트째의 컴퍼레이터(531)의 비교 동작을 행한다.
이때, 도 10의 예에서는 신호 vsl의 레벨보다 높게 음극측 vcomp의 전압 레벨을 설정하고, 래치/로직 회로(532)로부터 스위치(534-2, 535-2)의 제어 신호를 출력시킨다. 이에 따라, 음극측 vcomp의 전압은 vref1 + vref2/2의 전압이 된다. 따라서, n-2비트째의 컴퍼레이터(531)의 비교 동작을 행한다.
이때, 도 10의 예에서는 수직선 신호 vsl1의 전압 레벨이 음극측 vcomp의 전압 레벨보다도 높기 때문에, 컴퍼레이터(531)의 출력은“L”레벨이 된다. 따라서, 클럭 신호 clk가“L”레벨일 때에 이 출력 신호 값을 데이터[n-2]로서 래치해 둔다(시각 t9). 다음으로, 클럭 신호 clk가“H”레벨일 때, 캐패시터 C/2의 컴퍼레이터(531)측과 역의 극판을 그라운드에 접속한다.
이하 마찬가지로 하여, C/2n(533-n)까지 동작시킴으로써, n비트의 데이터[n-1:0]의 값을 확정시켜, 그 후에 데이터 선을 통해서 값을 전송한다. 이것과 유사의 기술이 특허 문헌 1에 개시되어 있다.
그러나, 도 8에 나타내는 싱글 슬로프를 이용한 카운터·램프형의 아날로그-디지털 변환기에서는, 아날로그-디지털 변환의 정밀도를 증가시키고자 했을 경우, 변환 시간을 증가시키든지, 또는 클록 주파수를 증가시키지 않으면 안되는 문제가 있다. 예를 들면, n비트를 이용한 아날로그-디지털 변환을 행하는데 필요로 되는 클럭 수는, 2n-1 사이클이다. 비트 수를 n+1비트로 확장했다고 하면, 2n+1-1 사이클, 즉 거의 2배의 클럭수가 필요하게 된다. 따라서, 대응하는 클럭 수를 실현하기 위해서는, 2배 정도보다 긴 변환 시간을 요하거나, 클록 주파수를 2배 정도보다 크게 증가시키지 않으면 안된다. 변환 시간이 2배 정도보다 길 때, 고체 촬상 장치의 고 프레임 레이트화 또는 다 화소화 등의 고속 동작의 방해가 된다. 클럭 주파수가 2배 정도보다 클 때, 소비 전력의 증가나 소자의 고 정밀도화를 야기해 버린다.
한편, 도 10에 나타내는 축차 비교형의 아날로그-디지털 변환기에서는, 아날로그-디지털 변환의 정밀도를 증가시키려고 했을 경우에, 카운터·램프형 아날로그-디지털 변환기의 경우와 같은 변환 시간의 증가 등의 문제는 없다. 하지만, 복수의 캐패시터를 이용하고 있고, 그 가공 정밀도가 아날로그-디지털 변환의 정밀도에 영향을 미친다. 이 때문에, 어느 정도 캐패시터의 레이아웃이 커지고, 비용이 증가해 버리는 문제가 발생한다.
본 발명의 목적은, 카운터·램프형(counter-ramp-type) 아날로그-디지털 변환기에서의 변환 시간의 증가와, 축차 비교형 아날로그-디지털 변환기에서의 레이아웃 면적 증가 등의 문제를 해결하고, 소자 정밀도를 완화함과 함께 변환 시간을 단축하는 열병렬형의 아날로그-디지털 변환기를 포함하는 고체 촬상 장치, 그 고체 촬상 장치의 구동 방법, 및 카메라를 제공하는 것에 있다.
본 발명의 실시예에 따르면, 본 발명의 고체 촬상 장치는, 행과 열의 격자 형상으로 배치된 복수의 화소와, 화소를 행마다 선택하는 순차 주사 장치와, (a) 수직 신호선에 의해 상기 복수의 화소로부터 화소 신호를 수신하고, (b) 상기 화소 신호의 상위 비트 부분에 대하여 제1 아날로그-디지털 변환을 행하는, 제1 아날로그-디지털 변환기와, 상기 제1 아날로그-디지털 변환기의 출력에 접속되고, 상기 제1 아날로그-디지털 변환기로부터 변환된 상기 화소 신호의 상위 비트 길이 부분을 수신하는 디지털-아날로그 변환기와, 상기 디지털-아날로그 변환기의 출력 및 상기 수직 신호선에 접속되고, 상기 수직 신호선으로부터의 상기 화소 신호와 상기 화소 신호의 상기 상위 비트 길이 부분 간의 차를 출력하는 감산 처리부와, 상기 감산 처리부의 출력에 접속되고, 상기 감산 처리부로부터의 출력에 대하여 제2 아날로그-디지털 변환을 행하는 제2 아날로그-디지털 변환기를 포함하고, 상기 감산 처리부는 전류 출력부를 포함하고, 상기 전류 출력부는, 상기 제1 아날로그-디지털 변환기의 동작 클럭 사이클의 일부를 이용하여 캐패시터에 하위 n-m(m과 n은 양의 정수이고, n>m)비트를 나타내는 아날로그 신호를 공급하고, 상기 캐패시터에 공급되는 전류량을 변경하여 상기 하위 n-m비트의 아날로그 신호의 레벨을 변경하고, 모니터링 모드에서는, 상기 제1 아날로그-디지털 변환만이 행해지고, 촬상 모드에서는, 상기 제1 아날로그-디지털 변환 및 상기 제2 아날로그-디지털 변환이 모두 행해진다.
본 발명의 다른 실시예에 따르면, 본 발명의 고체 촬상 장치는, 행과 열의 격자 형상으로 배치된 복수의 화소와, 화소를 행마다 선택하는 순차 주사 장치와, 열마다의 적어도 하나의 화소로부터의 아날로그 신호를 n비트(n은 임의의 양의 정수)의 디지털 신호로 각각 변환하는, 열병렬(column-parallel)로 배치되는 복수의 상위 m비트(m은 n보다 작은 임의의 양의 정수)의 아날로그-디지털 변환기와, 열병렬로 배치되고, 상기 상위 m비트의 아날로그-디지털 변환기의 출력에 각각 접속되며, 상기 n비트의 디지털 신호를 아날로그 신호로 변환하여, 상위 m비트의 길이에 대응하는 참조 신호를 출력하는 복수의 디지털-아날로그 변환기와, 상기 디지털-아날로그 변환기의 출력들 및 상기 화소들로부터의 아날로그 신호들에 각각 접속되고, 상기 아날로그 신호들로부터 상기 참조 신호들을 감산하는 복수의 감산 처리부와, 상기 감산 처리부의 출력들에 각각 접속되는 복수의 하위 n-m비트의 아날로그-디지털 변환기를 포함하고, 상기 감산 처리부는 전류 출력부를 포함하고, 상기 전류 출력부는, 상위 m비트의 아날로그-디지털 변환기의 동작 클럭 사이클의 일부를 이용하여 캐패시터에 하위 n-m비트를 나타내는 아날로그 신호를 공급하고, 상기 캐패시터에 공급되는 전류량을 변경하여 상기 하위 n-m비트의 아날로그 신호의 레벨을 변경하고, 촬상 모드에서는, 상기 화소들로부터의 출력 신호 또는 상기 출력 신호를 샘플링하여 얻어진 화소 출력 신호에 대하여 아날로그-디지털 변환이 행해질 때, (i) 상기 상위 m비트에 대하여 아날로그-디지털 변환이 초기에 행해지고, (ii) 그 후, 상기 상위 m비트에 대하여 디지털-아날로그 변환이 행해져 참조 신호가 출력되고, (iii) 상기 화소 출력 신호로부터 상기 참조 신호에 대응하는 신호가 감산되어, (iv) 상기 하위 n-m비트에 대하여 아날로그-디지털 변환이 행해지고, 모니터링 모드에서는, 상기 화소들로부터의 출력 신호 또는 상기 출력 신호를 샘플링하여 얻어진 화소 출력 신호에 대하여 아날로그-디지털 변환이 행해질 때, 상기 상위 m비트에 대하여만 상기 아날로그-디지털 변환이 행해진다.
본 발명의 다른 실시예에 따르면, 본 발명의 고체 촬상 장치는, 행과 열의 격자 형상으로 배치된 복수의 화소와, 화소를 행마다 선택하는 순차 주사 장치와, 선택열의 화소들로부터의 각각의 아날로그 신호들을 각각의 n비트(n은 임의의 양의 정수)의 디지털 신호들로 변환하는 복수의 상위 m비트(m은 n보다 작은 임의의 양의 정수)의 아날로그-디지털 변환기와, 열병렬 형태로 배치되고, 각각의 상위 m비트의 아날로그-디지털 변환기의 출력들에 접속되는 복수의 디지털-아날로그 변환기와, 각각의 디지털-아날로그 변환기의 출력들에 접속되고, 상기 화소들로부터의 상기 아날로그 신호로부터 상기 디지털-아날로그 변환기의 출력 신호를 감산하는 복수의 감산 처리부와, 각각의 상기 감산 처리부의 출력들에 접속되는 복수의 하위 n-m비트의 아날로그-디지털 변환기를 포함하고, 상위 m비트의 아날로그-디지털 변환은, 열병렬 형태로 배치된 컴퍼레이터와 클럭 카운터에 의해 행해지며, 상기 컴퍼레이터의 한쪽 입력 단자에는 화소 출력 신호가 입력되고, 다른 쪽 입력 단자에는 참조 신호의 출력이 입력되고, 상기 참조 신호는 미리정해진 초기값으로부터 시작하여 클럭 입력에 따라 변경되며, 상기 컴퍼레이터에 입력된 상기 참조 신호와 상기 화소 출력 신호 사이의 대소관계가 역전될 때, 상기 컴퍼레이터로부터의 출력 신호가 변경되어, 상기 화소 출력 신호에 따른 클럭 수를 카운트하고, 상기 클럭 수에 따른 디지털 값을 얻어 상기 화소 출력 신호의 상위 m비트의 아날로그-디지털 변환 값을 얻으며, 상기 하위 n-m비트를 나타내는 아날로그 신호는, 상기 컴퍼레이터의 출력 신호가 변경되었을 때부터 다음 클럭 사이클이 시작될 때까지의 기간에 캐패시터에 저장되고, 상기 하위 n-m비트의 아날로그-디지털 변환기 각각은 상기 상위 m비트의 아날로그-디지털 변환이 행해진 후 상기 하위 n-m비트에 대해 아날로그-디지털 변환을 행하고, 상기 감산 처리부는 전류 출력부를 포함하고, 상기 전류 출력부는 상기 캐패시터에 공급되는 전류량을 변경하여 상기 하위 n-m비트의 아날로그 신호의 레벨을 변경하고, 모니터링 모드에서는, 상기 상위 m비트의 아날로그-디지털 변환만이 행해지며, 촬상 모드에서는, 상기 상위 m비트의 아날로그-디지털 변환 및 상기 하위 n-m비트의 아날로그-디지털 변환이 모두 행해진다.
고체 촬상 장치의 열병렬형의 아날로그-디지털 변환에서, 상위 m비트의 아날로그-디지털 변환과 하위n-m비트의 아날로그-디지털 변환을 분리하는 것으로, 상위 m비트는 2m의 정도, 하위 n-m비트는 2n-m의 정도의 변환 시간의 단축 및 소자 정밀도의 완화를 실현할 수 있다.
또한, 고체 촬상 장치의 열병렬형의 아날로그-디지털 변환에서, 카운터·램프형 아날로그-디지털 변환은 축차 비교형 아날로그-디지털 변환보다도 필요한 면적이 작지만 변환 시간이 더 걸린다. 하지만, 카운터·램프형 아날로그-디지털 변환에서, 하위 n-m비트에 대응한 전압을 캐패시터에 충전하는 것으로 샘플링을 행하고, 별도로 하위 n-m비트용의 아날로그-디지털 변환을 행함으로써, 변환 시간을 단축할 수 있다. 또한, 그 샘플링된 전압이 게인을 갖는다는 사실로부터 소자 정밀도의 완화를 실현할 수 있다.
<실시예>
도 1에, 본 발명의 실시예에 따른 열병렬형의 아날로그-디지털 변환기를 포함한 고체 촬상 장치(100)를 나타낸다.
고체 촬상 장치(100)는, 후술하는 화소부(10), 상위 m비트의 제1 아날로그-디지털 변환기(20), 하위 n-m(여기서, m, n은 임의의 양의 정수이고, n>m이라고 함) 비트의 제2 아날로그-디지털 변환기(30), 도시되지 않은 타이밍 신호 발생기, 수직 선택 회로(11), 수평 선택 회로(50)를 포함한다.
도시되지 않은 타이밍 신호 발생기는, 고체 촬상 장치(100)의 센서 외부로부터 수직 동기 신호, 수평 동기 신호, 센서 구동용 클럭, 센서 리셋용 신호를 수신한다. 타이밍 신호 발생기는 전술한 입력 신호를 이용하여, 수직 선택 회로(11), 수평 선택 회로(50), 열병렬 AD 변환기(제1 및 제2 아날로그-디지털 변환기(20,30))를 구동하기 위한 타이밍 신호를 생성한다.
수직 선택 회로(11)는 타이밍 신호 발생기로부터 행 정보를 수취하고, 행 정보에서 지정한 행만을 선택하고, 수평 라인을 제1 행부터 순차적으로 선택한다.
복수의 화소는, 화소부(10)에 n행 m열의 행렬 형상으로 배치되고, 각 화소는 PD(포토·다이오드), 트랜스퍼 게이트용 MOS 트랜지스터, FD(플로팅·디퓨전), 리셋용 MOS 트랜지스터, 증폭용 MOS 트랜지스터를 포함한다. 이 증폭용 MOS 트랜지스터의 출력은 수직 신호선의 입력에 접속되어, PD에서 검출된 화소(출력)신호가 수직 신호선을 통해서 열병렬 AD 변환기로 출력된다.
열병렬 AD 변환기는, 제1 아날로그-디지털 변환기(20), 디지털-아날로그 변환기(41-1∼41-m), 가산기(42-1∼42-m)와 제2 아날로그-디지털 변환기(30)를 포함한다.
제1 아날로그-디지털 변환기(20)는 열병렬 아날로그-디지털 변환기(21-1∼21-m)를 포함하고, 수직 신호선 vsl1∼vslm으로부터 화소 출력 신호가 공급된다.
또한, 제2 아날로그-디지털 변환기(30)는 열병렬 아날로그-디지털 변환기(31-1∼31-m)를 포함하고, 제1 아날로그-디지털 변환기(30)의 열병렬 아날로그-디지털 변환기(21-1∼21-m)와 쌍을 이룬다.
가산기(42-1∼42-m)의 입력 단자 각각은 디지털-아날로그 변환기(41-1∼41-m)의 출력 단자와 수직 신호선 vsl1∼vslm에 각각 접속된다. 또한, 가산기(42-1∼42-m)의 출력 단자 각각은, 제2 아날로그-디지털 변환기(30)에 포함되는 열병렬 아날로그-디지털 변환기(31-1∼31-m) 각각에 접속된다.
또한, 제1 아날로그-디지털 변환기(21-1∼21-m)와 제2 아날로그-디지털 변환기(31-1∼31-m)의 출력은 데이터[n-1:0]의 라인에 접속된다.
이하, 열병렬 AD 변환기(제1 아날로그-디지털 변환기(21-1∼21-m)와 제2 아날로그-디지털 변환기(31-1∼31-m))가 각 수직선에 접속된 구성예에 대해서 설명하지만, 열병렬형 아날로그-디지털 변환기는 모든 수직 신호선에 접속되는 구성의 고체 촬상 장치에 한정되는 것은 아니다.
예를 들면, 2열 또는 3열마다 1개의 열병렬 AD 변환기를 제공하고, 소정의 타이밍에서 각 병렬 AD 변환기에 대응하는 열 간에 전환하여, 일부 화소 신호를 대응하는 병렬 AD 변환기에 입력하고, 대응하는 병렬 AD 변환기는 이 신호를 디지털 신호로 변환한다.
수직 신호선 vsl1∼vslm으로부터 공급된 화소 신호는, 제1 아날로그-디지털 변환기(20)에 입력된다. 그 후, 제2 아날로그-디지털 변환기(30)를 통해서 화소부(10)로부터 출력된 화소 신호의 아날로그 신호를 디지털 신호로 변환한다.
이 아날로그-디지털 변환기는 2개 이상의 아날로그-디지털 변환기로 구성된다. 제1 단의 제1 아날로그-디지털 변환기(20)는 소정의 상위 비트의 아날로그-디지털 변환을 행한다. 그 다음에 이 상위 비트에 대해 디지털-아날로그 변환기(41-1∼41-m)가 DA(디지털-아날로그) 변환을 행하고, 가산기(42-1∼42-m)가 입력 화소 신호와의 차분을 취한다. 그 후, 이 차분에 대하여 다음 단의 제2 아날로그-디지털 변환기(30)가 제2 아날로그-디지털 변환 동작을 행한다. 즉, 이하의 동작을 반복한다.
전술한 제1 및 제2 아날로그-디지털 변환기(20, 30)는 여러가지 방식을 이용하여 아날로그-디지털 변환을 행할 수 있다. 본 발명의 본 실시예에서의 변환 방식에 한정되는 것은 아니다.
수평 선택 회로(50)는, 열방향으로 배열된 열병렬 아날로그-디지털 변환기(제1 아날로그-디지털 변환기(20), 제2 아날로그-디지털 변환기(30))에 접속된다. 상기 타이밍 신호 발생기로부터 출력된 클럭 신호에 동기해서 소정의 타이밍에서 열병렬형의 아날로그-디지털 변환기를 순차적으로 선택하고, 각 열의 화소 출력 신호의 디지털 변환된 데이터를 도출한다.
다음으로, 도 1에 나타낸 고체 촬상 장치(100)의 하나의 실시예로서 2단구성의 아날로그-디지털 변환기에 대해서 설명한다. 화소부(10)로부터 출력된 화소 출력 신호는 수직 신호선을 통하여, 열병렬로 배치된 n비트의 아날로그-디지털 변환기(20, 30)에 입력된다. 이 n비트의 아날로그-디지털 변환기는 상위 m비트의 아날로그-디지털 변환기와 하위 n-m비트의 아날로그-디지털 변환기를 포함한다.
상위 m비트의 제1 아날로그-디지털 변환기(20)와 하위 n-m비트의 제2 아날로그-디지털 변환기(30)의 구성은 한정되는 것이 아니다. 예를 들면, 전병렬형(entire column-parallel) 아날로그-디지털 변환기, 직병렬형(column-series-parallel) 아날로그-디지털 변환기, 카운터·램프형 아날로그-디지털 변환기, 축차 비교형 아날로그-디지털 변환기, 또는 이들을 조합한 것이어도 좋다.
또한, 제2 아날로그-디지털 변환기(30)는 여러 가지 방식을 이용하여 화소 출력 신호의 하위 n-m비트에 대해 아날로그-디지털 변환을 행한다. 상위 m비트의 제1 아날로그-디지털 변환기(20)로 얻어지는 디지털 신호를 아날로그 신호로 변환해서 상기 화소 입력 신호와 감산하고, 이 감산된 아날로그 신호를 별도로 제공된 하위 n-m비트의 제2 아날로그-디지털 변환기(30)로 아날로그-디지털 변환하는 것으로, 화상 출력 신호의 하위 n-m비트의 데이터를 얻는다.
이 결과, (아날로그) 화상 출력 신호를 n비트로 아날로그-디지털 변환한 디지털 데이터를 얻을 수 있다.
그리고, 상위 m비트의 제1 아날로그-디지털 변환기(20)와 하위 n-m비트의 제2 아날로그-디지털 변환기(30)로부터 출력된 디지털 데이터를 합성하고, n비트의 디지털 화상 데이터로서 출력한다.
여기에서는 2단 구성의 아날로그-디지털 변환기의 예를 나타냈지만, 본 발명은 2단 구성에 한정되는 것은 아니다. 본 발명은, 3단, 4단,..., n단 구성의 아날로그-디지털 변환기에 적용되어도 좋다.
전술한 아날로그-디지털 변환기를 이용한 고체 촬상 장치는, 예를 들면 2단 구성이라고 했을 경우, 상위 m비트의 제1 아날로그-디지털 변환에서 얻어지는 화소 출력 신호를 이용하여, 소정 레벨 이하의 신호에 대해서 하위 n-m비트의 제2 아날로그-디지털 변환을 행한다. 이로써, 광 샷 잡음(photo-shot-noise)이 적은 저조도의 화소 출력 신호에는 고정밀도의 아날로그-디지털 변환을 행하고, 광 샷 잡음이 큰 고조도의 화소 출력 신호에 대해서는 저정밀도의 아날로그-디지털 변환을 행한다. 이에 따라, 저 소비 전력을 실현한 고체 촬상 장치를 실현할 수 있다.
또한, 고체 촬상 장치의 열병렬형의 아날로그-디지털 변환기에서, 축차 비교형 아날로그-디지털 변환기보다도 필요한 면적이 작지만 변환 시간이 더 걸리는 카운터·램프형 아날로그-디지털 변환기를 이용하고 있음에도 불구하고, 변환 시간을 대폭 단축한 고체 촬상 장치를 실현할 수 있다.
이 2단 구성의 아날로그-디지털 변환기의 적용 예로서, 예를 들면 화상을 촬상할 때의 모니터 등 아날로그-디지털 변환에는 상위 m비트만이 아날로그-디지털 변환된다. 또한, 실제의 화상의 촬상 등 고정밀도가 요구될 경우에는, 하위 n-m비트의 아날로그-디지털 변환도 사용한다. 따라서, 고속 모니터 및 저 소비 전력을 실현한 고체 촬상 장치를 실현할 수 있다.
다음으로, 도 2에 아날로그-디지털 변환기(220-1∼220-m)를 포함하는 고체 촬상 장치(200)의 구성예를 나타낸다.
도 2에 나타낸 아날로그-디지털 변환기는 2개의 아날로그-디지털 변환기(220-1 및 220-m), 즉, 화소(어레이)부에 수직 방향으로 반복하여 배치된 수직 신호선 vsl1∼vslm으로부터 얻어지는 아날로그 화소 출력 신호를 디지털 신호(데이터)로 변환하는, 상위 및 하위의 아날로그-디지털 변환기를 포함한다.
또한 이 상위 및 하위의 아날로그-디지털 변환기에 포함되는 아날로그-디지털 변환기(220-1∼220-m)에서, 각 수직 신호선 vsl1∼vslm의 출력이 상위 m비트의 아날로그-디지털 변환기의 입력에 접속된다. 그 후, DA 변환된 값과 입력 화소와의 차분이 계산된 후, 이 상위 m비트의 아날로그-디지털 변환기의 출력이 하위 n-m비트의 아날로그-디지털 변환기에 입력된다. 그 다음에, 하위의 아날로그-디지털 변환 동작이 행해진다. 변환 결과로서, 화소 디지털 데이터(신호)가 출력된다.
또한 구체적으로는, 상위 m비트의 아날로그-디지털 변환기에 카운터·램프형의 아날로그-디지털 변환기를 적용할 수 있다. 또한, 하위 n-m비트 아날로그-디지털 변환기의 변환 방식은 이에 한정되지 않는다.
아날로그-디지털 변환기(220-1∼220-m)의 상위 m비트는, 주로 컴퍼레이터(201)와 m비트 카운터(202)를 포함한다. 또한, 아날로그-디지털 변환기(220-1∼220-m)의 하위 n-m비트는 하위 n-m비트의 아날로그 신호를 발생하기 위한 스테이트 머신(203), 예를 들어, 하위 아날로그 신호 전압 발생부(204)를 갖는 감산부, 및 n-m비트 아날로그-디지털 변환기(209)를 포함한다.
상위 m비트의 아날로그-디지털 변환기에서, 컴퍼레이터(201)의 반전 입력 단자는 mslope(l1)에 접속되고, 비반전 입력 단자는 수직 신호선(vsl1∼vslm)에 접속되고, 출력 단자는 m비트 카운터(202)의 입력에 접속된다. 이 m비트 카운터(202)에는 카운트 동작 또는 리셋 동작용의 클럭 clk가 공급된다. 또 컴퍼레이터(201)의 출력 단자는, 하위 n-m비트 아날로그-디지털 변환기의 일부를 구성하는 스테이트 머신(203)의 입력 단자에 접속된다. m비트 카운터(202)의 출력은 데이터 [n-1:0]라인(15)에 접속되고, 상위(n-1∼n-m)비트에 대응한 디지털 데이터를 출력한다.
하위 n-m비트 아날로그-디지털 변환기에서, 스테이트 머신(203)의 입력 단자에 클럭 clk, 리셋 신호 rst 및 컴퍼레이터(201)의 출력을 수신하도록 각각 라인(l2), 라인(l3) 및 컴퍼레이터(201)의 출력이 접속된다.
스테이트 머신(203)의 전류 스위치 cursw는 N채널 FET(206)의 게이트에 접속되고, 방전 제어용의 직류 스위치 dcsw는 N채널 FET(207)의 게이트에 접속된다.
P채널 FET(205)의 소스는 기준 전위(전원)에 접속되고, 게이트는 라인(l4)과 P채널 FET(210)의 게이트와 드레인에 접속되고, 드레인은 N채널 FET(206)의 드레인에 접속된다.
P채널 FET(210)의 소스는 기준 전위(전원)에 접속되고, 게이트와 드레인은 정전류원(211)의 한쪽의 단자에 접속된다. 이 정전류원의 다른 쪽의 단자는 그라운드에 접속된다.
N채널 FET(206)의 소스는 캐패시터C1(208)의 한쪽의 단자에 접속되고, 또한 N채널 FET(207)의 드레인에 접속된다. N채널 FET(207)의 소스는 그라운드에 접속 된다. 캐패시터 C1의 한쪽의 단자는 n-m비트 아날로그-디지털 변환기(209)의 입력에 접속되고, 다른 쪽의 단자는 그라운드에 접속된다.
하위 n-m의 비트 아날로그-디지털 변환기(209)의 출력 단자는 데이터[n-1:0]라인(15)에 접속되고, 하위 비트 데이터 [n-m:0]의 데이터를 출력한다.
다음으로, 하위 n-m비트의 아날로그-디지털 변환기에 이용되는 스테이트 머신(203)의 동작에 대해서 도 3a 내지 3c를 이용하여 설명한다.
도 3a에 도시한 바와 같이, 스테이트 머신(203)에 리셋 신호 rst가 공급되면, 직류 스위치 dcsw가“H”레벨이 되고, 캐패시터C1(208)에 충전되어 있었던 전하가 방전되고, 또한 m비트 카운터(202)가 리셋된다. 그리고, 클럭 clk에 동기하여 카운트 동작이 개시되어, 감산 카운터의 상위 m비트에 대해 변환 동작이 행해지고, 또한 참조 신호 mslope의 전압이 클럭에 수반하여 소정 전압으로부터 선형적으로 감쇠한다.
참조 신호 mslope의 전압과 수직 신호선 vsl의 전압이 컴퍼레이터(201)에서 비교된다. 참조 신호 mslope의 전압이 수직 신호선 vsl의 전압 이하가 되면, 카운터 동작은 정지한다. 스테이트 머신(203)의 직류 스위치 dcsw가“L”레벨이 되면 캐패시터C1(208)는 방전을 멈춘다. 이와 동시에 전류 스위치 cursw가“H”레벨이 되므로 정전류원(211)에 의해 인가되는 것과 동일한 전류 i가 캐패시터C1(208)에 충전된다.
다음 클럭(시각 t6의 clk)이 상승할 때, 전류 스위치 cursw가“L” 레벨로 되어 N채널 FET(206)가 턴오프로되어, 캐패시터C1(208)에 충전된 전하가 유지된다. 이 캐패시터C1(208)에 유지된 전하는, 다음 리셋 신호 rst가 입력될 때까지 유지된다. 이 스테이트 머신(203)의 일련의 동작을 도 3b 및 3c에 도시한다.
다음으로, 도 2에 나타나는 아날로그-디지털 변환기(220-1∼220-m)의 동작을 도 4의 타이밍차트를 이용하여 설명한다.
도 4의 타이밍차트에서, 시각 t1로 리셋 신호rst가 스테이트 머신(203) 및 m비트 카운터(202)에 공급되어, 리셋 동작이 행해진다. 또한, 스테이트 머신(203)의 직류 스위치 dcsw로부터의 출력 신호가 시각 t1로부터 시각 t5까지“H”레벨을 유지하고, 이 직류 스위치 dcsw의“H”레벨의 출력 신호가 N채널 FET(207)의 게이트에 인가되어 도통된다. 따라서, 캐패시터C1(208)의 전하가 방전하고, 그 전위가 시각 t5까지 유지된다.
리셋 신호 rst가 하강할 때, 시각 t2에 동기하여 m비트 카운터(202)는 카운트 동작을 시작하고, 클럭 clk에 수반하여 참조 신호 mslope가 선형적으로 감소한다. 컴퍼레이터(201)의 반전 입력 단자에 입력된 참조 신호 mslope가 비반전 입력 단자에 입력된 화소 출력 신호(수직 신호선 vsl1로부터 출력된 화소 신호)와 비교된다. 신호 mslope의 레벨이 수직 신호선 vsl1의 화소 출력 신호 레벨보다 낮으면, 컴퍼레이터(201)의 출력 단자로부터“H”레벨의 펄스 mcompout가 출력되고(시각 t5), 다음 리셋 신호 rst가 공급될 때까지 펄스가 H”레벨로 유지된다.
m비트 카운터(202)는 시각 t4에서 동작을 종료한다. 이 m비트 카운터(202)는 UP, DOWN 카운터 동작을 수행하지만, 다른 카운팅 동작이 사용될 수도 있다.
그 후, 카운트값은 변환되어 상위 m 비트 2진 데이터로서 데이터 [n-1:n-m]가 데이터 라인(15)으로 출력된다.
한편, 스테이트 머신(203)의 직류 스위치 dcsw는 참조 신호 mslope와 수직 신호선 vsl1의 화소 출력 신호 레벨이 반전(크로스)한 시각 t5에“H”레벨로부터“L”레벨로 변경되고, N채널 FET(207)를 턴오프한다. 그 결과 캐패시터C1(208)의 방전을 종료한다.
시각 t5에서, 전류 스위치 cursw가“L”레벨로부터“H”레벨로 변경된다. 전류 스위치 cursw는 clk가 상승하는 시각까지 이“H”레벨을 유지하고, 다음 클럭 clk의 상승 시각 t6에서 ”L“레벨로 변경된다.
즉, 시각 t5로부터 다음 클럭 clk의 상승 시각 t6까지의 기간, P채널 FET(205)와 N채널 FET(206)를 통해서 캐패시터C1(208)에 전류 i가 충전된다(도 4b 참조). 따라서, 가상의 하위 n-m비트 변환을 행하기 위한 아날로그 신호가 발생된다.
캐패시터C1(208)에 공급되는 전류값은 P채널 FET(210)과 P채널 FET(205)를 포함한다. 커런트 미러 회로에 의해 정전류원(211)에서 발생하는 전류 i와 같으므로, 이 정전류원(211)의 전류값 i를 원하는 값으로 설정하고, 시각 t5로부터 시각 t6까지의 기간에 축적되어서 얻어지는 전압값을 임의로 설정할 수 있다. 또한, 캐패시터C1(208)에 샘플링된 전압만큼 게인을 걸 수 있다. 따라서, 소자 정밀도의 완화를 실현할 수 있다.
여기서, 상위 m비트 카운터(202)의 카운터 동작은 clk에 따라 행해지고 있으므로, 이 상위 m비트의 1LSB는 1클럭 clk의 주기에 대응한다. 하위 n-m비트는, 시각 t4∼t5 기간 tc 동안, 캐패시터C1(208)에 충전된 전하량이다. 컴퍼레이터(201)는 양쪽 신호의 레벨이 반전하는 시각 t5에 입력 신호 mslope와 vsl를 비교할 수 있다. 즉, 컴퍼레이터(201)는, 시각 t5 이후에, 입력 신호 mslope와 vsl를 비교할 수 있다.
따라서, 1클럭 사이클 tclk으로부터 클럭 사이클 tc을 감산한 기간 동안, 캐패시터C1(208)에 전류를 충전하여 얻어지는 전압값(Vb)을 실제로 측정할 수 있다. 1클럭 tclk 기간(시각 t4로부터 시각 t6까지의 기간)동안, 전류가 충전된 결과 발생하는 전압(도 4에 있어서 Va + Vb의 전압)으로부터 측정 전압(Vb)을 감산하면 참된 하위 n-m비트에 대응하는 아날로그 신호(Va)를 얻을 수 있다.
구체적으로는, 하위 n-m비트의 아날로그-디지털 변환기는, 1클럭 tclk-tc의 기간에 발생하는 아날로그 신호 Vb를 디지털 신호로 변환한다. 따라서, n-m 비트의 풀 스케일(Va+Vb)에 대응하는 디지털 데이터로부터 아날로그 신호 capout(Vb)에 대응하는 디지털 값을 감산한 데이터(Va에 대응)가 얻어진다.
n-m 비트의 아날로그-디지털 변환기(209)로 하위 n-m비트의 아날로그-디지털 변환 동작이 행해진 후, 데이터 [n-m-1:0]의 화상 데이터가 데이터[n-1:0]의 라인(15)에 출력된다.
이 하위의 ｎ-m 비트 아날로그-디지털 변환기(209)의 변환 방식은 병렬 방식, 카운터·램프 방식, 축차 변환 방식 등 여러가지의 방식을 적용할 수 있다.
상위 m비트의 데이터와 하위 n-m비트의 데이터가 합성된 후, 수평 선택 회로에서, 전술한 수직 신호선(vsl1∼vslm)에 접속된 n비트 아날로그-디지털 변환기(220-1∼220-m)가 순차적으로 선택되어, 디지털 데이터가 도출된다.
이렇게 도 4의 타이밍차트에서 도시한 바와 같은 변환 동작을 행함으로써, 상위 n-m비트의 아날로그-디지털 변환에 요하는 변환 시간이 2m-1사이클이 된다. 예를 들면, 후단의 하위 n-m비트의 아날로그-디지털 변환을 2n-m-1 사이클로 행하였다고 하여도, 도 8에 나타내는 아날로그-디지털 변환기(430-1∼430-m)에 비교하여 변환 시간이 대폭 단축될 수 있다.
예를 들면, n=12, m=8로 하면, 도 8에서는 212-1 = 4095 사이클이 필요하다. 한편, 도 5에서는 28-1 + 212-8 - 1 = 270 사이클로 아날로그-디지털 변환을 행할 수 있다.
또한, n비트의 아날로그-디지털 변환에서는 시간 정밀도EHsms 소자 정밀도가 2n-1 정도 필요했다. 하지만, 상위 m비트와 하위 n-m비트의 아날로그-디지털 변환을 분리하는 것으로, 상위 m비트는 2m의 정도, 하위 n-m비트는 2n-m의 정도로 정밀도를 완화할 수 있다.
또한, 하위 아날로그-디지털 변환기에 공급하는 아날로그 신호(전압) capout는 전류원인(211)의 전류를 i로 했을 때에,
capout = (i/C1)＊tc
(여기서, '*' 는 승산 기호를 나타낸다)이 된다.
전류 i와 캐패시터 C1의 값을 적절하게 선택하면, 전압 capout는 기간 tc에 대하여 증폭한 것이다. 따라서, 이것도 하위 n-m비트의 아날로그-디지털 변환할 때의 소자 정밀도를 완화시켜, 변환 정밀도를 향상시킬 수 있다. 또한, 상위 m비트와 하위 n-m비트로 분리함으로써, 아날로그-디지털 변환기에 사용하는 소자수를 줄이는 것에 의해, 칩 면적을 작게 할 수 있는 등의 이점이 있다.
다음에, 도 5에 다른 실시예예인 아날로그-디지털 변환기(330-1∼330-m)를 이용한 고체 촬상 장치(300)를 나타낸다.
아날로그-디지털 변환기(330-1∼330-m)는, 도 2에 나타낸 아날로그-디지털 변환기(220-1∼220-m)의 하위 n-m비트를 상위 m비트의 카운터·램프형의 아날로그-디지털 변환기와 같은 구성을 채용한 실시예예다.
도 5에 나타내는 고체 촬상 장치(300)는, 각 수직 신호선에 접속된 복수의 아날로그-디지털 변환기(330-1∼330-m)를 포함한다. 도 5의 아날로그-디지털 변환기(330-1∼330-m)의 구성의 상위 m비트의 아날로그-디지털 변환기는 도 2와 마찬가지로, 컴퍼레이터(301)의 반전 입력 단자는 참조 신호 mslope에 접속되고, 비반전 입력 단자는 수직 신호선(vsl1∼vslm)에 접속되고, 출력 단자는 m비트 카운터(302)의 입력 단자에 접속된다. 이 ｍ비트 카운터(302)에는 카운트 동작 또는 리셋 동작용의 클럭 clk가 공급된다. m비트 카운터(302)의 출력 단자는 데이터 [n-1:0] 라인(l6)에 접속되어서, 상위 (n-1)∼(n-m)비트의 디지털 데이터가 출력된다.
하위 n-m비트의 아날로그-디지털 변환기에서, 스테이트 머신(303)의 입력은 클럭 clk의 라인(l2), 리셋 신호 rst의 라인(l3), 컴퍼레이터(301)의 출력이 각각 접속된다.
스테이트 머신(303)의 전류 스위치 cursw는 N채널 FET(306)의 게이트에 접속되고, 직류 스위치 dcsw는 N채널 FET(307)의 게이트에 접속된다.
P채널 FET(305)의 소스는 기준 전위(전원)에 접속되고, 게이트는 라인(l4)과 P채널 FET(10)의 게이트와 드레인에 접속되고, 드레인은 N채널FET(306)의 드레인에 접속된다.
P채널 FET(310)의 소스는 기준 전위(전원)에 접속되고, 게이트와 드레인은 정전류원(311)의 한쪽의 단자에 접속되다. 이 정전류원(311)의 다른 쪽의 단자는 그라운드에 접속된다.
N채널 FET(306)의 소스는 캐패시터C1(308)의 한쪽의 단자에 접속되고, 또한 N채널 FET(307)의 드레인에 접속된다. N채널 FET(307)의 소스는 그라운드에 접속된다. 캐패시터C1의 한쪽 단자(capout)는 컴퍼레이터(320)의 비반전 입력 단자에 접속되고, 다른 쪽의 단자는 그라운드에 접속된다.
컴퍼레이터(320)의 반전 입력 단자는 라인(15)(nmslope)에 접속되고, 출력 단자는 n-m 비트 카운터(321)의 입력 단자에 접속된다. 또한, 이 n-m 비트 카운터(321)에는, 클럭 clk이 공급되고, 출력 단자는 데이터 [n-1:0] 라인(15)에 접속되고, 하위 비트 데이터 [n-m-1:0]의 데이터가 출력된다.
다음으로, 아날로그-디지털 변환기(330-1∼330-m)의 동작을 도 6의 타이밍차트를 이용하여 설명한다.
화소로부터의 출력 신호는 수직 신호선 vsl∼vslm을 통하고, 열병렬로 제공되고, n비트의 아날로그-디지털 변환기에 입력된다. 이 n비트의 아날로그-디지털 변환기는 상위 m비트의 아날로그-디지털 변환기와 하위 n-m비트의 아날로그-디지털 변환기로 나뉘어지고, 상위 m비트의 아날로그-디지털 변환은, 열병렬로 제공되는 컴퍼레이터(301)와 m비트 카운터(302)에 의해 수행된다. 컴퍼레이터(301)의 한쪽의 입력에는 화소 출력 신호가 입력되고, 다른 쪽의 입력에는 디지털-아날로그 변환기로부터의 참조 신호 출력(mslope)이 입력된다. 참조 신호가 소정의 초기값으로부터 시작하여, 클럭 입력에 따라 변경된다. 이때에, 컴퍼레이터(301)에 입력된 화소 출력 신호와 참조 신호 사이의 대소 관계가 역전했을 때에, 컴퍼레이터(301)의 출력 신호가 변경된다. 따라서, 화소 출력 신호에 따른 클럭수를 m비트 카운터(302)로 카운트하고, 클럭수에 따른 디지털 값을 얻는다. 이에 의해, 화소 출력 신호의 상위 m비트 데이터 [n-1:n-m]를 얻는다.
다음에, 하위 n-m비트의 아날로그-디지털 변환 동작에 대해서 설명한다.
상위 m비트 아날로그-디지털 변환용의 컴퍼레이터(301)가, 입력 참조 신호 mslope의 레벨이 수직 신호선 vsl1∼vslm으로부터 출력되는 화소 신호의 레벨보다 작아진다고 판정하면, 컴퍼레이터(301)의 출력 단자로부터 펄스가 출력되어, 스테이트 머신(303)에 공급된다.
시각 t5에서 스테이트 머신(303)의 전류 스위치 cursw로부터의 출력 신호가“H” 레벨로 되고, 전류 스위치 cursw로부터의 출력 신호가 N채널 FET(306)의 게이트에 공급되어, N채널 FET가 턴온된다. 그 이후에, 캐패시터C1(308)에 전류가 흐르기 시작하고, 캐패시터C1(308)은 다음 클럭의 상승 시각 t6까지 충전된다.
이 캐패시터C1(308)은, 미리 리셋될 필요가 있기 때문에, 캐패시터의 리셋 및 충전을 제어하는 스테이트 머신이 열마다 제공되어 있다. 이 스테이트 머신의 동작은 전술한 바와 같이 도 3a 내지 3c에서 나타난 바와 동일하므로, 여기에서는 그 설명은 생략한다.
하나의 클럭 clk이 하위 n-m비트의 풀 스케일(Va+Vb)에 대응하고, 하위 n-m비트의 참값은 시각 t4로부터 시각 t5까지의 기간에 대응하는 전압(Va)이다.
그러나, 컴퍼레이터(301)의 출력이 "H"레벨이 된 시각 t5로부터 다음 클럭의 상승 시각 t6까지의 기간에 대응하는 전압(Vb)을 실제로 측정할 수 있다. 따라서, 캐패시터 C1(308)에 충전된 전하량, 즉 전압 Vb를 디지털 변환하고, 이 디지털 변환된 값을 Va+Vb의 디지털 값에서 감산하여 참된 디지털 값 Va를 구할 수 있다.
캐패시터 C1(308)에 충전된 전압 capout은 컴퍼레이터(320)의 비반전 입력 단자에 공급된다. 한편, 컴퍼레이터(320)의 반전 입력 단자에는 라인(15)을 통해서 신호 nmslope가 입력되고，소정의 타이밍에서 클럭 clk에 동기하여 n-m비트 카운터(321)는 카운트 동작을 시작한다.
캐패시터 C1(308)의 출력 전압 capout의 레벨이 nmslope 전압 레벨보다 높게 되면 컴퍼레이터(320)는 출력 단자로부터“H”레벨의 펄스를 출력하여, n-m비트 카운터(321)에 공급한다. n-m비트 카운터(321)는 그 후 카운트 동작을 종료한다. 이 카운트 값은 도 ６에 나타내는 전압 Vb에 대응한다. 풀 스케일에 대응하는 디지털 값으로부터 이 Vb의 디지털 값을 감산함으로써, 전압 Va에 대응하는 참된 ｎ-m비트의 디지털 데이터 데이터 [n-m-1:0]를 얻는다.
그 후, 이 하위 n-m비트의 디지털 데이터인 데이터 [n-m-1:0]는 디지털 데이터인 데이터[n-1:0]에 전송되어, 상위 m비트 데이터와 합성되어서 총 n비트 정밀도의 아날로그-디지털 변환된 데이터를 도출한다.
이렇게, 상위 m비트의 아날로그-디지털 변환의 동작, 및 하위 n-m비트에 대응한 화소 출력 신호를 샘플링할 때까지의 동작은 도 1 및 도 3과 기본적으로 동일하다.
이 샘플링한 하위 n-m비트에 대응한 화소 출력 신호를, 아날로그-디지털 변환할 때에는, 상위 m비트와 같이 카운터 램프형의 열병렬형 아날로그-디지털 변환기로 행한다. 이때, 상위 m비트의 카운터·램프형의 아날로그-디지털 변환기외에 열 마다 컴퍼레이터를 제공한다. 그 컴퍼레이터에 디지털-아날로그 변환의 출력 신호 nmslope를 입력하여, 캐패시터의 전압 capout를 아날로그-디지털 변환한다. 따라서, 상술한 바와 같이 대폭적인 변환 시간의 단축이나 소자 정밀도의 완화를 행할 수 있다.
또한，이 ｎ비트 아날로그-디지털 변환기는, 각 열마다 반드시 제공할 필요는 없다. 예를 들면, 2열 또는 3열마다 1개 제공되어, 소정의 타이밍에서 전환하여, 2화소 또는 3화소의 디지털 신호를 각각 출력해도 된다．
다음으로，본 발명의 다른 실시예의 아날로그-디지털 변환기에 대해서 도 7을 이용하여 설명한다.
도 7에 도시된 아날로그-디지털 변환기와 도 5에 도시된 아날로그-디지털 변환기(330-1(330-m))는, 상위 m비트의 아날로그-디지털 변환기에 공급되는 클럭 clk의 주기와 하위 n-m비트의 아날로그-디지털 변환기에 공급되는 클럭 clk의 주기가 다른 점에서 다르다． 이 상위 m비트의 아날로그-디지털 변환기에 공급되는 클럭 clk 사이클을, 예를 들면 하위 n-m비트의 아날로그-디지털 변환기의 클럭 사이클보다 길게 설정한다.
상위 m비트의 변환 시간을 기초로 하여，참조 신호 mslope와 수직 신호선 vsl1(∼vslm)로부터 출력된 화소 출력 신호가 컴퍼레이터에서 비교된다. 시각 t5에서 신호들의 크기가 반전하여, 컴퍼레이터의 출력 단자로부터 mcompout의 펄스가 출력된다.
펄스 mcompout가 “H”레벨로 변하는 시각 t5에서 스테이트 머신의 전류 스위치 cursw로부터의 출력 신호 레벨은 “L”레벨로부터 “H”레벨로 변경되고, 전류 스위치 cursw로부터의 출력 신호 레벨을 다음 클럭이 상승하는 시각 t6까지 유지한다. 그 후, 캐패시터에 소정량의 전류를 충전하고, 하위 n-m비트의 아날로그-디지털 변환기에 입력되는 아날로그 전압을 샘플링한다.
하위 n-m비트의 아날로그-디지털 변환 동작은 도 5와 마찬가지이다. 따라서, 여기에서는 설명을 생략한다.
이렇게, 하위 n-m비트의 풀 스케일에 상당하는 1 클럭 clk의 주기 tclk을 하위 아날로그-디지털 변환기의 동작 클럭보다 길게 설정함으로써, 펄스 mcompout의 레벨과 수직 신호선 vsl1(∼vslm)의 레벨이 교차하는 지점으로부터 다음 클럭(시각 t6)까지의 기간을 길게 설정할 수 있다.
이 결과, 캐패시터에 전류를 충전하는데 필요한 사이클 ｔclk-ｔc을 도 5와 비교하여 길게 할 수 있고, 이 캐패시터에 충전되는 전압도 크게 할 수 있다. 따라서, 고정밀도로 하위 n-m비트의 디지털 변환 동작을 행할 수 있다．
이상 설명한 바와 같이, 고체 촬상 장치의 열병렬형의 아날로그-디지털 변환 에서，상위 m비트와 하위 n-m비트의 아날로그-디지털 변환을 분리된다. 따라서, 상위 m비트는 2m의 정도, 하위 n-m비트는 2n-m의 정도의 변환 시간의 단축 및 소자 정밀도의 완화를 실현할 수 있다.
또한，고체 촬상 장치의 열병렬형의 아날로그-디지털 변환에서는，축차 비교형의 아날로그-디지털 변환보다도 필요한 면적이 작지만 변환 시간이 더 걸리는 카운터·램프형 아날로그-디지털 변환의 하위 n-m비트에 대응한 전압으로 캐패시터를 충전하고, 샘플링을 행하고, 부가적으로 제공된 하위 n-m비트용의 아날로그-디지털 변환을 행함으로써, 변환 시간을 단축할 수 있다. 더욱이, 소자 정밀도의 완화를 실현할 수 있다.
고체 촬상 장치의 열병렬형의 아날로그-디지털 변환에서，축차 비교형 아날로그-디지털 변환보다도 필요한 면적이 작지만 변환 시간이 더 걸리는 카운터·램프형 아날로그-디지털 변환을 이용하여 아날로그-디지털 변환이 수행된다 할지라도, 변환 시간을 단축할 수 있는 고체 촬상 장치를 실현할 수 있다.
예를 들면, 화상을 촬상할 때의 모니터링을 수행하는 아날로그-디지털 변환의 경우에는, 상위 m비트에 대해서만 아날로그-디지털 변환을 행한다. 또한, 실제의 화상을 촬상할 경우에 고정밀도가 요구될 때, 상위 m 비트에 대한 아날로그-디지털 변환 외에 하위 n-m비트의 아날로그-디지털 변환도 수행된다. 따라서, 고속 모니터와 저소비 전력을 실현한 고체 촬상 장치를 실현할 수 있다.
상위 m비트의 아날로그-디지털 변환을 행함으로써 얻어지는 화소 출력 신호를 이용하여 소정 레벨 이하의 신호에 대해서만 하위 n-m비트의 아날로그-디지털 변환을 행한다. 이로써, 광 샷 잡음(photo-shot-noise)이 적은 저조도의 화소 출력 신호에 대해 고정밀도의 아날로그-디지털 변환을 행하고, 광 샷 잡음이 큰 고조도의 화소출력 신호에 대해 저정밀도의 아날로그-디지털 변환을 행한다. 이로써, 저소비 전력을 실현한 고체 촬상 장치를 실현할 수 있다.
도 12는 본 발명의 다른 실시예에 따르는 카메라의 단면도이다. 본 발명의 실시예에 따르는 카메라는 비디오를 촬상할 수 있는 비디오 카메라의 예이다.
본 발명의 실시예에 따르는 카메라는 고체 촬상 장치(100, 200, 300, 400, 500)에 관한 고체 촬상 장치(1)와, 광 시스템(610), 셔터 장치(611), 구동 회로(612), 및 신호 처리 회로(613)를 포함한다.
광 시스템(610)은 화상을 형성하기 위하여 고체 촬상 장치(1)의 촬상 영역 상의 객체로부터 화상광(입사광)을 포커싱한다. 따라서, 대응 신호의 전하는 소정 주기 동안 고체 촬상 장치(1)에 저장된다.
셔터 장치(611)는 고체 촬상 장치(1)에 관한 광 조사 주기 및 광 차폐 주기를 제어한다.
구동 회로(612)는 고체 촬상 장치(1)의 송신 동작 및 셔터 장치(611)의 셔터 동작을 제어하기 위하여 구동 신호를 공급한다. 고체 촬상 장치(1)의 전하는 구동 회로(612)로부터 공급된 구동 신호(타이밍 신호)를 기초로 전송된다. 신호 처리 회로(613)는 각종 신호 처리를 수행한다. 처리된 화상 신호는 메모리와 같은 기억 매체에 저장되거나 또는 모니터에 출력된다.
고체 촬상 장치의 열병렬형의 아날로그-디지털 변환에서，상위 m비트와 하위 n-m비트의 아날로그-디지털 변환을 분리하여, 상위 m비트는 2m의 정도, 하위 n-m비트는 2n-m의 정도의 변환 시간의 단축 및 소자 정밀도의 완화를 실현할 수 있다.
또한，고체 촬상 장치의 열병렬형의 아날로그-디지털 변환에서，축차 비교형의 아날로그-디지털 변환 보다도 면적이 작지만 변환 시간이 걸리는 카운터·램프형의 아날로그-디지털 변환의 하위 n-m비트에 대응한 전압을 캐패시터에 충전하는 것으로 샘플링을 행하고, 부가적으로 제공된 하위 n-m비트용의 아날로그-디지털 변환을 행함으로써, 변환 시간을 단축할 수 있고, 더욱이, 소자 정밀도의 완화를 실현할 수 있다.
당업자에게는 특허청구범위 또는 그 균등물의 범위 내에서 다양한 수정, 결합, 서브결합 및 변경이 설계 제한 및 다른 요인에 따라 일어날 수 있음을 인식할 것이다.

Claims (18)

  1. 고체 촬상 장치로서,
    행과 열의 격자 형상으로 배치된 복수의 화소와,
    화소를 행마다 선택하는 순차 주사 장치와,
    (a) 수직 신호선에 의해 상기 복수의 화소로부터 화소 신호를 수신하고, (b) 상기 화소 신호의 상위 비트 부분에 대하여 제1 아날로그-디지털 변환을 행하는, 제1 아날로그-디지털 변환기와,
    상기 제1 아날로그-디지털 변환기의 출력에 접속되고, 상기 제1 아날로그-디지털 변환기로부터 변환된 상기 화소 신호의 상위 비트 길이 부분을 수신하는 디지털-아날로그 변환기와,
    상기 디지털-아날로그 변환기의 출력 및 상기 수직 신호선에 접속되고, 상기 수직 신호선으로부터의 상기 화소 신호와 상기 화소 신호의 상기 상위 비트 길이 부분 간의 차를 출력하는 감산 처리부와,
    상기 감산 처리부의 출력에 접속되고, 상기 감산 처리부로부터의 출력에 대하여 제2 아날로그-디지털 변환을 행하는 제2 아날로그-디지털 변환기
    를 포함하고,
    상기 감산 처리부는 전류 출력부를 포함하고,
    상기 전류 출력부는, 상기 제1 아날로그-디지털 변환기의 동작 클럭 사이클의 일부를 이용하여 캐패시터에 하위 n-m(m과 n은 양의 정수이고, n>m)비트를 나타내는 아날로그 신호를 공급하고, 상기 캐패시터에 공급되는 전류량을 변경하여 상기 하위 n-m비트의 아날로그 신호의 레벨을 변경하고,
    모니터링 모드에서는, 상기 제1 아날로그-디지털 변환만이 행해지고,
    촬상 모드에서는, 상기 제1 아날로그-디지털 변환 및 상기 제2 아날로그-디지털 변환이 모두 행해지는, 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 제1 아날로그 디지털 변환기와 상기 제2 아날로그 디지털 변환기를 포함하는 아날로그-디지털 변환부는, (a) 상기 제2 아날로그-디지털 변환기의 후단에 접속되어, (b) 상기 제2 아날로그-디지털 변환기가 변환 동작을 완료할 때, 상기 제2 아날로그-디지털 변환기에 입력되는 아날로그 신호로부터 제2 비트 길이에 대응하는 아날로그 신호를 감산한 후, (c) 제3 비트 길이의 아날로그-디지털 변환을 행하는 제3 아날로그-디지털 변환기를 더 포함하는, 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 제1 아날로그-디지털 변환기가 상위 m비트에 대하여 아날로그-디지털 변환을 행하고, 상기 제2 아날로그-디지털 변환기가 하위 n-m비트에 대하여 아날로그-디지털 변환을 행함으로써, n비트의 아날로그-디지털 변환을 행하는, 고체 촬상 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 아날로그-디지털 변환기는 카운터·램프형(counter-ramp-type)의 아날로그-디지털 변환기인, 고체 촬상 장치.
  7. 제6항에 있어서,
    상기 제1 아날로그-디지털 변환기의 상기 동작 클럭 사이클은 상기 제2 아날로그-디지털 변환기의 동작 클럭 사이클보다 긴, 고체 촬상 장치.
  8. 고체 촬상 장치로서,
    행과 열의 격자 형상으로 배치된 복수의 화소와,
    화소를 행마다 선택하는 순차 주사 장치와,
    열마다의 적어도 하나의 화소로부터의 아날로그 신호를 n비트(n은 임의의 양의 정수)의 디지털 신호로 각각 변환하는, 열병렬(column-parallel)로 배치되는 복수의 상위 m비트(m은 n보다 작은 임의의 양의 정수)의 아날로그-디지털 변환기와,
    열병렬로 배치되고, 상기 상위 m비트의 아날로그-디지털 변환기의 출력에 각각 접속되며, 상기 n비트의 디지털 신호를 아날로그 신호로 변환하여, 상위 m비트의 길이에 대응하는 참조 신호를 출력하는 복수의 디지털-아날로그 변환기와,
    상기 디지털-아날로그 변환기의 출력들 및 상기 화소들로부터의 아날로그 신호들에 각각 접속되고, 상기 아날로그 신호들로부터 상기 참조 신호들을 감산하는 복수의 감산 처리부와,
    상기 감산 처리부의 출력들에 각각 접속되는 복수의 하위 n-m비트의 아날로그-디지털 변환기
    를 포함하고,
    상기 감산 처리부는 전류 출력부를 포함하고,
    상기 전류 출력부는, 상위 m비트의 아날로그-디지털 변환기의 동작 클럭 사이클의 일부를 이용하여 캐패시터에 하위 n-m비트를 나타내는 아날로그 신호를 공급하고, 상기 캐패시터에 공급되는 전류량을 변경하여 상기 하위 n-m비트의 아날로그 신호의 레벨을 변경하고,
    촬상 모드에서는, 상기 화소들로부터의 출력 신호 또는 상기 출력 신호를 샘플링하여 얻어진 화소 출력 신호에 대하여 아날로그-디지털 변환이 행해질 때, (i) 상기 상위 m비트에 대하여 아날로그-디지털 변환이 초기에 행해지고, (ii) 그 후, 상기 상위 m비트에 대하여 디지털-아날로그 변환이 행해져 참조 신호가 출력되고, (iii) 상기 화소 출력 신호로부터 상기 참조 신호에 대응하는 신호가 감산되어, (iv) 상기 하위 n-m비트에 대하여 아날로그-디지털 변환이 행해지고,
    모니터링 모드에서는, 상기 화소들로부터의 출력 신호 또는 상기 출력 신호를 샘플링하여 얻어진 화소 출력 신호에 대하여 아날로그-디지털 변환이 행해질 때, 상기 상위 m비트에 대하여만 상기 아날로그-디지털 변환이 행해지는, 고체 촬상 장치.
  9. 제8항에 있어서,
    상기 상위 m비트의 아날로그-디지털 변환기는 카운터·램프형의 아날로그-디지털 변환기인, 고체 촬상 장치.
  10. 삭제
  11. 삭제
  12. 제8항에 있어서,
    상기 상위 m비트의 아날로그-디지털 변환기의 상기 동작 클럭 사이클은 상기 하위 n-m비트의 아날로그-디지털 변환기의 동작 클럭 사이클보다 긴, 고체 촬상 장치.
  13. 고체 촬상 장치로서,
    행과 열의 격자 형상으로 배치된 복수의 화소와,
    화소를 행마다 선택하는 순차 주사 장치와,
    선택열의 화소들로부터의 각각의 아날로그 신호들을 각각의 n비트(n은 임의의 양의 정수)의 디지털 신호들로 변환하는 복수의 상위 m비트(m은 n보다 작은 임의의 양의 정수)의 아날로그-디지털 변환기와,
    열병렬 형태로 배치되고, 각각의 상위 m비트의 아날로그-디지털 변환기의 출력들에 접속되는 복수의 디지털-아날로그 변환기와,
    각각의 디지털-아날로그 변환기의 출력들에 접속되고, 상기 화소들로부터의 상기 아날로그 신호로부터 상기 디지털-아날로그 변환기의 출력 신호를 감산하는 복수의 감산 처리부와,
    각각의 상기 감산 처리부의 출력들에 접속되는 복수의 하위 n-m비트의 아날로그-디지털 변환기
    를 포함하고,
    상위 m비트의 아날로그-디지털 변환은, 열병렬 형태로 배치된 컴퍼레이터와 클럭 카운터에 의해 행해지며, 상기 컴퍼레이터의 한쪽 입력 단자에는 화소 출력 신호가 입력되고, 다른 쪽 입력 단자에는 참조 신호의 출력이 입력되고,
    상기 참조 신호는 미리정해진 초기값으로부터 시작하여 클럭 입력에 따라 변경되며,
    상기 컴퍼레이터에 입력된 상기 참조 신호와 상기 화소 출력 신호 사이의 대소관계가 역전될 때, 상기 컴퍼레이터로부터의 출력 신호가 변경되어, 상기 화소 출력 신호에 따른 클럭 수를 카운트하고, 상기 클럭 수에 따른 디지털 값을 얻어 상기 화소 출력 신호의 상위 m비트의 아날로그-디지털 변환 값을 얻으며,
    상기 하위 n-m비트를 나타내는 아날로그 신호는, 상기 컴퍼레이터의 출력 신호가 변경되었을 때부터 다음 클럭 사이클이 시작될 때까지의 기간에 캐패시터에 저장되고,
    상기 하위 n-m비트의 아날로그-디지털 변환기 각각은 상기 상위 m비트의 아날로그-디지털 변환이 행해진 후 상기 하위 n-m비트에 대해 아날로그-디지털 변환을 행하고,
    상기 감산 처리부는 전류 출력부를 포함하고,
    상기 전류 출력부는 상기 캐패시터에 공급되는 전류량을 변경하여 상기 하위 n-m비트의 아날로그 신호의 레벨을 변경하고,
    모니터링 모드에서는, 상기 상위 m비트의 아날로그-디지털 변환만이 행해지며,
    촬상 모드에서는, 상기 상위 m비트의 아날로그-디지털 변환 및 상기 하위 n-m비트의 아날로그-디지털 변환이 모두 행해지는, 고체 촬상 장치.
  14. 제13항에 있어서,
    컴퍼레이터의 한쪽 입력 단자에는 상기 캐패시터에 저장된 상기 하위 n-m비트의 화소 출력 신호가 입력되고,
    상기 컴퍼레이터의 다른 쪽 입력 단자에는 참조 신호가 입력되고,
    상기 참조 신호는 미리정해진 초기값으로부터 시작하여 클럭 입력에 따라 변경되며,
    상기 컴퍼레이터에 입력된 상기 참조 신호와 상기 하위 n-m비트의 화소 출력 신호 사이의 대소관계가 역전될 때, 상기 컴퍼레이터의 출력 신호가 변경되어, 상기 하위 n-m비트의 화소 출력 신호에 따른 클럭 수를 카운트하고, 상기 클럭 수에 따른 디지털 값을 얻어 상기 하위 n-m비트의 화소 출력 신호에 대하여 아날로그-디지털 변환이 행해지는, 고체 촬상 장치.
  15. 삭제
  16. 제13항에 있어서,
    상기 상위 m비트의 아날로그-디지털 변환기의 동작 클럭 사이클은 상기 하위 n-m비트의 아날로그-디지털 변환기의 동작 클럭 사이클보다 긴, 고체 촬상 장치.
  17. 행과 열의 격자 형상으로 배치된 복수의 화소와,
    화소를 행마다 선택하는 순차 주사 장치와,
    (i) 상기 화소들로부터 화소 신호가 공급되는 수직 신호선에 접속되는 제1 아날로그-디지털 변환기, (ii) 상기 제1 아날로그-디지털 변환기에 접속되고 참조 신호를 출력하는 디지털-아날로그 변환기, (iii) 상기 제1 아날로그-디지털 변환기의 출력에 접속되고, 상기 참조 신호에 대응하는 아날로그 신호를 상기 화소 신호로부터 감산하는 감산 처리부, (iv) 상기 감산 처리부의 출력에 접속되는 제2 아날로그-디지털 변환기를 갖는 아날로그-디지털 변환부
    를 포함하는 고체 촬상 장치의 구동 방법으로서,
    상기 제1 아날로그-디지털 변환기에 의해, 상기 수직 신호선으로부터의 출력 신호 또는 상기 출력 신호를 샘플링하여 얻어지는 화소 출력 신호에 대하여 제1 비트 길이의 아날로그-디지털 변환을 행하는 단계와,
    제1 아날로그-디지털 변환이 완료된 후, 상기 제1 비트 길이에 대한 디지털-아날로그 변환을 행하여 상기 참조 신호를 출력하는 단계와,
    상기 참조 신호에 대응하는 아날로그 신호를 상기 화소 신호로부터 감산한 후, 상기 제2 아날로그-디지털 변환기에 의해, 제2 비트 길이의 아날로그-디지털 변환을 행하는 단계와,
    감산 결과에 의해 제2 아날로그-디지털 변환을 행하는 단계
    를 포함하고,
    상기 아날로그-디지털 변환부의 상기 감산 처리부는 전류 출력부를 포함하고,
    상기 전류 출력부는, 상기 제1 아날로그-디지털 변환기의 동작 클럭 사이클의 일부를 이용하여 캐패시터에 하위 n-m비트(m과 n은 양의 정수이고, n>m)를 나타내는 아날로그 신호를 공급하고, 상기 캐패시터에 공급되는 전류량을 변경하여 상기 하위 n-m비트의 아날로그 신호의 레벨을 변경하며,
    모니터링 모드에서는, 상기 제1 아날로그-디지털 변환만이 행해지고,
    촬상 모드에서는, 상기 제1 아날로그-디지털 변환 및 제2 아날로그-디지털 변환이 모두 행해지는, 고체 촬상 장치의 구동 방법.
  18. 카메라로서,
    행과 열의 격자 형상으로 배치된 복수의 화소와,
    화소를 행마다 선택하는 순차 주사 장치와,
    열에서의 화소로부터 화소 신호가 공급되는 수직 신호선에 접속되고, 상기 수직 신호선으로부터의 상기 화소 신호 또는 상기 화소 신호를 샘플링하여 얻어지는 화소 출력 신호에 대하여 제1 비트 길이의 아날로그-디지털 변환을 행하는 제1 아날로그-디지털 변환기와,
    상기 제1 아날로그-디지털 변환기가 변환 동작을 완료한 후, 디지털-아날로그 변환을 행하여 상기 제1 아날로그-디지털 변환기로부터의 출력의 상기 제1 비트 길이에 대응하는 참조 신호를 출력하는 디지털-아날로그 변환기와,
    상기 제1 아날로그-디지털 변환기의 출력에 접속되고, 상기 참조 신호에 대응하는 아날로그 신호를 상기 화소 신호로부터 감산하는 감산 처리부와,
    상기 감산 처리부의 출력에 접속되고, 상기 감산 처리부의 결과를 수신하여 그 결과에 대하여 제2 비트 길이의 아날로그-디지털 변환을 행하는 제2 아날로그-디지털 변환기
    를 포함하고,
    상기 감산 처리부는 전류 출력부를 포함하고,
    상기 전류 출력부는 상기 제1 아날로그-디지털 변환기의 동작 클럭 사이클의 일부를 이용하여 캐패시터에 하위 n-m비트(m과 n은 양의 정수이고, n>m)를 나타내는 아날로그 신호를 공급하고, 상기 캐패시터에 공급되는 전류량을 변경하여 상기 하위 n-m비트의 아날로그 신호의 레벨을 변경하며,
    모니터링 모드에서는, 상기 제1 비트 길이의 아날로그-디지털 변환만이 행해지고,
    촬상 모드에서는, 상기 제1 비트 길이의 아날로그-디지털 변환 및 상기 제2 비트 길이의 아날로그-디지털 변환이 모두 행해지는, 카메라.
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