JP5445555B2

JP5445555B2 - 固体撮像装置

Info

Publication number: JP5445555B2
Application number: JP2011227928A
Authority: JP
Inventors: 喜昭稲田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2011-10-17
Filing date: 2011-10-17
Publication date: 2014-03-19
Anticipated expiration: 2027-09-28
Also published as: JP2012060648A

Description

本発明は、固体撮像装置に関し、特に、AD変換の分解能を変更する際に、変更が必要なパルスのみの変更を、より簡単な構成で行うことができるようにする固体撮像装置に関する。

固体撮像装置として、画素を行列状に２次元配置し、列ごとにAD変換部（ADC(Analog-Digital Converter)を配置させた列並列AD変換方式（以下、カラムAD変換方式という）搭載のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサが提案されている。

また近年では、より高速撮像に適したように改良されたカラムAD変換方式搭載のCMOSイメージセンサも提案されており、例えば、特許文献１では、アップダウンカウンタを用いることにより、回路規模を大きくすることなく高フレームレート化および高分解能を達成したカラムAD変換方式搭載のCMOSイメージセンサが提案されている。

ところで、最近のデジタルスチルカメラ（撮像装置）は静止画を撮像する静止画モードと動画を撮像する動画モードを備えるのが一般的となってきている。そして、カラムAD変換方式のCMOSイメージセンサでは、静止画モードでは１２ビット、動画モードでは１０ビット、高速動画モードでは９ビットというように、モードによってAD変換の分解能を切替えて処理を行うことが多い。

ここで、AD変換の分解能には、横軸を時間、縦軸を電圧値または電流値とした場合の横軸の「時間分解能」と縦軸の「電圧または電流分解能」とがあるが、本明細書においてAD変換の分解能または単に分解能とは「時間分解能」のことを意味するものとする。いまCMOSイメージセンサが駆動可能な最小のHクロックで動作しているとすると、AD変換の分解能を上げるということはAD変換にかける時間（Hクロックのカウント数）を増加させることを意味し、AD変換の時間に応じて１カウント当りの電圧値または電流値、即ち縦軸の分解能も上がる。

従って、カラムAD変換方式のCMOSイメージセンサでは、モード変化に伴いAD変換の分解能を切替える際に、画素から出力される画素信号と参照電圧とを比較する比較時間を増減させる必要があり、CMOSイメージセンサのシステム制御装置（以下、SCU（Signal Control Unit）という）が、比較時間を制御するパルスタイミングを制御することで、比較時間の増減が実現されている。具体的には、SCUは、比較時間を制御するパルスの長さを決定しているレジスタを、各モードに応じて変更することにより、比較時間を増減させている。

従来、比較時間を制御するパルスの長さを決定しているレジスタを変更する制御としては、１）分解能に応じて全てのパルスタイミングのレジスタを一律に変更する方式、２）分解能に応じて変更が必要なレジスタを選択的に変更する方式のいずれかが採用されていた。

例えば、分解能を１０ビットから１２ビットに変更する場合を例に説明すると、１）のレジスタを一律に変更する方式は、全てのパルスタイミングのレジスタを、１０ビットの設定がなされている現在の値の４倍に変更する方式であり、分解能ごとのレジスタを持つ必要がないというメリットがある。

特開２００５−２７８１３５号公報

しかしながら、１）の方式は、CDS（Correlated Double Sampling：相関２重サンプリング）処理における各画素のばらつき成分であるリセット成分を測定するP相（Reset Phase）期間とデータ成分を測定するD相（Data Phase）期間の間隔も必要以上に延び、ひいてはCDS処理時間が延びることになる。CDS処理時間が延びると、図１に示すように、実質的にHPF（High Pass Filter）の帯域が広がることになるため、熱雑音などの白色ノイズがAD変換時に混入し、AD変換後に通過するノイズの帯域が増えてしまい、S/Nを劣化させるという問題がある。

また、１）の方式では、レジスタを一律に変更することから、本来延ばしたくないその他のパルス、例えば、リセットパルス、リードパルス、アドレスパルス、シャッタパルス、ランプ信号制御パルス、カラム内制御パルスなども連動して動いてしまうという問題もある。

一方、２）の方式では、分解能が変更するたびに関係する全てのレジスタを演算する必要があるので、SCU内のゲート数が増え、回路規模が増大してしまうという問題がある。

本発明は、このような状況に鑑みてなされたものであり、AD変換の分解能を変更する際に、変更が必要なパルスのみの変更を、より簡単な構成で行うことができるようにするものである。

本発明の一側面の固体撮像装置は、第１の分解能と、それより高い分解能である第２の分解能の少なくとも２つのAD変換分解能で動作可能であり、時間をカウントする第１のカウンタおよび第２のカウンタを有し、前記第１の分解能でAD変換を行う場合、前記第１のカウンタのみを用いてパルスを生成し、前記第２の分解能でAD変換を行う場合、前記第１のカウンタと前記第２のカウンタを用いて前記パルスを生成する制御回路と、前記制御回路で生成された前記パルスが第１レベルから第２レベルに遷移してから再度前記第１レベルに戻るまでの期間、画素から出力される画素信号と参照電圧とを比較した比較結果に基づいて前記画素信号をAD変換するAD変換部とを備える。

本発明の一側面においては、第１の分解能と、それより高い分解能である第２の分解能の少なくとも２つのAD変換分解能で動作可能であり、第１の分解能でAD変換を行う場合、第１のカウンタのみを用いてパルスが生成され、第２の分解能でAD変換を行う場合、第１のカウンタと第２のカウンタを用いてパルスが生成され、生成されたパルスが第１レベルから第２レベルに遷移してから再度第１レベルに戻るまでの期間、画素から出力される画素信号と参照電圧とを比較した比較結果に基づいて画素信号がAD変換される。

本発明の一側面によれば、AD変換の分解能を変更する際に、変更が必要なパルスのみの変更を、より簡単な構成で行うことができる。

従来の方式による問題を説明する図である。本発明を適用した固体撮像装置の一実施の形態の構成例を示すブロック図である。ロジック制御回路の機能的構成例を示すブロック図である。ステータスの状態遷移図である。ステータス遷移に関するレジスタのデータの例を示す図である。９ビットモード時の動作について説明する図である。１０ビットモード時の動作について説明する図である。モード変更処理について説明するフローチャートである。モード変更の概念を示した図である。本発明を適用したデジタルカメラの一実施の形態の構成例を示すブロック図である。

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

本発明の一側面の固体撮像装置は、第１の分解能と、それより高い分解能である第２の分解能の少なくとも２つのAD変換分解能で動作可能であり、時間をカウントする第１のカウンタ（例えば、図３のHカウンタ１０４）および第２のカウンタ（例えば、図３のアイドルカウンタ１０６）を有し、前記第１の分解能でAD変換を行う場合、前記第１のカウンタのみを用いてパルスを生成し、前記第２の分解能でAD変換を行う場合、前記第１のカウンタと前記第２のカウンタを用いて前記パルスを生成する制御回路（図２のロジック制御回路３１）と、前記制御回路で生成された前記パルスが第１レベルから第２レベルに遷移してから再度前記第１レベルに戻るまでの期間、画素から出力される画素信号と参照電圧とを比較した比較結果に基づいて前記画素信号をAD変換するAD変換部（例えば、図２のカラムADC３６）とを備える。

以下、図を参照して、本発明の実施の形態について説明する。

図２は、本発明を適用した固体撮像装置（イメージセンサ）の一実施の形態の構成例を示している。

図２のイメージセンサ３０は、カラムAD変換方式を採用したX-Yアドレス型固体撮像装置（CMOSイメージセンサ）であり、ロジック制御回路（SCU）３１、PLL(Phase Locked Loop)回路３２、垂直走査回路３３、ピクセルアレイ３４、参照電圧供給回路３５、カラムADC（Analog to Digital Converter）３６、タイミング制御回路/通信IF（Interface）３７、および水平走査回路３８により構成されている。

ロジック制御回路３１は、イメージセンサ３０の各部を制御し、イメージセンサ３０に入力されるメインCLK（Clock）に基づく各種のタイミング信号および制御信号を、PLL回路３２、垂直走査回路３３などに供給する。

例えば、ロジック制御回路３１は、メインCLKに基づいてHクロック信号を生成し、垂直走査回路３３に供給する。Hクロック信号は、ピクセルアレイ３４の行例状に２次元配置された各画素４１の１行に並ぶ画素列を走査する時間（１水平走査時間）を制御するためのクロック信号である。

PLL回路３２は、ロジック制御回路３１の制御の下、入力されるメインCLKを所定の分周比で分周し、分周後のタイミング信号を参照電圧供給回路３５およびタイミング制御回路/通信IF３７などに供給する。

垂直走査回路３３は、垂直方向デコーダ３９および垂直方向駆動回路４０を備え、ロジック制御回路３１からのタイミング信号に基づき、ピクセルアレイ３４の垂直方向に並ぶ画素４１を、順次、所定のタイミングで制御し、画素信号を出力させる。

垂直方向デコーダ３９は、例えば、ピクセルアレイ３４の各画素４１から、所定の行の画素４１を間引いて、残りの行の画素４１から画素信号を出力させるときの、画素信号を出力させる行を選択する制御を垂直方向駆動回路４０に対して行う。

垂直方向駆動回路４０は、ピクセルアレイ３４の画素４１を駆動させる制御信号、即ち、後述する選択トランジスタをオンオフする選択信号、リセットトランジスタをオンオフするリセット信号、および転送トランジスタをオンオフする転送信号などを、ピクセルアレイ３４の各画素４１に供給する。

ピクセルアレイ３４は、横×縦の個数がｍ×ｎ個である画素４１₁₁乃至４１_mn、ｎ本の行制御線４２₁乃至４２_n、およびｍ本の垂直信号線４３₁乃至４３_mから構成される。画素４１₁₁乃至４１_mnは、行制御線４２₁乃至４２_nを介して垂直走査回路３３に接続され、垂直信号線４３₁乃至４３_mを介してカラムADC３６に接続されている。なお、本明細書において、ピクセルアレイ３４内の各行または各列を特別区別する必要がない場合は、下付きの数字を省略して説明する。

画素４１₁₁乃至４１_mnは、例えば、ベイヤ配列に従って、３色の光（R（RED）,G(GREEN),B(BLUE)）を受光するように配置されており、垂直走査回路３３から行制御線４２₁乃至４２_nを介して供給される制御信号に従って、垂直信号線４３₁乃至４３_mに画素信号を出力する。

画素４１としては、図示を省略するが、光電変換素子（例えば、フォトダイオード）、光電変換素子で得られた電荷をFD(フローティングディフュージョン)部に転送する転送トランジスタ、FD部の電位をリセットするリセットトランジスタ、およびFD部の電位に応じた画素信号を出力する増幅トランジスタを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタが設けられている４トランジスタ構成のものなどを用いることができる。

参照電圧供給回路３５は、DAC（Digital to Analog Converter）３５Aを有し、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（RAMP）波形の信号であるランプ信号をカラムADC３６に供給する。

カラムADC３６は、電圧比較部４５、A/D変換部４６、および感度増幅部４７から構成される。

電圧比較部４５は、ｍ個の比較器４８₁乃至４８_mを有し、比較器４８₁乃至４８_mには、垂直信号線４３₁乃至４３_mを介して、画素４１₁₁乃至４１_mnから画素信号がそれぞれ供給されるとともに、参照電圧供給回路３５からランプ信号が供給される。

比較器４８₁乃至４８_mは、垂直信号線４３₁乃至４３_mを介して供給される画素信号と、参照電圧供給回路３５からのランプ信号を比較し、その比較結果を表す比較結果信号を、A/D変換部４６に供給する。

即ち、比較器４８₁は、垂直信号線４３₁を介して、１列目の画素４１₁₁乃至４１_1nから順次供給される画素信号と、参照電圧供給回路３５から供給されるランプ信号とを比較し、その比較した結果得られる比較結果信号を、A/D変換部４６のA/D変換器４９₁に供給する。比較器４８₂は、比較器４８₁と同様に、垂直信号線４３₂を介して供給される画素信号とランプ信号とを比較した結果得られる比較結果信号を、A/D変換部４６のA/D変換器４９₂に供給する。以下、同様に、比較器４８_mは、垂直信号線４３_mを介して供給される画素信号とランプ信号とを比較した結果得られる比較結果信号を、A/D変換部４６のA/D変換器４９_mに供給する。

A/D変換部４６は、ｍ個のA/D変換器４９₁乃至４９_mを有しており、A/D変換器４９₁乃至４９_mには、比較結果信号が、電圧比較部４５の比較器４８₁乃至４８_mからそれぞれ供給される。

A/D変換器４９₁乃至４９_mは、１個のラッチ（Latch）と１３個のTFF（Toggle Flip-Flop）とにより、それぞれ構成されており、１３ビットまでの画素データを出力することが可能である。

即ち、A/D変換器４９₁乃至４９_mには、比較器４８₁乃至４８_mから比較結果信号が供給されるとともに、タイミング制御回路/通信IF３７から所定のタイミング信号が供給される。そして、A/D変換器４９₁乃至４９_mは、タイミング制御回路/通信IF３７からのタイミング信号に基づいて、比較器４８₁乃至４８_mから供給される比較結果信号をカウントすることで、ピクセルアレイ３４の画素４１₁₁乃至４１_mnが出力するアナログの画素信号をA/D変換し、その結果得られる画素データを出力する。

感度増幅部４７は、１３個の増幅器（amp）を有しており、A/D変換部４６から出力される信号をバッファリングして、タイミング制御回路/通信IF３７に供給する。

タイミング制御回路/通信IF３７は、PLL回路３２からのタイミング信号に基づく所定のタイミング信号を参照電圧供給回路３５のDAC３５Aおよび水平走査回路３８に供給する。また、タイミング制御回路/通信IF３７は、カラムADC３６から供給されるデジタルの画素データをLVDS（Low Voltage Differential Signaling）等の所定の方式で後段の信号処理回路に出力する。

水平走査回路３８は、水平方向デコーダ５１および水平方向駆動回路５２を備え、タイミング制御回路/通信IF３７からのタイミング信号に従って、カラムADC３６の水平方向に並ぶ複数のA/D変換器４９₁乃至４９_mを、順次選択し、画素データを出力させる。水平方向デコーダ５１は、所定の列の画素４１を間引いて、残りの列の画素４１からの画素データを出力させるときの、画素データを出力させる列を選択する制御を水平方向駆動回路５２に対して行う。水平方向駆動回路５２は、所定の列を駆動させる制御信号を生成する。

以上のように構成されるイメージセンサ３０は、９ビットの分解能で画素データを出力する９ビットモード、１０ビットの分解能で画素データを出力する１０ビットモード、および１２ビットの分解能で画素データを出力する１２ビットモードの３つのモードを有しており、外部からの制御信号に応じて３つのモードを切替え、９ビット、１０ビット、または１２ビットのいずれかで画素データを出力することができる。

例えば、図２のイメージセンサ３０を搭載したデジタルカメラ１５０（図１０）では、１５フレーム/秒の全画素読み出しにより静止画を撮像する場合には１２ビットモード、６０フレーム/秒で動画を撮像する場合には１０ビットモード、調光をモニタリングする場合には９ビットモードなどというように、各モードが適宜設定される。

図３は、AD変換の分解能の切替えに関するロジック制御回路３１の機能的構成例を示している。

ロジック制御回路３１は、レジスタ１０１、デコーダ１０２、AND回路１０３、Hカウンタ１０４、AND回路１０５、およびアイドルカウンタ１０６により構成される。

レジスタ１０１は、ロジック制御回路３１が出力する各パルスの立ち上がりおよび立ち下りのタイミングに対応するHカウント値（Hカウンタ１０４のカウント値）を保持する。

デコーダ１０２は、Hカウンタ１０４のカウント値を監視し、レジスタ１０１に保持されている立ち上がりおよび立ち下りのHカウント値で、立ち上がりおよび立ち下りとなるように各種のパルスを発生させ、垂直走査回路３３およびその他の回路に供給する。

ここで、デコーダ１０２が出力し、AD変換に関わるパルスとしては、各画素４１のリセットトランジスタを制御するリセットパルス（RST）、転送トランジスタを制御する転送パルス（TR）、CDS処理（Correlated Double Sampling：相関２重サンプリング）における各画素のばらつき成分であるリセット成分を測定するP相（Reset Phase）期間を制御するP相ADイネーブルパルス、および、データ成分を測定するD相（Data Phase）期間を制御するD相ADイネーブルパルスがある。各パルスの詳細については、図６を参照して後述する。

また、図４に示すように、Hカウンタ１０４が動作し（カウントし）、アイドルカウンタ１０６が動作しない（リセット状態のまま）状態をステータス１として、Hカウンタ１０４がホールド（停止）し、アイドルカウンタ１０６が動作する状態をステータス２とすると、デコーダ１０２は、AD変換の分解能のモードが９ビットモード、１０ビットモード、または１２ビットモードのいずれであるかに応じて、ステータス１とステータス２を適宜切替える。なお、AD変換の分解能のモードが、９ビットモード、１０ビットモード、または１２ビットモードのいずれであるかは、外部からの制御信号により認識することができる。

具体的には、デコーダ１０２は、AD変換の分解能のモードが９ビットモードである場合には、ステータス１のみを継続させ、ステータス２には遷移させないが、AD変換の分解能のモードが１０ビットモードまたは１２ビットモードである場合には、Hカウンタ１０４のカウント値が所定のカウント値となった時点で、デコーダ１０２は、ステータスをステータス１からステータス２に遷移させる。

Hカウンタ１０４のカウント値がいくつになった時点でステータスをステータス２に遷移させるかについては、図５に示すように、レジスタ１０１に記憶されている。

図５は、ステータス遷移に関するレジスタ１０１のデータの例を示している。

レジスタ１０１には、上述したように、AD変換の分解能のモードが１０ビットモードまたは１２ビットモードである場合に、Hカウンタ１０４のカウント値がいくつになった時点で、ステータスをステータス２に遷移させるか、すなわち、Hカウンタ１０４を停止させ、アイドルカウンタ１０６を動作させるかを表すHカウンタ１０４のカウント値（以下、適宜、アイドル開始カウント値とも称する）と、アイドルカウンタ１０６がいくつカウントしたときにステータスをステータス１に戻すか、すなわち、Hカウンタ１０４を再開させるかを表すカウント数が、１０ビットモードと１２ビットモードのそれぞれについて記憶されている。

図５のデータ例は、AD変換の分解能のモードが１０ビットモードである場合には、Hカウント値が７５６および１５５６となったときにHカウンタ１０４を停止させ、アイドルカウンタ１０６が５１２までカウントしたときにHカウンタ１０４を再開させること、および、AD変換の分解能のモードが１２ビットモードである場合には、Hカウント値が７５６および１５５６となったときにHカウンタ１０４を停止させ、アイドルカウンタ１０６が３５８４までカウントしたときにHカウンタ１０４を再開させることを示している。

詳細は図７を参照して後述するが、Hカウント値の７５６は、AD変換部４６がダウンカウントするP相期間内であり、Hカウント値の１５５６は、AD変換部４６がアップカウントするD相期間内である。

なお、図５の例では、１０ビットモードと１２ビットモードのアイドル開始カウント値が同一の値となっているが、必ずしも同一である必要はない。また、図５のように、１０ビットモードと１２ビットモードのアイドル開始カウント値が同一である場合には、１つのデータを共通に参照することもできる。

図３に戻り、デコーダ１０２は、ステータスをステータス１とする場合、すなわち、Hカウンタ１０４を動作させる場合には、Hカウンタ１０４をホールドさせないホールドオフ信号をAND回路１０３に供給するともに、アイドルカウンタ１０６をホールドさせるホールドオン信号をアイドルカウンタ１０６に供給する。

一方、ステータスをステータス２とする場合、デコーダ１０２は、Hカウンタ１０４をホールドさせるホールドオン信号をAND回路１０３に供給するとともに、アイドルカウンタ１０６を動作させるホールドオフ信号をアイドルカウンタ１０６に供給する。Hカウンタ１０４およびアイドルカウンタ１０６のカウント値はデコーダ１０２に供給される。

AND回路１０３には、ロジック制御回路３１内で生成されたHクロック信号が入力されるとともに、デコーダ１０２からホールドオン信号またはホールドオフ信号が入力される。AND回路１０３は、デコーダ１０２からホールドオフ信号が供給されている場合には、入力されるHクロック信号をそのままHカウンタ１０４に供給する。一方、デコーダ１０２からホールドオン信号が供給されている場合には、AND回路１０３は、Hクロック信号をHカウンタ１０４に供給しない。

Hカウンタ１０４は、AND回路１０３から供給されるHクロックに基づいてカウントする。ステータスがステータス２のときには、HクロックがAND回路１０３から供給されないので、Hカウンタ１０４はアイドル状態となり、カウント値は保持される。

AND回路１０５は、AND回路１０３と同様に、デコーダ１０２からホールドオフ信号が供給されている場合には、入力されるHクロック信号をそのままアイドルカウンタ１０６に供給し、デコーダ１０２からホールドオン信号が供給されている場合には、Hクロック信号をアイドルカウンタ１０６に供給しない。

アイドルカウンタ１０６は、AND回路１０５から供給されるHクロックに基づいてカウントする。アイドルカウンタ１０６は、Hクロックの供給が一旦終了した時点でリセットされる。従って、次にHクロックがAND回路１０５から供給された場合には、１からカウントが開始される。

次に、図６を参照して、９ビットモード時の動作について説明する。

上述したように、AD変換の分解能のモードが９ビットモードである場合には、ステータスは、ステータス１のみとされ、ステータス２には遷移しない。図６では、カウントが行われている期間を斜線で示しており（後述する図７も同様）、Hカウンタ１０４は、全期間においてカウントを停止することなく行っている。

リセットパルス（RST）、転送パルス（TR）等の各種のパルスは、レジスタ１０１に記憶されている所定のカウント値となった時点で出力されるように制御される。例えば、リセットパルス（RST）は、Hカウンタ１０４のHカウント値が３００となる時刻ｔ₁において立ち上がり、４００となる時刻ｔ₂において立ち下がるように出力される。転送パルス（TR）は、Hカウンタ１０４のHカウント値が１１００となる時刻ｔ₅において立ち上がり、１２００となる時刻ｔ₇において立ち下がるように出力される。P相ADイネーブルパルスは、Hカウンタ１０４のHカウント値が５００となる時刻ｔ₃において立ち上がり、１０１２となる時刻ｔ₄において立ち下がるように出力される。D相ADイネーブルパルスは、Hカウンタ１０４のHカウント値が１３００となる時刻ｔ₆において立ち上がり、１８１２となる時刻ｔ₇において立ち下がるように出力される。なお、これらのパルスの立ち上がりおよび立ち下がりのHカウント値はあくまで一例であり、図６に示される値に限定されるわけではない。

リセットパルスがHi（High）になると、画素４１には、リセットトランジスタをオンするリセット信号が供給され、垂直信号線４３に流れる画素信号の電圧がリセットレベルまで引き上げられる。その後、P相ADイネーブルパルスがHiとなっているP相ADイネーブル期間において、リセット成分△Vに応じた画素信号とランプ信号とが比較器４８で比較され、画素信号とランプ信号の電圧が同レベルとなるまでのカウントがリセット成分△VとしてA/D変換器４９によりカウントされる。

また、画素４１の転送トランジスタがオンした後、D相ADイネーブルパルスがHiとなっているD相ADイネーブル期間において、（信号成分Vsig＋リセット成分△V）に応じた画素信号とランプ信号とが比較器４８で比較され、画素信号とランプ信号の電圧が同レベルとなるまでのカウントが（信号成分Vsig＋リセット成分△V）としてA/D変換器４９によりカウントされる。

P相ADイネーブル期間はダウンカウントとなり、D相ADイネーブル期間はアップカウントとなるので、P相ADイネーブル期間とD相ADイネーブル期間を合わせて、（信号成分Vsig＋リセット成分△V）−（リセット成分△V）により、信号成分Vsigのみを出力することができ、CDS処理を実現している。

このP相ADイネーブル期間とD相ADイネーブル期間のそれぞれが、画素信号とランプ信号（参照電圧）とを比較する比較時間に相当し、９ビットモードでは、９ビットに対応して５１２クロック分の期間となる。

次に、図７を参照して、１０ビットモード時の動作について説明する。

図５を参照して説明したレジスタ１０１のデータによれば、１０ビットモードでは、Hカウント値が７５６および１５５６となったときにHカウンタ１０４を停止させ、アイドルカウンタ１０６が５１２までカウントしたときにHカウンタ１０４を再開させることとなっている。

従って、デコーダ１０２は、Hカウンタ１０４のカウント値が７５６になった時刻ｔ₁₅において、ステータスをステータス１からステータス２に遷移させる。すなわち、デコーダ１０２は、時刻ｔ₁₅において、Hカウンタ１０４を停止させ、アイドルカウンタ１０６によるカウントを開始させている。そして、デコーダ１０２は、アイドルカウンタ１０６のカウント値がレジスタ１０１に記憶されていた１０ビットモード時のカウント数である５１２となった時刻ｔ₁₆において、ステータスをステータス２からステータス１に遷移させる。すなわち、デコーダ１０２は、Hカウンタ１０４を再開させる。

同様に、デコーダ１０２は、Hカウンタ１０４のカウント値が１５５６になった時刻ｔ₂₂において、ステータスをステータス１からステータス２に遷移させる。すなわち、デコーダ１０２は、時刻ｔ₂₂において、Hカウンタ１０４を停止させ、アイドルカウンタ１０６によるカウントを開始させている。そして、デコーダ１０２は、アイドルカウンタ１０６のカウント値が５１２となった時刻ｔ₂₃において、ステータスをステータス２からステータス１に遷移させる。すなわち、デコーダ１０２は、Hカウンタ１０４を再開させる。

アイドルカウンタ１０６がカウントを行っているステータス２においては、Hカウンタ１０４のカウント値は変化しないので、リセットパルス、転送パルス、P相ADイネーブルパルス、およびD相ADイネーブルパルスは、いずれもステータス２に遷移する直前のステータス１の状態を保持している。

P相ADイネーブル期間およびD相ADイネーブル期間それぞれは、アイドルカウンタ１０６のカウント数に対応する５１２クロック分の期間だけ挿入（拡張）されたことになり、１０ビットモードに対応する１０２４クロック分の期間となる。したがって、１０ビットのAD変換が可能となる。なお、このとき、リセットパルス、転送パルス、P相ADイネーブルパルス、およびD相ADイネーブルパルスの立ち上がりおよび立ち下がりを特定するレジスタを変更する必要はなく、P相期間とD相期間の間隔も９ビットモードと変わらない。

次に、図８を参照して、ロジック制御回路３１によるモード変更処理について説明する。図８は、モード変更処理のフローチャートである。

初めに、ステップＳ１において、デコーダ１０２は、現在のモードが１０ビットモードかまたは１２ビットモードであるかを判定する。ステップＳ１では、現在のモードが１０ビットモードかまたは１２ビットモードであると判定されるまで処理が繰り返され、現在のモードが１０ビットモードかまたは１２ビットモードであると判定された場合、処理はステップＳ２に進む。

ステップＳ２において、デコーダ１０２は、現在のモードに対応するHカウント値（アイドル開始カウント値）とカウント数を、レジスタ１０１から取得する。

ステップＳ３において、デコーダ１０２は、Hカウンタ１０４を監視し、Hカウント値が、レジスタ１０１から取得したダウンカウント時のHカウント値（アイドル開始カウント値）となったかを判定する。ステップＳ３では、Hカウンタ１０４のHカウント値がダウンカウント時のHカウント値となるまでデコーダ１０２は待機する（監視が継続される）。

ステップＳ３で、Hカウンタ１０４のHカウント値がダウンカウント時のHカウント値となったと判定された場合、ステップＳ４およびＳ５において、デコーダ１０２は、ステータスをステータス２に遷移させる。すなわち、ステップＳ４において、デコーダ１０２は、Hカウンタ１０４をホールドさせるホールドオン信号をAND回路１０３に供給することにより、Hカウンタ１０４によるカウントを停止させ、ステップＳ５において、アイドルカウンタ１０６を動作させるホールドオフ信号をアイドルカウンタ１０６に供給することにより、アイドルカウンタ１０６によるカウントを開始させる。

ステップＳ６では、アイドルカウンタ１０６のカウント値が所定のカウント数となったか、すなわち、アイドルカウンタ１０６のカウント値がレジスタ１０１から取得したカウント数となったかがデコーダ１０２により判定される。アイドルカウンタ１０６のカウント値が所定のカウント数となったと判定されるまで、ステップＳ６の処理が繰り返される。

ステップＳ６で、アイドルカウンタ１０６のカウント値が所定のカウント数となったと判定された場合、処理はステップＳ７に進み、デコーダ１０２は、ステータスをステータス１に遷移させる。すなわち、デコーダ１０２は、Hカウンタ１０４をホールドさせないホールドオフ信号をAND回路１０３に供給することにより、Hカウンタ１０４によるカウントを再開させ、アイドルカウンタ１０６をホールドさせるホールドオン信号をアイドルカウンタ１０６に供給することにより、アイドルカウンタ１０６によるカウントをリセットおよび停止させる。

ステップＳ８において、デコーダ１０２は、Hカウンタ１０４を監視し、Hカウント値が取得したアップカウント時のHカウント値（アイドル開始カウント値）となったかを判定する。ステップＳ８では、Hカウンタ１０４のHカウント値が、レジスタ１０１から取得したアップカウント時のHカウント値となるまでデコーダ１０２は待機する（監視が継続される）。

ステップＳ８で、Hカウンタ１０４のHカウント値がアップカウント時のHカウント値となったと判定された場合、ステップＳ９およびＳ１０において、デコーダ１０２は、ステータスをステータス２に遷移させる。この処理はステップＳ４およびＳ５の処理と同様である。

ステップＳ１１では、アイドルカウンタ１０６のカウント値が所定のカウント数となったか、すなわち、アイドルカウンタ１０６のカウント値がレジスタ１０１から取得したカウント数となったかがデコーダ１０２により判定される。アイドルカウンタ１０６のカウント値が所定のカウント数となったと判定されるまで、ステップＳ１１の処理が繰り返される。

そして、ステップＳ１１で、アイドルカウンタ１０６のカウント値が所定のカウント数となったと判定された場合、ステップＳ１２において、デコーダ１０２は、ステップＳ７と同様に、ステータスをステータス１に遷移させて、処理を終了する。

図９は、本実施の形態におけるモード変更の概念を示した図である。

P相ADイネーブル期間またはD相ADイネーブル期間において、ステータス１のみの状態が継続し、ステータス２に遷移することがなければ、イメージセンサ３０は９ビットモードとして動作することになる。一方、P相ADイネーブル期間およびD相ADイネーブル期間の所定のタイミングで、ステータスがステータス２に遷移し、Hカウンタ１０４がアイドルになるアイドル期間が挿入されることで、１０ビットモードまたは１２ビットモードが実現される。

したがって、ロジック制御回路３１によるモード変更処理によれば、モード変更に際し、インターバル期間が必要ないので高速性を損なうことがないという利点がある。

なお、図７に示した例では、P相ADイネーブル期間およびD相ADイネーブル期間の真ん中の時刻（Hカウンタ値）でステータスがステータス２に遷移する例について説明したが、P相ADイネーブル期間およびD相ADイネーブル期間内のどのタイミングでステータス２に遷移してもよい。すなわち、ステータス２の期間が、全体として、１０ビットモードでは５１２クロック分、１２ビットモードでは３５８４クロック分あればよい。

図９は、ステータス２の期間がP相ADイネーブル期間またはD相ADイネーブル期間の最後に挿入されている例と、ステータス２の期間が複数に分割される形で挿入されている例を示している。したがって、ロジック制御回路３１によるモード変更処理によれば、ステータス２の期間をレジスタ１０１に記憶させる値で自由に設定でき、パルスのセトリングなども調整できる。

以上のように、図２のイメージセンサ３０のロジック制御回路３１によれば、アイドルカウンタ１０６を設け、レジスタ１０１にアイドル開始カウント値とカウント数を記憶させることで、ビットモードの変更によって変更することが必要なP相ADイネーブルパルスとD相ADイネーブルパルスのみを変更することができる。すなわち、AD変換の分解能を変更する際に、変更が必要なパルスのみの変更を、より簡単な構成で行うことができる。また、P相ADイネーブル期間とD相ADイネーブル期間の間隔が長くなることがないため、各モードにおいてHPFの帯域を無駄に広げることがない。換言すれば、AD変換後に通過するノイズの帯域を狭くすることができ、S/Nの劣化を防止することができる。

また、従来の１）の方式のようにレジスタを一律に変更する場合には、すべてのパルスのレジスタをモード変更時に書き換える必要があったが、本モード変更処理では、図５に示したステータス遷移に関するデータを記憶する必要はあるものの、従来の２）の方式と比べると、レジスタおよびゲート数はさほど増加しない。したがって、SCUの回路面積も削減することができる。

図１０は、図２のイメージセンサを採用したデジタルカメラ（撮像装置）１５０の構成例を示すブロック図である。なお、デジタルカメラ１５０は、デジタルスチルカメラまたはデジタルビデオカメラのいずれでもよい。

デジタルカメラ１５０は、ズーム光学系を含むレンズ１５１、図１のイメージセンサ３０を採用しているイメージセンサ部１５２、信号処理部１５３、表示部１５４、コーデック処理部１５５、媒体記録部１５６、コントローラ１５７、メインCLK発生部１５８、および操作入力部１５９により構成される。

イメージセンサ部１５２は、上述したモード変更処理を行うことにより９ビット、１０ビット、および１２ビットの３種類のAD変換分解能で画素データを出力することができるイメージセンサであり、設定されたAD変換分解能に対応する撮像信号（画素データに対応する信号）を信号処理部１５３に供給する。

信号処理部１５３は、供給される撮像信号に対して、ホワイトバランス処理、ガンマ補正処理、色分離処理等の所定の信号処理を施し、表示部１５４およびコーデック処理部１５５に供給する。なお、信号処理部１５３は、表示部１５４とコーデック処理部１５５のそれぞれに対して独立して信号処理を施すことが可能である。

表示部１５４は、例えば、LCD（Liquid Crystal Display）等で構成され、信号処理部１５３からの撮像信号を画像として表示する。コーデック処理部１５５は、信号処理部１５３からの撮像信号を所定の圧縮方式により圧縮し、媒体記録部１５６に供給する。媒体記録部１５６は、コントローラ１５７の制御に基づいて、信号処理部１５３からの撮像信号を、例えば、半導体メモリ、磁気ディスク、光磁気ディスク、光ディスクなどの記録媒体に記憶する。この記録媒体は、デジタルカメラ１５０に対して着脱可能なようになされていても良い。

コントローラ１５７は、操作入力部１５９により入力されたユーザの操作入力に基づいて、イメージセンサ部１５２、信号処理部１５３、表示部１５４、コーデック処理部１５５、媒体記録部１５６、およびメインCLK発生部１５８を制御する。例えば、コントローラ１５７は、操作入力部１５９から供給される動画モードまたは静止画モードを表す操作信号に対応して、１０ビットモードまたは１２ビットモードを切替える制御信号をイメージセンサ部１５２に供給する。

メインCLK発生部１５８は、メインCLKを発生し、イメージセンサ部１５２に供給する。操作入力部１５９は、撮像を指令するシャッタボタンをはじめとして、例えば、ジョグダイヤル、キー、レバー、ボタン、またはタッチパネルなどにより構成され、ユーザによる操作に対応する操作信号をコントローラ１５７に供給する。

本明細書において、フローチャートに記述されたステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

なお、本実施の形態では、P相ADイネーブルパルスとD相ADイネーブルパルスを拡張したが、他のパルスを拡張したい場合にも同様の制御を適用することが可能である。

本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

３０イメージセンサ，３１ロジック制御回路，１０１レジスタ，１０２デコーダ，１０３ AND回路，１０４ Hカウンタ，１０５ AND回路，１０６アイドルカウンタ，１５０デジタルカメラ，１５２イメージセンサ部１５２

Claims

第１の分解能と、それより高い分解能である第２の分解能の少なくとも２つのAD変換分解能で動作可能であり、
時間をカウントする第１のカウンタおよび第２のカウンタを有し、前記第１の分解能でAD変換を行う場合、前記第１のカウンタのみを用いてパルスを生成し、前記第２の分解能でAD変換を行う場合、前記第１のカウンタと前記第２のカウンタを用いて前記パルスを生成する制御回路と、
前記制御回路で生成された前記パルスが第１レベルから第２レベルに遷移してから再度前記第１レベルに戻るまでの期間、画素から出力される画素信号と参照電圧とを比較した比較結果に基づいて前記画素信号をAD変換するAD変換部と
を備える固体撮像装置。
前記第１のカウンタがカウントを停止しているときに、前記第２のカウンタがカウントする
請求項１に記載の固体撮像装置。
前記制御回路は、前記第１の分解能と前記第２の分解能のいずれの場合も、前記第１のカウンタのカウント値に基づいて、前記パルスを生成する
請求項１または２に記載の固体撮像装置。
前記第２のカウンタがカウントする期間が複数回存在する
請求項１乃至３のいずれかに記載の固体撮像装置。
前記AD変換部は、行列状に２次元配置された前記画素の列単位で設けられている
請求項１乃至４のいずれかに記載の固体撮像装置。
前記パルスは、前記画素のばらつき成分であるリセット成分を測定するP相期間を制御するP相ADイネーブルパルス、または、データ成分を測定するD相期間を制御するD相ADイネーブルパルスである
請求項１乃至５のいずれかに記載の固体撮像装置。