JPS63286025A

JPS63286025A - 積分形ａ／ｄ変換器

Info

Publication number: JPS63286025A
Application number: JP12012287A
Authority: JP
Inventors: Chiaki Mihashi; 千亜紀三橋
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-05-19
Filing date: 1987-05-19
Publication date: 1988-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はアナログ信号をディジタル信号に変換量子化す
る積分形Ａ／Ｄ変換器に関する。

（従来の技術）従来、このような分野の技術としては、例えば、以下に
示されるものがあった。

第３図は係る従来の積分形Ａ／Ｄ変換器のブロック図で
あり、この図において、１は入力信号が印加される入力
端子、２は基準電源、３はスイ・。

チ、４は積分器、５はコンパレータ、６はスイッチ及び
カウンタの制御を行うタイマ、７はクロック回路、８は
カウンタである。

この図において、まず、積分器４で人力信号を一定時間
積分した後、基準電ａ２側にスイッチ３を切り替える。

ここで、タイマ６はスイッチ３をデータサンプル間隔で
入力端子１側と基準電源２側に切替制御する。この場合
、基準電ａ２の極性は、積分器４の入力の積分値を零に
戻すように設定される。その積分器４の出力はコンパレ
ータ５の入力端子の一方に入力される。一方、コンパレ
ータ５の入力端子のもう一方には基準電圧が入力され、
積分器４の出力と基準電圧との大小関係が判定される。

スイッチ３が基準電源２側に切り替えられてからコンパ
レータ５が積分器４の出力の復旧を検出するまでの時間
がカウンタ８で計数される。カウンタ８の計数値はＡ／
Ｄ変換値として外部に出力される。

なお、この種のＡ／Ｄ変換器が構成されたＩＣとしては
、例えば、ＡＤ３６７（アナログ・デバイセフ！、　：
　ＡＮＡＬＯＧ−ＤＥＶＩＣＥＳ　　社製〕が挙げられ
る。

（発明が解決しようとする問題点）しかしながら、上記Ａ／Ｄ変換器における変換の分解能
は、カウンタの計数速度能力に制限され、より高い分解
能を得るためには、単位時間のサンプリング数を減少さ
せ、１サンプルのデータを得る計数量を増大させなけれ
ばならないといった問題があった。

本発明は、上記問題点を除去し、高い分解能を短時間で
得ることができる積分形Ａ／Ｄ変換器を提供することを
目的とする。

（問題点を解決するための手段）本発明は、上記問題点を解決するために、第１図に示す
積分形Ａ／Ｄ変換器において、第１のカウンタ１８でカ
ウントする第１のクロックパルスの他に、分解能に相当
する分だけ周波数が異なり、かつ、発振制御が可能な第
２のクロックパルスと、それを計数する第２のカウンタ
２０を設け、更に、第１のクロックパルスと第２のクロ
ックパルスの同期を検知する同期検知回路２１を設け、
この同期検知回路２１の出力により、第２のカウンタ２
０のカウントを終了するようにしたものである。

（作用）本発明によれば、上記のように構成し、第１のクロック
パルスと第２のクロックパルスヲ用いて、それぞれのパ
ルスの計数値にＡ／Ｄ変換データの上位値と下位値の重
みづけを行う。従って、高い分解能を有するＡ／Ｄ変換
データを短時間で得ることができる。

（実施例）以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の実施例を示す積分形Ａ／Ｄ変換器のブ
ロック図であり、１１〜１８は第３図における１〜８と
同様のものであり、ここでは説明を省略する。そこで、
この実施例においては、新たに第２のクロックパルスφ
＝を得るための第２のクロック回路１９とその第２のク
ロックパルスφｔをカウントする第２のカウンタ２０及
び第１のクロックパルスφ１と第２のクロックパルスφ
２の同期を検知する同期検知回路２１を設けたものであ
る。

この図において、第２のクロック回路１９はコンパレー
ク１５の制御出力Ｂを受けて発振を開始し、その出力は
第２のカウンタ２０でカウントされる。

そして、同期検知回路２１は第１のクロックパルスφ１
と第２のクロックパルスφ、の同期を検知すると直ちに
、第２のカウンタ２０を制御し、そのカウントを停止さ
せる。ここで、第１のクロックパルスφ１と、第２のク
ロックパルスφ２との間には、必要とする分解能に対応
した周波数差を持たせる。

第２図は本発明のＡ／Ｄ変換器の動作を示すタイムチャ
ートである。

まず、入力端子１１から入力される入力信号は積分器１
４で積分され、その入力積分区間が完了すると、タイマ
１６は制御出力信号φ。を出力し、スイッチ１３を基準
電源１２側に切替えると共に、第１のカウンタ１８のカ
ウントを開始し、コンパレータ１５が復旧を検知するま
でそのカウントを継続する。

この時、計数された値はＡ／Ｄ変換データの上位値とな
る。

続いて、コンパレータ１５が復旧を検知するとその制御
信号によって、第２のクロック回路１９を始動し、第２
のクロックパルスφ２が発振を開始し、第１のクロック
パルスφ１と第２のクロックパルスφ２が同期検知回路
２１によって同期したことが検知され、同期検知信号φ
ンによって、第２のカウンタ２０が停止されるまでカウ
ントを継続する。

この計数値はＡ／Ｄ変換データの下位値となる。

第２図から明らかなよ・うに、第１のクロックパルスφ
１と第２のクロックパルスφ２が同期する時の、第２の
カウンタ２０の計数値は第１のクロックパルスφ、とコ
ンパレータ１５の動作点に係わり、第１のクロックパル
スφ１の１周期間のどの位置でコンパレータ１５が動作
したかを知る副尺としての手段となる。

なお、第２図は、第１のカウンタ１８の計数値と第２の
カウンタ２０の計数値の重みを１：１０とした場合を示
したが、例えば、１６ビ７１・のＡ／Ｄ変換を行う場合
、第】のクロックパルスと第２のクロックパルスの周波
数差を１／２５６とし、それぞれの計数値の重みを１＝
２８にするなど適宜変更することができることは言うま
でもない。

また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果）以上、詳細に説明したように、本発明によれば、第１の
クロックパルスと第２のクロックパルスを用いて、それ
ぞれのパルスの計数値にＡ／Ｄ変換変換テラの上位値と
下位値の重みづけを行ったので、高い分解能のＡ／Ｄ変
換を短時間で行うことができる。

例えば、１６ビツトのＡ／Ｄ変換を行う場合、４第１の
クロックパルスと第２のクロックパルスの周波数差を１
／２５６とし、それぞれの計数値の重みを１：２８とし
た時、計数の最大値は、それぞれのカウンタで２ｓ相当
であれば良いのに対し、従来方式では最大２＋６相当の
計数が必要である。

【図面の簡単な説明】

第１図は本発明の実施例を示す積分形Ａ、　／　Ｄ変換
器のブロック図、第２図は本発明のＡ／Ｄ変換器の動作
を示すタイムチャート、第３図は従来の積分形Ａ／Ｄ変
換器のブロック図である。１１・・・入力端子、１２・・・基準電源、１３・・・
スイッチ、１４・・・積分器、Ｉ５・・・コンパレータ
、１６・・・タイマ、１７・・・第１のクロック回路、
１８・・・第１のカウンタ、１９・・・第２のクロック
回路、２０・・・第２のカウンタ、２１・・・同期検知
回路、φ１・・・第１のクロ、クバルス、φ２・・・第
２のクロックパルス。

Claims

【特許請求の範囲】（ａ）第１のクロックパルスを出力する第１のクロック
回路と、（ｂ）入力信号を積分器で一定時間積分した時点から該
積分器の出力が基準値に至るまで前記第１のクロックパ
ルスをカウントする第１のカウンタと、（ｃ）前記積分
器の出力が基準値に至ると発振を開始し、分解能に対応
して周波数が異なる第２のクロックパルスを出力する第
２のクロック回路と、（ｄ）該第２のクロックパルスを
カウントする第２のカウンタと、（ｅ）前記第１のクロックパルスと第２のクロックパル
スの同期を検知する同期検知回路と、（ｆ）該同期検知回路の出力により前記第２のカウンタ
のカウントを停止するようにしたことを特徴とする積分
形Ａ／Ｄ変換器。