JPS6231529B2

JPS6231529B2 -

Info

Publication number: JPS6231529B2
Application number: JP56166752A
Authority: JP
Inventors: Tsutomu Sugawara; Hisashi Yamada
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-10-19
Filing date: 1981-10-19
Publication date: 1987-07-09
Also published as: JPS5868317A

Description

【発明の詳細な説明】本発明は高速変換処理が可能で、しかもサンプ
ル時間を十分に確保することのできる実用性の高
いアナログ・デイジタル変換器に関する。

デイジタル信号処理技術の発展に伴い、各種の
アナログ信号をデイジタル信号に変換して信号処
理に共することが多く行なわれるようになつた。
この信号形態変換に用いられるのが、アナログ・
デイジタル（Ａ／Ｄ）変換器であり、従来より高
速で、しかも構成要素の部品精度がさほど要求さ
れない高分解能な実用性の高いものとして第１図
に示す如く構成されたものが知られている。この
Ａ／Ｄ変換器は、帰還ループにコンデンサ１を設
けた演算増幅器２を積分器として用いたもので、
その入力端に、入力抵抗３、サンプリングスイツ
チ４を直列に介してアナログ入力信号を入力する
ように構成されている。尚、演算増幅器２の帰還
ループに並列に設けられた帰還抵抗５は、前記入
力抵抗３とによつてアナログ入力信号サンプル時
の増幅器利得を決定するものである。また演算増
幅器２の入力にはスイツチ６を介して第１の定電
流源７からの電流が、またスイツチ８を介して第
２の定電流源９からの電流が選択的に供給される
ようになつている。しかして、演算増幅器２の出
力には、接地電位を比較基準レベルとした第１の
比較器１０、および直流電源１１によつて所定の
設定電位を比較基準レベルとした第２の比較器１
２が接続され、上記増幅器２の出力である積分値
がそれぞれレベル比較されるようになつている。
これら第１および第２の比較器１０，１２による
レベル比較結果は、所定周期のクロツク信号を入
力する制御回路１３に与えられている。この制御
回路１３によつて前記スイツチ４，６，８の各導
通が選択的に制御される。また制御回路１３に
は、前記スイツチ６の導通期間を前記クロツク信
号を計数して計測するカウンタ１４と、スイツチ
８の導通期間を同様に計測するカウンタ１５とが
設けられており、これらのカウン１４，１５の計
数値から前記アナログ入力信号のデイジタル変換
信号が出力されるように構成されている。

しかして、このように構成されたＡ／Ｄ変換器
では、第２図にその動作波形図を示すように、先
ずサンプルスイツチ４を設定された一定期間だけ
導通させて、アナログ入力信号をサンプリング
し、これをコンデンサ１に積分して蓄積する。し
かるのち、スイツチ６を導通させて定電流源７か
らの電流を積分器に供給し、積分器に蓄えられた
積分値（コンデンサ１の充電電圧）を高速度に逆
積分する。この高速度な逆積分は、上記積分値が
第２の比較器１２に設定された基準レベルに達す
る迄行う。しかるのち、スイツチ６に代えてスイ
ツチ８を導通させ、積分器に定電流源８からの微
小な電流を供給して前記積分値を前記所定電位の
基準レベルから、接地レベルまで逆積分する。こ
れらの定電流源７，９による逆積分時間を前記カ
ウンタ１４，１５によりクロツク信号を計数して
計測する。しかして今、コンデンサ１の容量をＣ
_M、サンプリングされたアナログ電圧をＶ_A、定電
流源７，９の各電流値をＩ_M、Ｉ_Lとした場合、定
電流源７による逆積分時間をｔ_n、定電流源９に
よる逆積分時間ｔ_lとしたときＶ_A＝Ｉ_M・ｔ_n／Ｃ_M＋Ｉ_L・ｔ_l／Ｃ_M として示されるから、カウンタ１４，１５により
上記各時間ｔ_n、ｔ_lをそれぞれ計測すれば前記ア
ナログ入力電圧に相当したデイジタル信号をカウ
ンタ１４，１５の計数値として得ることができ
る。特に高速逆積分時間として上位ビツト群デー
タを、また低速逆積分による高精度逆積分時間と
して下位ビツト群データを得ることができる。

ところが、このようなＡ／Ｄ変換器にて、アナ
ログ入力信号を逐次サンプリングしてこれをデイ
ジタル変換する場合、その処理速度の高速化を図
ることが必要となる。そこで、定電流源７，９の
電流値を多くし、且つ計測用のクロツク信号の周
波数を十分高くして上記した逆積分処理を高速度
に実行することが考えられる。しかし、クロツク
の周波数を高めるにも限定があり、定電流源７，
９の電流を増やすと変換精度が悪くなると言う問
題がある。またアナログ信号のサンプリング時間
を短くすることも考えられるが、積分器を構成す
るコンデンサ１の高周波特性や増幅器２の高周波
における利得特性等の点で、その実用化が非常に
困難であり、また特殊な回路部品を必要とする等
の不都合が生じた。

本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、簡易な構成に
て、特に集積回路を構成したときの回路面積の増
大を招くことなく高速変換処理と、アナログ入力
信号のサンプル時間を十分に確保することのでき
る実用性の高いアナログ・デイジタル変換器を提
供することにある。

即ち本発明は、２つの積分器を設けてアナログ
入力信号のサンプル及びその逆積分処理を交互に
実行させるとともに、アナログ信号のサンプルと
その逆積分処理とを同時進行させ、さらに前記２
つの積分器で逆積分処理のための第１及び第２の
定電流源を共用することによつて高速処理及び集
積回路面積の小形化の目的を効果的に達成したも
のである。

以下、図面を参照して本発明の一実施例につき
説明する。

第３図は実施例に係るアナログ・デイジタル変
換器の概略構成を示すもので、第１図に示す従来
構成と同一部分には同一符号を付して示してあ
る。しかして、このＡ／Ｄ変換器が特徴とすると
ころは、コンデンサ１と演算増幅器２等が構成す
る第１の積分器に加えて、第２の積分器が設けら
れている点にある。この第２の積分器は第１の積
分器と同様に、帰還ループにコンデンサ２１を設
けた演算増幅器２２、この演算増幅器２２の入力
端に接続されてアナログ入力信号をサンプリング
入力する入力抵抗２３とサンプルスイツチ２４と
からなる直列回路、そして上記入力抵抗２３との
間で増幅器２２のサンプル利得を決定する帰還抵
抗２５とにより構成される。そして、この第２の
積分器の出力は、比較基準レベルを前記比較器１
０，１２とそれぞれ同じくした第３および第４の
比較器２６，２７に導かれ、そのレベル比較が行
われるようになつている。

また、前記スイツチ６，８を介して選択的に与
えられる定電流源７，９からの電流は切替スイツ
チ２８を介して１サイクル毎に第１あるいは第２
の積分器に供給されるようになつており、また前
記比較器１０，１２，２６，２７の比較結果は上
記切替スイツチ２８に連動する切替スイツチ２
９，３０を介して選択的に抽出されて制御回路１
３に与えられるように構成されている。

このように構成されたＡ／Ｄ変換器では、サン
プルスイツチ４，２４は、サイクリツクに光互に
選択されて、アナログ入力信号を第１あるいは第
２の積分器にサンプリングする。このアナログ入
力信号のサンプリングに供されている積分器に対
しては、その時点で定電流源７，９からの電流が
供給されないようになつている。そして、サンプ
リングがされていない側の積分器において、先に
サンプリングされたアナログ入力信号の逆積分処
理が行われるように制御される。このような動作
モードの切替制御は、制御回路１３により、クロ
ツク信号を所定数計数する毎にフリツプフロツプ
を反転させ、そのフリツプフロツプ出力を用いる
等して第４図に示すように行う。そして、逆積分
処理等はこの動作モード切替タイミングに同期さ
せて行われる。

かくして、このＡ／Ｄ変換器によれば、第１の
積分器にてアナログ入力信号をサンプリングし、
これを逆積分処理してデイジタル変換を行うこと
により、先の第１図に示すＡ／Ｄ変換器と同様に
して高精度なＡ／Ｄ変換を行い得る。また第１の
積分器にて逆積分処理を実行している期間、他方
の第２の積分器にてアナログ入力信号をサンプリ
ングする。そして、第１の積分器の逆積分処理が
終了したとき、第２の積分器の逆積分処理を行わ
しめ、同時に前記第１の積分器にて次のタイミン
グにおけるアナログ入力信号のサンプリングを行
わしめる。

以後、同様にしてアナログ入力信号のサンプリ
ングと、その逆積分処理を第１および第２の積分
器において交互に繰返し乍ら、同時に実行する。
従つて、このようにすれば、サンプル時間を逆積
分処理時間と同程度に十分長く確保することがで
きる。しかも、第１および第２の積分器にてアナ
ログ入力信号のサンプリングと、逆積分処理とを
同時に実行するので、上記逆積分処理時間を十分
確保してその変換精度を高くすることもできる。
そして、総合的には、第１および第２の積分器の
並列的な同時処理が動作モードを変えて交互に実
行されることになるので、見掛上の処理速度を十
分速くすることができる。従つて、変換精度を確
保した上で変換処理速度の高速化を図ることがで
きる。また実施例の回路構成からも明らかなよう
に、積分器を並列的に設けるだけで、他の処理部
を共用できるので、構成的にも簡単であり、実用
化が容易である。特に、この発明では、定電流源
７，８を２つの積分器で共用していることで以下
のような効果をもたらす。即ち、この回路のLSI
化を考慮した場合、２つの定電流源７，９の電流
値の比の精度をある程度確保するには、そこに使
用される抵抗等の構成要素の面積を大きくせざる
を得ず、結果として２つの定電流源の集積回路に
占める面積が演算増幅器や比較器等、他の構成要
素に較べて大きくなつてしまう。この発明では、
２つの定電流源を２つの積分器で共用しているの
で、定電流源の数は従来と同数で足り、LSI化に
おいて回路面積が大幅に増すことはない。しか
も、このように定電流源を２つの積分器で共用す
れば、２つの積分器における逆積分特性の共通性
を確保することができ、Ａ／Ｄ変換値の周期的な
安定性も確保できるという特性上の効果も大き
い。

また、前記したようにサンプリング時間を十分
確保できるので、コンデンサの高周波特性や増幅
器の高周波利得が回路構成上問題となることがな
く、従つて特殊な電子回路素子を用いることなく
安価に製作できて実用的利点が絶大である。

尚、本発明は上記実施例にのみ限定されるもの
ではない。例えば比較器１０，１２と、他方の比
較器２６，２７との出力を選択して制御回路１３
に与えることに代えて、第１および第２の積分器
の出力を選択的に抽出して比較器１０，１２に供
給するようにしてもよい。このようにすれば比較
器も共用することになるので、その構成を更に簡
略化することが可能になり、実用化に有利であ
る。更にクロツクの周波数や定電流源の電流値等
は変換せんとするデイジタル信号のビツト数に応
じて定めればよい。要するに本発明はその要旨を
逸脱しない範囲で種々変形して実行することがで
きる。

【図面の簡単な説明】

第１図は従来のＡ／Ｄ変換器の一例を示す構成
図、第２図は第１図に示すＡ／Ｄ変換器の動作を
示す図、第３図は本発明の一実施例を示す概略構
成図、第４図は同実施例の動作モードを示す図で
ある。１，２１……コンデンサ、２，２２……演算増
幅器、３，２３……入力抵抗、４，２４……サン
プルスイツチ、５，２５……帰還抵抗、６，８…
…スイツチ、７，９……定電流源、１０，１２，
２６，２７……比較器、１１……直流電源、１３
……制御回路、１４，１５……カウンタ、２８，
２９，３０……切替スイツチ。

Claims

【特許請求の範囲】１積分器と、この積分器にアナログ入力信号を
一定期間入力させるサンプルスイツチと、このサ
ンプルスイツチを介してサンプルホールドされた
入力信号を第１の電流値で高速逆積分するため前
記積分器の放電経路に選択的に接続される第１の
定電流源と、この第１の定電流源による高速逆積
分によつて前記積分器の出力レベルが第１の基準
レベルに達するのを検出する第１の比較器と、前
記積分器の出力レベルが第１の基準レベルに達し
た後、更に前記積分器にサンプルホールドされて
いる信号を第２の電流で高精度逆積分するため前
記積分器の放電経路に選択的に接続される第２の
定電流源と、この第２の定電流源による高精度逆
積分によつて前記積分器の出力レベルが第２の基
準レベルに達するのを検出する第２の比較器と、
前記第１の電流値による逆積分時間と前記第２の
電流値による逆積分時間とを計数し、この計数値
から前記アナログ入力信号レベルのデイジタル変
換値を得るカウンタとを具備したアナログ・デイ
ジタル変換器において、前記積分器は並列に２つ設けられ、前記サンプ
ルスイツチは一方の積分器の少なくとも放電期間
中に他方の積分器に前記アナログ入力信号を導入
するものであり、更に前記第１及び第２の定電流
源をいずれか一方の前記積分器の放電経路に選択
的に接続するための切換えスイツチを備えること
により前記２つの積分器の逆積分処理を交互に行
ない、前記第１及び第２の定電流源を前記２つの
積分器で共用したことを特徴とするアナログ・デ
イジタル変換器。