JPH06502058A - ロールオーバ誤差を低減する手段を有している積分型ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ロールオーバ誤差を低減する手段を 有している積分型Ａ　／　Ｄ変換器 発明の分野 本発明は、積分型アナログ・ディジタル変換器に関し、具体的に言うと、同じ大 きさを有する正及び負の入力を読み取るときの差、即ちロールオーバ誤差をなく す手段を有している積分型アナログ・ディジタル変換器に関する。

発明の背景 アナログ・ディジタル（Ａ／Ｄ）変換器は、未知のアナログ入力信号の大きさを 示すディジタル出力を発生する。

２重勾配又は積分型Ａ／Ｄ変換器は積分器を含んでいるのが典型的であり、この 積分器は、積分サイクルＴＩＮ□と普通呼ばれる一定の期間に亘って未知のアナ ログ入力電圧を積分する。この後の積分分解サイクルの間、積分された信号は、 比較器で感知した積分分解された信号が所定のレベ゛ル（ゼロ交差と呼ばれる） に達するまで、既知の基準電圧によって積分分解される。積分分解サイクルの可 変の持続時間ＴＤＫは、アナログ入力電圧の大きさに比例する。これは、入力電 圧■　の基準電圧■ＲＥＦに対する比が、次の周Ｎ に従って、積分分解サイクルの積分サイクル（ＴＩＮＴ）に対する比と等しいか らである。積分分解サイクルの持続時間は、クロックパルスを計数することによ り測定することができる。これはアナログ入力電圧のディジタル表示になる。２ 重勾配積分方式の利点は、装置が大部分の回路パラメータの値に影響されなくな ることである。積分器の積分抵抗及びキャパシタの値、並びにクロック周期がす べて最終的な測定から相殺される。

積分型Ａ／Ｄ変換器の大きな欠点は、積分分解サイクルのゼロ交差に対して高い 精度の時間測定値を得る必要があるために、比較的遅い速度にすることが必要に なることである。クロック速度を高めることができるが、速いクロックを用いる ことは、ゼロ交差を検出するときの比較器の遅延により制限される。積分分解時 間の正確なカウントを得るためには、比較器の遅延はクロックパルスの半分程度 でなければならない。クロック遅延パルスの判断基準を用いると、典型的な変換 器のクロック周波数は１６００００Ｈ２１即ち１２ビツト変換では毎秒約２０回 の読み取りに制限される。

積分型Ａ／Ｄ変換器の速度の遅いことに対する１つの解決策が、リーム。エバン スに１９８６年２月４日に付与されて、インターセル・インコーホレイテッドに 譲渡され、その後、本出願人の所有するところとなった発明の名称「高速積分型 アナログ・ディジタル変換器」という米国特許番号第４５６８９１３号に記載さ れている。このＡ／Ｄ変換器は、第１の積分分解サイクルで、典型的な従来の８ ０００カウントを越える期間に比べて非常に短い期間、例えば１２８カウントに 亘って、アナログ入力電圧の第１近似を測定する。積分器の出力がゼロと交差し た後に新しいクロックパルスが開始するとき、正にその点で、積分分解サイクル のカウントを停止する。実際のゼロ交差点と、測定されたゼロ交差カウントとの 間の差が、積分器の残留出力に対応する。真の放電時間の一層正確な測定値を得 るために、積分器の残留出力に所定の倍率を乗じて、積分器にフィードバックし 、残留誤差を測定する。残留誤差を最初の時間測定値から減算することにより、 実際の放電時間の一層正確な測定値をめることができる。

上に述べたエバンスの特許のＡ／Ｄ変換器回路の全般的な構成を、第１図を参照 して次に説明する。変換器回路がバッファ３０を含んでいる。バッファ３０は、 切り換え入力端子２０から未知のアナログ入力信号ｖＩＮＧ受は取っている。バ ッファ３０の出力は抵抗３４を介して、スイ・ソチ６４及び６６の適当な状態に 応じて、積分器３６に接続されている。積分器は増幅器３６ａと、積分キャパシ タ３６ｂと、自動ゼロ調整キャパシタ３２とを含んでいる。積分器３６の出力は 、比較器３８の一方の入力（非反転）に接続されており、比較器３８の出力は、 ゼロ交差検出器４８の入力及び制御論理ユニット５２に接続されている。積分器 の出力は又、電圧乗算器４０に接続されている。電圧乗算器４０は抵抗４０ａと 、所定の倍率、例えば８倍に等しい値を有している他の抵抗４０ｂと、増幅器４ ０ｃとを含んでいる。周知のように、増幅器４０ｃは、上に述べたような乗算器 の構成で用いられる標準型の演算増幅器である。

電圧乗算器４０の出力は、スイッチ６８及び７ｏを介してサンプルホールドキャ パシタ４２に選択的に接続されている。

能動装置のオフセット電圧を補正するため、スイッチ６２．６６．６８及び７２ を閉じると共に、残りのスイッチを開くことにより、初期の自動ゼロ調整サイク ルを実施する。最初の積分サイクルでは、制御論理ユニット５２がスイッチ６２ 及び７２を開くと共に、切り換え入力２０の上側の位置を選んで、入力信号ｖＩ ｌｌをバッファ３ｏに送り込むことができるようにする。この信号は所定数のク ロックパルスの間、積分器３６によって積分される。入力信号■ＩＮは正又は負 の極性を有することがあり、この極性が感知されて、出力のディジタル表示の極 性ビットを設定するために用いられる。積分分解サイクルの間、入力２０は、入 力信号とは反対の極性の基準電圧ｖＲＥＦに切り換えられ、従って、積分器３６ は既知の速度で所定のレベル（ゼロ）に向かって積分分解又は放電される。未知 の入力信号の極性を決定し、基準電圧の極性を選び、制御論理ユニット５２から の制御信号によって変換回路のアナログスイッチの状態を設定する方法は、周知 である。

比較器３８の出力がゼロと交差した後の最初のクロックパルスで、フリップフロ ップ（Ｆ／Ｆ）５０が制御論理ユニット５２に対してパルスを発生し、制御論理 ユニット５２はそのとき、積分器３６を入力２０から隔離するために、スイッチ ６６を開くと共にスイッチ６４を閉じることにより、積分分解を停止する。スイ ッチ６４は、バッファ３６の出力を抵抗３４を介して大地に通す。この点で、ス イッチ７０を閉じ、積分器３６の残留出力に選ばれた倍率を乗じた値をキャパシ タ４２に貯蔵する。その後、制御論理ユニット５２は電圧乗算器４０の出力をキ ャパシタ４２から断結合すべく、スイッチ６８を開く。同時に、スイッチ７４が 閉じられ、残留値は残留誤差の測定のために、積分器３６にフィードバックされ る。実際の積分分解時間の測定で一層高い精度を得るため、この残留値測定過程 はもう１回繰り返すことができる。積分分解時間のカウントが、カウンタユニッ ト５６によって保持され、レジスタユニット５８によってディジタルビットに変 換されて、ディスプレイ６０に出力される。こういう形式の回路では、１２ビツ トの測定は、２００個未満のクロックパルスのサイクル内に行うことができる。

上に述べた形式のＡ／Ｄ変換器は、モノリシックＡＤＣ部品に用いられている。

しかしながら、幾つかの因子により、モノリシックＡＤＣは５デイジツト又はそ れより高い精度を達成することができなかった。バッファ作用及び増幅作用に要 求される高い利得は、商業的な積分型ＡＤＣに典型的に用いられているＣＭＯ９ 方法で達成することが困難である。装置の雑音を制御することも困難であり、こ の雑音が、あるＡＤＣ変換器における下位ディジットの「ちらつき（フリッカリ ング）」の原因になることが分かっている。

従来のモノリシックＡＤＣにおけるこれらの欠点が、高性能のアナログ・ディジ タル回路に代わって、生産プロセスとしてバイポーラ型ＭＯ３回路（ＢｉＭＯ８ ）が出現したことにより採り上げられるようになっている。ＭＯＳトランジスタ に比べると、バイポーラトランジスタは、一層大きな帯域幅及び一層小さいオフ セットを有する一層高利得の増幅器を製造することを可能にする。バイポーラト ランジスタは又、同じ規模のＭＯＳ）ランジスタよりも、１／ｆ雑音が相当低い 。従って、バイポーラトランジスタは雑音及び利得を改善するために、バッファ 及び積分器の入力段に用いられており、一方、実際の入力装置は、入力バイアス 電流を最小限にするためにＭＯＳである。モノリシックＢｉＭＯ８ＡＤＣの有利 な用い方が、例えば、ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サーキ ッッ誌、第２４巻第３号（１９８９年６月号）、第６１７頁から第６２６頁所載 のバードラム・ロジャース及びチャールズ・サーバの論文［モノリシック上５１ フ２−デイジツトＢｊＭＯ３Ａ／Ｄ変換器ｊに記載されている。この論文では、 積分／積分分解測定サイクルがアナログ入力信号の小部分に分割されていると共 に、残留誤差に対する他の測定サイクルをも含んでいるような多重積分アルゴリ ズムも説明されている。

高性能アナログ・ディジタル回路用のトランジスタを製造する場合と異なり、バ イポーラ入力を用いると、Ａ／Ｄ変換器の差動入力に（共通レベル又は大地に対 して）正及び負の電圧入力を印加することになる。一般的に、積分型Ａ／Ｄ変換 器に対する両極性の入力のディジタル変換に伴う１つの問題は、同じ大きさを有 する正及び負の入力の間で、（極性ビットを無視して）読み取りに差が起こり得 ることである。この問題は、積分段階及び積分分解段階における積分器の性能に 違いがあるためである。第２図に示すように、同じ大きさを有する負の入力（破 線）に比べて、正の入力、例えば＋１．５ｖの入力（実線）に対する異なる電圧 範囲での積分器の動作により、積分段階での積分器の出力の大きさに差が生ずる と共に、積分分解段階での下向き傾斜のゼロ交差点にも違いが出る。これらは− 緒にして「ロールオーバ誤差」と呼ばれる。ロールオーバ誤差は、特に低い方の 電圧範囲で、上向きの傾斜及び下向きの傾斜という反対方向での積分器の動作に 起因する。ロールオーバ誤差により、それぞれの放電時間に対する出力パルスカ ウントに差ＥＲが生じる。更に、その入力の正又は負の傾斜電圧に対する比較器 の応答にも差が生じ、従って、比較器の応答のヒステリシスにより、ゼロ交差の 測定にも差が生じる。

本発明は、ロールオーバ誤差を大幅に低減し又はなくすような２重勾配又は積分 型Ａ／Ｄ変換器における改良を提供する。ここで説明する構成及び回路は、モノ リシックＢｉＭＯ８回路に用いることのできるような、ロールオーバ誤差のない 改良されたＡ／Ｄ変換器をもたらす。ここで述べる方法を用いると、本来ならば コスト又は所要の空間を増やすようなＡ／Ｄ変換器の部品の数を減らすことがで きる。

発明の要約 正及び負の極性の状態のうちの一方を有している未知のアナログ入力電圧を受け 取る一対の入力端子を有している積分型Ａ／Ｄ変換器において、積分器がアナロ グ入力電圧信号を表す出力ディジタル信号に変換されるべき積分信号を発生する ように、一対の入力端子に接続されている。本発明の改良は、未知のアナログ入 力電圧信号の極性状態を検出すると共に、その極性状態が正及び負の極性状態の うちの所定の一方とは反対である場合に入力電圧信号の極性状態を所定の極性状 態に変換する手段と、所定の極性状態であるか又は所定の極性状態に変換された アナログ入力電圧信号を積分すると共に出力ディジタル信号に変換するために積 分器に印加する手段とを備えている。このため、積分器に印加される入力電圧信 号は、ロールオーバ誤差をなくすために、常に同じ所定の極性状態にある。

本発明によれば、好ましい積分型Ａ／Ｄ変換器が、正及び負の極性状態のうちの 一方を有している未知のアナログ入力電圧信号を受け取る一対の入力端子と、所 定の高及び低の値を有している基準電圧をそれぞれ受け取る一対の基準電圧端子 と、 印加電圧に対する一対の入力導線のうちの一方に接続するだめの１つの入力端子 と、その出力端子にフィードバック接続されている他の入力端子と、積分抵抗の 一端と直列に接続されている出力端子とを有している入力バッファと、積分抵抗 と、その他端が当該積分器の出力端子に接続されている積分キャパシタとを含ん でおり、印加電圧に対する一対の入力導線のうちの他方に接続するための１つの 入力端子と、積分抵抗の他端と積分キャパシタの一端とに共通に接続されている 他の入力端子とを有している積分器と、積分器の出力端子に接続されている１つ の入力端子と、基準入力端子と、出力端子とを有している比較器と、比較器の出 力端子に接続されている制御論理ユニットと、入力電圧信号の極性状態を検出す る手段と、入力電圧信号の極性の検出に応答して制御論理ユニットにより設定可 能である閉じた状態と開いた状態とを有している１組のアナログスイッチとを含 んでいるスイッチ手段とを備えている。

スイッチ手段は、積分段階の際には、積分信号が積分器の出力端子に発生される と共に積分キャパシタにより貯蔵されるように、入力電圧信号の極性状態に関係 なく積分器が同じ極性方向に上向きの傾斜で変化するようにする極性方向で所定 の期間、入力電圧信号を一対の入力導線を介して印加するために、一対の入力端 子をバッファ及び積分器に対する一対の入力導線と選択的に接続するように動作 し、積分分解段階の際には、ゼロ交差信号が比較器の出力端子から制御論理ユニ ットに対して発生されるように、貯蔵されている積分信号を積分信号の振幅に対 応する可変の期間に亘って所定のレベルまで積分分解させるために、基準電圧が 入力導線を介して、印加される入力電圧とは反対の一定の極性方向でバッファ及 び積分器に印加されるように動作する。

制御論理ユニットは、一連のクロックパルスを発生しているクロックと、積分分 解段階の際にゼロ交差信号が発生されるまでクロックパルスを計数すると共に、 計数されたクロックパルスに対応するアナログ入力電圧信号のディジタル表示を 発生する手段とを含んでいる手段を有している。

本発明のＡ／Ｄ変換器は、ゼロ交差信号を検出する際に残留誤差を測定すると共 に、積分分解時間の一層正確な測定値を発生するために、第２の積分／積分分解 段階で残留電圧信号に所定の比を乗じた信号を積分器にフィードバックすべく、 互いに所定の比の静電容量を有している一対の貯蔵キャパシタを含んでいる。変 換器は、アナログ入力信号を測定するために、多数の積分／積分分解段階を用い て、小分けした積分方式を実行することもできる。

図面の簡単な説明 本発明の上に述べた目的、並びにその他の特徴及び利点は、以下図面について詳 しく説明する。図面において、第１図は従来の積分型アナログ・ディジタル変換 器の回路図である。

第２図は第１図に示すような従来のＡ　／’　Ｄ変換器の積分器出力の線図であ って、極性の異なる入力電圧に対する積分／′積分分解サイクルが反対向きの方 向に傾斜し、その結集積分分解時間の測定値にロールオーバ誤差が生じることを 示す図である。

第３図はモノリシックＡ／Ｄ回路として構成されている本発明による改良された Ａ／Ｄ変換器の回路図である。

第４図は本発明による積分器が同じ上向き傾斜方向に動作することにより、極性 の異なる入力電圧に対する積分分解／積分サイクルを示す線図であって、この結 果、積分分解時間の測定値におけるロールオーバ誤差が減少するか又はなくなる ことを示す図である。

第５図は第３図に示すＡ／Ｄ変換器回路の好ましい実施例の詳細な回路図である 。

第６図は第５図の回路における測定サイクルの異なる段階に対するＡ　／′Ｄ回 路のスイッチの状態を示す表である。

第７Ａ図及び第７Ｂ図は従来と比べた本発明の場合の測定中の正の極性を有する アナログ入力信号に対する積分器の出力を示すグラフである。

第８Ａ図及び第８Ｂ図は従来と比べた本発明の場合の測定中の負の極性を有する アナログ入力信号に対する積分器の出力を示すグラフである。

第９図は小分けしない測定サイクルに比べて、測定サイクルをアナログ入力信号 の小部分に分割した場合を示す時間線図である。

好ましい実施例の詳細な説明 第３図を参照すると、モノリシック回路１００として構成されているＡ　／’　 Ｄ変換器か示されている。モノリシックＡ／Ｄ回路は、バッファ１０１と、積分 器１０２と、比較器１０３及び１０４と、制御論理ユニット１０５と、クロック １０６と、上向き／下向きカウンタ１０７と、アナログ入力信号ＶＩＮに対応す るディジタルデータを出力するインタフェイス論理ユニット１０８とを含んでい る。Ａ／Ｄ変換器回路の全体的な動作、及びその部品の機能は周知であり、前に 第１図の従来のＡ／Ｄ回路について説明した。

モノリシックＡ／Ｄ変換器回路に対するコネクタピンが、電源端子（Ｖ＋、Ｖ− １■、。）と、それぞれ高及び低の基準電圧端子ＲＥＦ（＋）及びＲＥＦ（−） と、アナログ入力電圧■ＩＮに対する一対の入力端子と、共通端子（ＣＯＭＭＯ Ｎ）と、測定されたディジタルデータに対する出力母線と、積分抵抗Ｒと積分キ ャパシタＣＩＮＴとを含んでＮＴ いる種々の外部部品に対する端子と、インクフェイス論理ユニット１０８から外 部のマイクロプロセッサへの制御ビンとを含んでいる。

本発明によれば、Ａ／Ｄ変換器回路は、包括的に参照番号１０９で示す１組のア ナログスイッチと、制御論理ユニット１０５からの制御信号に応答して、スイッ チ１０９の閉じた状態又は開いた状態を設定するアナログ状態装置（ＰＬＡ）１ １０とを含んでいる。本発明の主要な概念として、制御論理ユニット１０５によ って制御されるスイッチ１０９及びアナログ状態装置１１０は、測定サイクルの 積分段階の間に、アナログ入力信号の極性には関係なく、積分器１０２を同じ方 向に上向きの傾斜動作をさせるような極性方向でアナログ入力信号■Ｉｌｌを印 加するために、Ｖｌ−入力端子をバッファ１０１及び積分器１０２に対する入力 導線に選択的に接続するように設定されている。積分分解段階では、高及び低の 基準電圧ＲＥＦ（＋）及びＲＥＦ（−）は、貯蔵された積分電圧信号を所定のレ ベル（ゼロ交差する）まで積分分解するために、積分器の上向きの傾斜方向とは 反対の常に同じ方向にバッファ及び積分器に印加される。

第４図に示すように、積分器１０２の動作は、正及び負の両方の極性の入力信号 ■ＩＮに対して、同じ方向に上向きの傾斜することである。この例では、負の入 力信号に対する正の入力信号に関する積分段階における違いは、積分器の非反転 入力に対する接続がＶｉｎ　Ｌｏ及びＶｉｎ　Ｈｌ、又はその反対に切り換えら れるときに積分器の出力にあるＣ１ｎｔによって誘起される電圧の変化によるも のである。Ｖｉｎ　ＬｏがＣｏｍｍｏｎ＝ＯＶに接続されると、Ｖｉｎ＝−１， ５Ｖのとき、Ｖｉｎ　Ｌｏ＝Ｏｖが積分器の入力に切り換えられると共に、Ｖｉ ｎ　Ｈ４＝−１，５■がバッファの入力に切り換えられる。Ｖｉｎ＝＋１．５ｖ の場合ニハ、Ｖｉｎ　Ｈｉ＝＋１．５Ｖが積分器ノ入力に切り換えられると共に 、Ｖｉｎ　Ｌｏ＝ＯＶがバッファの入力に切り換えられる。正のＶｉｎの場合に は、積分器の入力が１，５ｖ高いので、積分器の出力も負のＶｉｎの場合よりも 、１，５ｖ高い電圧から始まる。積分段階が開始する直前に、Ｃ４ｎｔが−１， ５■に充電され、これにより積分器の出力は、バッファ及び積分器の両方の入力 がＣｏｍｍｏｎ又は０■に接続されていれば、−１，５Ｖに駆動される。負のＶ ｉｎで、積分器の入力がＩｎ　Ｌｏ＝０■に接続されている場合には、積分段階 の初めには、積分器の出力に変化がない。第４図では、このことは下側のグラフ に対応しており、これは−１，５ｖから始まり、その後、０■に向かって上向き に傾斜している。正のＶｉｎの場合には、積分器の人力がＩｎ　Ｈ７＝＋１．５ Ｖに接続され、このため、積分器の出力は−１，５ＶからＯＶヘジャンプする。

第４図では、このことは上側のグラフに対応しており、これは−１，５Ｖから始 まり、ＯＶにジャンプし、その後、＋１．５Ｖに向かって上向きの傾斜になって いる。積分器の入力と出力との間の初期のオフセットの理由は、積分器の出力が 常に正の方向の傾斜になることを活用するためであり、ダイナミックレンジを改 善するために可能な最大の出力変化を与えるべく、出発点を低い電圧にバイアス するためである。

積分分解段階の間、Ｒｅｆ　Ｌｏは積分器の入力に常に切り換えられており、Ｒ ｅｆ　Ｈｉはバッファの入力に常に切り換えられている。従って、積分分解段階 は入力信号のどの極性に対しても同一に見え、こうして、ロールオーバ誤差を大 幅に低減し又はなくす。しかしながら、積分段階の間、積分器の出力は決して負 にドリフトすることがあってはならない。これは、印加された基準の極性はこの 電圧を出発点に向かって積分分解することができないからである。自動ゼロ調整 の変換サイクルでは、２つの入力が共にＣｏｍｍｏｎに短絡されて、内部の装置 のオフセット電圧の読みを与える。次に、このオフセットの読みをアナログ人力 の変換の読みからディジタル式に減算して、オフセットを補正した結果を生ずる ことができる。内部装置のオフセットは、積分段階の開、積分器の出力を負の方 向にドリフトさせるような極性を有するこ七がある。従って、自然に起こると予 想される最大の装置のオフセットに打ち勝つ位に十分大きい約１５ｍＶの慎重な オフセットを導入し、正の積分を保証するような極性にする。

第５図には、スイッチ１０９を有している好ましい実施例のＡ／Ｄ変換器回路が 示されており、スイッチ１０９は、図示の位置１１１〜１２０に設けられている 。測定サイクルの種々の段階に対して、スイッチは論理制御ユニット１０５に応 答して、アナログ状態装置１１０によって設定された通りの閉じた状態又は開い た状態をとる。位置１１１〜１１４にある４つのスイッチは、アナログ入力がい ずれの極性を有していてもそのアナログ入力を、同じ極性方向で２つのバッファ １０１に印加するように設定されている。

２つのバッファは２つの電流ミラー１２３及び１２４と共に、電流モード計装増 幅器と呼ぶことができるようなものを形成している。２つのバッファは、入力電 圧を積分抵抗Ｒｊｎｔに印加し、２つの電流ミラーは、抵抗Ｒｉｎｔを通って積 分器１０２の反転入力の加算節（ノード）に送る電流を再現する。この構成によ り、積分器の入力を一定のバイアスＶｂｉａｓにバイアスすることができ、前に 述べたＶｉｎの異なる極性に対して起こる積分器の出力電圧のジャンプがなくな る。更に、積分器の利得、共通モードの排除、及び雑音の条件は大幅に低下する 。

エバンスの米国特許番号第４５６８９１３号の変換器回路と同様に、本発明の変 換器回路は、積分器の出力の残留電圧を貯蔵する手段を含んでいる。これは、実 際のゼロ交差レベルと、積分サイクルが終わった時点で測定されたレベルとの間 で生ずる。ゼロ交差の後の次のクロックパルスのときに、貯蔵が行われる。好ま しい実施例では、これは貯蔵キャパシタ１２１及び１２２によって行われる。キ ャパシタ１２２は、キャパシタ１２１の値の８倍である。積分サイクルの間、位 １１１１９にあるＸ８−バースイッチが閉じるので、積分器の出力の残留電圧は ８Ｃキヤパシタ１２２に貯蔵される。Ｘ８段階の間、位置１１９にあるスイッチ は開き、位置１１８にあるフィードバックスイッチは閉じる。比較器１０３の両 人力の間、従って、キャパシタ１２２の両端の間の電圧は、スイッチ１１８が閉 じたとき、装置のループによるフィードバックにより、強制的にゼロにされる。

このとき、位置１１９にあるＸ８−バースイッチは開いているので、８Ｃキヤパ シタ１２２に存在していた電荷はこのとき、ＩＣキャパシタ１２１に流れる。こ れが積分器の出力に、積分分解段階の終わりにおける残留電圧の一８倍の電圧を 誘起する。次に、この電圧は、最初の積分分解の８倍又は３ビット多いカウント の分解能で積分分解される得る。例えば、最初の積分分解段階が１０２４カウン トまである場合、これは１０ビツトの分解能に対応する。この後の２回のＸ８段 階により、３＋３＝６ビツトの分解能がこの変換に加わり、合計１６ビツトの変 換となる。各々のＸ８段階は９６クロツクサイクルしがかがらないことがあるか ら、全体の変換時間は、普通の１６ビツトの積分分解に要求される６５５３６ク ロツクサイクルを全部実行した場合よりも、ずっと短くなる。このため、一層高 速のＡ／Ｄ変換器を構成することができる。

Ａ／Ｄ変換器の測定サイクルは、積分器をリセットすると共に、比較器をその引 き外し点（トリップポイント）の縁に設定するゼロ積分段階Ｚｌと、アナログ入 力信号を積分する第１の積分段階ＩＮＴ〜１と、時間の測定値を導出すべく貯蔵 された積分電圧を積分分解する積分分解段階ＤＥと、積分器の出力にある残留電 圧に倍数８を乗するＸ８段階と、オフセット変換サイクルの間、２つの入力を短 絡して装置のオフセットを積分する第２の積分段階ＩＮＴ−２と、変換サイクル 中の幾つかの点で、内部の信号を落着かせるために又はゼロ交差が検出された後 の積分分解段階の終わりの待ち状態として種々の段階の終わりに発生する休止段 階とを含んでいる。測定サイクルのこれらの段階に対する１組のスイッチ１０９ の状態が、第６図の表に示されている。

変形の動作モードでは、Ａ／Ｄ変換器は、アナログ入力信号を相次いで小分けす るために、一連の測定段階を実行することができる。米国特許番号第４６５６４ ５９号及び前に引用したロジャース及びサーバの論文に記載されているように、 ある２重勾配Ａ／Ｄ変換器がアナログ電圧を変換することができる速度に対する 制約は、積分分解された信号のゼロ交差を検出する比較器の有限の応答時間であ る。

比較器の応答時間は、積分器が充電し得る最大電圧が装置の分解能によって分割 されていることにも関係する。しかしながら、積分器の最大電圧は典型的には、 装置の電源電圧によって制限されている。電源電圧を高くすると、消費電力が増 加すると共に、装置の設計が複雑になる。従って、こういう観点から、測定サイ クルを複数の互い違いの積分／積分分解段階に分割し、その各々が電力線路の完 全な１サイクル未満になるようにすることにより、見かけ上増大した積分器の電 圧変化が達成される。その結果、積分／積分分解段階の数に従って、見かけの積 分器の電圧変化を増加しながら、電力線路の雑音の排除又は通常モードの排除が 維持される。各々の積分分解段階の終わりと次の積分段階の始めとの間に休止段 階を介在させ、その間の時間、積分器の出力が一定にとどまるようにする。これ を用いるのは、前の段階からの残留信号を次の段階の出発点として保存するため である。

第９図の波形図（ａ）は１つの測定サイクルに亘る普通の１つの積分／積分分解 段階を示しており、これに対して、波形図（ｂ）は測定サイクルを４つの積分／ 積分分解段階に分割し、４つの段階に対する信号積分時間の和を１つの段階の測 定サイクルに対する時間ｔＶＩＮＴと等しくした場合を示している。波形図（ｂ ）に示す方式の場合の各々の小分けされた測定段階のタイミングが、波形図（ｃ ）に電源波形の陰影を施した区域に対して示されている。

第７Ａ図及び第７Ｂ図と、第８Ａ図及び第８Ｂ図とは、この段階に分割した測定 方式を用いたときの、同じ大きさを有しているそれぞれ正及び負の入力電圧に対 する積分器の出力を示す。出力波形の初めに示す短い応答ＤＤは、入力信号の極 性に対する検出サイクルである。出力波形に続いて示す応答は、残留誤差に対す る測定である。第７Ａ図及び第８Ａ図では、積分段階が−１，５ｖにバイアスさ れている。

この例では、合計の積分段階に５１２クロツクサイクルかかり、積分分解段階は 、１０ビツトの変換に対応して、０から１０２４クロツクサイクルまでの間の時 間がかかる。

２つのＸ８段階が、この分解能を１３ビツトに、そしてその後、１６ビツトに高 める。本発明は、モノリシックＡＤＣ回路、特にＢｉＭＯ３ＡＤＣに適用した場 合に、特に有利である。アナログフロントエンドにあるすべてのスイッチのタイ ミング及び制御は、ＰＬＡ状態装置によって制御することができる。出力データ （１６ビツト、極性ビット及び範囲外ビット）は、例えば第３図に示すように、 ８ビツトのバイト本位母線又はピンで選択可能なボー速度を有する直列ＵＡＲＴ インタフェイスのような相異なる形式のインタフェイスを介して、アクセスする ことができる。

他の直列方式により、大抵の商業用マイクロコントローラの同期転送フォーマッ トに対処することができる。

本発明によるＡ／Ｄ変換器回路は、ロールオーバ誤差を大幅に低減し又はな（す と共に、普通用いられている基準キャパシタの必要性を除くことにより、これま でに確立された２重勾配変換方式を改善するものである。高及び低の基準電圧は 、同じ極性方向でバッファ及び積分器に常に印加される。このことは、かなり大 型で高価な０．１μＦ又は１μＦの誘電体吸収の小さいキャパシタ（ポリプロピ レン又は同様な材料）のコスト及び空間をユーザが節約できることになると共に 、幾つかのピンの必要もなくなる。更に、積分分解段階の間、回路に切り換える ときに基準キャパシタと漂遊静電容量の端子との間で電荷が分けられることに伴 う誤差もなくなる。

ここで説明した本発明の特定の実施例は単に例示に過ぎず、本発明の考えに従っ て、これに他の種々の変更及び改変を加えることができる。このようなすべての 実施例、並びにその変更及び改変は、請求の範囲に記載した本発明の範囲内に属 するものと考えられる。

Ｖ＝ψ曾びト

Claims (25)

【特許請求の範囲】
1. １．正及び負の極性状態のうちの一方を有している未知のアナログ入力電圧信号 を受け取る一対の入力端子と、該入力端子に接続されており、前記アナログ入力 電圧信号を表す出力ディジタル信号に変換されるべき積分信号を発生する積分器 とを有している積分型Ａ／Ｄ変換器であって、前記未知のアナログ入力電圧信号 の極性状態を検出すると共に、該極性状態が前記正及び負の極性状態のうちの所 定の一方とは反対である場合に前記入力電圧信号の極性状態を前記所定の極性状 態に変換する手段と、ロールオーバ誤差をなくすために前記積分器に印加される 前記入力電圧信号が常に同じ前記所定の極性状態にあるように、前記所定の極性 状態にあるか又は該所定の極性状態に変換された前記アナログ入力電圧信号を積 分すると共に出力ディジタル信号に変換すべく前記積分器に印加する手段とを備 えた積分型Ａ／Ｄ変換器。
2. ２．前記未知のアナログ入力電圧信号の極性状態を検出すると共に変換する前記 手段は、制御論理ユニットと、前記未知のアナログ入力電圧信号の極性の検出に 応答して前記制御論理ユニットにより設定可能である閉じた状態と開いた状態と を有している１組のアナログスイッチとを含んでいるスイッチ手段を備えており 、該スイッチ手段は、前記入力電圧信号を前記所定の極性の方向で前記積分器に 印加するために、前記一対の入力端子を前記積分器に選択的に接続するように動 作している請求項１に記載の積分型Ａ／Ｄ変換器。
3. ３．前記入力電圧信号の正及び負の極性状態にそれぞれ対応している所定の高及 び低の値を有する基準電圧の一対の源を更に含んでおり、前記スイッチ手段は、 積分段階の際には、前記入力電圧信号が前記所定の極性状態に対応する極性方向 に所定の期間の間前記積分器に印加され、同じ前記極性の方向の積分信号が前記 積分器の出力に発生されるように前記論理制御ユニットにより制御されていると 共に、積分分解段階では、前記積分電圧信号の振幅に対応する可変の期間の間に 亘って前記積分電圧信号を所定のレベルまで積分分解するために、前記検出する 手段により検出された前記入力電圧信号の極性状態に応じて、前記高又は低の基 準電圧のいずれかが反対の極性方向で前記積分器に印加されるように前記論理制 御ユニットにより制御されている請求項２に記載の積分型Ａ／Ｄ変換器。
4. ４．前記積分器の出力を基準レベルと比較すると共に、該出力が該基準レベルに 達したときにゼロ交差信号を発生する比較器を更に含んでおり、前記制御論理ユ ニットは、一連のクロックパルスを発生するクロックと、前記ゼロ交差信号が発 生されるまで前記積分分解段階の際に前記クロックパルスを計数する手段と、前 記計数されたクロックパルスに対応する前記アナログ入力電圧信号のディジタル 表示を発生する手段とを含んでいる請求項３に記載の積分型Ａ／Ｄ変換器。
5. ５．前記スイッチ手段は、前記制御論理ユニットから発生される制御信号に応答 して前記１組のスイッチの状態を設定するアナログ状態装置を含んでいる請求項 １に記載の積分型Ａ／Ｄ変換器。
6. ６．正及び負の極性状態のうちの一方を有している未知のアナログ入力電圧信号 を受け取る一対の入力端子と、該入力端子に接続されており、前記入力電圧信号 を積分すると共に、その後該積分された信号を基準電圧に対して積分分解する積 分器と、該積分器の出力を所定の基準レベルと比較すると共に、前記積分器の出 力が前記所定の基準レベルに達したときにゼロ交差信号の出力を発生する比較器 とを有している積分型Ａ／Ｄ変換器であって、前記比較器の出力に接続されてい る制御論理ユニットと、前記入力電圧信号の極性状態を検出する手段と、前記入 力電圧信号の極性状態の検出に応答して前記制御論理ユニットにより設定可能で ある閉じた状態と開いた状態とを有している１組のアナログスイッチとを含んで いるスイッチ手段を備えており、 該スイッチ手段は、積分段階の際には、積分信号が前記積分器の出力に発生され るように、前記積分器が前記入力電圧信号の極性状態に関係なく同じ極性方向に 上向きの傾斜で変化するようにする極性方向で所定の期間の間、前記入力電圧信 号を印加するために前記入力端子を前記積分器に選択的に接続するよう動作して いると共に、積分分解段階の際には、前記比較器がゼロ交差信号を前記制御論理 ユニットに対して発生するように、前記積分信号の振幅に対応する可変の期間に 亘って所定のレベルまで前記積分信号を積分分解させるべく、前記積分器の上向 き傾斜方向とは反対の極性方向で基準電圧を前記積分器に印加するために前記入 力端子を前記積分器に選択的に接続するよう動作している積分型Ａ／Ｄ変換器。
7. ７．前記制御論理ユニットは、一連のクロックパルスを発生するクロックと、前 記ゼロ交差信号が発生するまで前記積分分解段階の際に前記クロックパルスを計 数すると共に、前記計数されたクロックパルスに対応する前記入力電圧信号のデ ィジタル表示を発生する手段とを含んでいる請求項６に記載の積分型Ａ／Ｄ変換 器。
8. ８．一対の貯蔵キャパシタを更に含んでおり、一方のキャパシタは、切り換え可 能な分路を介して前記積分器の出力に接続されており、他方のキャパシタは、前 記積分器と前記比較器との間に前記分路と並列に接続されており、前記貯蔵キャ パシタは、前記ゼロ交差信号を検出する際の残留誤差を測定すると共に前記積分 分解時間の一層正確な測定値を発生するために、第２の積分／積分分解段階で所 定の比を乗じた残留電圧信号を前記積分器にフィードバックすべく、互いに前記 所定の比の静電容量を有している請求項６に記載の積分型Ａ／Ｄ変換器。
9. ９．前記積分器、比較器、スイッチ手段及び制御論理ユニットは、集積回路とし て形成されている請求項６に記載の積分型Ａ／Ｄ変換器。
10. １０．前記１組のスイッチ及び前記制御論理ユニットは、自動ゼロ補正動作を行 うように前記スイッチの状態を設定する手段を含んでいる請求項６に記載の積分 型Ａ／Ｄ変換器。
11. １１．前記１組のスイッチ及び前記制御論理ユニットは、前記積分分解時間を測 定するための第１の積分／積分分解段階と、その後に続く、所定の乗数を乗じた 前記積分器の出力の残留電圧を貯蔵するための残留値貯蔵段階と、その後の、前 記積分分解時間の第１の測定値から減算すべき残留誤差を測定するための第２の 積分／積分分解段階とを実行するように、前記スイッチの状態を設定する手段を 含んでいる請求項６に記載の積分型Ａ／Ｄ変換器。
12. １２．前記所定の乗数は８であると共に、更に３ビットの測定分解能をもたらし ている請求項１１に記載の積分型Ａ／Ｄ変換器。
13. １３．前記１組のスイッチ及び前記制御論理ユニットは、合計１６ビットの測定 分解能をもたらすように、１０ビットの測定に対応する数のクロックパルス以内 の測定サイクルと、前記第２の積分／積分分解段階と、更に３ビットの残留誤差 の測定分解能をもたらす第３の積分／積分分解段階とを実行するように、前記ス イッチの状態を設定する手段を含んでいる請求項１２に記載の積分型Ａ／Ｄ変換 器。
14. １４．１６ビットの上向き／下向きカウンタを更に含んでいる請求項１３に記載 の積分型Ａ／Ｄ変換器。
15. １５．前記集積回路に形成されており、前記制御論理ユニットから発生される制 御信号に応答して前記１組のスイッチの状態を設定するアナログ状態装置を更に 含んでいる請求項９に記載の積分型Ａ／Ｄ変換器。
16. １６．正及び負の極性状態のうちの一方を有している未知のアナログ入力電圧信 号を受け取る一対の入力端子と、所定の高及び低の値を有している基準電圧をそ れぞれ受け取る一対の基準電圧端子と、 印加される電圧に対する一対の入力導線のうちの一方に接続するための１つの入 力端子と、その出力端子にフィードバック接続されている他の入力端子と、積分 抵抗の一端と直列に接続されている出力端子とを有している入力バッファと、 前記積分抵抗と、その他端が当該積分器の出力端子に接続されている積分キャパ シタとを含んでおり、印加される電圧に対する前記一対の入力導線のうちの他方 に接続するための１つの入力端子と、前記積分抵抗の他端と前記積分キャパシタ の一端とに共通に接続されている他の入力端子とを有している積分器と、 該積分器の出力端子に接続されている１つの入力端子と、基準入力端子と、出力 端子とを有している比較器と、該比較器の出力端子に接続されている制御論理ユ ニットと、前記入力電圧信号の極性状態を検出する手段と、前記入力電圧信号の 極性の検出に応答して前記制御論理ユニットにより設定可能である閉じた状態と 開いた状態とを有している１組のアナログスイッチとを含んでいるスイッチ手段 とを備えており、 該スイッチ手段は、積分段階の際には、積分信号が前記積分器の出力端子に発生 されると共に前記積分キャパシタにより貯蔵されるように、前記入力電圧信号の 極性状態に関係なく前記積分器が同じ極性方向に上向きの傾斜で変化するように する極性方向で所定の期間の間、前記入力電圧信号を前記一対の入力導線を介し て印加するために、前記一対の入力端子を前記バッファ及び前記積分器に対する 前記一対の入力導線と選択的に接続するよう動作していると共に、積分分解段階 の際には、ゼロ交差信号が前記比較器の出力端子から前記制御論理ユニットに対 して発生されるように、前記貯蔵された積分信号の振幅に対応する可変の期間に 亘って該積分信号を所定のレベルまで積分分解させるべく、検出された入力電圧 信号の極性状態に応じて前記高又は低の基準電圧のいずれかが前記入力導線を介 して、前記積分器の上向き傾斜方向と反対の極性方向で前記バッファ及び前記積 分器に印加されるよう動作しており、前記制御論理ユニットは、一連のクロック パルスを発生するクロックと、前記ゼロ交差信号が発生されるまで前記積分分解 段階の際に前記クロックパルスを計数すると共に、前記計数されたクロックパル スに対応する前記アナログ入力電圧信号のディジタル表示を発生する手段とを含 んでいる積分型Ａ／Ｄ変換器。
17. １７．一対の貯蔵キャパシタを更に含んでおり、一方のキャパシタは、切り換え 可能な分路を介して前記積分器の出力端子に接続されており、他方のキャパシタ は、前記積分器と前記比較器との間に前記分路と並列に接続されており、前記貯 蔵キャパシタは、前記ゼロ交差信号を検出する際の残留誤差を測定すると共に前 記積分分解時間の一層正確な測定値を発生するために、第２の積分／積分分解段 階で所定の比を乗じた残留電圧信号を前記積分器にフィードバックすべく、互い に前記所定の比の静電容量を有している請求項１６に記載の積分型Ａ／Ｄ変換器 。
18. １８．前記一対の入力端子、一対の基準端子、入力パッファ、積分器、比較器、 スイッチ手段及び制御論理ユニットは、集積回路として形成されている請求項１ ６に記載の積分型Ａ／Ｄ変換器。
19. １９．前記１組のスイッチ及び前記制御論理ユニットは、自動ゼロ補正動作を行 うように前記スイッチの状態を設定する手段を含んでいる請求項１６に記載の積 分型Ａ／Ｄ変換器。
20. ２０．前記１組のスイッチ及び前記制御論理ユニットは、前記積分分解時間を測 定するための第１の積分／積分分解段階と、その後に続く、所定の乗数を乗じた 前記積分器の出力の残留電圧を貯蔵するための残留値貯蔵段階と、その後の、前 記積分分解時間の第１の測定値から減算すべき残留誤差を測定するための第２の 積分／積分分解段階とを実行するように、前記スイッチの状態を設定する手段を 含んでいる請求項１６に記載の積分型Ａ／Ｄ変換器。
21. ２１．前記所定の乗数は８であると共に、更に３ビットの測定分解能をもたらし ている請求項２０に記載の積分型Ａ／Ｄ変換器。
22. ２２．前記１組のスイッチ及び前記制御論理ユニットは、合計１６ビットの測定 分解能をもたらすように、１０ビットの測定に対応する数のクロックパルス以内 の測定サイクルと、前記第２の積分／積分分解段階と、更に３ビットの残留誤差 の測定分解能をもたらす第３の積分／積分分解段階とを実行するように、前記ス イッチの状態を設定する手段を含んでいる請求項２１に記載の積分型Ａ／Ｄ変換 器。
23. ２３．１６ビットの上向き／下向きカウンタを更に含んでいる請求項２２に記載 の積分型Ａ／Ｄ変換器。
24. ２４．前記１組のスイッチ及び前記制御論理ユニットは、前記アナログ入力信号 を測定すべく多数の積分／積分分解段階を用いて小分けした積分動作を実行する ように、前記スイッチの状態を設定する手段を含んでいる請求項１６に記載の積 分型Ａ／Ｄ変換器。
25. ２５．前記集積回路に形成されており、前記制御論理ユニットから発生される制 御信号に応答して前記１組のスイッチの状態を設定するアナログ状態装置を更に 含んでいる請求項１８に記載の積分型Ａ／Ｄ変換器。