JPS6011491B2 - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
- Publication number
- JPS6011491B2 JPS6011491B2 JP7217279A JP7217279A JPS6011491B2 JP S6011491 B2 JPS6011491 B2 JP S6011491B2 JP 7217279 A JP7217279 A JP 7217279A JP 7217279 A JP7217279 A JP 7217279A JP S6011491 B2 JPS6011491 B2 JP S6011491B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- capacitor
- conversion
- circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、電荷再分布による容量列形ＤＡ変換器を用い
た逐次比較帰還形ＡＤ変換回路に関し、特にＭＯＳ−Ｌ
ＳＩに好適な符号化回路に関するものである。
た逐次比較帰還形ＡＤ変換回路に関し、特にＭＯＳ−Ｌ
ＳＩに好適な符号化回路に関するものである。
この種従来のＡＤ変換回路は、例えば、ｌＥＥＥＪｏ川
雌１ ｏｆ Ｓｏｌｉｄ−ＳＰｔｅ ＣｉｒｃｕｉｔＳ
、Ｖｏｌ．ＳＣ−１１、Ｎｏ．６、Ｄｅｃｅｍ戊ｒｌ９
７６、ｐｐ７４０一７４７“ＡＳｅｇｍｅｎｔｅｄ 〆
−２５８ａｗ ＰＣＭ Ｖｏｉｃｅ ＥｎｃｏｄｅｒＵ
ｔｉｌｊｚｉｎｇＮＭＯＳＴｅｃｈｎｏｌｏ鋤’’に開
示されており、その回路は第１図に示すように構成され
ている。
雌１ ｏｆ Ｓｏｌｉｄ−ＳＰｔｅ ＣｉｒｃｕｉｔＳ
、Ｖｏｌ．ＳＣ−１１、Ｎｏ．６、Ｄｅｃｅｍ戊ｒｌ９
７６、ｐｐ７４０一７４７“ＡＳｅｇｍｅｎｔｅｄ 〆
−２５８ａｗ ＰＣＭ Ｖｏｉｃｅ ＥｎｃｏｄｅｒＵ
ｔｉｌｊｚｉｎｇＮＭＯＳＴｅｃｈｎｏｌｏ鋤’’に開
示されており、その回路は第１図に示すように構成され
ている。
ここで、１は入力端子、２は電荷再分布による容量列形
ＤＡ変換器を構成する容量値ＩＣ、公、４Ｃ、８Ｃ、…
…、２ｎＣの２進重み付けをしたＭＯＳコンデンサ等に
よる容量列、．３はＤＡ変換用スイッチ列、４はより下
位のステップ電圧Ｖｓｔｅｐを発生するＤＡ変換器（ス
テップ発生器）、５はコンパレータ、６は基準電圧十Ｖ
ｒｅｆ、一Ｖ肘の極性切換えスイッチ、７はサンプリン
グスイッチ、８は一端接地のスイッチ、９は逐次比較用
レジスタを含む逐次近似制御回路、１０はＡＤ変換出力
を取り出す出力端子である。まず最初にスイッチ３は左
端位置となし、スイッチ８をグランド端子に切換え、そ
の状態でサンプリングスイッチ７をいったんグランド端
子に接続してから入力端子１側に切換え、それにより入
力端子１からの入力Ｖ‘ｎを容量列２にサンプリングす
る。次いでスイッチ８を開放し、スイッチ７をグランド
端子に切換える。そのときの容量列２の出力電圧Ｖｏｕ
ｔ＝Ｖｉｎがコンパレータ５に供給され、コンパレータ
５の他方の入力ＯＶと比較され、以て入力電圧Ｖｉｎの
極性がコンパレータ５により判定される。その判定出力
により逐次近似制御回路９は基準電圧極性切換スイッチ
６を制御し、入力電圧Ｖｉｎが正電位のときは十ＶＭ、
負電位のときは一Ｖ的をスイッチ３の各中央端子に供総
合する。次いで、逐次近似制御回路９は所定のァルゴリ
ズムに従ってスイッチ３を制御して電荷の再分布を行い
、コンパレータ５では入力電圧を逐次比較し、その結果
を帰還していく。この逐次近似の過程で出力電圧Ｖ。山
の極性が変化するとコンパレータ５の磁性判定出力が変
化し、その極Ｉ性反転時に基準電圧を容量列２のＭＯＳ
コンデンサに供給するように動作したスイッチ３のスイ
ッチセグメントは右端の位置に切換えられ、基準電圧＋
Ｖｒｅｒあるいは−Ｖｒｅｒを所定ステップに分割した
ステップ電圧Ｖｓｔｅｐが逐次近似の形態で容量列２に
印加され、ＡＤ変換が行われる。それにより、出力端子
１０からは直列または並列形式のデジタル変換出力が取
り出される。この種回路は、構成が簡単であり、しかも
容量、スイッチを容易に製作できるＭＯＳ一ＬＳＩで多
く用いられている。このＡＤ変換回路では、両極性の基
準電圧十Ｖｒぜと−Ｖｒｅｆを必要としているが、かか
る基準電圧を供給する電源には出力電圧値の精度、安定
性が要求される点に鑑みて、正負２つの基準電圧源を必
要とすることはコスト増加を招く。
ＤＡ変換器を構成する容量値ＩＣ、公、４Ｃ、８Ｃ、…
…、２ｎＣの２進重み付けをしたＭＯＳコンデンサ等に
よる容量列、．３はＤＡ変換用スイッチ列、４はより下
位のステップ電圧Ｖｓｔｅｐを発生するＤＡ変換器（ス
テップ発生器）、５はコンパレータ、６は基準電圧十Ｖ
ｒｅｆ、一Ｖ肘の極性切換えスイッチ、７はサンプリン
グスイッチ、８は一端接地のスイッチ、９は逐次比較用
レジスタを含む逐次近似制御回路、１０はＡＤ変換出力
を取り出す出力端子である。まず最初にスイッチ３は左
端位置となし、スイッチ８をグランド端子に切換え、そ
の状態でサンプリングスイッチ７をいったんグランド端
子に接続してから入力端子１側に切換え、それにより入
力端子１からの入力Ｖ‘ｎを容量列２にサンプリングす
る。次いでスイッチ８を開放し、スイッチ７をグランド
端子に切換える。そのときの容量列２の出力電圧Ｖｏｕ
ｔ＝Ｖｉｎがコンパレータ５に供給され、コンパレータ
５の他方の入力ＯＶと比較され、以て入力電圧Ｖｉｎの
極性がコンパレータ５により判定される。その判定出力
により逐次近似制御回路９は基準電圧極性切換スイッチ
６を制御し、入力電圧Ｖｉｎが正電位のときは十ＶＭ、
負電位のときは一Ｖ的をスイッチ３の各中央端子に供総
合する。次いで、逐次近似制御回路９は所定のァルゴリ
ズムに従ってスイッチ３を制御して電荷の再分布を行い
、コンパレータ５では入力電圧を逐次比較し、その結果
を帰還していく。この逐次近似の過程で出力電圧Ｖ。山
の極性が変化するとコンパレータ５の磁性判定出力が変
化し、その極Ｉ性反転時に基準電圧を容量列２のＭＯＳ
コンデンサに供給するように動作したスイッチ３のスイ
ッチセグメントは右端の位置に切換えられ、基準電圧＋
Ｖｒｅｒあるいは−Ｖｒｅｒを所定ステップに分割した
ステップ電圧Ｖｓｔｅｐが逐次近似の形態で容量列２に
印加され、ＡＤ変換が行われる。それにより、出力端子
１０からは直列または並列形式のデジタル変換出力が取
り出される。この種回路は、構成が簡単であり、しかも
容量、スイッチを容易に製作できるＭＯＳ一ＬＳＩで多
く用いられている。このＡＤ変換回路では、両極性の基
準電圧十Ｖｒぜと−Ｖｒｅｆを必要としているが、かか
る基準電圧を供給する電源には出力電圧値の精度、安定
性が要求される点に鑑みて、正負２つの基準電圧源を必
要とすることはコスト増加を招く。
しかも、スイッチとしては十Ｖｒぜ〜一Ｖ．ｅ「のよう
に広い動作電圧範囲にわたって動作するものであるを要
し、そのためにはＣ−ＭＯＳによってスイッチを構成し
ている。従って、外付の基準電圧回路が増加したり、Ｃ
−ＭＯＳを用いることによってＬＳＩのチップ面積が増
加する欠点があった。特に、第１図に示した容量列２の
ＭＯＳコンデンサの個数が増大すると、それに対応する
スイッチ３の各スイッチセグメントをＣ‐ＭＯＳで構成
するので、Ｃ−ＭＯＳ個数、すなわちＬＳＩのチップ面
積が著しく増大してしまう。本発明の目的は、上述した
欠点を除去して逐次比較帰還形ＡＤ変換回路を提供する
ことにあり、そのために、本発明では、基準電圧を単樋
性となし、入力電圧の極性に応じて、その入力電圧の容
量列への充電方向を切換えるようにし、かかる充電後の
逐次比較を一定の樋性で行うようにする。
に広い動作電圧範囲にわたって動作するものであるを要
し、そのためにはＣ−ＭＯＳによってスイッチを構成し
ている。従って、外付の基準電圧回路が増加したり、Ｃ
−ＭＯＳを用いることによってＬＳＩのチップ面積が増
加する欠点があった。特に、第１図に示した容量列２の
ＭＯＳコンデンサの個数が増大すると、それに対応する
スイッチ３の各スイッチセグメントをＣ‐ＭＯＳで構成
するので、Ｃ−ＭＯＳ個数、すなわちＬＳＩのチップ面
積が著しく増大してしまう。本発明の目的は、上述した
欠点を除去して逐次比較帰還形ＡＤ変換回路を提供する
ことにあり、そのために、本発明では、基準電圧を単樋
性となし、入力電圧の極性に応じて、その入力電圧の容
量列への充電方向を切換えるようにし、かかる充電後の
逐次比較を一定の樋性で行うようにする。
以下に図面を参照して本発明を詳細に説賜する。本発明
ＡＤ変換回路の一例を第２図に示す。
ＡＤ変換回路の一例を第２図に示す。
ここで第１図と同様の個所には同一符号を付してその説
明を省略する。第２図において、７１および７２は容量
列２の各容量の共通電極をそれぞれ入力端子１およびグ
ランド端子に接続するサンプリング用スイッチ、７３お
よび７４は容量列２の各容量の他方の電極をＤＡ変換用
切換スイッチ３を介してそれぞれ入力端子１およびグラ
ンド端子に接続するサンプリング用スイッチである。本
発明では、単極性の基準電圧Ｖ「ｅｒを直接にスイッチ
３の中央端子に供給する。スイッチ３の左側および右側
端子の接続は第１図示の従来回路と同様である。第２図
に示した本発明ＡＤ変換回路の動作を第３図のタイムチ
ャートを参照して説明すると、まず第１のタイムス。
明を省略する。第２図において、７１および７２は容量
列２の各容量の共通電極をそれぞれ入力端子１およびグ
ランド端子に接続するサンプリング用スイッチ、７３お
よび７４は容量列２の各容量の他方の電極をＤＡ変換用
切換スイッチ３を介してそれぞれ入力端子１およびグラ
ンド端子に接続するサンプリング用スイッチである。本
発明では、単極性の基準電圧Ｖ「ｅｒを直接にスイッチ
３の中央端子に供給する。スイッチ３の左側および右側
端子の接続は第１図示の従来回路と同様である。第２図
に示した本発明ＡＤ変換回路の動作を第３図のタイムチ
ャートを参照して説明すると、まず第１のタイムス。
ツトにおいてスイッチ７１をオン、スイッチ７２〜７４
をオフとして入力をコンパレータ５に導き、その極性を
判定する。なお、この時点では容量列２への充電は行わ
れず、単に容量列２の共通側に入力電圧Ｖｉｎが印加さ
れるのみであり、コンパレータ５は時間遅れなしに入力
電圧Ｖｉｎの犠牲を判定できる。その極性が例えば正極
性の場合、次の第２タイムスロットにおいてスイッチ７
３，７２をオン、スイッチ７１，７４をオフとなし、ま
たスイッチ３はすべて左端の懐点に接続することにより
、入力電圧Ｖ；ｎを容量列２に充電する。一方、負極性
の場合、スイッチ７１，７４をオン、スイッチ７２，７
３をオフとして正極性の場合とは逆の方向に容量列２に
充電する。次に第３タイムスロツトム汎盗は所定のアル
ゴリズムに従って逐次近似制御回路８の制御の下にスイ
ッチ列３を切換えていき、コンパレータ５により逐次比
較を行い、第３図に示すように第１ビット判定、第２ビ
ット判定、・・・・・・というようにしてＡ／○変換を
行う。ここで、第１タイムスロットで極性判定を行った
時の入力電圧と第２タイムスロットで充電するときの入
力電圧の間に差があると誤差が生じるので、この期間入
力電圧は保持されている必要があるが、ＭＯＳ−ＬＳＩ
では帯城制限用サンプル値フィル夕をＡ／Ｄ変換器に前
層することが多く、上記の事項は制約とはならない。
をオフとして入力をコンパレータ５に導き、その極性を
判定する。なお、この時点では容量列２への充電は行わ
れず、単に容量列２の共通側に入力電圧Ｖｉｎが印加さ
れるのみであり、コンパレータ５は時間遅れなしに入力
電圧Ｖｉｎの犠牲を判定できる。その極性が例えば正極
性の場合、次の第２タイムスロットにおいてスイッチ７
３，７２をオン、スイッチ７１，７４をオフとなし、ま
たスイッチ３はすべて左端の懐点に接続することにより
、入力電圧Ｖ；ｎを容量列２に充電する。一方、負極性
の場合、スイッチ７１，７４をオン、スイッチ７２，７
３をオフとして正極性の場合とは逆の方向に容量列２に
充電する。次に第３タイムスロツトム汎盗は所定のアル
ゴリズムに従って逐次近似制御回路８の制御の下にスイ
ッチ列３を切換えていき、コンパレータ５により逐次比
較を行い、第３図に示すように第１ビット判定、第２ビ
ット判定、・・・・・・というようにしてＡ／○変換を
行う。ここで、第１タイムスロットで極性判定を行った
時の入力電圧と第２タイムスロットで充電するときの入
力電圧の間に差があると誤差が生じるので、この期間入
力電圧は保持されている必要があるが、ＭＯＳ−ＬＳＩ
では帯城制限用サンプル値フィル夕をＡ／Ｄ変換器に前
層することが多く、上記の事項は制約とはならない。
また、コンパレータ５としてはオフセット誤差の小さい
ものが要求されるが、ＭＯＳ構成のコンパレータの場合
でもチョツパの原理によりこの誤差を除去して理想的な
コンパレータを得ることは容易である。
ものが要求されるが、ＭＯＳ構成のコンパレータの場合
でもチョツパの原理によりこの誤差を除去して理想的な
コンパレータを得ることは容易である。
なお、第２図は非線形のＡＤ変換回路について示したが
、本発明は線形のＡＤ変換回路にも適用できる。また、
ＤＡ変換器４は用いなくてもよい。このように、本発明
によれば従来の回路とほぼ同一の回路規模で、基準電圧
を単極性化できる。
、本発明は線形のＡＤ変換回路にも適用できる。また、
ＤＡ変換器４は用いなくてもよい。このように、本発明
によれば従来の回路とほぼ同一の回路規模で、基準電圧
を単極性化できる。
従って、基準電圧回路の構成が簡単になり、正負のトラ
ッキングの問題もなくなる。また、スイッチ３に加わる
電圧は正負にわたらないので、スイッチ３をＭＯＳトラ
ンジスタで構成する場合にＰチャンネルトランジスタの
みで良く、チップ面積を低減できる。第２図の例では、
容量列２の上部電極（共通電極）に浮遊容量があるとき
には、上部電極に入力電圧Ｖｉｎを印力して充電する場
合、浮遊容量にも充電がなされるが、その逆の場合では
、かかる上部電極に浮遊容量が充電されないため、両者
ではコンパレ−夕５に加わるＤＡ変換出力のフルスケー
ルが異なり誤差となる。
ッキングの問題もなくなる。また、スイッチ３に加わる
電圧は正負にわたらないので、スイッチ３をＭＯＳトラ
ンジスタで構成する場合にＰチャンネルトランジスタの
みで良く、チップ面積を低減できる。第２図の例では、
容量列２の上部電極（共通電極）に浮遊容量があるとき
には、上部電極に入力電圧Ｖｉｎを印力して充電する場
合、浮遊容量にも充電がなされるが、その逆の場合では
、かかる上部電極に浮遊容量が充電されないため、両者
ではコンパレ−夕５に加わるＤＡ変換出力のフルスケー
ルが異なり誤差となる。
かかる誤差の影響を除去するために、第４図の本発明の
実施例では、容量列２の共通電極側の浮遊容量と同程度
の容量値Ｃｃの容量２１をかかる共通電極に接続し、こ
の容量２１の池端をスイッチ３１を介してグランド端子
に接続し、しかも容量２１の他端をスイッチ３２を介し
てスイッチ７３と７４との接続点に接続する。本例では
、入力電圧Ｖ，ｎが負値をとり、Ｖｉｎを容量列２の上
部電極から充電する場合、スイッチ３１，３２をオフと
し、入力電圧Ｖｉｎが正値をとり、Ｖｉｎを容量列２の
下部電極から充電するときは、スイッチ３２をオン、ス
イッチ３１をオフとして、容量２１にも充電を行い、そ
の後ＡＤ変換を行う場合には、スイッチ３１をオン、ス
イッチ３２をオフとすれば良い。この場合には、入力電
圧Ｖｉｎが正のときに、ＡＤ変換のフルスケール電圧は
基準電圧に対して容量２１の分だけ減少するが、これは
問題とはならない。第４図示の例では入力電圧Ｖｉｎが
負のときにフルスケール値が小さくなるのに合わせて、
Ｖｉｎが正のときには容量２１によりフルスケール値を
小さくするが、次に入力電圧Ｖ：ｎが負の場合にフルス
ケール値が小さくならないように補正する本発明の更に
他の例を第５図に示す。
実施例では、容量列２の共通電極側の浮遊容量と同程度
の容量値Ｃｃの容量２１をかかる共通電極に接続し、こ
の容量２１の池端をスイッチ３１を介してグランド端子
に接続し、しかも容量２１の他端をスイッチ３２を介し
てスイッチ７３と７４との接続点に接続する。本例では
、入力電圧Ｖ，ｎが負値をとり、Ｖｉｎを容量列２の上
部電極から充電する場合、スイッチ３１，３２をオフと
し、入力電圧Ｖｉｎが正値をとり、Ｖｉｎを容量列２の
下部電極から充電するときは、スイッチ３２をオン、ス
イッチ３１をオフとして、容量２１にも充電を行い、そ
の後ＡＤ変換を行う場合には、スイッチ３１をオン、ス
イッチ３２をオフとすれば良い。この場合には、入力電
圧Ｖｉｎが正のときに、ＡＤ変換のフルスケール電圧は
基準電圧に対して容量２１の分だけ減少するが、これは
問題とはならない。第４図示の例では入力電圧Ｖｉｎが
負のときにフルスケール値が小さくなるのに合わせて、
Ｖｉｎが正のときには容量２１によりフルスケール値を
小さくするが、次に入力電圧Ｖ：ｎが負の場合にフルス
ケール値が小さくならないように補正する本発明の更に
他の例を第５図に示す。
第５図において容量列２の共通電極側にスイッチ３３の
一端を接続し、その他端には、第４図の場合と同様に容
量値Ｃｃとした容量２２とスイッチ３４の各一端を接続
し、これら容量２２およびスイッチ３４の各池端をグラ
ンド端子に接続する。その他の構成は第４図の例と同一
である。本例では、入力電圧Ｖｉｎが負であるとコンパ
レータ５により判断されたときには「入力電圧Ｖ；ｎに
より容量列２が充電される際にスイッチ３３をオフ、ス
イッチ３４をオンとなして容量２２の電荷を完全に放電
させておく。次いでスイッチ３３をオン、スイッチ３４
をオフとして、上述した浮遊容量に充電されただけの電
荷量を容量２２に移し「以て浮遊容量の影響を除外する
。更にスイッチ３３をオフ、スイッチ３４をオンとなし
て、容量２２の電荷を放電させると共にこの容量２２を
容量列２から切り離す。このような状態で、第２図につ
き上述したＡＤ変換動作を続行させる。以上説明したよ
うに、本発明によれば、簡単な回路で基準電圧を単極性
化でき、スイッチの動作電圧範囲も狭くできるので、基
準電圧回路の簡易化、スイッチの簡易化が可能となり、
従って、ＡＤ変換回路を偽１化する場合にチップ面積を
小さくできる利点がある。
一端を接続し、その他端には、第４図の場合と同様に容
量値Ｃｃとした容量２２とスイッチ３４の各一端を接続
し、これら容量２２およびスイッチ３４の各池端をグラ
ンド端子に接続する。その他の構成は第４図の例と同一
である。本例では、入力電圧Ｖｉｎが負であるとコンパ
レータ５により判断されたときには「入力電圧Ｖ；ｎに
より容量列２が充電される際にスイッチ３３をオフ、ス
イッチ３４をオンとなして容量２２の電荷を完全に放電
させておく。次いでスイッチ３３をオン、スイッチ３４
をオフとして、上述した浮遊容量に充電されただけの電
荷量を容量２２に移し「以て浮遊容量の影響を除外する
。更にスイッチ３３をオフ、スイッチ３４をオンとなし
て、容量２２の電荷を放電させると共にこの容量２２を
容量列２から切り離す。このような状態で、第２図につ
き上述したＡＤ変換動作を続行させる。以上説明したよ
うに、本発明によれば、簡単な回路で基準電圧を単極性
化でき、スイッチの動作電圧範囲も狭くできるので、基
準電圧回路の簡易化、スイッチの簡易化が可能となり、
従って、ＡＤ変換回路を偽１化する場合にチップ面積を
小さくできる利点がある。
また、本発明では、簡単な構成の浮遊容量補正回路を付
加することによって、入力電圧Ｖｉｎが正負いずれの極
性をとってもＡＤ変換出力が誤差な〈取出されるように
できる。
加することによって、入力電圧Ｖｉｎが正負いずれの極
性をとってもＡＤ変換出力が誤差な〈取出されるように
できる。
なお、以上の説明では、単樋性基準電圧として正極性の
基準電圧を用いる場合について述べたが、負極性の基準
電圧を用いることもでき、その場合にも上述したところ
と同様に構成できる。
基準電圧を用いる場合について述べたが、負極性の基準
電圧を用いることもでき、その場合にも上述したところ
と同様に構成できる。
第１図は従来のＡＤ変換回路の構成を示す回路図、第２
図は本発明ＡＤ変換回路の一実施例を示す回路図、第３
図はその動作タイミング図、第４図および第５図は、浮
遊容量補正回路を設けた本発明ＡＤ変換回路の構成の二
例を示す回路図である。 １・・・・・・入力端子、２…・・・容量列、３・…・
・ＤＡ変換用スイッチ列、４・…・・下位の電圧を発生
するＤＡ変換器、５・…・０コンパレータ、６・・・・
・・基準電圧極性切換えスイッチ、７・・・・・・サン
プリングスィッチ、８・・・・・・スイッチ、９・・・
…逐次近似制御回路、１０・・・・・・出力端子、７１
，７２，７３，７４……サンプリング用スイッチ、２１
，２２……容量、３１，３２，３３，３４……スイッチ
。 第１図第２図 第３図 第４図 第５図
図は本発明ＡＤ変換回路の一実施例を示す回路図、第３
図はその動作タイミング図、第４図および第５図は、浮
遊容量補正回路を設けた本発明ＡＤ変換回路の構成の二
例を示す回路図である。 １・・・・・・入力端子、２…・・・容量列、３・…・
・ＤＡ変換用スイッチ列、４・…・・下位の電圧を発生
するＤＡ変換器、５・…・０コンパレータ、６・・・・
・・基準電圧極性切換えスイッチ、７・・・・・・サン
プリングスィッチ、８・・・・・・スイッチ、９・・・
…逐次近似制御回路、１０・・・・・・出力端子、７１
，７２，７３，７４……サンプリング用スイッチ、２１
，２２……容量、３１，３２，３３，３４……スイッチ
。 第１図第２図 第３図 第４図 第５図
Claims (1)
- １ 容量列を含み、電荷再分布によつてＤＡ変換を行う
ＤＡ変換器を有する逐次比較帰還形ＡＤ変換回路におい
て、前記容量列の共通電極を入力端子あるいはグランド
端子に接続する第１のスイツチ対と、前記容量列の他方
の電極を、ＤＡ変換用切換えスイツチを介して、前記入
力端子あるいはグランド端子に接続する第２のスイツチ
対と、前記入力端子に供給される入力電圧の極性により
前記第１および第２のスイツチ対を切換えて入力電圧を
一定の極性で前記容量列に充電するよう制御する回路と
を具備したことを特徴とするＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217279A JPS6011491B2 (ja) | 1979-06-11 | 1979-06-11 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217279A JPS6011491B2 (ja) | 1979-06-11 | 1979-06-11 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55165027A JPS55165027A (en) | 1980-12-23 |
| JPS6011491B2 true JPS6011491B2 (ja) | 1985-03-26 |
Family
ID=13481535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7217279A Expired JPS6011491B2 (ja) | 1979-06-11 | 1979-06-11 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011491B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123732A (en) * | 1981-01-26 | 1982-08-02 | Oki Electric Ind Co Ltd | Digital-to-analog converting circuit |
| US4399426A (en) * | 1981-05-04 | 1983-08-16 | Tan Khen Sang | On board self-calibration of analog-to-digital and digital-to-analog converters |
| JPS5885627A (ja) * | 1981-11-03 | 1983-05-23 | テキサス・インスツルメンツ・インコ−ポレイテツド | アナログ／デジタル変換回路 |
| JPS58148517A (ja) * | 1982-03-01 | 1983-09-03 | Oki Electric Ind Co Ltd | 符号化器 |
| IT1186476B (it) * | 1985-12-19 | 1987-11-26 | Sgs Microelettronica Spa | Apparecchio e metodo per la correzione della tensione di offset in un convertitore analogico-digitale |
| US5600275A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS comparator with offset cancellation |
| JP4813568B2 (ja) * | 2006-02-02 | 2011-11-09 | ナショナル ユニヴァーシティー オブ シンガポール | アナログ−ディジタル変換器 |
| CN108352842B (zh) * | 2015-11-20 | 2022-03-04 | 株式会社村田制作所 | 传感器装置 |
| JP6562151B2 (ja) | 2016-04-15 | 2019-08-21 | 株式会社村田製作所 | Ａ／ｄ変換器およびそれを備えるセンサ装置 |
-
1979
- 1979-06-11 JP JP7217279A patent/JPS6011491B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55165027A (en) | 1980-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2744021B2 (ja) | 差分形アナログ・ディジタル変換器及びアナログ・ディジタル変換方法 | |
| US7199745B2 (en) | Successive approximation A/D converter provided with a sample-hold amplifier | |
| US6967611B2 (en) | Optimized reference voltage generation using switched capacitor scaling for data converters | |
| US7307572B2 (en) | Programmable dual input switched-capacitor gain stage | |
| JPS6211817B2 (ja) | ||
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| US6229472B1 (en) | A/D converter | |
| CN111181563A (zh) | 一种低功耗逐次逼近型模数转换器和模数转换方法 | |
| JP3636736B2 (ja) | 電圧記憶回路 | |
| JPS59132231A (ja) | アナログ−デイジタル変換器 | |
| US10547321B2 (en) | Method and apparatus for enabling wide input common-mode range in SAR ADCS with no additional active circuitry | |
| US6999019B2 (en) | Subranging analog-to-digital converter with integrating sample-and-hold | |
| JPS6011491B2 (ja) | Ａｄ変換回路 | |
| JP2000209093A (ja) | 逐次比較型アナログ・ディジタル変換回路 | |
| JPH06177765A (ja) | 電荷再分配ａ／ｄ変換器の誘電緩和補正回路 | |
| US6489914B1 (en) | RSD analog to digital converter | |
| JP2001024509A (ja) | 自己補正方式電荷再配分逐次比較型ａｄ変換器 | |
| JPS61126823A (ja) | アナログデイジタル変換器 | |
| JPH09186594A (ja) | コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法 | |
| JPS6177430A (ja) | アナログ・デジタル変換器 | |
| KR100947249B1 (ko) | 디지털-아날로그 변환기 및 그것을 이용한 아날로그-디지털변환기 | |
| US11245412B2 (en) | SAR ADC using value shifted capacitive DAC for improved reference settling and higher conversion rate | |
| WO1996008816A1 (en) | Rectifier and integrator circuit for disk drive servo system | |
| JP2844617B2 (ja) | Ｃアレー型ａ／ｄコンバータ | |
| JP2969621B2 (ja) | 差動入力式ａ／ｄコンバータ |