JP2969621B2 - 差動入力式ａ／ｄコンバータ - Google Patents
差動入力式ａ／ｄコンバータInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はA/Dコンバータ回路に関し、特にスイッチド
コンデンサ型を基本とする新規なA/Dコンバータの構成
に関する。
コンデンサ型を基本とする新規なA/Dコンバータの構成
に関する。
従来の技術 第４図は、従来一般に用いられていた差動入力を必要
とするA/Dコンバータの構成を示す図である。
とするA/Dコンバータの構成を示す図である。
この種のA/Dコンバータでは、入力信号の差動入力リ
ターンとA/DコンバータのアナロググランドのDC電圧と
が一致しないため、オペレーショナルアンプで構成した
差動アンプ28を使用して差動入力（ホット）29と差動入
力（リターン）30とをシングルエンド出力31に変換して
からA/Dコンバータ32に入力していた。
ターンとA/DコンバータのアナロググランドのDC電圧と
が一致しないため、オペレーショナルアンプで構成した
差動アンプ28を使用して差動入力（ホット）29と差動入
力（リターン）30とをシングルエンド出力31に変換して
からA/Dコンバータ32に入力していた。
このような従来の差動入力型のA/Dコンバータは以下
のように動作する。
のように動作する。
まず、アナログ入力電圧は、差動アンプ29の差動入力
ホット29と差動入力リターン30とに入力され、各入力に
対応した１対のオペレーショナルアンプと、この１対の
オペレーショナルアンプの出力を入力される第３のオペ
レーショナルアンプとにより、差動型からシングルエン
ド型に変換され、シングルエンド出力31に出力される。
更に、変換後のアナログ電圧は、A/Dコンバータ32のシ
ングルエンド入力33に入力され、A/D変換デジタル出力3
4に出力される。
ホット29と差動入力リターン30とに入力され、各入力に
対応した１対のオペレーショナルアンプと、この１対の
オペレーショナルアンプの出力を入力される第３のオペ
レーショナルアンプとにより、差動型からシングルエン
ド型に変換され、シングルエンド出力31に出力される。
更に、変換後のアナログ電圧は、A/Dコンバータ32のシ
ングルエンド入力33に入力され、A/D変換デジタル出力3
4に出力される。
ここで、電圧が固定されているA/Dコンバータのアナ
ロググランド35は、同電位である差動アンプのアナログ
グランド36と接続されており、差動アンプ28は、差動入
力信号リターン30とA/Dコンバータのアナロググランド3
5の直流電圧との差を補償する機能を担持している。
ロググランド35は、同電位である差動アンプのアナログ
グランド36と接続されており、差動アンプ28は、差動入
力信号リターン30とA/Dコンバータのアナロググランド3
5の直流電圧との差を補償する機能を担持している。
発明が解決しようとする課題 しかしながら、上述した従来の差動入力式A/Dコンバ
ータは、差動型からシングルエンド型への変換用の差動
アンプを入力部に形成するのに、３個ものオペレーショ
ナルアンプを必要とする。また、このような回路構成で
は、３個のオペレーショナルアンプのオフセットエラー
が、変換時に重畳されることになる。
ータは、差動型からシングルエンド型への変換用の差動
アンプを入力部に形成するのに、３個ものオペレーショ
ナルアンプを必要とする。また、このような回路構成で
は、３個のオペレーショナルアンプのオフセットエラー
が、変換時に重畳されることになる。
そこで、本発明は、上記従来技術の課題を解決し、オ
ペレーショナルアンプのような大規模な回路要素を用い
ることなく、安定且つ正確な動作を実現することのでき
る新規なA/Dコンバータの構成を提供することにある。
ペレーショナルアンプのような大規模な回路要素を用い
ることなく、安定且つ正確な動作を実現することのでき
る新規なA/Dコンバータの構成を提供することにある。
問題点を解決するための手段 本発明により、アナログ電圧をデジタルデータに変換
するA/Dコンバータであって入力アナログ電圧と第１及
び第２の基準電圧とを入力される第１のコンデンサアレ
イを備えた電荷配分型のA/D変換部と、アナロググラン
ドと第１及び第２の基準電圧を入力される該第１のコン
デンサアレイより規模の小さな第２のコンデンサアレイ
を備えた基準電圧補正回路と、該A/D変換部と該基準電
圧補正回路のそれぞれの出力を入力される比較器とを備
え、該比較器において、該A/D変換部の出力と、該基準
電圧補正回路のアナロググランドの電圧変動に基づく出
力とを比較することにより、該入力アナログ電圧と該ア
ナロググランド電位の同相的な変動に対して該比較器の
反転入力と非反転入力変動を相殺して、該入力アナログ
電圧と該アナロググランド電圧との間の相対電圧をデジ
タルデータに変換して出力するように構成されているこ
とを特徴とするA/Dコンバータが提供される。
するA/Dコンバータであって入力アナログ電圧と第１及
び第２の基準電圧とを入力される第１のコンデンサアレ
イを備えた電荷配分型のA/D変換部と、アナロググラン
ドと第１及び第２の基準電圧を入力される該第１のコン
デンサアレイより規模の小さな第２のコンデンサアレイ
を備えた基準電圧補正回路と、該A/D変換部と該基準電
圧補正回路のそれぞれの出力を入力される比較器とを備
え、該比較器において、該A/D変換部の出力と、該基準
電圧補正回路のアナロググランドの電圧変動に基づく出
力とを比較することにより、該入力アナログ電圧と該ア
ナロググランド電位の同相的な変動に対して該比較器の
反転入力と非反転入力変動を相殺して、該入力アナログ
電圧と該アナロググランド電圧との間の相対電圧をデジ
タルデータに変換して出力するように構成されているこ
とを特徴とするA/Dコンバータが提供される。
作用 本発明に従い提供される差動入力式A/Dコンバータ
は、基本的にコンデンサアレーによる逐次変換型A/Dコ
ンバータであり、更に、アナログ入力電圧変換用のコン
デンサアレーとは別に、アナロググランド電圧変動を補
正するために第２のコンデンサアレーを備えていること
をその主要な特徴としている。
は、基本的にコンデンサアレーによる逐次変換型A/Dコ
ンバータであり、更に、アナログ入力電圧変換用のコン
デンサアレーとは別に、アナロググランド電圧変動を補
正するために第２のコンデンサアレーを備えていること
をその主要な特徴としている。
即ち、前述した従来の差動入力式A/Dコンバータが、
根本的に誤差を回避することが難しい差動アンプを複数
使用せざるを得なかったのに対して、本発明によるA/D
コンバータは、A/D変換をコンデンサアレーによって行
うと共に、基準誤差の発生が少なく簡潔な回路で電圧補
正回路を構成している。
根本的に誤差を回避することが難しい差動アンプを複数
使用せざるを得なかったのに対して、本発明によるA/D
コンバータは、A/D変換をコンデンサアレーによって行
うと共に、基準誤差の発生が少なく簡潔な回路で電圧補
正回路を構成している。
実施例 以下に図面を参照して本発明をより具体的に詳述する
が、以下に開示するものは本発明の一実施例に過ぎず、
本発明の技術的範囲を何ら限定するものではない。
が、以下に開示するものは本発明の一実施例に過ぎず、
本発明の技術的範囲を何ら限定するものではない。
実施例１ 第１図は本発明に従うA/Dコンバータの基本的な構成
を示す図である。
を示す図である。
このA/Dコンバータは、後述するA/D変換部４並びに基
準電圧補正回路５とコンパレータ６とを備えたアナログ
部３と、このアナログ部３を後述のアルゴリズムに従っ
て制御するデジタルロジック部27とから主に構成されて
いる。
準電圧補正回路５とコンパレータ６とを備えたアナログ
部３と、このアナログ部３を後述のアルゴリズムに従っ
て制御するデジタルロジック部27とから主に構成されて
いる。
アナログ部には、アナログ入力（AIN）１並びにアナ
ロググランド（AGND）２と共に、２つの基準電圧Ａ（2
5）及びＢ（26）が供給されており、アナログ入力
（AIN）１並びに基準電圧Ａ（25）及び基準電圧Ｂ（2
6）は、A/D変換部４及び基準電圧補正回路５にそれぞれ
入力されている。
ロググランド（AGND）２と共に、２つの基準電圧Ａ（2
5）及びＢ（26）が供給されており、アナログ入力
（AIN）１並びに基準電圧Ａ（25）及び基準電圧Ｂ（2
6）は、A/D変換部４及び基準電圧補正回路５にそれぞれ
入力されている。
第２図は、第１図に示した回路におけるアナログ部３
の構成をより具体的に示す回路図であり、それぞれがコ
ンデンサアレーを含む4bitのA/D変換部４と基準電圧補
正回路５の構成を詳細に示している。
の構成をより具体的に示す回路図であり、それぞれがコ
ンデンサアレーを含む4bitのA/D変換部４と基準電圧補
正回路５の構成を詳細に示している。
A/D変換部４は、並列に配設されたコンデンサ18〜22
と、スイッチ10〜17（SW1〜SW8）とから構成されてお
り、スイッチ10〜17は各々CMOSによるトランスファーゲ
ートによって形成されている。尚、後述するように、A/
D変換部４の動作は、『サンプリング』と『逐次比較』
との２つのシーケンスにより実施されるが、第２図に示
した各スイッチの位置はサンプリング時の設定である。
と、スイッチ10〜17（SW1〜SW8）とから構成されてお
り、スイッチ10〜17は各々CMOSによるトランスファーゲ
ートによって形成されている。尚、後述するように、A/
D変換部４の動作は、『サンプリング』と『逐次比較』
との２つのシーケンスにより実施されるが、第２図に示
した各スイッチの位置はサンプリング時の設定である。
今、ｎ番目のスイッチをSW（ｎ）と表し、各スイッチ
が左側に投入されている状態をSW（ｎ）＝０、右側に接
続されている状態をSW（ｎ）＝１とそれぞれ表すことに
する。従って、例えば、第２図に示した状態、即ちサン
プリング時の各スイッチの設定は、SW（ｎ）＝０〔ｎ＝
１〜８〕と表せる。以下に、この表記に従って、このA/
D変換部の動作をシーケンス毎に説明する。
が左側に投入されている状態をSW（ｎ）＝０、右側に接
続されている状態をSW（ｎ）＝１とそれぞれ表すことに
する。従って、例えば、第２図に示した状態、即ちサン
プリング時の各スイッチの設定は、SW（ｎ）＝０〔ｎ＝
１〜８〕と表せる。以下に、この表記に従って、このA/
D変換部の動作をシーケンス毎に説明する。
（１）サンプリング時 このシーケンスでは、各スイッチの設定はSW（ｎ）＝
０〔ｎ＝１〜８〕となっている。
０〔ｎ＝１〜８〕となっている。
従って、コンパレータ６の反転入力（VIN−）の電圧
は基準電圧Ａ（VrefA）25と等しく、非反転入力（VIN
＋）８の電圧も基準電圧Ａ（VrefA）25と等しい。ま
た、各コンデンサの電荷は、コンデンサCnの電荷をQnと
表すと、 Qn＝Cn・（VrefA−VrefB）（ｎ＝１〜4,7） Q5＝C5・（VrefA−AIN） Q6＝C6・（VrefA−AGND） と表すことができる。
は基準電圧Ａ（VrefA）25と等しく、非反転入力（VIN
＋）８の電圧も基準電圧Ａ（VrefA）25と等しい。ま
た、各コンデンサの電荷は、コンデンサCnの電荷をQnと
表すと、 Qn＝Cn・（VrefA−VrefB）（ｎ＝１〜4,7） Q5＝C5・（VrefA−AIN） Q6＝C6・（VrefA−AGND） と表すことができる。
このようにしてサンプリングしたアナログ入力１の電
圧は、D/A変換部４によって操作され、一方、アナログ
グランド２の電圧は基準電圧補正回路５によって操作さ
れ、更に、各々の出力はコンパレータの反転入力（VIN
−）７と非反転入力（VIN＋）８にそれぞれ入力されて
逐次比較される。
圧は、D/A変換部４によって操作され、一方、アナログ
グランド２の電圧は基準電圧補正回路５によって操作さ
れ、更に、各々の出力はコンパレータの反転入力（VIN
−）７と非反転入力（VIN＋）８にそれぞれ入力されて
逐次比較される。
（２）逐次比較時 このシーケンスを実行するに先立って、各スイッチの
設定を以下のように変化し、コンデンサ22並びにコンデ
ンサ23にサンプリングした電荷を、他のコンデンサとの
間で再配分する。
設定を以下のように変化し、コンデンサ22並びにコンデ
ンサ23にサンプリングした電荷を、他のコンデンサとの
間で再配分する。
一方、コンパレータの反転入力（VIN−）７の電圧は
以下の通りである。
以下の通りである。
尚、この回路のコンデンサの容量比は、C7＝C6＝C5＝
２×C4＝４×C3＝８×C2＝８×C1である。従って、 また、コンパレータの非反転入力（VIN＋）８の電圧
は、 以上のように設定されたコンデンサアレーによって、
MSB（デジタルデータの最上位ビット）から4bit分の逐
次比較を実行する。
２×C4＝４×C3＝８×C2＝８×C1である。従って、 また、コンパレータの非反転入力（VIN＋）８の電圧
は、 以上のように設定されたコンデンサアレーによって、
MSB（デジタルデータの最上位ビット）から4bit分の逐
次比較を実行する。
この逐次比較のアルゴリズムは以下の通りである。
コンデンサCn（ｎ＝２〜５）について、それぞれに対
応するスイッチSW（ｎ）を、ｎ＝５（MSBに対応してい
る）から降べきの順に、“0"から“1"へ投入する。
応するスイッチSW（ｎ）を、ｎ＝５（MSBに対応してい
る）から降べきの順に、“0"から“1"へ投入する。
ここで、“VIN−≦VIN＋”ならばそのスイッチを“1"
に保持して次の比較を行い、“VIN−＞VIN＋”ならばそ
のスイッチを“0"にもどして次の比較を行う。以下、こ
の比較作業をコンデンサ22（C5）から順にコンデンサ19
（C2）まで繰り返す。
に保持して次の比較を行い、“VIN−＞VIN＋”ならばそ
のスイッチを“0"にもどして次の比較を行う。以下、こ
の比較作業をコンデンサ22（C5）から順にコンデンサ19
（C2）まで繰り返す。
ここで、SW（ｎ）を１とした後の反転入力７の電圧と
非反転入力８の電圧とは次式であわらすことが出来る。
非反転入力８の電圧とは次式であわらすことが出来る。
また、変換結果としてのデジタルデータは、スイッチ
10〜13の状態として得られる。即ち、その値は以下の通
りである。
10〜13の状態として得られる。即ち、その値は以下の通
りである。
上述の動作は、反転入力７の電圧と非反転入力８の電
圧とを比較して、反転入力７が の範囲に収束するようにSW（ｎ）を操作することによっ
てA/D変換を実施していると考えることができる。
圧とを比較して、反転入力７が の範囲に収束するようにSW（ｎ）を操作することによっ
てA/D変換を実施していると考えることができる。
さて、ここで、上述の本発明に従う回路において、ア
ナログ入力１並びにアナロググランド２が、あるDC電圧
（ΔＶ）だけ同相的に変動した場合について考える。
ナログ入力１並びにアナロググランド２が、あるDC電圧
（ΔＶ）だけ同相的に変動した場合について考える。
ここで、コンパレータ６の各入力の変動した電圧をそ
れぞれVIN′−とVIN′＋とあらわすと、以下のようにな
る。
れぞれVIN′−とVIN′＋とあらわすと、以下のようにな
る。
ここでコンパレータ６は差動入力アンプであり、従っ
て、反転入力７と非反転入力８の の同相的変動は相殺される。即ち、コンパレータ６で
は、変動と無関係に本来のA/D変換の操作のために発生
した両者の電圧差のみがコンパレータ６で比較される。
こうして、A/D変換結果においてもアナログ入力１とア
ナロググランド２の同相的な電圧変動はキャンセルさ
れ、また、アナロググランド２の電位と基準電圧B26の
電位とを一致させる必要もない。
て、反転入力７と非反転入力８の の同相的変動は相殺される。即ち、コンパレータ６で
は、変動と無関係に本来のA/D変換の操作のために発生
した両者の電圧差のみがコンパレータ６で比較される。
こうして、A/D変換結果においてもアナログ入力１とア
ナロググランド２の同相的な電圧変動はキャンセルさ
れ、また、アナロググランド２の電位と基準電圧B26の
電位とを一致させる必要もない。
実施例２ 第３図は、本発明に従うA/Dコンバータを、8bitA/Dコ
ンバータに適用した場合の構成を示す回路図である。
尚、基本的な構成は第１図に示したものと同じであり、
第３図は第２図に対応して、A/D変換部４と基準電圧補
正回路５との構成を詳細に示している。
ンバータに適用した場合の構成を示す回路図である。
尚、基本的な構成は第１図に示したものと同じであり、
第３図は第２図に対応して、A/D変換部４と基準電圧補
正回路５との構成を詳細に示している。
まず、A/D変換の過程から順に説明する。
（１）サンプリング時 各スイッチの設定は、SW（ｎ）＝０〔ｎ＝１〜12〕と
なっている。
なっている。
ここで、各コンバータCnの電荷をQnと表すと、 Qn＝Cn・（VrefA−VrefB） （ｎ＝１〜8,11） Q9＝C9（VrefA−AIN） Q10＝C10（VrefA−AGND）となる。
（２）逐次比較時 前述のように、逐次比較時の動作に先立って、各スイ
ッチの設定は以下のようにされ、電荷の配分が実行され
る。
ッチの設定は以下のようにされ、電荷の配分が実行され
る。
ここで、コンパレータの反転入力（VIN−）３の電圧
は以下のようになる。
は以下のようになる。
尚、この回路におけるコンバータの容量比は以下の通
りである。
りである。
C11＝C10＝C9＝２×C8＝４×C78×C6＝16×C5＝32×C
4＝64×C3＝128×C2＝256×C1＝256×C0 従って、 となる。また、コンパレータの非反転入力（VIN＋）４
の電圧は、 次にMSBより8bit分逐次比較を行う。
4＝64×C3＝128×C2＝256×C1＝256×C0 従って、 となる。また、コンパレータの非反転入力（VIN＋）４
の電圧は、 次にMSBより8bit分逐次比較を行う。
基本的なアルゴリズムは実施例１と同じである。即
ち、SW（ｎ）を１とした後の反転入力７と非反転入力８
の電圧は次式であらわすことが出来る。
ち、SW（ｎ）を１とした後の反転入力７と非反転入力８
の電圧は次式であらわすことが出来る。
また、変換したデジタルデータは、スイッチ51〜58の
スイッチの状態として得られ、その値は、 となる。
スイッチの状態として得られ、その値は、 となる。
次に、アナログ入力１及びアナロググランド２がある
DC電圧ΔＶずつ同相的に変動した場合を考える。コンパ
ルレータ６の各入力の変動した電圧をそれぞれVIN′−
とVIN′＋と表すと、 ここで、コンパレータ６は差動入力アンプであり、従
って、反転入力７と非反転入力８の の同相的変動はキャンセルされ、本来のA/D変換の操作
のために発生した両者の電圧差のみがコンパレータ６で
比較される。こうして、A/D変換を行なったときの結果
についても、アナログ入力とアナロググランドへの同相
的な変動についてはその影響を受けない。
DC電圧ΔＶずつ同相的に変動した場合を考える。コンパ
ルレータ６の各入力の変動した電圧をそれぞれVIN′−
とVIN′＋と表すと、 ここで、コンパレータ６は差動入力アンプであり、従
って、反転入力７と非反転入力８の の同相的変動はキャンセルされ、本来のA/D変換の操作
のために発生した両者の電圧差のみがコンパレータ６で
比較される。こうして、A/D変換を行なったときの結果
についても、アナログ入力とアナロググランドへの同相
的な変動についてはその影響を受けない。
発明の効果 以上説明したように、本発明に従いA/Dコンバータ
は、差動アンプを使用せずに、コンデンサアレーを使用
した基準電圧補正回路によって差動入力化を実現してい
る。このため、より少ない回路素子でA/Dコンバータを
構成できる効果があると共に、差動アンプのオフセット
に起因するオフセットエラーを有効に防止することがで
きる。
は、差動アンプを使用せずに、コンデンサアレーを使用
した基準電圧補正回路によって差動入力化を実現してい
る。このため、より少ない回路素子でA/Dコンバータを
構成できる効果があると共に、差動アンプのオフセット
に起因するオフセットエラーを有効に防止することがで
きる。
第１図は、本発明によるA/Dコンバータの基本的な構成
を示すブロック回路図であり、 第２図は、本発明によるA/Dコンバータを４ビットのA/D
コンバータとして構成した場合の詳細な構成を示す回路
図であり、 第３図は、本発明によるA/Dコンバータを８ビットのA/D
コンバータとして構成した場合の詳細な構成を示す回路
図であり、 第４図は、従来の差動入力型A/Dコンバータのさうせい
を示す回路図である。 〔主な参照番号〕 １……アナログ入力（AIN）、 ２……アナロググランド（AGND）、 ３……アナログ部、 ４……D/A変換部、 ５……基準電圧補正回路、 ６……コンパレータ、 ７……反転入力（VIN−）、 ８……非反転入力（VIN＋）、 ９……コンパレータ出力、 10……スイッチ（SW1）、 11……スイッチ（SW2）、 12……スイッチ（SW3）、 13……スイッチ（SW4）、 14……スイッチ（SW5）、 15……スイッチ（SW6）、 16……スイッチ（SW7）、 17……スイッチ（SW8）、 18……コンデンサ（C1）、 19……コンデンサ（C2）、 20……コンデンサ（C3）、 21……コンデンサ（C4）、 22……コンデンサ（C5）、 23……コンデンサ（C6）、 24……コンデンサ（C7）、 25……基準電圧Ａ（VrefA）、 26……基準電圧Ｂ（VrefB）、 27……デジタルロジック部、 28……差動アンプ、 29……差動入力ホット、 30……差動入力リターン、 31……シングルエンド出力、 32……Ｄコンバータ、 33……シングルエンド入力、 34……A/D変換デジタル出力、 35……アナロググランド、 36……アナロググランド、 51……スイッチ（SW1）、 52……スイッチ（SW2）、 53……スイッチ（SW3）、 54……スイッチ（SW4）、 55……スイッチ（SW5）、 56……スイッチ（SW6）、 57……スイッチ（SW7）、 58……スイッチ（SW8）、 59……スイッチ（SW9）、 60……スイッチ（SW10）、 61……スイッチ（SW11）、 62……スイッチ（SW12）、 63……コンデンサ（C1）、 64……コンデンサ（C2）、 65……コンデンサ（C3）、 66……コンデンサ（C4）、 67……コンデンサ（C5）、 68……コンデンサ（C6）、 69……コンデンサ（C7）、 70……コンデンサ（C8）、 71……コンデンサ（C9）、 72……コンデンサ（C10）、 73……コンデンサ（C11）
を示すブロック回路図であり、 第２図は、本発明によるA/Dコンバータを４ビットのA/D
コンバータとして構成した場合の詳細な構成を示す回路
図であり、 第３図は、本発明によるA/Dコンバータを８ビットのA/D
コンバータとして構成した場合の詳細な構成を示す回路
図であり、 第４図は、従来の差動入力型A/Dコンバータのさうせい
を示す回路図である。 〔主な参照番号〕 １……アナログ入力（AIN）、 ２……アナロググランド（AGND）、 ３……アナログ部、 ４……D/A変換部、 ５……基準電圧補正回路、 ６……コンパレータ、 ７……反転入力（VIN−）、 ８……非反転入力（VIN＋）、 ９……コンパレータ出力、 10……スイッチ（SW1）、 11……スイッチ（SW2）、 12……スイッチ（SW3）、 13……スイッチ（SW4）、 14……スイッチ（SW5）、 15……スイッチ（SW6）、 16……スイッチ（SW7）、 17……スイッチ（SW8）、 18……コンデンサ（C1）、 19……コンデンサ（C2）、 20……コンデンサ（C3）、 21……コンデンサ（C4）、 22……コンデンサ（C5）、 23……コンデンサ（C6）、 24……コンデンサ（C7）、 25……基準電圧Ａ（VrefA）、 26……基準電圧Ｂ（VrefB）、 27……デジタルロジック部、 28……差動アンプ、 29……差動入力ホット、 30……差動入力リターン、 31……シングルエンド出力、 32……Ｄコンバータ、 33……シングルエンド入力、 34……A/D変換デジタル出力、 35……アナロググランド、 36……アナロググランド、 51……スイッチ（SW1）、 52……スイッチ（SW2）、 53……スイッチ（SW3）、 54……スイッチ（SW4）、 55……スイッチ（SW5）、 56……スイッチ（SW6）、 57……スイッチ（SW7）、 58……スイッチ（SW8）、 59……スイッチ（SW9）、 60……スイッチ（SW10）、 61……スイッチ（SW11）、 62……スイッチ（SW12）、 63……コンデンサ（C1）、 64……コンデンサ（C2）、 65……コンデンサ（C3）、 66……コンデンサ（C4）、 67……コンデンサ（C5）、 68……コンデンサ（C6）、 69……コンデンサ（C7）、 70……コンデンサ（C8）、 71……コンデンサ（C9）、 72……コンデンサ（C10）、 73……コンデンサ（C11）
Claims (1)
- 【請求項１】アナログ電圧をデジタルデータに変換する
A/Dコンバータであって、 入力アナログ電圧と第１及び第２の基準電圧とを入力さ
れる第１のコンデンサアレイを備えた電荷配分型のA/D
変換部と、アナロググランドと第１及び第２の基準電圧
を入力される該第１のコンデンサアレイより規模の小さ
な第２のコンデンサアレイを備えた基準電圧補正回路
と、該A/D変換部と該基準電圧補正回路のそれぞれの出
力を入力される比較器とを備え、 該比較器において、該A/D変換部の出力と、該基準電圧
補正回路のアナロググランドの電圧変動に基づく出力と
を比較することにより、該入力アナログ電圧と該アナロ
ググランド電位の同相的な変動に対して該比較器の反転
入力と非反転入力変動を相殺して、該入力アナログ電圧
と該アナロググランド電圧との間の相対電圧をデジタル
データに変換して出力するように構成されていることを
特徴とするA/Dコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019749A JP2969621B2 (ja) | 1988-01-30 | 1988-01-30 | 差動入力式ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019749A JP2969621B2 (ja) | 1988-01-30 | 1988-01-30 | 差動入力式ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01195721A JPH01195721A (ja) | 1989-08-07 |
| JP2969621B2 true JP2969621B2 (ja) | 1999-11-02 |
Family
ID=12007991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019749A Expired - Fee Related JP2969621B2 (ja) | 1988-01-30 | 1988-01-30 | 差動入力式ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969621B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011199403A (ja) * | 2010-03-17 | 2011-10-06 | Asahi Kasei Electronics Co Ltd | 逐次比較型ａ／ｄ変換器 |
Family Cites Families (5)
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|---|---|---|---|---|
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| JPS62142421A (ja) * | 1985-12-17 | 1987-06-25 | Oki Electric Ind Co Ltd | 符号化回路 |
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| JPS63300627A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | アナログ・ディジタル変換器 |
-
1988
- 1988-01-30 JP JP63019749A patent/JP2969621B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01195721A (ja) | 1989-08-07 |
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