JP2011199403A - 逐次比較型ａ／ｄ変換器 - Google Patents

Abstract

【課題】簡易な回路構成で、実装面積や消費電力の増大を伴わずに広い入力レンジを有する逐次比較型Ａ／Ｄ変換器を実現する。
【解決手段】静電容量の値が２の累乗の逆数で順次段階的に重み付けされ各一端側が共通の導体（ストレージノードＳＮ）にそれぞれ接続た複数のキャパシタを含むキャパシタアレイ１０６を備え、キャパシタアレイ１０６の複数のキャパシタのうちの該当する各キャパシタにおける保持電圧ＶＳＮと既定の参照電位Ｖｒｅｆとの逐次比較（コンパレータ１０４）によってＡｉｎ入力アナログ信号に対応するデジタル出力信号を得る場合に、コンパレータ１０４における参照電位Ｖｒｅｆをコンパレータ１０４におけるＭＳＢ判定結果によって切替える。
【選択図】 図１

Description

本発明は、デジタル機器の入力回路などに適用されるＡ／Ｄ変換器に係り、特に広い入力レンジで動作可能な逐次比較型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）に関する。

従来の逐次比較型Ａ／Ｄ変換器として、例えば以下の非特許文献１に開示されたものがある。この逐次比較型Ａ／Ｄ変換器は、アナログ入力信号Ａｉｎを、ｎビット（ｎは３以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換する。
図５に示すように、この逐次比較型Ａ／Ｄ変換器には、静電容量の値が所定の基準容量Ｃに設定された１個のキャパシタが設けられている。また、上述の基準容量Ｃを２の累乗の逆数で段階的に重み付けした各静電容量Ｃ／２，・・・，Ｃ／２^(n-2)を持つようにそれぞれ設定された（ｎ−２）個のキャパシタ５０６＿２，・・・，５０６＿（ｎ−１）が設けられている。更に、静電容量が上述のキャパシタ５０６＿（ｎ−１）と同じく基準容量Ｃを１／２^(n-2)で重み付けしたＣ／２^(n-2)であるように設定された１個のキャパシタ５０６＿ｎが設けられている。

以上の複数のキャパシタ５０６＿１〜５０６＿ｎによってキャパシタアレイ５０６が構成され、このキャパシタアレイ５０６におけるキャパシタのうちの該当するキャパシタにおける保持電圧が順次選択的に適用されて、以下に説明するように、アナログ入力信号Ａｉｎと参照電圧との逐次比較が行われる。
また、キャパシタ５０６＿１〜５０６＿（ｎ−１）と、キャパシタ５０６＿ｎとの右端が、電荷を保存できるストレージノード（図５中のＳＮ）に接続されている。
キャパシタ５０６＿１〜５０６＿（ｎ−１）の左端は、それぞれスイッチ群５０５＿１，５０５＿２，・・・，５０５＿（ｎ−１）の端子Ｏに接続されている。

スイッチ群５０５＿１，５０５＿２，・・・，５０５＿（ｎ−１）は各スイッチ群毎に共通の端子Ｏとこれに対応する各別の端子Ｃ、Ｐ、Ｎとを有し、制御部５０１からの切替信号ＣＴＲＬによってスイッチ５０３ｄ＿ｋ（ｋは１〜（ｎ−１）の自然数）がオンした場合は端子Ｃと端子Ｏとが短絡される。
また、スイッチ５０３ｅ＿ｋがオンした場合は端子Ｐと端子Ｏとが短絡され、スイッチ５０３ｆ＿ｋがオンした場合は端子Ｎと端子Ｏとが短絡される。
また、スイッチ５０３ｄ＿ｋと、スイッチ５０３ｅ＿ｋと、スイッチ５０３ｆ＿ｋは２つ以上が同時にオンすることはない。

スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、スイッチ５０３ｂとスイッチ５０３ｃに接続されている。
そして、スイッチ５０３ｃがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、入力ノード（図５中のＡｉｎ）に接続される。
また、スイッチ５０３ｂがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、後述する参照電位であるアナログコモン電圧ＶＣの電位点に接続される。

スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｐは、アナログコモン電圧ＶＣを基準にした正極側のフルスケール基準電位ＶＲＰの電位点に接続され、スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｎは、ＶＣを基準にした負極側のフルスケール基準電位ＶＲＮの電位点に接続される。
キャパシタ５０６＿１〜５０６＿（ｎ−１）の右端と、キャパシタ５０６＿ｎの右端とは、ストレージノードＳＮを介してスイッチ５０３ａ、及びコンパレータ５０４の反転入力端子に接続される。スイッチ５０３ａがオンした場合、ストレージノードＳＮはＶＣの電位点に接続される。また、コンパレータ５０４の出力ＤＯは制御部５０１、及び出力レジスタ５０２に入力される。

制御部５０１は、組み合わせ回路（論理回路）等で構成され、スイッチ群５０５＿１〜５０５＿（ｎ−１）、およびスイッチ５０３ａ〜５０３ｃの切替を制御する制御信号ＣＴＲＬを出力する。
即ち、制御部５０１は、判定信号ＤＯに基づいて制御信号ＣＴＲＬを生成してスイッチ群５０５＿１〜５０５＿（ｎ−１）を順次切り替え、アナログ入力電圧Ａｉｎに対応する内部電圧（本例ではストレージノードＳＮの電位）を得る制御信号ＣＴＲＬを生成し出力する。

また、制御部５０１が生成するトリガクロックＣＬＫがコンパレータ５０４に供給される。コンパレータ５０４ではこのトリガクロックＣＬＫに同期してストレージノードＳＮの電位と入力ノード電圧ＶＣ（参照電位）との大小を判定し、ＳＮ＜ＶＣの場合はＤＯ＝Ｈ（１）を出力し、ＳＮ＞ＶＣの場合はＤＯ＝Ｌ（０）を出力する。
更に、制御部５０１からのトリガクロックＣＬＫが出力レジスタ５０２に供給され、且つ、コンパレータ５０４からは判定信号ＤＯがこの出力レジスタ５０２に供給される。

出力レジスタ５０２では、トリガクロックＣＬＫに同期して、コンパレータ５０４からの判定信号ＤＯ＝１のときＤＮ＝１（Ｎ：Ｎは「１〜ｎ」の自然数）を保持し、また、判定信号ＤＯ＝０のときＤＮ＝０を保持する。
そして、出力レジスタ５０２からは、コンパレータ５０４からｎ個の出力値である判定信号Ｄ１〜Ｄｎが受信された後に、上述のように保持されたＤ１〜Ｄｎがデジタル出力信号Ｖｏｕｔとして出力されるように構成されている。

次に、図６を参照してｎ＝６の場合の回路の動作を説明する。
ここで、図６（ａ）は、被判定電圧であるストレージノードＳＮの電位の反転極性の電圧をプロットした一例を示す図であり、縦軸が電圧、横軸が時間を表している。
また、図６（ｂ）は、制御部５０１から出力されるトリガクロックＣＬＫの変化の一例を示す図であり、コンパレータ５０４の一定間隔の判定タイミングを表している。
更に、図６（ｃ）は、コンパレータ５０４の判定出力信号ＤＯの値の一例を示す図である。

また、図６では、一例としてＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲとし、この条件の下に、Ａｉｎ＝（１０．８／１６）×ＶＲの入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態として、キャパシタ５０６＿１〜５０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、スイッチ５０３ａ及びスイッチ５０３ｃがオンになり、スイッチ５０３ｂがオフになる。また、スイッチ群スイッチ５０３ｄ＿１〜５０３ｄ＿（ｎ−１）がオンになり、スイッチ５０３ｅ＿１〜５０３ｅ＿（ｎ−１）及びスイッチ５０３ｆ＿１〜５０３ｆ＿（ｎ−１）がオフになる。

アナログ入力電圧Ａｉｎをキャパシタ５０６＿１〜５０６＿ｎによってサンプリング（離散化）する時刻において、制御部５０１からの制御信号ＣＴＲＬによってスイッチ５０３ａがオフし、ただちにスイッチ５０３ｃがオフする。その後にスイッチ５０３ｂがオンになることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ[Ｖ]としてストレージノードＳＮに現れる。
ここで、スイッチ５０３ｂとスイッチ５０３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。

上述のようなスイッチスイッチ５０３ａ、５０３ｂ、および、５０３ｃの切替後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電位が−Ａｉｎに十分に収束した時刻に図６（ｂ）における第１判定立ち上がりクロック（図６（ａ）中、「１ｓｔ Ｊｕｄｇｅ」のタイミング）が、コンパレータ５０４に入力される。この第１判定立ち上がりクロックの入力に応答して、コンパレータ５０４において、ストレージノードＳＮの電位と参照電圧ＶＣとが比較される。

コンパレータ５０４におけるこの比較は、直接的にはストレージノードＳＮの電位と参照電圧ＶＣとの比較であるが、上述の現象から容易に理解されるとおり、ストレージノードＳＮの電位を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。
従って、コンパレータ５０４からは、−Ａｉｎ＜ＶＣ、即ちＡｉｎ＞ＶＣである場合には、ＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、即ちＡｉｎ＜ＶＣの場合にＤＯ＝０が第１判定結果として出力される。

上述における第１判定結果がＤＯ＝１である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｅ＿１がオンする。その結果、既述の正極側のフルスケール基準電位ＶＲＰが端子Ｏに、即ち、キャパシタ５０６＿１の左端に印加される。このため、ストレージノードＳＮの電位は電荷再分配により−（Ａｉｎ−ＶＲ／２）[Ｖ]になる。
一方、第１判定結果がＤＯ＝０である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｆ＿１がオンする。その結果、負極側のフルスケール基準電位ＶＲＮが端子Ｏに、即ち、キャパシタ５０６＿１の左端に印加される。このため、ストレージノードＳＮの電位は電荷再分配により−（Ａｉｎ＋ＶＲ／２）[Ｖ]になる。

同様に、第ｙ番目（ｙは２〜（ｎ−１）の自然数）の判定立ち上がりクロックである第ｙ判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電位と参照電圧ＶＣとを比較し、この判定結果に応じてスイッチ群５０５＿ｙを制御する。
そして、第（ｎ−１）判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位と参照電圧ＶＣとを比較し、その結果に応じてスイッチ群５０５＿（ｎ−１）を制御した後に、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位と参照電圧ＶＣとが比較される。
以上のようなコンパレータ５０４における漸次の比較動作により、１〜ｎビットの逐次比較動作が完了し、出力レジスタ５０２からはｎビットの出力データＶｏｕｔが出力される。

図６（ａ）に一例として、ストレージノードＳＮの電位ＶＳＮ＝−（１０．８／１６）×ＶＲがサンプリングされた場合の被判定信号の変遷が表わされている。第１判定立ち上がりクロックにおいて−（１０．８／１６）×ＶＲ＜ＶＣであるため、図６（ｃ）に示すように、Ｄ１＝１が出力される。その結果、スイッチ群５０５＿１が制御され、ストレージノードＳＮの電位が、ＶＳＮ＝−（１０．８／１６）×ＶＲ＋ＶＲ／２＝−（２．８／１６）×ＶＲとなる。
次いで、図６（ｂ）における第２判定立ち上がりクロック（図６（ａ）中、「２ｎｄ Ｊｕｄｇｅ」のタイミング）において、−（２．８／１６）×ＶＲ＜ＶＣであるため、図６（ｃ）に示すように、Ｄ２＝１が出力される。その結果、スイッチ群５０５＿２が制御され、ストレージノードＳＮの電位が、ＶＳＮ＝−（２．８／１６）×ＶＲ＋ＶＲ／４＝（１．２／１６）×ＶＲとなる。

以降、同様の処理が（ｎ−１）回まで繰り返され、第ｎ判定立ち上がりクロックによってＤｎが決定されｎビットの逐次比較動作が完了すると、出力レジスタ５０２は、格納されたＤ１〜Ｄｎに基づき、ｎビットの出力データＶｏｕｔを出力する。
図６（ｄ）は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるＶｏｕｔの一例を示す図である。図６（ｃ）に示すように、上位６ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「１」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「０」、Ｄ６＝「１」となる。出力レジスタ５０２は、図６（ｄ）に示すように、これらを上位ビットから順番に並べ、Ｖｏｕｔの上位６ビット「１１０１０１」を出力する。ここで、出力レジスタ５０２は、例えば、シフトレジスタなどで構成される。

以上は、従来の逐次比較型Ａ／Ｄ変換器の動作原理である。
上述のような従来の逐次比較型Ａ／Ｄ変換器において、広い入力レンジを得る方法として、例えば特許文献１に示すようなものが提案されている。
図７にこの特許文献１に記載された装置のブロック図を示す。
図７のＡ／Ｄ変換器は、入力信号Ｓａを第二のコンパレータ及び第三のコンパレータによって電圧比較することによってＡ／Ｄ変換器としての最上位２ビットの判定を行い、該判定の結果に応じて加算回路へのオフセット電圧を供給するか否かを制御している。
即ち、特許文献１所載の逐次比較型Ａ／Ｄ変換器においては、広い入力レンジを得るために、通常の逐次比較型Ａ／Ｄ変換器が有する第一のコンパレータに加えて、上述のような第二のコンパレータ及び第三のコンパレータを必要とする。

特開平２−２４４８２３号公報

「図解Ａ／Ｄコンバータ入門」オーム社、ｐ．９９〜１０４

上記、特許文献１のＡ／Ｄ変換器では、通常の逐次比較型Ａ／Ｄ変換器が有する一つのコンパレータに加えて、第二のコンパレータ及び第三のコンパレータを設けることが必須の構成であるが、コンパレータを多数持つ回路では、消費電力及び実装面積の増大が不可避となる。また、図７を参照して明らかな通り、加算回路１０および増幅器８を持つ構成であるため、一層、消費電力が増大し及び実装面積も拡大してしまうことになる。
本発明は、上述したような状況に鑑みてなされたものであり、広い入力電圧範囲を持ちながら、構成が簡単で実装面積を増大させることがなく、且つ、消費電力が抑制される逐次比較型Ａ／Ｄ変換器を実現することを目的とする。

上記目的を達成するべく、以下に列挙するような技術を提案する。
（１）静電容量の値が２の累乗の逆数で順次段階的に重み付けされ各一端側が共通の導体にそれぞれ接続た複数のキャパシタを含むキャパシタアレイを備え、前記キャパシタアレイの複数のキャパシタのうちの該当する各キャパシタにおける保持電圧と既定の参照電圧との逐次比較によって入力アナログ信号に対応するデジタル出力信号を得る逐次比較型Ａ／Ｄ変換器であって、
前記キャパシタアレイの複数のキャパシタのうちの該当する各キャパシタの他端にそれぞれ接続されスイッチ群制御信号に応答して前記逐次比較に適用するキャパシタを逐次選択的に切替える複数のスイッチ群と、
前記キャパシタアレイの複数のキャパシタうち前記スイッチ群によって選択されたキャパシタにおける保持電位に基づく比較電位と既定の参照電位とを比較タイミング制御信号に同期して逐次比較し、比較結果に応じた判定出力を得る比較器と、
少なくとも一の基準参照電位を含む既定の複数の参照電位のうちの何れかの参照電位を参照電位切替え制御信号に応答して選択的に切替えて前記比較器に供給する参照電位切替え部と、
前記比較器からの判定出力に応答して、前記スイッチ群制御信号、前記比較タイミング制御信号、およびは、前記参照電位切替え制御信号を生成する制御部と、
を備えたことを特徴とする逐次比較型Ａ／Ｄ変換器。

上記（１）の逐次比較型Ａ／Ｄ変換器では、静電容量の値が２の累乗の逆数で順次段階的に重み付けされ各一端側が共通の導体にそれぞれ接続た複数のキャパシタを含むキャパシタアレイを備え、前記キャパシタアレイの複数のキャパシタのうちの該当する各キャパシタにおける保持電圧と既定の参照電圧との逐次比較によって入力アナログ信号に対応するデジタル出力信号を得る。
そして、その複数のスイッチ群で、前記キャパシタアレイの複数のキャパシタのうちの該当する各キャパシタの他端側にそれぞれ接続されスイッチ群制御信号に応答して前記逐次比較に適用するキャパシタを逐次選択的に切替える。

また、その比較器で、前記キャパシタアレイの複数のキャパシタうち前記スイッチ群によって選択されたキャパシタにおける保持電位に基づく比較電位と既定の参照電位とを比較タイミング制御信号に同期して逐次比較し、比較結果に応じた判定出力を得る。
更にまた、その参照電位切替え部で、少なくとも一の基準参照電位を含む既定の複数の参照電位のうちの何れかの参照電位を参照電位切替え制御信号に応答して選択的に切替えて前記比較器に供給する。
また、その制御部で、前記比較器からの判定出力に応答して、前記スイッチ群制御信号、前記比較タイミング制御信号、およびは、前記参照電位切替え制御信号を生成する。

（２）前記比較器での前記逐次比較における該当する各キャパシタに関する電圧保持のタイミングと印加電圧の極性反転のタイミングとを電圧印加形態切替え制御信号に応答して切替える電圧印加形態切替えスイッチと、
前記比較器からの判定出力に基づいて前記入力アナログ信号に対応するデジタル出力信号を得る出力レジスタと、を備え、
前記制御部は、前記電圧印加形態切替え制御信号をも生成することを特徴とする（１）の逐次比較型Ａ／Ｄ変換器。

上記（２）の逐次比較型Ａ／Ｄ変換器では（１）の逐次比較型Ａ／Ｄ変換器において特に、電圧印加形態切替えスイッチと、出力レジスタと、を備える。そして、その電圧印加形態切替えスイッチが、比較器での前記逐次比較における該当する各キャパシタに関する電圧保持のタイミングと印加電圧の極性反転のタイミングとを電圧印加形態切替え制御信号に応答して切替える。また、その出力レジスタが、前記比較器からの判定出力に基づいて前記入力アナログ信号に対応するデジタル出力信号を得る出力レジスタと、を備える。そして、前記制御部は、前記電圧印加形態切替え制御信号をも生成する。

（３）前記制御部は、前記比較器において前記比較電位が前記参照電位よりも高い旨の判定出力を得た場合は、参照電位切替え部が前記基準参照電位よりも高い参照電位を選択し、前記比較器において前記比較電位が前記参照電位よりも低い旨の判定出力を得た場合は、参照電位切替え部が前記基準参照電位よりも低い参照電位を選択するような、前記参照電位切替え制御信号を生成することを特徴とする（１）または（２）の何れかの逐次比較型Ａ／Ｄ変換器。

上記（３）の逐次比較型Ａ／Ｄ変換器では、（１）または（２）の何れかの逐次比較型Ａ／Ｄ変換器において特に、前記制御部は、前記比較器において前記比較電位が前記参照電位よりも高い旨の判定出力を得た場合は、参照電位切替え部が前記基準参照電位よりも高い参照電位を選択し、前記比較器において前記比較電位が前記参照電位よりも低い旨の判定出力を得た場合は、参照電位切替え部が前記基準参照電位よりも低い参照電位を選択するような、前記参照電位切替え制御信号を生成する。

（４）前記参照電位切替え部は、前記複数の参照電位のうち前記基準参照電位よりも高い参照電位、および、前記複数の参照電圧のうち前記基準参照電位よりも低い参照電位として、何れも電源電圧の範囲内の電位を選択することを特徴とする（１）ないし（３）の何れか一の逐次比較型Ａ／Ｄ変換器。
上記（４）の逐次比較型Ａ／Ｄ変換器では、（１）ないし（３）の何れか一の逐次比較型Ａ／Ｄ変換器において特に、前記参照電位切替え部は、前記複数の参照電位のうち前記基準参照電位よりも高い参照電位、および、前記複数の参照電圧のうち前記基準参照電位よりも低い参照電位として、何れも電源電圧の範囲内の電位を選択する。

（５）前記参照電位切替え部は、前記複数の参照電位のうち前記基準参照電位よりも高い参照電位として電源電圧の正極側の電位を選択し、前記複数の参照電圧のうち前記基準参照電位よりも低い参照電位として電源電圧の負極側の電位を選択することを特徴とする（１）ないし（４）の何れか一の逐次比較型Ａ／Ｄ変換器。
上記（５）の逐次比較型Ａ／Ｄ変換器では、（１）ないし（４）の何れか一の逐次比較型Ａ／Ｄ変換器において特に、前記参照電位切替え部は、前記複数の参照電位のうち前記基準参照電位よりも高い参照電位として電源電圧の正極側の電位を選択し、前記複数の参照電圧のうち前記基準参照電位よりも低い参照電位として電源電圧の負極側の電位を選択する。

（６）前記出力レジスタは、前記比較器における判定出力に応じて前記デジタル出力信号におけるＭＳＢを決定することを特徴とする（１）ないし（５）の何れか一の逐次比較型Ａ／Ｄ変換器。
上記（６）の逐次比較型Ａ／Ｄ変換器では、上記（１）ないし（５）の何れか一の逐次比較型Ａ／Ｄ変換器において特に、前記出力レジスタは、前記比較器における判定出力に応じて前記デジタル出力信号におけるＭＳＢを決定する。

（７）前記制御部は、前記比較器における判定出力に応じて前記参照電位切替え制御信号を前記参照電位切替え部に供給した後は、前記参照電圧を変更する旨の前記参照電位切替え制御信号を前記参照電位切替え部に供給しないことを特徴とする（１）ないし（６）の何れか一の逐次比較型Ａ／Ｄ変換器。
上記（７）の逐次比較型Ａ／Ｄ変換器では、上記（１）ないし（６）の何れか一の逐次比較型Ａ／Ｄ変換器において特に、前記制御部は、前記比較器における判定出力に応じて前記参照電位切替え制御信号を前記参照電位切替え部に供給した後は、前記参照電圧を変更する旨の前記参照電位切替え制御信号を前記参照電位切替え部に供給しない。

広い入力電圧範囲を持ちながら、構成が簡単で実装面積を増大させることがなく、且つ、消費電力が抑制される逐次比較型Ａ／Ｄ変換器実現することができる。

本発明の逐次比較型Ａ／Ｄ変換器の構成を例示する図である。 図１の逐次比較型Ａ／Ｄ変換器の制御部から出力されるトリガクロックの変化と逐次比較型Ａ／Ｄ変換器の状態の遷移を表す図である。 図１の逐次比較型Ａ／Ｄ変換器における或る入力に関する被判定電圧（コンパレータへの比較入力信号）の遷移、トリガクロック、コンパレータの判定出力信号の値、および、上位６ビットの判定結果に基づく出力を例示する図である。 図１の逐次比較型Ａ／Ｄ変換器における他の入力に関する被判定電圧の遷移、トリガクロック、コンパレータの判定出力信号の値、および、上位６ビットの判定結果に基づく出力を例示する図である。 従来の逐次比較型Ａ／Ｄ変換器の構成図である。 図５の逐次比較型Ａ／Ｄ変換器における或る入力に関する被判定電圧の遷移、トリガクロック、コンパレータの判定出力信号の値、および、上位６ビットの判定結果に基づく出力を例示する図である。 特許文献所載の逐次比較型Ａ／Ｄ変換器の構成図である。

以下、図面を参照して本発明の実施の形態について詳細に説明することにより本発明を明らかにする。
まず、本発明に係る逐次比較型Ａ／Ｄ変換器の構成を図１を参照して説明する。図１は、本発明の逐次比較型Ａ／Ｄ変換器１の構成を例示する図である。
この逐次比較型Ａ／Ｄ変換器１は、アナログ入力信号Ａｉｎを、ｎビット（ｎは３以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換する。

図１に示すように、この逐次比較型Ａ／Ｄ変換器１には、静電容量の値が所定の基準容量Ｃに設定された１個のキャパシタが設けられている。また、上述の基準容量Ｃを２の累乗の逆数で段階的に重み付けした各静電容量Ｃ／２，・・・，Ｃ／２^(n-2)を持つようにそれぞれ設定された（ｎ−２）個のキャパシタ１０６＿２，・・・，１０６＿（ｎ−１）が設けられている。更に、静電容量が上述のキャパシタ１０６＿（ｎ−１）と同じく基準容量Ｃを１／２^(n-2)で重み付けしたＣ／２^(n-2)であるように設定された１個のキャパシタ１０６＿ｎが設けられている。

例えば、ｎ＝６の場合に、キャパシタ１０６＿１〜１０６＿６の静電容量はそれぞれ、Ｃ，Ｃ／２，Ｃ／４，Ｃ／８，Ｃ／１６，Ｃ／１６となる。
以上のような複数のキャパシタ１０６＿１〜１０６＿ｎによって、静電容量の値が２の累乗の逆数で順次段階的に重み付けされ各一端側が共通の導体にそれぞれ接続た複数のキャパシタを含むキャパシタアレイ１０６が構成されている。そして、このキャパシタアレイ１０６におけるキャパシタのうちの該当するキャパシタにおける保持電圧が順次選択的に適用されて、アナログ入力電圧Ａｉｎと参照電圧との逐次比較が行われる。

キャパシタ１０６＿１〜１０６＿（ｎ−１）の一端（図示の例では左端）に各対応して、それぞれ複数（本例では各３つ）のスイッチを含むスイッチ群１０５＿１，１０５＿２，・・・，１０５＿（ｎ−１）が設けられている。
これらのスイッチ群１０５＿１，１０５＿２，・・・，１０５＿（ｎ−１）は、各スイッチ群毎に、共通の端子Ｏとこれに対応する各別の端子Ｃ、Ｐ、Ｎとを有し、共通の端子Ｏと各別の端子Ｃ、Ｐ、Ｎとの間に各対応するスイッチが設けられている。
即ち、上述の端子Ｏ−Ｃ間にはスイッチ１０３ｄ＿ｋ（ｋは、１〜（ｎ−１）の自然数）が設けられ、また、端子Ｏ−Ｐ間にはスイッチ１０３ｅ＿ｋが設けられ、更に、端子Ｏ−Ｎ間にはスイッチ１０３ｆ＿ｋが、それぞれ図示のように設けられている。

図示の例では、スイッチ群１０５＿１は、スイッチ１０３ｄ＿１と、スイッチ１０３ｅ＿１と、スイッチ１０３ｆ＿１との３つのスイッチを含んで構成される。また、スイッチ群１０５＿（ｎ−１）は、スイッチ１０３ｄ＿（ｎ−１）と、スイッチ１０３ｅ＿（ｎ−１）と、スイッチ１０３ｆ＿（ｎ−１）との３つのスイッチを含んで構成される
そして、スイッチ群１０５＿１，１０５＿２，・・・，１０５＿（ｎ−１）におけるこれらの各スイッチ（スイッチ１０３ｄ＿ｋ、１０３ｅ＿ｋ、１０３ｆ＿ｋ：ｋは、１〜（ｎ−１）の自然数）は、制御部１０１から供給される制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じてオン・オフの状態が切替えられる。

上述の端子Ｃおよびキャパシタ１０６＿ｎの左端は、一の基準参照電位ＶＣの電位点にスイッチ１０３ｂを介して電気的に断続可能に接続されている。また、上述の端子ＰはＶＣを基準にした正極側のフルスケール基準電位ＶＲＰの電位点（正極側の電源ノードＶＲＰ）に接続され、更に、上述の端子ＮはＶＣを基準にした負極側のフルスケール基準電位ＶＲＮの電位点（負極側の電源ノードＶＲＮ）に接続されている。

スイッチ１０３ｂに並列に１０３ｃが設けられている。このスイッチ１０３ｃの右端がスイッチ１０３ｂの右端に接続され、且つ、このスイッチ１０３ｃの左端は入力ノード（図１中のＡｉｎ）に接続されている。
一方、各キャパシタ１０６＿１〜１０６＿（ｎ−１）およびパシタ１０６＿ｎの各他端（図示の例では右端）はそれらに共通の導体であって電荷を保持できるストレージノード（図１中のＳＮ）に接続されている。
そして、ストレージノードＳＮは参照電位ＶＣの電位点にスイッチ１０３ａを介して電気的に断続可能に接続されている。
更に、ストレージノードＳＮはコンパレータ（比較器）１０４の反転入力端子に接続されている。
このコンパレータ１０４は、その非反転入力端子が参照電位ノードＶＲＥＦたる導体部を成している。

そして、この参照電位ノードＶＲＥＦには、参照電位切替え部であるスイッチ群１０７を介して、上述の、参照電位ＶＣの電位点、ＶＲＰの電位点、および、ＶＲＮの電位点の何れかに電気的に断続可能に接続され、これにより、ＶＣ、ＶＲＰ、ＶＲＮの何れかの電位が参照電位ノードＶＲＥＦの電位Ｖｒｅｆとして選択的に設定される。これらの各電位は、既述の通り、何れも電源電圧の範囲内の電位である
即ち、スイッチ群１０７を構成する、スイッチ１０３ｇ、１０３ｈ、および、１０３ｉの３つのスイッチのうちの何れかのスイッチがオンとなって、上述のＶＣ、ＶＲＰ、および、ＶＲＮの何れか一の電位が参照電位ノードＶＲＥＦに供給される。

ここで、各スイッチ１０３ｇ、１０３ｈ、１０３ｉは、ＭＯＳトランジスタなどのスイッチング素子から構成され、制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの参照電位切替制御信号Ｃｔ２）に応じてオン・オフの状態が切替えられる。
即ち、スイッチ群１０７は、少なくとも一の基準参照電位ＶＣを含む既定の複数の参照電位ＶＲＰ、ＶＲＮのうちの何れかの参照電位を参照電位切替え制御信号Ｃｔ２に応答して選択的に切替えてコンパレータ１０４に供給する参照電位切替え部を構成している。

また、上述のスイッチ１０３ａ〜１０３ｃ、は、ＭＯＳトランジスタなどのスイッチング素子から構成され、制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ４）に応じてオン・オフの状態が切替えられる。
即ち、スイッチ１０３ａ〜１０３ｃ、は、比較器（コンパレータ１０４）での既述の逐次比較における該当する各キャパシタに関する電圧保持のタイミングと印加電圧の極性反転のタイミングとを電圧印加形態切替え制御信号Ｃｔ４に応答して切替える電圧印加形態切替えスイッチを構成している。

制御部１０１はまた、トリガクロックＣＬＫをコンパレータ１０４および出力レジスタ１０２に供給する。
コンパレータ１０４では比較タイミング制御信号Ｃｔ３としてのこのトリガクロックＣＬＫに同期してストレージノードＳＮの電位ＶＳＮと参照電位ノードＶＲＥＦの電位Ｖｒｅｆとの大小を判定し、ＶＳＮ＜Ｖｒｅｆの場合は信号ＤＯ＝Ｈ（１）を出力し、ＶＳＮ＞Ｖｒｅｆの場合は信号ＤＯ＝Ｌ（０）を出力し、制御部１０１および出力レジスタ１０２に供給する。

制御部１０１は、判定信号ＤＯに基づいて制御信号ＣＴＲＬを生成し出力する。この制御信号ＣＴＲＬによってスイッチ群１０５＿１〜１０５＿（ｎ−１）が順次切り替えられ、アナログ入力電圧Ａｉｎに対応する内部電圧（本例ではストレージノードＳＮの電位ＶＳＮ）が得られる。
一方、出力レジスタ１０２は、コンパレータ１０４の出力する比較判定結果を示す信号ＤＯの値（ＤＯ１〜ＤＯｎ）を保持する機能と、保持した判定結果ＤＯ１〜ＤＯｎに基づきｎビットのデジタル出力信号Ｖｏｕｔを出力する機能とを有している。そして、本例の出力レジスタ１０２は、コンパレータ１０４における判定出力に応じてデジタル出力信号におけるＭＳＢを決定する。

以上の構成を有する図１の装置の一つの特徴は次のような点である。即ち、図５を参照して説明した従来技術においては、電位ＶＣを基準（中心）として、電位ＶＲＮ〜電位ＶＲＰの範囲がフルスケール基準電位の範囲であったが、図１の本発明の装置では、ＶＲＰ２−ＶＲＰ＝ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲＮ−ＶＲＮ２＝ＶＲとなる電位ＶＲＰ２、電位ＶＲＮ２、および電位差ＶＲを定義すると、電位ＶＣを基準（中心）として、電位ＶＲＮ２〜電位ＶＲＰ２の範囲がフルスケール基準電位の範囲となる。換言すればフルスケール基準電位の範囲、従って、入力のダイナミックレンジは、従来と比較して２倍になる。

次に、上述の各スイッチの作動について、より具体的に説明する。
スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）は、制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｃと端子Ｏとを接続する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、キャパシタ１０６＿ｎの左端と、スイッチ１０３ｂ及び１０３ｃの右端とに接続する。

また、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ−１）は、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ１）に応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｐと端子Ｏとを接続する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、電源ノードＶＲＰに接続する。
更にまた、スイッチ１０３ｆ＿１〜１０３ｆ＿（ｎ−１）は、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ１）に応じてオン・オフを切り替え、オン状態のときに、端子Ｎと端子Ｏとを接続する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、電源ノードＶＲＮに接続する。

スイッチ群１０７のスイッチ１０３ｇは、制御部１０１からの制御信号ＣＴＲＬ（そのうちの参照電位切替制御信号Ｃｔ２）に応じてオン・オフの状態を切り替え、オン状態のときに、ノードＶＲＥＦと電源ノードＶＲＰとを接続する。これにより、コンパレータの参照電位ＶｒｅｆとしてＶＲＰを供給する。
また、スイッチ１０３ｈは、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ２）に応じてオン・オフの状態を切り替え、オン状態のときに、ノードＶＲＥＦとアナログコモン電圧ＶＣとを接続する。これにより、コンパレータの参照電位ＶｒｅｆとしてＶＣを供給する。

更にまた、スイッチ１０３ｉは、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ２）に応じてオン・オフの状態を切り替え、オン状態のときに、ノードＶＲＥＦと電源ノードＶＲＮとを接続する。これにより、コンパレータの参照電位ＶｒｅｆとしてＶＲＮを供給する。
一方、スイッチ１０３ａは、制御部１０１からの制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ４）に応じてオン・オフの状態を切り替え、オン状態のときに、ストレージノードＳＮを電源ノードＶＣに接続する。

また、スイッチ１０３ｃは、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ４）に応じてオン・オフの状態を切り替え、オン状態のときに、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃをアナログ入力信号Ａｉｎの入力ノードに接続する。
更にまた、スイッチ１０３ｂは、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ４）に応じてオン・オフを切り替え、オン状態のときに、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃを電位ＶＣの電源ノードに接続する。

尚、スイッチ１０３ｂとスイッチ１０３ｃとは同時にオン状態とならないようにスイッチング動作が制御（ノンオーバーラップ制御）される。
コンパレータ１０４は、制御部１０１からのクロック信号ＣＬＫ（即ち、比較タイミング制御信号）の立ち上がりエッジに応じて、反転入力端子の入力電位であるストレージノードＳＮの電位ＶＳＮと参照電位ノードＶＲＥＦの電位Ｖｒｅｆとを比較する。

コンパレータ１０４におけるこの比較は、直接的にはストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとの比較であるが、上述の現象から容易に理解されるとおり、ストレージノードＳＮの電位を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。
従って、コンパレータ１０４からは、ＶＳＮ＜Ｖｒｅｆのときは、判定出力ＤＯＮ（Ｎは１〜ｎの自然数）として、ハイレベルの信号（ＤＯＮ＝１）が出力される。また、ＶＳＮ≧Ｖｒｅｆのときは、判定出力ＤＯＮとして、ローレベルの信号（ＤＯＮ＝０）が第１判定結果として出力される。

次に、図２に基づき、制御部１０１からコンパレータ１０４及び出力レジスタ１０２に供給されるクロック信号ＣＬＫと、本発明の逐次比較型Ａ／Ｄ変換器１の状態遷移について説明する。
図２は、図１の逐次比較型Ａ／Ｄ変換器１の制御部１０１から出力されるトリガクロックＣＬＫの変化と逐次比較型Ａ／Ｄ変換器１の状態の遷移を表す図である。
図２（ａ）は、制御部１０１から出力される比較タイミング制御信号であるトリガクロックＣＬＫの変化の一例を示し、図２（ｂ）は、制御部１０１により制御される本発明の逐次比較型Ａ／Ｄ変換器１の状態遷移を示している。

図２（ａ）において、サンプリングエッジ（図２（ａ）中、「Ｓａｍｐｌｅ Ｅｄｇｅ」と表記）において、サンプリングが行われる。更に、第１判定立ち上がりクロック（図２（ｂ）中、「１ｓｔ Ｊｕｄｇｅ」と表記）によりＶＳＮとＶｒｅｆが比較され、ＶＳＮ＜Ｖｒｅｆの場合、Ｄ１＝１が出力レジスタ１０２に出力されると同時に制御部１０１に出力され、スイッチ群１０７に制御信号ＣＴＲＬ（Ｃｔ２）が送られ、Ｖｒｅｆ＝ＶＲＮと設定される。
そして、第２判定立ち上がりクロック以降はＶｒｅｆ＝ＶＲＮの状態で逐次比較動作が行われる。

また、図２（ｂ）における第１判定立ち上がりクロック（図２（ａ）中、「１ｓｔ Ｊｕｄｇｅ」のタイミング）によりＶＳＮとＶｒｅｆが比較され、ＶＳＮ＞Ｖｒｅｆの場合、Ｄ１＝０が出力レジスタ１０２に出力されると同時に制御部１０１に出力され、スイッチ群１０７に制御信号ＣＴＲＬ（Ｃｔ２）が送られ、Ｖｒｅｆ＝ＶＲＰと設定される。
そして、第２判定立ち上がりクロック以降はＶｒｅｆ＝ＶＲＰの状態で逐次比較動作が行われる。

次に、図３、図４を参照しながら「ｎ＝５」の場合の回路の動作を説明する。
図３は、図１の逐次比較型Ａ／Ｄ変換器１における或る入力Ａｉｎに関する被判定電圧（コンパレータへの比較入力信号）ＶＳＮの遷移、トリガクロック、コンパレータの判定出力信号の値、および、上位６ビットの判定結果に基づく出力を例示する図である。
図３（ａ）は、被判定電圧である、ストレージノードＳＮの電位ＶＳＮの反転極性の電圧をプロットした一例を示している。図３（ａ）において、縦軸が電圧、横軸が時間を表している。また、図３（ｂ）は、制御部１０１から出力されるトリガクロックＣＬＫの変化の一例を示し、これはコンパレータ１０４における一定間隔の判定タイミングを表している。また、図３（ｃ）は、コンパレータ１０４の判定出力信号ＤＯの値の一例を示している。

また、図３では、一例としてＡｉｎ＝（１０．８／８）×ＶＲなる入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態としてキャパシタ１０６＿１〜１０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ４）に応じて、スイッチ１０３ａ及びスイッチ１０３ｃがオンであり、スイッチ１０３ｂがオフである。
また、制御部１０１から供給される制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じて、スイッチ群１０５＿１〜１０５＿（ｎ−１）における、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）がオンであり、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ−１）及び１０３ｆ＿１〜１０３ｆ＿（ｎ−１）がオフである。

更にまた、参照電位切替え部であるスイッチ群１０７において、制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの参照電位切替え制御信号Ｃｔ２）に応じて、スイッチ１０３ｈがオンであり、スイッチ１０３ｇ、および、１０３ｉがオフである。
アナログ入力電圧Ａｉｎをキャパシタ１０６＿１〜１０６＿ｎによってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬ（Ｃｔ４）によってスイッチ１０３ａがオフし、ただちにスイッチ１０３ｃがオフする。その後にスイッチ１０３ｂがオンすることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ[Ｖ]としてストレージノードＳＮに現れる。

既述のように、スイッチ１０３ｂとスイッチ１０３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。
スイッチの切替え後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電位が−Ａｉｎに十分に収束した時刻に、図３（ｂ）のトリガクロックＣＬＫにおける第１判定立ち上がりクロック（図３（ａ）中、「１ｓｔ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。

この第１判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとが比較される。
既述のように、コンパレータ１０４におけるこの比較は、直接的にはストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとの比較であるが、上述の現象から容易に理解されるとおり、ストレージノードＳＮの電位を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。

コンパレータ１０４からは、−Ａｉｎ＜Ｖｒｅｆ、即ちＡｉｎ＞Ｖｒｅｆの場合に「ＤＯ＝１」が出力され、−Ａｉｎ＞Ｖｒｅｆ、即ちＡｉｎ＜Ｖｒｅｆの場合に「ＤＯ＝０」が出力される。
この第１判定結果が「ＤＯ＝１」である場合、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ２）によってスイッチ群１０７が制御され、スイッチ１０３ｈがオフし、スイッチ１０３ｉがオンする。その結果、参照電位Ｖｒｅｆ＝ＶＲＮになる。

次いで、図３（ｂ）のトリガクロックＣＬＫにおける第２判定立ち上がりクロック（図３（ａ）中、「２ｎｄ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
この第２判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとが比較される。

この結果、コンパレータ１０４からは、−Ａｉｎ＜Ｖｒｅｆ、即ちＡｉｎ＞Ｖｒｅｆの場合に「ＤＯ＝１」が出力され、−Ａｉｎ＞Ｖｒｅｆ、即ちＡｉｎ＜Ｖｒｅｆの場合に「ＤＯ＝０」が出力される。
この第２判定結果がＤＯ＝１である場合、制御部１０１によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｅ＿１がオンする。その結果、ストレージノードＳＮの電位ＶＳＮは電荷再分配により−（Ａｉｎ−ＶＲ／２）[Ｖ]になる。

また、第２判定結果が「ＤＯ＝０」である場合、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ２）によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｆ＿１がオンする。
その結果、ストレージノードＳＮの電位ＶＳＮは電荷再分配により−（Ａｉｎ＋ＶＲ／２）[Ｖ]になる。
同様に、第ｙ番目（ｙは３〜ｎの自然数）の判定立ち上がりクロックである第ｙ判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとを比較し、この判定結果に応じてスイッチ群１０５＿（ｙ−１）を制御する。

そして、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとを比較し、その結果に応じてスイッチ群１０５＿（ｎ−１）を制御した後に、第（ｎ＋１）判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとが比較される。
これにより、１〜（ｎ＋１）ビットの逐次比較動作が完了し、出力レジスタ１０２からはＡ／Ｄ変換結果である（ｎ＋１）ビットの出力データＶｏｕｔが出力される。
上述のように参照した図３（ａ）では、一例として、ストレージノードＳＮの電位ＶＳＮについて、ＶＳＮ＝−（１０．８／８）×ＶＲとしてサンプリングされた場合の被判定信号の変遷が表わされている。

図３（ｂ）におけるトリガクロックＣＬＫのうち、既述の第１判定立ち上がりクロックがコンパレータ１０４に入力される時点において−（１０．８／８）×ＶＲ＜ＶＣであるため、図３（ｃ）に示すように、「Ｄ１＝１」が出力される。
その結果、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ２）によってスイッチ群１０７が制御され、スイッチ１０３ｉがオンになり、Ｖｒｅｆ＝ＶＲＮとなる。そして、第２判定立ち上がりクロックがコンパレータ１０４に入力される時点において−（１０．８／８）×ＶＲ＜ＶＲＮであるため、図３（ｃ）に示すように、「Ｄ２＝１」が出力される。その結果、スイッチ群１０５＿１が制御され、ストレージノードＳＮの電位ＶＳＮが、ＶＳＮ＝−（１０．８／８）×ＶＲ＋ＶＲ／２＝−（６．８／８）×ＶＲとなる。

次いで、図３（ｂ）におけるトリガクロックＣＬＫのうち、第３判定立ち上がりクロック（図３（ａ）中、「２ｎｄ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
この第３判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとが比較される。そして、この比較において、−（６．８／８）×ＶＲ＞ＶＲＮであるため、図３（ｃ）に示すように、「Ｄ３＝０」が出力される。

その結果、スイッチ群１０５＿２が制御され、ストレージノードＳＮの電位が、ＶＳＮ＝−（２．８／８）×ＶＲ−ＶＲ／４＝（８．８／８）×ＶＲとなる。
これ以降、同様の処理がｎ回まで繰り返され、第（ｎ＋１）判定立ち上がりクロックによってＤ（ｎ＋１）が決定され（ｎ＋１）ビットの逐次比較動作が完了すると、出力レジスタ１０２は、格納されたＤ１〜Ｄ（ｎ＋１）に基づき、（ｎ＋１）ビットのデジタル出力データＶｏｕｔを出力する。

図３（ｄ）は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づいて出力されるＶｏｕｔの一例を示す図である。図３（ｃ）に示すように、上位６ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「１」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「０」、Ｄ６＝「１」となる。出力レジスタ１０２は、図３（ｄ）に示すように、これらを上位ビットから順番に並べ、デジタル出力データＶｏｕｔの上位６ビット「１１０１０１」を出力する。尚、出力レジスタ１０２は、例えば、シフトレジスタなどで構成される。

図４は、図１の逐次比較型Ａ／Ｄ変換器１における他の入力Ａｉｎに関する被判定電圧ＶＳＮの遷移、トリガクロック、コンパレータの判定出力信号の値、および、上位６ビットの判定結果に基づく出力を例示する図である。
図４（ａ）は、被判定電圧である、ストレージノードＳＮの電位の反転極性の電圧をプロットした一例を示している。図４（ａ）において、縦軸が電圧、横軸が時間を表している。また、図４（ｂ）は、制御部１０１から出力されるトリガクロックＣＬＫの変化の一例を示し、これはコンパレータ１０４における一定間隔の判定タイミングを表している。また、図４（ｃ）は、コンパレータ１０４の判定出力信号ＤＯの値の一例を示している。

また、図４では、一例としてＡｉｎ＝−（５．２／８）×ＶＲの入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態としてキャパシタ１０６＿１〜１０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ４）に応じて、スイッチ１０３ａ及びスイッチ１０３ｃがオンであり、スイッチ１０３ｂがオフである。

また、制御部１０１から供給される制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じて、スイッチ群１０５＿１〜１０５＿（ｎ−１）における、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）がオンであり、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ−１）及び１０３ｆ＿１〜１０３ｆ＿（ｎ−１）がオフである。
更にまた、参照電位切替え部であるスイッチ群１０７において、制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの参照電位切替え制御信号Ｃｔ２）に応じて、スイッチ１０３ｈがオンであり、スイッチ１０３ｇ、および、１０３ｉがオフである。

アナログ入力電圧Ａｉｎをキャパシタ１０６＿１〜１０６＿ｎによってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬ（Ｃｔ４）によってスイッチ１０３ａがオフし、ただちにスイッチ１０３ｃがオフする。その後にスイッチ１０３ｂがオンすることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ[Ｖ]としてストレージノードＳＮに現れる。

既述のように、スイッチ１０３ｂとスイッチ１０３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。
スイッチの切替後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電位が−Ａｉｎに十分に収束した時刻に、図４（ｂ）のトリガクロックＣＬＫにおける第１判定立ち上がりクロック（図４（ａ）中、「１ｓｔ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。

この第１判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、第１判定立ち上がりクロックによってストレージノードＳＮの電位と参照電位Ｖｒｅｆとが比較される。
既述のように、コンパレータ１０４におけるこの比較は、直接的にはストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとの比較であるが、上述の現象から容易に理解されるとおり、ストレージノードＳＮの電位を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。

コンパレータ１０４からは、−Ａｉｎ＜Ｖｒｅｆ、即ちＡｉｎ＞Ｖｒｅｆの場合に「ＤＯ＝１」が出力され、−Ａｉｎ＞Ｖｒｅｆ、即ちＡｉｎ＜Ｖｒｅｆの場合に「ＤＯ＝０」が出力される。
この第１判定結果が「ＤＯ＝０」である場合、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ２）によってスイッチ群１０７が制御され、スイッチ１０３ｈがオフし、スイッチ１０３ｇがオンする。その結果、参照電位Ｖｒｅｆ＝ＶＲＰになる。

次いで、図４（ｂ）のトリガクロックＣＬＫにおける第２判定立ち上がりクロック（図４（ａ）中、「２ｎｄ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
この第２判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電位と参照電位Ｖｒｅｆとが比較される。

この結果、コンパレータ１０４からは、−Ａｉｎ＜Ｖｒｅｆ、即ちＡｉｎ＞Ｖｒｅｆの場合にＤＯ＝１が出力され、−Ａｉｎ＞Ｖｒｅｆ、即ちＡｉｎ＜Ｖｒｅｆの場合に「ＤＯ＝０」が出力される。
この第２判定結果が「ＤＯ＝１」である場合、制御部１０１によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｅ＿１がオンする。その結果、ストレージノードＳＮの電位ＶＳＮは電荷再分配により−（Ａｉｎ−ＶＲ／２）[Ｖ]になる。

また、第２判定結果が「ＤＯ＝０」である場合、制御部１０１からの制御信号ＣＴＲＬ（Ｃｔ２）によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｆ＿１がオンする。
その結果、ストレージノードＳＮの電位ＶＳＮは電荷再分配により−（Ａｉｎ＋ＶＲ／２）[Ｖ]になる。
同様に、第ｙ番目（ｙは３〜ｎの自然数）の判定立ち上がりクロックである第ｙ判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとを比較し、この判定結果に応じてスイッチ群１０５＿（ｙ−１）を制御する。

そして、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとを比較し、その結果に応じてスイッチ群１０５＿（ｎ−１）を制御した後に、第（ｎ＋１）判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位ＶＳＮと参照電位Ｖｒｅｆとが比較される。
これにより、１〜（ｎ＋１）ビットの逐次比較動作が完了し、出力レジスタ１０２からは（ｎ＋１）ビットの出力データＶｏｕｔが出力される。
上述のように参照した図４（ａ）では、一例として、ストレージノードＳＮの電位ＶＳＮについて、ＶＳＮ＝（５．２／８）×ＶＲがサンプリングされた場合の被判定信号の変遷が表わされている。

図４（ｂ）におけるトリガクロックＣＬＫのうち、既述の第１判定立ち上がりクロックにおいて（５．２／８）×ＶＲ＜ＶＣであるため、図４（ｃ）に示すように、「Ｄ１＝０」が出力される。
その結果、スイッチ群１０７が制御され、スイッチ１０３ｉがオンになり、Ｖｒｅｆ＝ＶＲＰとなる。第２判定立ち上がりクロックにおいて（５．２／８）×ＶＲ＜ＶＲＰであるため、図４（ｃ）に示すように、「Ｄ２＝１」が出力される。その結果、スイッチ群１０５＿１が制御され、ストレージノードＳＮの電位ＶＳＮが、ＶＳＮ＝（５．２／８）×ＶＲ＋ＶＲ／２＝（９．２／８）×ＶＲとなる。

次いで、図４（ｂ）におけるトリガクロックＣＬＫのうち、第３判定立ち上がりクロック（図４（ａ）中、「２ｎｄ Ｊｕｄｇｅ」と表記のタイミング）において、（９．２／８）×ＶＲ＞ＶＲＰであるため、図４（ｃ）に示すように、Ｄ３＝０が出力される。その結果、スイッチ群１０５＿２が制御され、ストレージノードＳＮの電位ＶＳＮが、ＶＳＮ＝（９．２／８）×ＶＲ−ＶＲ／４＝（７．２／８）×ＶＲとなる。
これ以降、同様の処理がｎ回まで繰り返され、第（ｎ＋１）判定立ち上がりクロックによってＤ（ｎ＋１）が決定され（ｎ＋１）ビットの逐次比較動作が完了すると、出力レジスタ１０２は、格納されたＤ１〜Ｄ（ｎ＋１）に基づき、（ｎ＋１）ビットのデジタル出力データＶｏｕｔを出力する。

図４（ｄ）は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるＶｏｕｔの一例を示す図である。図４（ｃ）に示すように、上位６ビットの判定結果は、Ｄ１＝「０」、Ｄ２＝「１」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「０」、Ｄ６＝「１」」となる。出力レジスタ１０２は、図４（ｄ）に示すように、これらを上位ビットから順番に並べ、デジタル出力データＶｏｕｔの上位６ビット「０１０１０１」を出力する。ここで、出力レジスタ１０２は、例えば、シフトレジスタなどで構成される。

以上の通り、本実施の形態の逐次比較型Ａ／Ｄ変換器１では、従来と比較して、新たなコンパレータ及び加算回路及び増幅器を必要としないため、実装面積を増大させることがなく、且つ、消費電力を増加させることのない広い入力レンジを有する逐次比較型Ａ／Ｄ変換器を提供することができる。また、簡易な構成の回路で実現できるため、半導体集積化におけるデザイン設計を容易に行うことができる。

以上、図３および図４を参照して説明した図１の逐次比較型Ａ／Ｄ変換器１における制御部１０１に関する一つの局面は次のように要約される。
即ち、制御部１０１は、比較器（コンパレータ１０４）において比較電位ＶＳＮが参照電位Ｖｒｅｆよりも高い旨の判定出力「１」を得た場合は、参照電位切替え部としてのスイッチ群１０７が基準参照電位ＶＣよりも高い参照電位ＶＲＰを選択し、比較器１０４において比較電位ＶＳＮが参照電位Ｖｒｅｆよりも低い旨の判定出力「０」を得た場合は、参照電位切替え部１０７が基準参照電位ＶＣよりも低い参照電位ＶＲＮを選択するような参照電位切替え制御信号Ｃｔ２を生成する。

尚、この場合、制御部は、比較器（コンパレータ１０４）における判定出力に応じて参照電位切替え制御信号Ｃｔ２を参照電位切替え部としてのスイッチ群１０７に供給した後は、参照電圧を変更する旨の参照電位切替え制御信号Ｃｔ２を参照電位切替え部１０７に供給しないように構成することができる。
さらに、本発明の実施形態において、ＶＲＰ２をＶＲＰとし、ＶＲＰを（１／２）・ＶＲＰとし、ＶＲＮを（１／２）・ＶＲＮとし、ＶＲＮ２をＶＲＮとすることで、入力動作範囲は従来技術と同等の２ＶＲとなるが、内部動作電圧範囲が従来のＶＲＰ−ＶＲＮ＝２ＶＲから、（１／２）・ＶＲＰ−（１／２）・ＶＲＮ＝ＶＲと、なり、消費電力を従来の半分とすることができる。換言すれば、従来通りの入力電圧範囲で、内部動作電源電圧を従来の半分にすることで消費電力を従来の半分にすることができる。

１…逐次比較型Ａ／Ｄ変換器、１０１…制御部、１０２…出力レジスタ、１０４…コンパレータ、１０３ａ〜１０３ｃ，１０３ｄ＿１〜１０３ｄ＿（ｎ−１），１０３ｅ＿１〜１０３ｅ＿（ｎ−１），１０３ｆ＿１〜１０３ｆ＿（ｎ−１），１０３ｇ〜１０３ｉ，５０３ａ〜５０３ｃ，５０３ｄ＿１〜５０３ｄ＿（ｎ−１），５０３ｅ＿１〜５０３ｅ＿（ｎ−１），５０３ｆ＿１〜５０３ｆ＿（ｎ−１）…スイッチ

Claims (7)

1. 静電容量の値が２の累乗の逆数で順次段階的に重み付けされ各一端側が共通の導体にそれぞれ接続た複数のキャパシタを含むキャパシタアレイを備え、前記キャパシタアレイの複数のキャパシタのうちの該当する各キャパシタにおける保持電圧と既定の参照電圧との逐次比較によって入力アナログ信号に対応するデジタル出力信号を得る逐次比較型Ａ／Ｄ変換器であって、
   前記キャパシタアレイの複数のキャパシタのうちの該当する各キャパシタの他端にそれぞれ接続されスイッチ群制御信号に応答して前記逐次比較に適用するキャパシタを逐次選択的に切替える複数のスイッチ群と、
   前記キャパシタアレイの複数のキャパシタうち前記スイッチ群によって選択されたキャパシタにおける保持電位に基づく比較電位と既定の参照電位とを比較タイミング制御信号に同期して逐次比較し、比較結果に応じた判定出力を得る比較器と、
   少なくとも一の基準参照電位を含む既定の複数の参照電位のうちの何れかの参照電位を参照電位切替え制御信号に応答して選択的に切替えて前記比較器に供給する参照電位切替え部と、
   前記比較器からの判定出力に応答して、前記スイッチ群制御信号、前記比較タイミング制御信号、およびは、前記参照電位切替え制御信号を生成する制御部と、
   を備えたことを特徴とする逐次比較型Ａ／Ｄ変換器。
2. 前記比較器での前記逐次比較における該当する各キャパシタに関する電圧保持のタイミングと印加電圧の極性反転のタイミングとを電圧印加形態切替え制御信号に応答して切替える電圧印加形態切替えスイッチと、
   前記比較器からの判定出力に基づいて前記入力アナログ信号に対応するデジタル出力信号を得る出力レジスタと、を備え、
   前記制御部は、前記電圧印加形態切替え制御信号をも生成することを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換器。
3. 前記制御部は、前記比較器において前記比較電位が前記参照電位よりも高い旨の判定出力を得た場合は、参照電位切替え部が前記基準参照電位よりも高い参照電位を選択し、前記比較器において前記比較電位が前記参照電位よりも低い旨の判定出力を得た場合は、参照電位切替え部が前記基準参照電位よりも低い参照電位を選択するような、前記参照電位切替え制御信号を生成することを特徴とする請求項１または２の何れかに記載の逐次比較型Ａ／Ｄ変換器。
4. 前記参照電位切替え部は、前記複数の参照電位のうち前記基準参照電位よりも高い参照電位、および、前記複数の参照電圧のうち前記基準参照電位よりも低い参照電位として、何れも電源電圧の範囲内の電位を選択することを特徴とする請求項１ないし請求項３の何れか一項に記載の逐次比較型Ａ／Ｄ変換器。
5. 前記参照電位切替え部は、前記複数の参照電位のうち前記基準参照電位よりも高い参照電位として電源電圧の正極側の電位を選択し、前記複数の参照電圧のうち前記基準参照電位よりも低い参照電位として電源電圧の負極側の電位を選択することを特徴とする請求項１ないし請求項４の何れか一項に記載の逐次比較型Ａ／Ｄ変換器。
6. 前記出力レジスタは、前記比較器における判定出力に応じて前記デジタル出力信号におけるＭＳＢを決定することを特徴とする請求項１ないし請求項５の何れか一項に記載の逐次比較型Ａ／Ｄ変換器。
7. 前記制御部は、前記比較器における判定出力に応じて前記参照電位切替え制御信号を前記参照電位切替え部に供給した後は、前記参照電圧を変更する旨の前記参照電位切替え制御信号を前記参照電位切替え部に供給しないことを特徴とする請求項１ないし請求項６の何れか一項に記載の逐次比較型Ａ／Ｄ変換器。

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