JPS6169217A - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
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- JPS6169217A JPS6169217A JP18893484A JP18893484A JPS6169217A JP S6169217 A JPS6169217 A JP S6169217A JP 18893484 A JP18893484 A JP 18893484A JP 18893484 A JP18893484 A JP 18893484A JP S6169217 A JPS6169217 A JP S6169217A
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- voltage
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- capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は容量アレイと用いた逐次比較型のアナログ・
ディジタル変換器に関する。
ディジタル変換器に関する。
特に半導体集積回路に好適なコンデンサラダーによる容
量アレイと、ＭＯＳ型の比較器によって構成されるアナ
ログ・ディジタル変換器の変換誤差の改良に関する。
量アレイと、ＭＯＳ型の比較器によって構成されるアナ
ログ・ディジタル変換器の変換誤差の改良に関する。
（従来の技術）
コンデンサラダーによる容量アレイと、ＭＯＳ型の比較
器によって構成されるアナログ・ディジタル変換器はＭ
ＯＳ型の半導体集積回路化が容易であり、又す／グルホ
ールド回路が不要であるという利点を有する。
器によって構成されるアナログ・ディジタル変換器はＭ
ＯＳ型の半導体集積回路化が容易であり、又す／グルホ
ールド回路が不要であるという利点を有する。
このような回路の例は、特開昭５７−４１０３２号公報
に開示されている。第３図は、従来の容量アレイを用い
た逐次比較型のアナログ・ディジタル変換器の回路図で
ある。
に開示されている。第３図は、従来の容量アレイを用い
た逐次比較型のアナログ・ディジタル変換器の回路図で
ある。
しかしながら、この回路方式では、例えば８ビツトの場
合は容量は単位容量Ｃχの１倍、１倍、２倍、４倍・・
・６４倍で合計１２８Ｃｘの容量を必要とする。半導体
集積回路ではチップ面積の小型化が望ましい。
合は容量は単位容量Ｃχの１倍、１倍、２倍、４倍・・
・６４倍で合計１２８Ｃｘの容量を必要とする。半導体
集積回路ではチップ面積の小型化が望ましい。
そこで、第４図に示す回路方式が考え出された（昭和５
９年７月２３日特許出願済み）。この方式によれば、ス
イッチ１３３全付加することにより、比較器１０２の非
反転入力端子（＋）ヲ第１の基準電圧（ＶＲＥ ｒ ）
と第２の基準電圧（ＶＧＮＤ）に切替えることにより、
容量６４ＣｘｌｌＯｆ、省略することができる。従って
、この回路方式によれば、チップ面積の大きな部分を占
めるコンデンサーを半減することができるので、チップ
面積の小型化、コスト低減に大きな効果を発揮する。
９年７月２３日特許出願済み）。この方式によれば、ス
イッチ１３３全付加することにより、比較器１０２の非
反転入力端子（＋）ヲ第１の基準電圧（ＶＲＥ ｒ ）
と第２の基準電圧（ＶＧＮＤ）に切替えることにより、
容量６４ＣｘｌｌＯｆ、省略することができる。従って
、この回路方式によれば、チップ面積の大きな部分を占
めるコンデンサーを半減することができるので、チップ
面積の小型化、コスト低減に大きな効果を発揮する。
（発明が解決しようとする問題点）
ところが第４図に示す回路方式では、第５図に示すよう
に、入力アナログ電圧（ｖｉｎ）と比較器反転端子（−
）電圧（Ｖｘ）の間に変換誤差を生じる欠点がある。こ
の変換誤差ΔＶは、第４図の回路において入力アナログ
電圧（Ｖｉｎ）の中央値付近で、スイ、チ１３２の切替
えが行なわれ、これによシ、比較器を構成するＭＯＳ
ＦＥＴの浮遊容量のバイアス状態に変化が生じコンデン
サラダーの容量と浮遊容量のバランスを崩すことに起因
するものである。
に、入力アナログ電圧（ｖｉｎ）と比較器反転端子（−
）電圧（Ｖｘ）の間に変換誤差を生じる欠点がある。こ
の変換誤差ΔＶは、第４図の回路において入力アナログ
電圧（Ｖｉｎ）の中央値付近で、スイ、チ１３２の切替
えが行なわれ、これによシ、比較器を構成するＭＯＳ
ＦＥＴの浮遊容量のバイアス状態に変化が生じコンデン
サラダーの容量と浮遊容量のバランスを崩すことに起因
するものである。
変換誤差ΔＶは１４ ＬＳＢ〜Ｉ ＬＳＢ程度の大きさ
であるが、変換されたディジタル値に誤差を生じる。
であるが、変換されたディジタル値に誤差を生じる。
この発明は、例えば８ビツトのコンデンサラダー型の逐
次比較アナログ・ディジタル変換器において、比較器１
０２の非反転入力端子（＋） ｋ ＭＳＢノスイッチノ
３２を設けることによシ、コンデンサ容量６４Ｃｘｌｌ
Ｏを省略することに伴って生じる前記変換誤差を無くす
ためのものである。
次比較アナログ・ディジタル変換器において、比較器１
０２の非反転入力端子（＋） ｋ ＭＳＢノスイッチノ
３２を設けることによシ、コンデンサ容量６４Ｃｘｌｌ
Ｏを省略することに伴って生じる前記変換誤差を無くす
ためのものである。
即ち、コンデンサ容量を半減し、且つ変換精度の高いア
ナログ・ディジタル変換器を実現せんとするものである
。
ナログ・ディジタル変換器を実現せんとするものである
。
（問題点？解決するための手段）
本発明のポイントは、第１の基準電圧（ＶＲＥＦ）、第
２の基準電圧（ＶＧＮＤ）、Ｃｘ ｒ Ｃｘ 、２Ｃｘ
＋ ４Ｃｘ ・・・２”−３Ｃｘの重みを有する容量
プレイ回路、比較器、逐次比較レジスタ、ラッチ回路等
からなるｎビ。
２の基準電圧（ＶＧＮＤ）、Ｃｘ ｒ Ｃｘ 、２Ｃｘ
＋ ４Ｃｘ ・・・２”−３Ｃｘの重みを有する容量
プレイ回路、比較器、逐次比較レジスタ、ラッチ回路等
からなるｎビ。
トのアナログ・ディジタル変換器に、比較器の一方の入
力に第３の基準電圧（補償用電圧）及び補償容量の付与
手段を具備すること（第１の発明）、或いは第３の基準
電圧のみの付与手段を具備すること（第２の発明）にあ
る。
力に第３の基準電圧（補償用電圧）及び補償容量の付与
手段を具備すること（第１の発明）、或いは第３の基準
電圧のみの付与手段を具備すること（第２の発明）にあ
る。
（作用）
かかる第３の基準電圧（補償用電圧）を付与することと
、比較器の他方の入力に接続される補償容量を第３の基
準電圧とを組み合せることによシ、第６図（、）に示す
ように直線状で且つオフセットのないＶｉｎ−Ｖｘ特性
を得ることができる。
、比較器の他方の入力に接続される補償容量を第３の基
準電圧とを組み合せることによシ、第６図（、）に示す
ように直線状で且つオフセットのないＶｉｎ−Ｖｘ特性
を得ることができる。
これらによシ、コンデンサラダーの容量を半減し、且つ
変換誤差のないアナログ・ディジタル変換器を得ること
ができる。
変換誤差のないアナログ・ディジタル変換器を得ること
ができる。
又、第３の基準電圧を付与することにより、補償容量を
付加することなく、第６図（ｂ）に示すような直線状の
Ｖｉｎ−Ｖｘ特性を得ることができる。しかし、この場
合は第６図（ｂ）に図示するようにオフセットが残り、
電圧変換範囲を多少狭くする。
付加することなく、第６図（ｂ）に示すような直線状の
Ｖｉｎ−Ｖｘ特性を得ることができる。しかし、この場
合は第６図（ｂ）に図示するようにオフセットが残り、
電圧変換範囲を多少狭くする。
（実施例）
第１図はこの発明の第１の実施例を示す８ビツトのアナ
ログ曖ディジタル変換器である。
ログ曖ディジタル変換器である。
第１図において、コンデンサ１０３〜１０９、スイッチ
１０１，１１２〜ノ１７，１２０．ノ３２、比較器１０
２、アナログ入力端子１２１１第１の基準電圧入力端子
Ｖｎｚｙ１２２、クロック信号入力端子１２３、同期信
号入力端子１２４、タイミング発生回路１２５、タイミ
ング信号１２６、逐次比較レジスタ１２７、スイッチ制
御信号１２８、ラッチ回路１２９、ディジタル出力信号
１３０、抵抗器１３１である。第２の基準電圧はグラン
ド電位ＶＧＮＤであるＯ また、スイッチ１３３の可動端子は比較器１０２の非反
転入力端子（＋）に接続され、第１固定端子は第１の基
準電圧入力端子１２２に接続され、第ｆ′２固定端子は
第２の基準電圧ＶＧＮＤに接続される。
１０１，１１２〜ノ１７，１２０．ノ３２、比較器１０
２、アナログ入力端子１２１１第１の基準電圧入力端子
Ｖｎｚｙ１２２、クロック信号入力端子１２３、同期信
号入力端子１２４、タイミング発生回路１２５、タイミ
ング信号１２６、逐次比較レジスタ１２７、スイッチ制
御信号１２８、ラッチ回路１２９、ディジタル出力信号
１３０、抵抗器１３１である。第２の基準電圧はグラン
ド電位ＶＧＮＤであるＯ また、スイッチ１３３の可動端子は比較器１０２の非反
転入力端子（＋）に接続され、第１固定端子は第１の基
準電圧入力端子１２２に接続され、第ｆ′２固定端子は
第２の基準電圧ＶＧＮＤに接続される。
以上の構成は第４図に開示のものと同じである。
第３固定端子は、その一端が第１の基準電圧入力端子に
接続され、他端が第２の基準電圧ＶＧＮＤに接続された
抵抗器１３７（抵抗器１３７は、その一端から抵抗器Ｒ
２ＣＹ＋ Ｒｃｏか直列接続され他端に接続されている
）の抵抗Ｒ２ＣＹと抵抗ＲＣＯで分圧された抵抗分圧タ
ップに接続されている。この分圧タッグは第３の基準電
圧を供給する。コンデンサＣｓノ３４は、容量アレイ回
路の共通に接続される一端（Ｌｌ ）と、比較器１０２
の反転入力端子の浮遊容量であシ、比較器１０２を構成
するＭＯＳ ＦＥＴのｒ−ト容量、配線の容量等である
。このコンデンサ１３４の一端はラインＬ１に接続して
いて、他端が電源電圧ｖＤＤに等価的に接続されている
。
接続され、他端が第２の基準電圧ＶＧＮＤに接続された
抵抗器１３７（抵抗器１３７は、その一端から抵抗器Ｒ
２ＣＹ＋ Ｒｃｏか直列接続され他端に接続されている
）の抵抗Ｒ２ＣＹと抵抗ＲＣＯで分圧された抵抗分圧タ
ップに接続されている。この分圧タッグは第３の基準電
圧を供給する。コンデンサＣｓノ３４は、容量アレイ回
路の共通に接続される一端（Ｌｌ ）と、比較器１０２
の反転入力端子の浮遊容量であシ、比較器１０２を構成
するＭＯＳ ＦＥＴのｒ−ト容量、配線の容量等である
。このコンデンサ１３４の一端はラインＬ１に接続して
いて、他端が電源電圧ｖＤＤに等価的に接続されている
。
コンデンサ１３５は容量値がＣＺの補償容量であって、
その一端はラインＬ１に接続していて、他端はスイッチ
１３６の可動端子に接続されている。
その一端はラインＬ１に接続していて、他端はスイッチ
１３６の可動端子に接続されている。
スイッチ１３６の可動端子はコンデンサＣｓ１３５の他
端に接続されていて、第１固定端子は電源電圧ｖＤＤに
接続されていて又第２固定端子はアース電位に接続され
ている。なお、第１図では第４図と比較して、コンデン
サＣ５Ｊ３５、スイッチ１３６が追加され゛、スイッチ
１３３の第３の基準電圧端子が追加されておシ、コンデ
ンサ１３４は比較器１０２の反転入力端子のＭＯ８容量
等の浮遊容量を等価的に記載したものである。
端に接続されていて、第１固定端子は電源電圧ｖＤＤに
接続されていて又第２固定端子はアース電位に接続され
ている。なお、第１図では第４図と比較して、コンデン
サＣ５Ｊ３５、スイッチ１３６が追加され゛、スイッチ
１３３の第３の基準電圧端子が追加されておシ、コンデ
ンサ１３４は比較器１０２の反転入力端子のＭＯ８容量
等の浮遊容量を等価的に記載したものである。
次に以上のように構成された、アナログ・ディジタル変
換器の動作について説明する。
換器の動作について説明する。
まず、スイッチ１３２，１１２〜１１７の各可動端子は
ラインＬ２に接続している。また新たに加えられたスイ
ッチ１３６の可動端子は、電源電圧ＶＤＤに接続されて
いて、コンデンサＣＺ１３５ｔ−通じてラインＬｌに接
続している。この時、スイッチ１２０の可動端子を第１
固定端子側に切シ換えてアナログ入力端子に接続すると
ともに、スイッチ１０ノを短絡させて第１の基準電圧Ｖ
ＲＥＦ入力端子１２２に接続することによりサンプリン
グを行う。この時、第１の基準電圧入力端子１２２には
第１の基準電圧ＶＲＥＦが印加されており、アナログ入
力端子１２ノにはアナログ入力信号Ｖｉｎが導入される
ようになっている。
ラインＬ２に接続している。また新たに加えられたスイ
ッチ１３６の可動端子は、電源電圧ＶＤＤに接続されて
いて、コンデンサＣＺ１３５ｔ−通じてラインＬｌに接
続している。この時、スイッチ１２０の可動端子を第１
固定端子側に切シ換えてアナログ入力端子に接続すると
ともに、スイッチ１０ノを短絡させて第１の基準電圧Ｖ
ＲＥＦ入力端子１２２に接続することによりサンプリン
グを行う。この時、第１の基準電圧入力端子１２２には
第１の基準電圧ＶＲＥＦが印加されており、アナログ入
力端子１２ノにはアナログ入力信号Ｖｉｎが導入される
ようになっている。
次にスイッチ１２０の可動端子を第２固定端子側に切り
換えて第２の基準電圧ＶＧＮＤとする。
換えて第２の基準電圧ＶＧＮＤとする。
このとき比較器１０２の反転入力端り、１の電圧Ｖｘは
となる。第７図に（１）式を示す。直線１はＣｓ ＝Ｃ
Ｚ ＝０の場合であシ、直線２はＣ５＝ＣＺ−０以外の
場合である。又線分９はΔＸ１とおいてＶｘ＝Ｏの場合
における直線１に対する直線２の差である。ここで誤差
ΔＸｌは・ である。この状態から逐次比較を始める。
Ｚ ＝０の場合であシ、直線２はＣ５＝ＣＺ−０以外の
場合である。又線分９はΔＸ１とおいてＶｘ＝Ｏの場合
における直線１に対する直線２の差である。ここで誤差
ΔＸｌは・ である。この状態から逐次比較を始める。
ＭＳＢ ｉ求めるにはスイッチ１３３の可動端子を第３
固定端子側に切シ換えて、抵抗器１３７の前記抵抗分圧
タッグと接続する。即ち、比較器の非反転入力（＋）に
第３の基準電圧を印加する。抵抗器１３７の前記抵抗分
圧タッグ即ち、第３の基準電圧には ２ＣＹ ’ ＶＲＥＦ ＲＣＯ＋Ｒ２ＣＹ の電圧が発生している。
固定端子側に切シ換えて、抵抗器１３７の前記抵抗分圧
タッグと接続する。即ち、比較器の非反転入力（＋）に
第３の基準電圧を印加する。抵抗器１３７の前記抵抗分
圧タッグ即ち、第３の基準電圧には ２ＣＹ ’ ＶＲＥＦ ＲＣＯ＋Ｒ２ＣＹ の電圧が発生している。
つまシ、比較器１０２の非反転入力端子を、抵抗器１３
７によって抵抗分圧された電圧第３の基準電圧 全ＭＳＢ比較電圧とする。
７によって抵抗分圧された電圧第３の基準電圧 全ＭＳＢ比較電圧とする。
この時、比較器１０２においては、次が比較される。
ここで、抵抗値Ｒｃｏ ’５’Ｏ’ＯｋΩ程度と抵抗値
Ｒ２ＣＹ数にΩ程度の抵抗比か、容量値６４Ｃｘと容量
値Ｃｓ。
Ｒ２ＣＹ数にΩ程度の抵抗比か、容量値６４Ｃｘと容量
値Ｃｓ。
ＣＺの和の容量値の比に等しい場合大略１／１００程度
において、第３の基準電圧を比較電圧とすると比較器１
０２の判定はＶｇｇｒ Ｖｉｎ＜＞０ となる。
において、第３の基準電圧を比較電圧とすると比較器１
０２の判定はＶｇｇｒ Ｖｉｎ＜＞０ となる。
？ ここで比較器１０２の出力が「１」のとき
はＭＳＢ結果は「０」であるが、スイッチ１３３の可動
端子を第１固定端子側に切り換えて、基準電圧入力端子
と接続しておき、スイッチ１３６の可動端子は第１固定
端子に接続させたままで、電源電圧に接続させておく。
はＭＳＢ結果は「０」であるが、スイッチ１３３の可動
端子を第１固定端子側に切り換えて、基準電圧入力端子
と接続しておき、スイッチ１３６の可動端子は第１固定
端子に接続させたままで、電源電圧に接続させておく。
比較器１０２の出力が「ｏＪのときはＭＳＢは「１」で
あり、スイッチ１３３の可動端子全第２固定端子側に切
シ換えてＧＮ′Ｄ電位と接続させて、スイッチ１３６の
可動端子は第２固定端子側に切り換えて、ＧＮＤ電位と
接続させておく。
あり、スイッチ１３３の可動端子全第２固定端子側に切
シ換えてＧＮ′Ｄ電位と接続させて、スイッチ１３６の
可動端子は第２固定端子側に切り換えて、ＧＮＤ電位と
接続させておく。
つまシ、ＭＳＢが「０」の場合比較器１０２０反転入力
端の電圧Ｖｘは のままであるし、ＭＳＢが「１」の場合、比較器１θ２
の反転入力端の電圧ｖＸは となる。
端の電圧Ｖｘは のままであるし、ＭＳＢが「１」の場合、比較器１θ２
の反転入力端の電圧ｖＸは となる。
次にスイッチ１１７の可動端子を第２固定端子側に切り
換えて第１の基準電圧入力ＶＦＬＥＦと接続して２８Ｂ
ビツトを求める。このときの等価回路を第８図に示す。
換えて第１の基準電圧入力ＶＦＬＥＦと接続して２８Ｂ
ビツトを求める。このときの等価回路を第８図に示す。
ラインＬ１とＧＮＤ電圧間に容量値３２Ｃｘのコンデン
サ５が接続され、ラインＬ１と第１の基準電圧入力ｖＦ
ｔｇｐ間に容量値３２Ｃｘのコンデンサ６が接続され、
ラインＬ１と電源電圧間に容量値Ｃｓのコンデンサ１３
４と容量値ＣＺの補償コンデンサ１３６が並列に接続さ
れている。このとき比較器１０２の反転入力端の電圧Ｖ
Ｘはとなり、電圧Ｖｘには か加わり第１の基準電圧入カ端子ノ２２と接続している
比較器１０２の非反転入力端の電圧ＶＲＥＦ ｋ比較電
圧として、比較器１０２の出力端には２ビの結果が求め
られる。
サ５が接続され、ラインＬ１と第１の基準電圧入力ｖＦ
ｔｇｐ間に容量値３２Ｃｘのコンデンサ６が接続され、
ラインＬ１と電源電圧間に容量値Ｃｓのコンデンサ１３
４と容量値ＣＺの補償コンデンサ１３６が並列に接続さ
れている。このとき比較器１０２の反転入力端の電圧Ｖ
Ｘはとなり、電圧Ｖｘには か加わり第１の基準電圧入カ端子ノ２２と接続している
比較器１０２の非反転入力端の電圧ＶＲＥＦ ｋ比較電
圧として、比較器１０２の出力端には２ビの結果が求め
られる。
ＭＳＢがｒＯＪの場合、以下同様にして順次スイッチ１
１６，１１５，１１４，１１３，１１２゜１３２とスイ
ッチを制御して行き３ビツト目から８ビツト目の状態を
求める。
１６，１１５，１１４，１１３，１１２゜１３２とスイ
ッチを制御して行き３ビツト目から８ビツト目の状態を
求める。
次にＭＳＢが「１」の場合の２８Ｂビツトの比較にっい
て述べる。
て述べる。
このときの等価回路を第９図に示す。ラインＬ１とＧＮ
Ｄ電圧間に容量値３２Ｃｘのコンデンサ５と容量値Ｃｓ
のコンデンサ１３４が並列に接続され、ラインＬ１と第
１の基準電圧入力ＶＲｇｐ’間に容量値３２Ｃｘのコン
デ／す６か接続され、ラインＬＩと電源電圧間に容量値
ＣＺのコンデンサ１３６が接続されている。
Ｄ電圧間に容量値３２Ｃｘのコンデンサ５と容量値Ｃｓ
のコンデンサ１３４が並列に接続され、ラインＬ１と第
１の基準電圧入力ＶＲｇｐ’間に容量値３２Ｃｘのコン
デ／す６か接続され、ラインＬＩと電源電圧間に容量値
ＣＺのコンデンサ１３６が接続されている。
このとき比較器ノθ２の反転入力端の電圧ＶＸはとなり
、電圧Ｖｘには が加わるのはＭＳＢが「１」の場合と同様である。第１
０図に（２）式を示す。直線７はＣｓ ＝ ＣＺ ＝
０の場合であり、直線８はＣｓ ＝ ＣＺ ＝ Ｏ以外
の場合である。
、電圧Ｖｘには が加わるのはＭＳＢが「１」の場合と同様である。第１
０図に（２）式を示す。直線７はＣｓ ＝ ＣＺ ＝
０の場合であり、直線８はＣｓ ＝ ＣＺ ＝ Ｏ以外
の場合である。
線分１０は誤差ΔＸ２において、Ｖｘ＝Ｏの場合におけ
る直線７に対する直線８の差である。ここでΔＸ２は となる。つまり（２）式はＣｓ ＝ ＣＺ ＝ Ｏの理
想的条件にあっては、アナログ入力電圧Ｖｉｎが、基準
電圧ＶＲＥＦの丁の時に比較器１０２の出力端における
２ビツト目の状態が変化すべきところが、前記ΔＸ２だ
け誤差を持ったアナログ入力電圧Ｖｉれにて、比較器１
０２の出力端における２ビツト目の状態が変化する。
る直線７に対する直線８の差である。ここでΔＸ２は となる。つまり（２）式はＣｓ ＝ ＣＺ ＝ Ｏの理
想的条件にあっては、アナログ入力電圧Ｖｉｎが、基準
電圧ＶＲＥＦの丁の時に比較器１０２の出力端における
２ビツト目の状態が変化すべきところが、前記ΔＸ２だ
け誤差を持ったアナログ入力電圧Ｖｉれにて、比較器１
０２の出力端における２ビツト目の状態が変化する。
ＭＳＢが「１」の場合以下同様にして順次スイッチ１１
６．１１５，１１４，１１３．ノー２，１３２とスイッ
チを制御して行き、３ビツト目からＬＳＢビット目の状
態を求めると、前記（３）式と同じ誤差（ΔＸ２’を待
ったアナログ入力電圧Ｖｉｎ ３ビツト目からＬＳＢ目
の状態が変化する。
６．１１５，１１４，１１３．ノー２，１３２とスイッ
チを制御して行き、３ビツト目からＬＳＢビット目の状
態を求めると、前記（３）式と同じ誤差（ΔＸ２’を待
ったアナログ入力電圧Ｖｉｎ ３ビツト目からＬＳＢ目
の状態が変化する。
ここで、（Ｃｓ−１−ＣＺ）ＶＢｐ ＣＺ−Ｖｏｏ ＝
Ｏとなるような条件を設定すると、即ち、 とすることによりＭＳＢｒｌ」の時の２ビツト目からＬ
ＳＢ目の比較器１０２の出力端の状態は正しいものとな
る。この実施例においてはコンデンサＣｓノ３４とコン
デンサＣＺ１３５の容量値を等しくして即ちＣｓ ＝
ＣＺとし、基準電圧ＶＲｇｐ’ｌｉ−電源電圧の半分と
して即ちＶＲＥＰ ”−１ｙｏｎ とすることによシ
誤差ΔＸ２＝０となり、前記ＭＳＢが「１」の時の２ビ
、ト目からＬＳＢ目の比較器１０２の出力端の状態全圧
しいものとすることができる。
Ｏとなるような条件を設定すると、即ち、 とすることによりＭＳＢｒｌ」の時の２ビツト目からＬ
ＳＢ目の比較器１０２の出力端の状態は正しいものとな
る。この実施例においてはコンデンサＣｓノ３４とコン
デンサＣＺ１３５の容量値を等しくして即ちＣｓ ＝
ＣＺとし、基準電圧ＶＲｇｐ’ｌｉ−電源電圧の半分と
して即ちＶＲＥＰ ”−１ｙｏｎ とすることによシ
誤差ΔＸ２＝０となり、前記ＭＳＢが「１」の時の２ビ
、ト目からＬＳＢ目の比較器１０２の出力端の状態全圧
しいものとすることができる。
以上のように、前記一連の逐次比較シーケンス動作は第
１の実施例と同様にして行われる。すなわちクロック信
号入力端子１２３と同期信号入力端子１２４にそれぞれ
クロ、り信号、同期信号か入力されると、タイミング発
生回路からタイミング信号１２６が出力される。このタ
イミング信号１２６は逐次比較動作に必要なタイミング
信号であり、逐次比較レジスター２７、ラッチ回路１２
９、スイッチ１２０，１０１に転送される。
１の実施例と同様にして行われる。すなわちクロック信
号入力端子１２３と同期信号入力端子１２４にそれぞれ
クロ、り信号、同期信号か入力されると、タイミング発
生回路からタイミング信号１２６が出力される。このタ
イミング信号１２６は逐次比較動作に必要なタイミング
信号であり、逐次比較レジスター２７、ラッチ回路１２
９、スイッチ１２０，１０１に転送される。
このタイミング信号１２６を受けて逐次比較レジスタ１
２７からスイッチ制御信号１２ｇがスイッチｌ１２．１
１３．・・・１１７、あるいはスイッチ１３３，１３６
に送られる。そして逐次比較レジスタ１２７の内容はタ
イミング信号１２６によリラ、チ回路１２９でラッチさ
れ、ラッチ回路ノ２９からディジタル出力信号１３０が
取シ出される。
２７からスイッチ制御信号１２ｇがスイッチｌ１２．１
１３．・・・１１７、あるいはスイッチ１３３，１３６
に送られる。そして逐次比較レジスタ１２７の内容はタ
イミング信号１２６によリラ、チ回路１２９でラッチさ
れ、ラッチ回路ノ２９からディジタル出力信号１３０が
取シ出される。
以上説明したように、容量アンイの個数を減少させてい
った場合において、比較器の入力端のＭＯＳ容量等Ｃｓ
が無視できなくなってくる。
った場合において、比較器の入力端のＭＯＳ容量等Ｃｓ
が無視できなくなってくる。
ここで基準電圧ＶＲＥＦＯ印加電圧を２．５Ｖ、単位容
量Ｃｘの容量値を１９Ｆ、前記比較器の入力端のＭＯ３
容量等の等価容量Ｃｓの容量値を０．５ ｐＦとしても
誤差ΔＸ ＝ １９ ｍＶとなり、８ビツトアナログ・
ディジタル変換器の場合においてもＩ ＬＳＢの誤差１
９．５ｍＶとほぼ等しい値となる。直線性誤差の保障値
−ＬＳＢはぼ１０ｍＶの範囲外となってしまう。
量Ｃｘの容量値を１９Ｆ、前記比較器の入力端のＭＯ３
容量等の等価容量Ｃｓの容量値を０．５ ｐＦとしても
誤差ΔＸ ＝ １９ ｍＶとなり、８ビツトアナログ・
ディジタル変換器の場合においてもＩ ＬＳＢの誤差１
９．５ｍＶとほぼ等しい値となる。直線性誤差の保障値
−ＬＳＢはぼ１０ｍＶの範囲外となってしまう。
単位容量ＣＸ′ｆ、大きくすることなく、コンデンサＣ
ｓ１３４の容量と等しい補償容量ＣＺｆ持つコンデンサ
１３５を追加して、又比較器ｌθ２の非反転入力端子は
スイッチ１３３の可動端子に接続されていて、新たに追
加された第３の固定端子を通して、抵抗器を通して作ら
れる、前記第３の基準電圧と接続させることで、容量ア
レイの個数及び単位容量を減少させるために生じる直線
性誤差の補償ができる。
ｓ１３４の容量と等しい補償容量ＣＺｆ持つコンデンサ
１３５を追加して、又比較器ｌθ２の非反転入力端子は
スイッチ１３３の可動端子に接続されていて、新たに追
加された第３の固定端子を通して、抵抗器を通して作ら
れる、前記第３の基準電圧と接続させることで、容量ア
レイの個数及び単位容量を減少させるために生じる直線
性誤差の補償ができる。
次に第２図に本発明の第２の実施例について説明する。
第２図に示した第２の実施例では、コンデンサＣＺ１３
５、スイッチノ３６が省略され、第３の基準電圧？供給
する抵抗器ノ３７の抵抗値、及び抵抗分圧比が変更され
ている。即ち、抵抗分圧比は、第２図の発明ではＶＲＥ
Ｆを補正した電圧を与える。
５、スイッチノ３６が省略され、第３の基準電圧？供給
する抵抗器ノ３７の抵抗値、及び抵抗分圧比が変更され
ている。即ち、抵抗分圧比は、第２図の発明ではＶＲＥ
Ｆを補正した電圧を与える。
この第２図においては重複を避けるため第１図と同一部
分には同一符号を付して、その説明を省略し第１図の第
２の実施例と異なる部分のみ重点的にその説明を行う。
分には同一符号を付して、その説明を省略し第１図の第
２の実施例と異なる部分のみ重点的にその説明を行う。
第１図の実施例の説明と同様にしてＭＳＢｆ求めると比
較器１０２の反転入力端の電圧Ｖｘば６４Ｃｘ Ｖｘ ＝ ＶＲＥＦ −−Ｖｉｎ ６４Ｃｘ＋Ｃｓ となる。このときスイッチ１３３の可動端子を第２固定
端子側にして、比較器１０２の非反転入力端（＋） ｆ
！：第２の基準電圧ＶＧＮＤと接続する。すると理想状
態であるコンデンサ１３４の容量値ＣｓがＯの時に対し
て、比較器１０２の出力端は、反転式ｓ 力端の電圧にして百Ｕ−ＶＲＥＦ の電圧をもって、Ｍ
ＳＢの状態が変化する。
較器１０２の反転入力端の電圧Ｖｘば６４Ｃｘ Ｖｘ ＝ ＶＲＥＦ −−Ｖｉｎ ６４Ｃｘ＋Ｃｓ となる。このときスイッチ１３３の可動端子を第２固定
端子側にして、比較器１０２の非反転入力端（＋） ｆ
！：第２の基準電圧ＶＧＮＤと接続する。すると理想状
態であるコンデンサ１３４の容量値ＣｓがＯの時に対し
て、比較器１０２の出力端は、反転式ｓ 力端の電圧にして百Ｕ−ＶＲＥＦ の電圧をもって、Ｍ
ＳＢの状態が変化する。
ＭＳＢが「ｌ」の場合スイッチ１３３の可動端子は、第
２固定端子側に戻して第２の基準電圧ＶＧＮＤに接続し
ておき、ＭＳＢが「０」の場合、スイッチ１３３の可動
端子は第３固定端子側に切９換えて、抵抗器１３７で分
圧された電圧即ち、第３の基準電圧に接続する。第３の
基準電圧は、第１の基準電圧ｖＲｇｐと第２の基準電圧
ＶＣＮＯ′ｆ、抵抗値ＲＣＹと抵抗値”’ ＲＣ
Ｏで分圧した電圧であり抵抗値ＲＣＹ Ｉ ＲＣＯは容
量値Ｃｓ ｌ ６４Ｃｘと同じ比率である。そのためＶ
Ｃ２ＣＯ は□・ｖａ＋ａ’ である。
２固定端子側に戻して第２の基準電圧ＶＧＮＤに接続し
ておき、ＭＳＢが「０」の場合、スイッチ１３３の可動
端子は第３固定端子側に切９換えて、抵抗器１３７で分
圧された電圧即ち、第３の基準電圧に接続する。第３の
基準電圧は、第１の基準電圧ｖＲｇｐと第２の基準電圧
ＶＣＮＯ′ｆ、抵抗値ＲＣＹと抵抗値”’ ＲＣ
Ｏで分圧した電圧であり抵抗値ＲＣＹ Ｉ ＲＣＯは容
量値Ｃｓ ｌ ６４Ｃｘと同じ比率である。そのためＶ
Ｃ２ＣＯ は□・ｖａ＋ａ’ である。
ＲＣｙ＋Ｒｃ 。
第３の基準電圧は、Ｃｓ ＝０．５ ｐＦ 、 Ｃｘ＝
１ ｐＦ とづると、大略２０ｍＶ程度となる。この
ように設定して２ビツト目を求めるとする。
１ ｐＦ とづると、大略２０ｍＶ程度となる。この
ように設定して２ビツト目を求めるとする。
第１図の説明と同様に比較器１０２０反転入カ転の電圧
Ｖｘを求めると となり、比較器１０２の出方端は、反転入力端のの状態
が変化する。
Ｖｘを求めると となり、比較器１０２の出方端は、反転入力端のの状態
が変化する。
以下同様にして順次スイッチ１１６，１１５゜１１４．
１１３，１１２，１３２と制御して行き３ビツト目から
８ビツト目の状態を求めると、ＭＳＢ 、 ２ビツト目
と同様に比較器１０２の反転入力端の電圧にして−シー
・”ＲｇＦの電圧をもって、比４Ｃｘ 較・器１０２の出方端の状態が変化する。
１１３，１１２，１３２と制御して行き３ビツト目から
８ビツト目の状態を求めると、ＭＳＢ 、 ２ビツト目
と同様に比較器１０２の反転入力端の電圧にして−シー
・”ＲｇＦの電圧をもって、比４Ｃｘ 較・器１０２の出方端の状態が変化する。
つまりアナログ入力Ｖｔｎに対して比較器１０２０反転
入方端上方端の誤差をもっている。これを第１１図に示
す。直線１１はアナログ入力Ｖｉｎに対する比較器１０
２の反転入力端の電圧ＶＸでありて、コンデンサ１３４
の容量値Ｃ５が０の場合、同じ＜ＣｓがＯでない場合を
直線１２として示す。
入方端上方端の誤差をもっている。これを第１１図に示
す。直線１１はアナログ入力Ｖｉｎに対する比較器１０
２の反転入力端の電圧ＶＸでありて、コンデンサ１３４
の容量値Ｃ５が０の場合、同じ＜ＣｓがＯでない場合を
直線１２として示す。
以上のように第２図の実施例の場合は、アナログ入力電
圧の久方範囲は小さくなるが、コンデンサ１３５、スイ
ッチ１３６を省略してアナログ・デイジタル交換器の直
線性変換誤差を補償することができる回路である。
圧の久方範囲は小さくなるが、コンデンサ１３５、スイ
ッチ１３６を省略してアナログ・デイジタル交換器の直
線性変換誤差を補償することができる回路である。
以上、詳細に説明したように、第１の実施例においては
、比較器の非反転入力端（＋）に第３の基準電圧を与え
、反転入力端（−）に補償容量ＣＺを付与することにょ
シ変換誤差を低減することができる。特に容量アレイ゛
回路の各容量値の和と、浮遊容量ＣａＯ比の第３の基準
電圧を与え、補償容量ＣＺは、 但し、ＶＲＫＦ：第１の基準電圧、Ｖａｎ 二電源電圧
、とすることにょシ、第６図（、）に図示するようなオ
フセットのない変換特性を得ることができる。
、比較器の非反転入力端（＋）に第３の基準電圧を与え
、反転入力端（−）に補償容量ＣＺを付与することにょ
シ変換誤差を低減することができる。特に容量アレイ゛
回路の各容量値の和と、浮遊容量ＣａＯ比の第３の基準
電圧を与え、補償容量ＣＺは、 但し、ＶＲＫＦ：第１の基準電圧、Ｖａｎ 二電源電圧
、とすることにょシ、第６図（、）に図示するようなオ
フセットのない変換特性を得ることができる。
第２の実施例においては、比較器の非反転入力端（＋）
に第３の基準電圧を与え、その電圧を容量プレイ回路の
各容量値の和と、浮遊容量の比にすることにより、第６
図（ｂ）に図示するような、直線状の変換特性を得るこ
とができる。しかしながら、第６図（ｂ）に図示のよう
に多少のオフセットが残り、電圧変換範囲を狭くするが
、補償コンデンサＣＺを不要にすることのできる利点を
生じる。
に第３の基準電圧を与え、その電圧を容量プレイ回路の
各容量値の和と、浮遊容量の比にすることにより、第６
図（ｂ）に図示するような、直線状の変換特性を得るこ
とができる。しかしながら、第６図（ｂ）に図示のよう
に多少のオフセットが残り、電圧変換範囲を狭くするが
、補償コンデンサＣＺを不要にすることのできる利点を
生じる。
（発明の効果）
以上のように本発明によれば、第３の基準電圧を発生す
る抵抗分圧回路と、その他の若干の回路素子を追加する
ことにより、容量アレイによるｎビットの逐次比較型Ａ
Ｄ変換器において、容量アレイの総和を２Ｏ−２ｃｘ
と従来のものの半分にすることによって生じる変換誤差
を無くすことができる。
る抵抗分圧回路と、その他の若干の回路素子を追加する
ことにより、容量アレイによるｎビットの逐次比較型Ａ
Ｄ変換器において、容量アレイの総和を２Ｏ−２ｃｘ
と従来のものの半分にすることによって生じる変換誤差
を無くすことができる。
即ち、従来のものと比較して、コンデンサラダーの容量
を半減し、且つ変換誤差のないアナログ・デイジタル交
換器を得ることができる。
を半減し、且つ変換誤差のないアナログ・デイジタル交
換器を得ることができる。
第１図は本発明の第１の実施例の回路図、筑２図は本発
明の第２の実施例の回路図、第３図は従来のアナログ・
ディジタル変換器の回路図、第４図は、改良されたアナ
ログ・ディジタル変換器の回路図、第５図は改良された
アナログ・ディジタル変換器の変換特性図、第６図は本
発明の実施例の変換特性図、第７図は変換特性の説明図
、第８図は等価回路の説明図、第９図は等価回路の説明
図、第１０図は変換特性の説明図、第１１図は本発明の
第２の実施例の変換特性図である。 １０１．１１２〜ノ１７，１２０，１３２゜１３６・・
・スイフチ、１θ２・・・比較器、１０３〜１０９・・
・Ｃｘ 、 Ｃｘ 、 ２ Ｃｘ 、 ４ Ｃｘ ｒ
８ Ｃｘ ＋ １６ Ｃｘ ｒ ３２ Ｃｘの容量アレ
イ、１２５・・・タイミング制御回路、１２７・・・逐
次比較レジスタ、１２９・・・ラッチ回路、１３ノ・・
・抵抗分圧回路、１３４・・・浮遊容量ＣＳ、１３５・
・・補償容量ＣＺ、１３７・・・第３の基準電圧を発生
する抵抗分割回路。 特許出願人 沖電気工業株式会社 Ｖｉｎ （ｂ） ｘ ｉｎ 第７図 第８図 第８図 第１０図 第１１図 ＩＮ 手続補正書（睦） １、事件の表示 昭和５９年 特 許 願第１８８９３４号２、発明の名
称 アナログ・ゲイノタル変換器 ３、補正をする者 事件との関係 特許 出 願 人住 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号４
代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号５、補正の対象明細書中「発明の詳細な説明」の欄
及び図面「第１図」 ６、補正の内容 １、 明細書第４頁第１１行目に「・・・により、容量
６４Ｃｘ１１０を省略すること」とあるのを「・・・Ｋ
より、ＭＳＢ比較の為の容量６４Ｃｘ （第３図に示し
である容量６４Ｃｘ１１０と同じ）を省略するとあるの
を［切り換えて、第１の基準電圧」と補正する。 ４、同書第１２頁第２行目に「出力が「０」１とあるの
を「出力が「ｌ」」と補正する。 ５、 同頁第９行目の式を下記の通り補正する。 ４Ｃｘ ■ｘ″ｖＲｆｆｉＦ−・ｖｉｎ ６４Ｃｘ＋Ｃ８＋ＣＺ ６、 同頁下から第３行目に［ビットを求める。 このとき」とあるのを「ピットを求める。ただし１Ｍ５
Ｂが「０」とするとこのとき」と補正する。 ７、 同書第１３頁第６行目から第８行目にある式を下
記の通り補正する。 となり、電圧ｖｘには ８、 同書第１４頁下から第４行目にｒ ＭＳＢ が「
ｌ」」とあるのを「ＭＳＢが「０」」と補正とあるのを
「前記先行技術の実施例」と補正する。 １０ 同書第１７頁第３行目から第４行目Ｋ「スイッ
チ１３３，１３６Ｊとあるのを「スイッ［そのためＶｃ
２ 辻Ｊとあるのを「そのため第３の基準電圧線」と
補正する。 ” １２．同書第２０頁第１行目Ｋ「第３の基準電圧
は、」とある前に「第２の実施例では」を挿入する。 １３ 図面「第１図」を別紙の通り補正する。
明の第２の実施例の回路図、第３図は従来のアナログ・
ディジタル変換器の回路図、第４図は、改良されたアナ
ログ・ディジタル変換器の回路図、第５図は改良された
アナログ・ディジタル変換器の変換特性図、第６図は本
発明の実施例の変換特性図、第７図は変換特性の説明図
、第８図は等価回路の説明図、第９図は等価回路の説明
図、第１０図は変換特性の説明図、第１１図は本発明の
第２の実施例の変換特性図である。 １０１．１１２〜ノ１７，１２０，１３２゜１３６・・
・スイフチ、１θ２・・・比較器、１０３〜１０９・・
・Ｃｘ 、 Ｃｘ 、 ２ Ｃｘ 、 ４ Ｃｘ ｒ
８ Ｃｘ ＋ １６ Ｃｘ ｒ ３２ Ｃｘの容量アレ
イ、１２５・・・タイミング制御回路、１２７・・・逐
次比較レジスタ、１２９・・・ラッチ回路、１３ノ・・
・抵抗分圧回路、１３４・・・浮遊容量ＣＳ、１３５・
・・補償容量ＣＺ、１３７・・・第３の基準電圧を発生
する抵抗分割回路。 特許出願人 沖電気工業株式会社 Ｖｉｎ （ｂ） ｘ ｉｎ 第７図 第８図 第８図 第１０図 第１１図 ＩＮ 手続補正書（睦） １、事件の表示 昭和５９年 特 許 願第１８８９３４号２、発明の名
称 アナログ・ゲイノタル変換器 ３、補正をする者 事件との関係 特許 出 願 人住 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号４
代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号５、補正の対象明細書中「発明の詳細な説明」の欄
及び図面「第１図」 ６、補正の内容 １、 明細書第４頁第１１行目に「・・・により、容量
６４Ｃｘ１１０を省略すること」とあるのを「・・・Ｋ
より、ＭＳＢ比較の為の容量６４Ｃｘ （第３図に示し
である容量６４Ｃｘ１１０と同じ）を省略するとあるの
を［切り換えて、第１の基準電圧」と補正する。 ４、同書第１２頁第２行目に「出力が「０」１とあるの
を「出力が「ｌ」」と補正する。 ５、 同頁第９行目の式を下記の通り補正する。 ４Ｃｘ ■ｘ″ｖＲｆｆｉＦ−・ｖｉｎ ６４Ｃｘ＋Ｃ８＋ＣＺ ６、 同頁下から第３行目に［ビットを求める。 このとき」とあるのを「ピットを求める。ただし１Ｍ５
Ｂが「０」とするとこのとき」と補正する。 ７、 同書第１３頁第６行目から第８行目にある式を下
記の通り補正する。 となり、電圧ｖｘには ８、 同書第１４頁下から第４行目にｒ ＭＳＢ が「
ｌ」」とあるのを「ＭＳＢが「０」」と補正とあるのを
「前記先行技術の実施例」と補正する。 １０ 同書第１７頁第３行目から第４行目Ｋ「スイッ
チ１３３，１３６Ｊとあるのを「スイッ［そのためＶｃ
２ 辻Ｊとあるのを「そのため第３の基準電圧線」と
補正する。 ” １２．同書第２０頁第１行目Ｋ「第３の基準電圧
は、」とある前に「第２の実施例では」を挿入する。 １３ 図面「第１図」を別紙の通り補正する。
Claims (5)
- （１）第１の基準電圧と、第２の基準電圧と、単位容量
の１倍、１倍、２倍、４倍、…２＾ｎ＾−＾３倍の重み
を有する容量アレイ回路と、比較器と、逐次比較レジス
タと、ラッチ回路とからなるｎビットのアナログ・ディ
ジタル変換器において、前記比較器の一方の入力を３ヶ
の基準電圧に切替えることのできるスイッチと、該スイ
ッチに接続される第３の基準電圧と、前記比較器の他方
の入力に接続される補償容量と、該補償容量の他端を２
つの電位に切替えるスイッチとを具備することを特徴と
するアナログ・ディジタル変換器。 - （２）第１の基準電圧と、第２の基準電圧と、単位容量
の１倍、１倍、２倍、４倍、…２＾ｎ＾−＾３倍の重み
を有する容量アレイ回路と、比較器と、逐次比較レジス
タと、ラッチ回路とからなるｎビットのアナログ・ディ
ジタル変換器において前記比較器の一方の入力を３ヶの
基準電圧に切替えることのできるスイッチと、該スイッ
チに接続される第３の基準電圧を具備することを特徴と
するアナログ・ディジタル変換器。 - （３）前記第３の基準電圧は、容量アレイ回路の各容量
値の和と、前記容量アレイ回路の共通に接続される一端
に共通に接続する浮遊容量及び補償容量の容量値の比の
電圧成分をもつことを特徴とする特許請求の範囲第１項
記載のアナログ・ディジタル変換器。 - （４）前記補償容量Ｃ＿Ｚは、前記浮遊容量Ｃ＿Ｓ、前
記第１の基準電圧Ｖ＿Ｒ＿Ｅ＿Ｆ、電源電圧Ｖ＿Ｄ＿Ｄ
に対してＣ＿Ｚ＝［Ｖ＿Ｒ＿Ｅ＿Ｆ／（Ｖ＿Ｄ＿Ｄ−Ｖ
＿Ｒ＿Ｅ＿Ｆ］・Ｃ＿Ｓである関係を有するところの特
許請求の範囲第１項記載のアナログ・ディジタル変換器
。 - （５）前記第３の基準電圧は、容量アレイ回路の各容量
値の和と、上記容量アレイ回路の共通に接続された一端
に共通に接続された浮遊容量の容量値と、第１の容量の
容量値の比を電圧成分にもつことを特徴とする特許請求
の範囲第２項記載のアナログ・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18893484A JPS6169217A (ja) | 1984-09-11 | 1984-09-11 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18893484A JPS6169217A (ja) | 1984-09-11 | 1984-09-11 | アナログ・デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6169217A true JPS6169217A (ja) | 1986-04-09 |
Family
ID=16232451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18893484A Pending JPS6169217A (ja) | 1984-09-11 | 1984-09-11 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169217A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634719A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | Ａ／ｄ変換回路 |
| JPS6413818A (en) * | 1987-07-08 | 1989-01-18 | Toshiba Corp | Consecutive comparison type ad converter |
| JPH02121525A (ja) * | 1988-10-31 | 1990-05-09 | Nec Corp | Ｃアレー型ａ／ｄコンバータ |
| JPH03150926A (ja) * | 1989-10-04 | 1991-06-27 | American Teleph & Telegr Co <Att> | 切替キャパシタ回路とその回路特性の変動補償方法 |
| JPH03280721A (ja) * | 1990-03-29 | 1991-12-11 | Sanyo Electric Co Ltd | Ａ／ｄ変換器 |
| EP1018806A2 (en) * | 1999-01-08 | 2000-07-12 | Nec Corporation | A/D converter with a power saving circuit and its control method |
| JP2011199403A (ja) * | 2010-03-17 | 2011-10-06 | Asahi Kasei Electronics Co Ltd | 逐次比較型ａ／ｄ変換器 |
-
1984
- 1984-09-11 JP JP18893484A patent/JPS6169217A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6413818A (en) * | 1987-07-08 | 1989-01-18 | Toshiba Corp | Consecutive comparison type ad converter |
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| EP1018806A3 (en) * | 1999-01-08 | 2003-03-05 | Nec Corporation | A/D converter with a power saving circuit and its control method |
| JP2011199403A (ja) * | 2010-03-17 | 2011-10-06 | Asahi Kasei Electronics Co Ltd | 逐次比較型ａ／ｄ変換器 |
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