JPH02121525A - Cアレー型a/dコンバータ - Google Patents
Cアレー型a/dコンバータInfo
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- JPH02121525A JPH02121525A JP27545788A JP27545788A JPH02121525A JP H02121525 A JPH02121525 A JP H02121525A JP 27545788 A JP27545788 A JP 27545788A JP 27545788 A JP27545788 A JP 27545788A JP H02121525 A JPH02121525 A JP H02121525A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 abstract description 36
- 230000002411 adverse Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000005070 sampling Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は1A/Dコンバータに関し、更に詳述するなら
ば、スイッチドキャパシタ型のA/Dコ従来の技術 従来、nビットCアレー型A/Dコンバータでは、第7
図に示すように、nビット分のコンデンサアレー(Cア
レー)を使用している。第7図において、コンデンサア
レーが、一端が共通接続されたコンデンサC1〜Cn、
l で構成されている。
ば、スイッチドキャパシタ型のA/Dコ従来の技術 従来、nビットCアレー型A/Dコンバータでは、第7
図に示すように、nビット分のコンデンサアレー(Cア
レー)を使用している。第7図において、コンデンサア
レーが、一端が共通接続されたコンデンサC1〜Cn、
l で構成されている。
コンデンサC1〜Cn+1の共通接続電圧は、コンパレ
ータ2の一方の人力に接続されており、そのコンパレー
タ2の他方の人力は、基準電圧電圧5に接続されている
。そして、コンパレータ2の出力は、コンパレータ出力
電圧7に接続されている。
ータ2の一方の人力に接続されており、そのコンパレー
タ2の他方の人力は、基準電圧電圧5に接続されている
。そして、コンパレータ2の出力は、コンパレータ出力
電圧7に接続されている。
更に、スイッチSW、〜SW、、。2が設けられており
、その内のスイッチSWlは、その固定電圧が、コンパ
レータ2の一方の人力に接続されており、一方の被選択
電圧が、基準電圧電圧5に接続されている。スイッチS
W2〜SW、、は、固定電圧が、対応するコンデンサC
2〜Cn、lの他方の電圧に接続され、一方の被選択電
圧が、基準電圧電圧5に接続されている。更に、スイッ
チSW2〜SWl、の他方の被選択電圧は、アナロググ
ランド電圧6に接続されている。
、その内のスイッチSWlは、その固定電圧が、コンパ
レータ2の一方の人力に接続されており、一方の被選択
電圧が、基準電圧電圧5に接続されている。スイッチS
W2〜SW、、は、固定電圧が、対応するコンデンサC
2〜Cn、lの他方の電圧に接続され、一方の被選択電
圧が、基準電圧電圧5に接続されている。更に、スイッ
チSW2〜SWl、の他方の被選択電圧は、アナロググ
ランド電圧6に接続されている。
スイッチSW、、、+の他方の被選択電圧は、スイッチ
SWoや、の固定電圧に接続され、そのスイッチSWイ
。2の一方の被選択電圧は、アナログ入力電圧4に接続
されており、他方の被選択電圧は、アナロググランド電
圧6に接続されている。
SWoや、の固定電圧に接続され、そのスイッチSWイ
。2の一方の被選択電圧は、アナログ入力電圧4に接続
されており、他方の被選択電圧は、アナロググランド電
圧6に接続されている。
上記したA/Dコンバータの入出力の変換特性は、第8
図において参照番号12で示す通りであり、変換の安定
点13の電圧を安定して変換することができる。
図において参照番号12で示す通りであり、変換の安定
点13の電圧を安定して変換することができる。
発明が解決しようとする課題
上述した従来のnピットCアレー型A/Dコンバータは
、アナログ入力電圧の変換の安定点が以下の(1)式に
示すように、!、4LSBオフセットしている。一方、
計測用のA/Dコンバータとしては、信号処理用のもの
と異なり以下の(2)式に示すように、アナロググラン
ドや基準電圧が安定点に乗る変換特性をもつものが要求
されることが多い。
、アナログ入力電圧の変換の安定点が以下の(1)式に
示すように、!、4LSBオフセットしている。一方、
計測用のA/Dコンバータとしては、信号処理用のもの
と異なり以下の(2)式に示すように、アナロググラン
ドや基準電圧が安定点に乗る変換特性をもつものが要求
されることが多い。
(安定点の電圧)
(ただし、k=o、1,2.・・・・2”−1)・・・
(1)式 (ただし、k=o、1,2.・・・・2”−1)・・・
(2)式 そのため、従来型のCアレー型A/Dコンバータで計測
用を実現するためには、A/Dコンノ\−タの系すべて
に′ALSB相当のオフセットをかける必要があり、ま
たこのような微小電圧を安定して供給するのは非常に難
しいために、実現しにくいという欠点があった。
(1)式 (ただし、k=o、1,2.・・・・2”−1)・・・
(2)式 そのため、従来型のCアレー型A/Dコンバータで計測
用を実現するためには、A/Dコンノ\−タの系すべて
に′ALSB相当のオフセットをかける必要があり、ま
たこのような微小電圧を安定して供給するのは非常に難
しいために、実現しにくいという欠点があった。
そこで、本発明は、上記した問題を解決したCアレー型
A/Dコンバータを提供せんとするものである。
A/Dコンバータを提供せんとするものである。
課題を解決するための手段
本発明のCアレーA/Dコンバータは、nビットの変換
のために、n+lビットのコンデンサアレーを設け、該
コンデンサアレーの内の最小容量コンデンサの1つを、
該最小容量コンデンサ以外のコンデンサの充放電の切換
と逆相の関係で充放電するように接続している。
のために、n+lビットのコンデンサアレーを設け、該
コンデンサアレーの内の最小容量コンデンサの1つを、
該最小容量コンデンサ以外のコンデンサの充放電の切換
と逆相の関係で充放電するように接続している。
作用
従来のCアレー型A/Dコンバータでは、A/Dコンバ
ータ系全体に誤差やドリフトの発生が予想される微小な
オフセット電圧をかけて、アナログ入力電圧の変換の安
定点をシフトさせていた。
ータ系全体に誤差やドリフトの発生が予想される微小な
オフセット電圧をかけて、アナログ入力電圧の変換の安
定点をシフトさせていた。
しかし、本発明では、Cアレーをn+lビット分使分掌
用ことにより、誤差の発生を押さえつつ、アナログ入力
電圧の安定変換点をシフトさせて、入出力変換特性をオ
フセットしている。
用ことにより、誤差の発生を押さえつつ、アナログ入力
電圧の安定変換点をシフトさせて、入出力変換特性をオ
フセットしている。
実施例
次に、本発明の実施例を添付図面を参照して説明する。
第1図は本発明の一実施例の3ビツトのCアレー 型A
/ Dコンバータのアナログ部の回路図である。なお
、第7図に示す従来のCアレー型A/Dコンバータの構
成要素に対応する要素には同一の参照番号を付しである
。
/ Dコンバータのアナログ部の回路図である。なお
、第7図に示す従来のCアレー型A/Dコンバータの構
成要素に対応する要素には同一の参照番号を付しである
。
第1図において、コンデンサアレーは、−iが共通接続
されたコンデンサ01〜C3で構成されており、コンデ
ンサC5〜C5の共通接続電圧3は、コンパレータ2の
反転入力に接続されており、そのコンパレータ2の非反
転入力は、基準電圧電圧5に接続されている。そして、
コンパレータ2の出力は、コンパレータ出力電圧7に接
続されている。
されたコンデンサ01〜C3で構成されており、コンデ
ンサC5〜C5の共通接続電圧3は、コンパレータ2の
反転入力に接続されており、そのコンパレータ2の非反
転入力は、基準電圧電圧5に接続されている。そして、
コンパレータ2の出力は、コンパレータ出力電圧7に接
続されている。
更に、コンデンサC,−C5の共通接続電圧3には、ス
イッチSW、の固定電圧が接続されており、そのスイッ
チSW、の一方の被選択電圧が、基準電圧電圧5に接続
されている。コンデンサ02〜C5の他方の電圧には、
それぞれスイッチS’VV2〜SW。
イッチSW、の固定電圧が接続されており、そのスイッ
チSW、の一方の被選択電圧が、基準電圧電圧5に接続
されている。コンデンサ02〜C5の他方の電圧には、
それぞれスイッチS’VV2〜SW。
の固定電圧が接続され、それらスイッチSW2〜SWs
の一方の被選択電圧が、基$電圧電圧5に接続されてい
る。更に、スイッチSW2〜SW、の他方の被選択電圧
は、アナロググランド電圧6に接続されている。スイッ
チSW5の他方の被選択電圧は、スイッチSW6の固定
電圧に接続され、そのスイッチSW6の一方の被選択電
圧は、アナログ入力電圧4に接続されており、他方の被
選択電圧は、アナロググランド電圧6に接続されている
。
の一方の被選択電圧が、基$電圧電圧5に接続されてい
る。更に、スイッチSW2〜SW、の他方の被選択電圧
は、アナロググランド電圧6に接続されている。スイッ
チSW5の他方の被選択電圧は、スイッチSW6の固定
電圧に接続され、そのスイッチSW6の一方の被選択電
圧は、アナログ入力電圧4に接続されており、他方の被
選択電圧は、アナロググランド電圧6に接続されている
。
第1図かられかるように、スイッチSW2 とSW3〜
SW、とは、スイッチSW2が基準電圧電圧5を選択し
ているときには、スイッチSW3〜SW4がアナロググ
ランド電圧6を選択し、スイッチSW2がアナロググラ
ンド電圧6を選択しているときには、スイッチSW3〜
SW4が基準電圧電圧5を選択するように逆の接続関係
にある。
SW、とは、スイッチSW2が基準電圧電圧5を選択し
ているときには、スイッチSW3〜SW4がアナロググ
ランド電圧6を選択し、スイッチSW2がアナロググラ
ンド電圧6を選択しているときには、スイッチSW3〜
SW4が基準電圧電圧5を選択するように逆の接続関係
にある。
上記したCアレー型A/Dコンバータにおいて、コンデ
ンサとスイッチとがD/A変換部1を構成しており、A
/D変換は、スイッチSW1〜SW6をデジタルロジッ
ク部で操作することで行なう。
ンサとスイッチとがD/A変換部1を構成しており、A
/D変換は、スイッチSW1〜SW6をデジタルロジッ
ク部で操作することで行なう。
第1図においてサンプリングしたアナログ人力電圧4の
電圧をD/A変換部1によって走査し、コンパレータ2
の反転入力と非反転入力の電圧を逐次比較してA/D変
換を行なう。スイッチSW+、S W 3〜S W s
とキャパシタc1、c3〜c、が従来のCアレーで、ス
イッチSW2とキャパシタc2が本発明により付加した
Cアレーである。
電圧をD/A変換部1によって走査し、コンパレータ2
の反転入力と非反転入力の電圧を逐次比較してA/D変
換を行なう。スイッチSW+、S W 3〜S W s
とキャパシタc1、c3〜c、が従来のCアレーで、ス
イッチSW2とキャパシタc2が本発明により付加した
Cアレーである。
A/D変換はサンプリングと逐次比較の2つのシーケン
スで実施される。第1図の各スイッチの位置はサンプリ
ング時の位置である。これらのスイッチSW、から3w
6に対して関数SW (n)を、スイッチが左側に接続
されている状態をS’vV(n)=0、右側に接続され
ている状態を5W(n)−1と定義すると、サンプリン
グ時のスイッチの位置よ、SW (n)=0 (n=
1〜6)とあらゎすことが出来る。以下に、A/D変換
の過程を順に説明する。
スで実施される。第1図の各スイッチの位置はサンプリ
ング時の位置である。これらのスイッチSW、から3w
6に対して関数SW (n)を、スイッチが左側に接続
されている状態をS’vV(n)=0、右側に接続され
ている状態を5W(n)−1と定義すると、サンプリン
グ時のスイッチの位置よ、SW (n)=0 (n=
1〜6)とあらゎすことが出来る。以下に、A/D変換
の過程を順に説明する。
サンプリング時
各スイッチの位置は、SW (n)=0 (n=1〜
6)である。コンパレータ2の反転入力の電圧は、基準
電圧5 (VRF)と同電位で、非反転入力の電圧も
基準電圧5と同電位である。
6)である。コンパレータ2の反転入力の電圧は、基準
電圧5 (VRF)と同電位で、非反転入力の電圧も
基準電圧5と同電位である。
逐次比較時
逐次比較を実行する前に、アナログ入力電圧4の電圧を
電荷としてサンプリングしたキャパシタC5の電荷の再
分配と、本発明によるスイッチSW2の切り換えを行な
う。
電荷としてサンプリングしたキャパシタC5の電荷の再
分配と、本発明によるスイッチSW2の切り換えを行な
う。
この時、各スイッチの位置は、5W(n)=Q(n=3
.4.5) 、5lvV (n) −1(n=1゜2.
6)となる。
.4.5) 、5lvV (n) −1(n=1゜2.
6)となる。
コンパレータの反転入力(VIN−)18の電圧は、
C3
(V I N−) −・(−A I N)(電圧は全て
アナロググランド6を基準とする)ここでキャパシタの
容量比は、次式の通りである。
アナロググランド6を基準とする)ここでキャパシタの
容量比は、次式の通りである。
8 ・C,=8 ・C2=4 ・C3=2 ・C。
よって、
次にMSBより3ビット分逐次比較を行なう。
この逐次比較のアルゴリズムを以下に示す。
コンデンサC,,(n=3〜5)について、対応するス
イッチSW (n)を、n = 5 (M S B
ニ対応)から降べきの順に、n=3 (LSBに対応
)まで、SW (n)=0がらSW (n)= 1に1
1M次切り換える。そして、それぞれの場合に(V I
N−) ≦(V I N+)ならば5W(n)=1を
保持して次の比較を行なう。
イッチSW (n)を、n = 5 (M S B
ニ対応)から降べきの順に、n=3 (LSBに対応
)まで、SW (n)=0がらSW (n)= 1に1
1M次切り換える。そして、それぞれの場合に(V I
N−) ≦(V I N+)ならば5W(n)=1を
保持して次の比較を行なう。
(V I N−) > (V I N+)ならばSW
(n) =0にもどして次の比較を行なう。
(n) =0にもどして次の比較を行なう。
以上の比較作業をコンデンサC6から順にコンデンサC
3まで繰り返す。ここで、5W(n)を1とした後の反
転入力(VIN)と非反転入ヵ(VIN+)の電圧は次
式であられすことが出来る。
3まで繰り返す。ここで、5W(n)を1とした後の反
転入力(VIN)と非反転入ヵ(VIN+)の電圧は次
式であられすことが出来る。
(V I N+) =V R,F
また、変換後のデジタルデータは、スイッチSW3〜S
W、の状態として得られ、その値は、以上が変換のアル
ゴリズムである。
W、の状態として得られ、その値は、以上が変換のアル
ゴリズムである。
ここで、本発明により追加したキャパシタC2とスイッ
チSW2により(3)式の中の項一 VRFの電圧
が反転入力18に加えられて比較されるが、この値はL
SBに相当するキャパシタC3とスイッチSW3により
操作される電圧の これは、アナログ入力に−’A L S B分のオフセ
ットを加えたことに相当する。
チSW2により(3)式の中の項一 VRFの電圧
が反転入力18に加えられて比較されるが、この値はL
SBに相当するキャパシタC3とスイッチSW3により
操作される電圧の これは、アナログ入力に−’A L S B分のオフセ
ットを加えたことに相当する。
その結果、本発明によるA/Dコンバークの変換特性は
キャパシタC2とスイッチSW2の効果により、従来の
A/Dコンバータの変換特性が第2図の変換特性8であ
るのに対し、第3図の変換特性9に示す特性をとること
になる。
キャパシタC2とスイッチSW2の効果により、従来の
A/Dコンバータの変換特性が第2図の変換特性8であ
るのに対し、第3図の変換特性9に示す特性をとること
になる。
実施例2
第4図は本発明の実施例2の8ビツトのCアレー型A/
Dコンバータのアナログ部の回路図である。基本的な動
作は全て実施例1の3ビツトのCアレー型A/Dコンバ
ータと同じである。また、キャパシタC2とスイッチS
W2が本発明により付加したものである。なお、第1図
に示すCアレー型A/Dコンバータの構成要素に対応す
る要素には同一の参照番号を付してあり、また、コンデ
ンサCとスイッチSWの添字は、処理可能なビット数に
合わせてずらしである。従って、構成の説明は省略する
。
Dコンバータのアナログ部の回路図である。基本的な動
作は全て実施例1の3ビツトのCアレー型A/Dコンバ
ータと同じである。また、キャパシタC2とスイッチS
W2が本発明により付加したものである。なお、第1図
に示すCアレー型A/Dコンバータの構成要素に対応す
る要素には同一の参照番号を付してあり、また、コンデ
ンサCとスイッチSWの添字は、処理可能なビット数に
合わせてずらしである。従って、構成の説明は省略する
。
まず、A/D変換の過程から説明する。
サンプリング時
各スイッチの位置は、SW (n)=O(n= 1〜1
1)である。コンパレータ2の反転入力(VIN−)の
電圧は、基準電圧5 (VRF)と同電位で、非反転入
力(VIN+)の電圧も基準電圧5と同電位である。
1)である。コンパレータ2の反転入力(VIN−)の
電圧は、基準電圧5 (VRF)と同電位で、非反転入
力(VIN+)の電圧も基準電圧5と同電位である。
逐次比較時
比較前の各スイッチの位置は、SW (n)=Q(n=
2〜10) SW (n) =1 (n=1.11)で
ある。コンパレータ2の反転入力(VIN)1gの電圧
は、 (電圧はすべてアナロググランド6を基準とする)ここ
でコンデンサの容量比は、次式の通りである。
2〜10) SW (n) =1 (n=1.11)で
ある。コンパレータ2の反転入力(VIN)1gの電圧
は、 (電圧はすべてアナロググランド6を基準とする)ここ
でコンデンサの容量比は、次式の通りである。
256・C、=256・C2= 128・C3=64・
C4=32・C3=16・CB=8 ・ci=4−ca
t 2−C9=C,0よって、 次に、MSBより8ビツト分逐次比較を行なう。
C4=32・C3=16・CB=8 ・ci=4−ca
t 2−C9=C,0よって、 次に、MSBより8ビツト分逐次比較を行なう。
アルゴリズムは実施例1と同じである。SW (n)を
1とした後のコンパレータ2の反転入力(VIN−)と
非反転入力(VIN+)の電圧は次式であられすことが
できる。
1とした後のコンパレータ2の反転入力(VIN−)と
非反転入力(VIN+)の電圧は次式であられすことが
できる。
(V IN+)=VRF
また、変換したデジタルデータは、スイッチSW1〜S
W++の状態として得られる。その値は、+ff1SW
(n)X2”−’ となる。
W++の状態として得られる。その値は、+ff1SW
(n)X2”−’ となる。
ここで、本発明により追加したコンデンサc2と電圧が
、コンパレータ2の反転入力に加えられて比較されるが
、この値はLSBに相当するコンデンサC3とスイッチ
SW3により操作される電圧これは、アナログ人力に−
NALSB分のフォセットを加えたことに相当する。そ
の結果、本発明によるA/Dコンバータの変換特性はキ
ャパシタC2とスイッチSW2の効果により、従来のA
/Dコンバータの変換特性が第5図の変換特性10であ
るのに対し、第6図の変換特性11に示す特性をとるこ
とになる。
、コンパレータ2の反転入力に加えられて比較されるが
、この値はLSBに相当するコンデンサC3とスイッチ
SW3により操作される電圧これは、アナログ人力に−
NALSB分のフォセットを加えたことに相当する。そ
の結果、本発明によるA/Dコンバータの変換特性はキ
ャパシタC2とスイッチSW2の効果により、従来のA
/Dコンバータの変換特性が第5図の変換特性10であ
るのに対し、第6図の変換特性11に示す特性をとるこ
とになる。
発明の詳細
な説明したように本発明は、nビットのA/D変換にn
+lビットのCアレーを使用することにより、A/Dコ
ンバータの電源電圧や基準電圧源に手を加えることなく
、アナログ入力電圧の安定変換点をンフトさせることが
できる。
+lビットのCアレーを使用することにより、A/Dコ
ンバータの電源電圧や基準電圧源に手を加えることなく
、アナログ入力電圧の安定変換点をンフトさせることが
できる。
第1図は、本発明の第1の実施例である3ビツトCアレ
ー型A/Dコンバータのアナログ部回路図、 第2図は、従来の3ビツトCアレー型A/Dコンバータ
の変換特性を示す図、 第3図は、本発明の3ビツトCアレー型A/Dコンバー
タの変換特性を示す図、 第4図は、本発明の第2の実施例である8ビツトCアレ
ー型A/Dコンバータのアナログ部回路図、 第5図は、従来の8ビツトCアレー型A/Dコンバータ
の変換特性を示す図、 第6図は、本発明の8ビツトCアレー型A/Dコンバー
タの変換特性を示す図、 第7図は、従来のnピットCアレー型A/Dコンバータ
アナログ部回路図、 第8図は、従来のnピッ)Cアレー型A/Dコンバータ
の変換特性を示す図である。 (主な参照番号) ■・・D/A変換部、 3・・D/A変換部出力、 4・・コンパレータ出力、 5・・基$電圧(VRF) 6・・アナロググランド(AGND) ・コンパレータ、
ー型A/Dコンバータのアナログ部回路図、 第2図は、従来の3ビツトCアレー型A/Dコンバータ
の変換特性を示す図、 第3図は、本発明の3ビツトCアレー型A/Dコンバー
タの変換特性を示す図、 第4図は、本発明の第2の実施例である8ビツトCアレ
ー型A/Dコンバータのアナログ部回路図、 第5図は、従来の8ビツトCアレー型A/Dコンバータ
の変換特性を示す図、 第6図は、本発明の8ビツトCアレー型A/Dコンバー
タの変換特性を示す図、 第7図は、従来のnピットCアレー型A/Dコンバータ
アナログ部回路図、 第8図は、従来のnピッ)Cアレー型A/Dコンバータ
の変換特性を示す図である。 (主な参照番号) ■・・D/A変換部、 3・・D/A変換部出力、 4・・コンパレータ出力、 5・・基$電圧(VRF) 6・・アナロググランド(AGND) ・コンパレータ、
Claims (1)
- アナログ電圧をデジタルデータに変換するnビットC
アレー型電荷再配分型のA/Dコンバータにおいて、n
+1ビットのコンデンサアレーを設け、該コンデンサア
レーの内の最小容量コンデンサの1つを、該最小容量コ
ンデンサ以外のコンデンサの充放電の切換と逆相の関係
で充放電するように接続して、アナログ入力電圧の安定
変換点をシフトさせて、入出力変換特性をオフセットし
ていることを特徴とするCアレー型A/Dコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63275457A JP2844617B2 (ja) | 1988-10-31 | 1988-10-31 | Cアレー型a/dコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63275457A JP2844617B2 (ja) | 1988-10-31 | 1988-10-31 | Cアレー型a/dコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02121525A true JPH02121525A (ja) | 1990-05-09 |
JP2844617B2 JP2844617B2 (ja) | 1999-01-06 |
Family
ID=17555794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63275457A Expired - Fee Related JP2844617B2 (ja) | 1988-10-31 | 1988-10-31 | Cアレー型a/dコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2844617B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5539406A (en) * | 1993-07-02 | 1996-07-23 | Mitsubishi Denki Kabushiki Kaisha | Series-parallel type A-D converter for realizing high speed operation and low power consumption |
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- 1988-10-31 JP JP63275457A patent/JP2844617B2/ja not_active Expired - Fee Related
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JP2844617B2 (ja) | 1999-01-06 |
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