JP3344524B2 - Ｄ／ａコンバータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数の抵抗素子を直列
接続したラダー抵抗を用いて基準電圧を分圧した多数の
比較参照電圧を、入力されるデジタル信号の値に応じて
切り替えることで、該デジタル信号の値に対応する電圧
のアナログ出力電圧をアナログ電圧出力端子から出力す
るようにしたＤ／Ａコンバータに係り、特に、Ｄ／Ａ変
換後のアナログ出力電圧の発生に必要な、基準電圧を分
圧した多数の比較参照電圧を得るラダー抵抗を構成する
抵抗素子の数を抑えながら、より細かい分解能でＤ／Ａ
（digital to analog ）変換することができるＤ／Ａコ
ンバータに関する。

【０００２】

【従来の技術】Ｄ／Ａコンバータ、又Ａ／Ｄ（analog t
o digital ）コンバータは、計測装置、例えばデジタル
ボルトメータやプログラマブル電源装置等、工業用分野
では古くから用いられている。又、近年、このようなＤ
／ＡコンバータやＡ／Ｄコンバータは、コンパクトディ
スクプレーヤ等の民生用や、デジタル回線に電話を接続
するためのコーデック等の特殊分野等にも用いられるよ
うになっている。

【０００３】まず、一般的なＤ／Ａコンバータは、多数
の抵抗素子を直列接続し、基準電圧を分圧した多数の比
較参照電圧を得るようにしたラダー抵抗を用いている。
即ち、入力されるデジタル信号の値の大きさに対応する
電圧の、前記ラダー抵抗によって得られた前記比較参照
電圧の１つを選択し、これをＤ／Ａ変換結果のアナログ
出力電圧として出力する。

【０００４】従って、入力されるデジタル信号がＮ桁の
２進数の場合、Ｄ／Ａ変換された後のアナログ信号の取
り得る電圧は（２^N −１）の数であるため、前記比較参
照電圧として、前記基準電圧を含め、一般には（２^N −
１）の異なる電圧を生成する必要がある。従って、この
場合、一般には前記ラダー抵抗には、（２^N −１）個の
抵抗素子を直列接続する必要がある。又、この様に前記
ラダー抵抗で互いに直列接続される複数の抵抗は、通
常、互いに同一の抵抗値とされる。

【０００５】一方、Ａ／Ｄコンバータとしては、高速動
作が可能なフラッシュ型Ａ／Ｄコンバータや、逐次比較
型Ａ／Ｄコンバータや、積分型Ａ／Ｄコンバータがあ
る。

【０００６】まず、高速動作が可能な前記フラッシュ型
Ａ／Ｄコンバータは、例えばＮビットのデジタル信号を
出力するものは、合計（２^N−１）個の抵抗素子を直列
接続したラダー抵抗、及び、合計（２^N−１）個のコン
パレータを備えるようにしている。このようなフラッシ
ュ型Ａ／Ｄコンバータは、それぞれのコンパレータが、
前記ラダー抵抗によって得られる複数の前記比較参照電
圧の１つずつに割り付けられている。又、このようなフ
ラッシュ型Ａ／Ｄコンバータは、このような複数のコン
パレータが相互に並行して、それぞれに割り当てられた
前記比較参照電圧と入力されるアナログ信号の電圧とを
比較する。この様に並行した比較動作により、より高速
なＡ／Ｄ変換が実現される。

【０００７】又、このようなフラッシュ型Ａ／Ｄコンバ
ータに関して、特開平４−１０８２２１や特公平２−３
９１３６等、種々の技術が開示されている。例えば前記
特公平２−３９１３６では、近年２ステップフラッシュ
型Ａ／Ｄコンバータと呼ばれるものに関する技術が開示
されている。この２ステップフラッシュ型Ａ／Ｄコンバ
ータは、Ａ／Ｄ変換後のデジタル信号の上位桁及び下位
桁に対応する２ステップのＡ／Ｄ変換を、コンパレータ
等を共用して行うため、一般的なフラッシュ型Ａ／Ｄコ
ンバータに比べコンパレータ等の素子数を減少すること
ができる。

【０００８】一方、前記逐次比較型Ａ／Ｄコンバータ
は、内蔵するＤ／Ａコンバータから出力されるアナログ
出力電圧を逐次切り替え、又該アナログ出力電圧と、Ａ
／Ｄ変換するために入力されたアナログ入力電圧とを比
較する。又、該逐次比較型Ａ／Ｄコンバータは、内蔵す
るＤ／Ａコンバータの出力するアナログ出力電圧が、入
力され、Ａ／Ｄ変換されるアナログ入力電圧と一致ない
しは最接近したとき、このときの該Ｄ／Ａコンバータの
入力するデジタル信号の値を、入力された前記アナログ
入力電圧のＡ／Ｄ変換結果とする。このような逐次比較
型Ａ／Ｄコンバータは、一般には前記フラッシュ型Ａ／
Ｄコンバータに比べ、必要な素子数が少なく、回路規模
や、半導体集積回路化に際したレイアウトサイズを小さ
くすることができる。

【０００９】又、このような逐次比較型Ａ／Ｄコンバー
タに関して、チャージバランスコンパレータを用いたも
の等、又特開昭６２−７２２１や特開平５−１７５８３
７等で開示されるもの等、種々の技術が開示されてい
る。

【００１０】図８は、従来のチャージバランスコンパレ
ータを用いた逐次比較型Ａ／Ｄコンバータの一例の回路
図である。

【００１１】この図８は、三菱電機技報・Ｖｏｌ．６７
・Ｎｏ．３・１９９３の、特に９８（３２６）頁の図４
で紹介されたものである。この逐次比較型Ａ／Ｄコンバ
ータは、まず、ラダー抵抗１０と、マルチプレクサ１２
Ａ及び１２Ｂとにより構成されるＤ／Ａコンバータを備
える。又、該逐次比較型Ａ／Ｄコンバータは、コンデン
サＣ１及びＣ２、又インバータゲート１４により構成さ
れるチャージバランスコンパレータを備える。

【００１２】なお、ここで、前記コンデンサＣ２の容量
を“Ｃ”とする。又、前記コンデンサＣ１の容量を、前
記コンデンサＣ２の容量の１６倍、即ち“１６Ｃ”とす
る。又、以降、これらコンデンサＣ１及びＣ２を、それ
ぞれ、等電荷コンデンサＣ１及びＣ２とも称する。

【００１３】まず、前記マルチプレクサ１２Ａ及び１２
Ｂは、いずれも、同一のラダー抵抗が発生する多数の比
較参照電圧の１つを選択する。

【００１４】図９は、前記ラダー抵抗１０、前記マルチ
プレクサ１２Ａ及び１２Ｂの一例の回路図である。

【００１５】この図９において、前記ラダー抵抗は、例
えば合計１６個の抵抗素子Ｒ０〜Ｒ１５により構成され
る。又、前記マルチプレクサ１２Ａは、例えば合計１５
個のスイッチＳＷＡ１〜ＳＷＡ１５によって構成され
る。前記マルチプレクサ１２Ｂは、例えば合計１５個の
スイッチＳＷＣ１〜ＳＷＣ１５によって構成される。

【００１６】次に、前記コンデンサＣ１及びＣ２は、相
互に直列接続された最両端において、一端はスイッチＳ
Ｗφ１を介してアナログ入力電圧Ｖｉｎが接続され、他
方端はスイッチＳＷφ４を介してグランドＧへ接続され
る。従って、このように相互に直列接続された最両端に
は、前記スイッチＳＷφ１及びＳＷφ４が共にオンとな
ると、Ａ／Ｄ変換するアナログ入力電圧が印加される。

【００１７】又、インバータゲート１４は出力と入力と
がスイッチＳＷφ１を介して接続され、コンパレータと
して用いられている。前記スイッチＳＷφ１をオフとし
た後、該インバータゲート１４の入力電圧が上昇すれ
ば、該インバータゲート１４の出力電圧はＬ状態とな
る。一方、前記スイッチＳＷφ１をオフとした後に、該
インバータゲート１４の入力電圧が下降すれば、該イン
バータゲート１４の出力電圧は、Ｈ状態となる。

【００１８】以下、この図８のＡ／Ｄコンバータの作用
を説明する。

【００１９】この図８に示すＡ／Ｄコンバータにおい
て、第１ステップでは、まず、前記スイッチＳＷφ１を
オンとし、スイッチＳＷφ２をオフとし、スイッチＳＷ
φ３をオフとし、前記スイッチＳＷφ４をオンとする。

【００２０】これによって、相互に直列接続された前記
コンデンサＣ１及びＣ２の最両端には、前記アナログ入
力電圧Ｖｉｎが印加される。このとき、相互に直列接続
されたこれら等電荷コンデンサＣ１及びＣ２には、いず
れも電荷Ｑがチャージされる。

【００２１】ここで、相互に直列接続されたこれら等電
荷コンデンサＣ１及びＣ２の接続点における、このよう
な第１ステップにおける電圧をＶＢとする。このとき、
これら等電荷コンデンサＣ１及びＣ２について、次式が
成り立つ。

【００２２】 Ｑ＝１６Ｃ×（ＶＢ−Ｖｉｎ）＋Ｃ×ＶＢ …（１）

【００２３】次に、第２ステップとして、前記スイッチ
ＳＷφ１をオフとし、前記スイッチＳＷφ２をオンと
し、前記スイッチＳＷφ３をオフとし、前記スイッチＳ
Ｗφ４をオンとする。

【００２４】即ち、前記アナログ入力電圧Ｖｉｎへ接続
されていた前記等電荷コンデンサＣ１の一端を、該第２
ステップでは前記マルチプレクサ１２Ａ側に切り替え、
比較参照電圧Ｖｒｈを印加する。又、該第２ステップで
は、前記マルチプレクサ１２Ａを切り替えることで、前
記ラダー抵抗１０から得られる多数の前記比較参照電圧
を順次切り替え、前記比較参照電圧Ｖｒｈを選択する。
又、このとき、前記マルチプレクサ１２Ａにて選択され
た比較参照電圧Ｖｒｈと前記アナログ入力電圧Ｖｉｎと
の大小関係を、前記インバータゲート１４にて判定す
る。このように前記マルチプレクサ１２Ａを順次切り替
え、前記比較参照電圧Ｖｒｈが前記アナログ入力電圧Ｖ
ｉｎに最も接近したときに、該比較参照電圧Ｖｒｈの電
圧を保持しながらこの第２ステップを終了する。

【００２５】なお、該第２ステップ終了直後の、相互に
直列接続された前記等電荷コンデンサＣ１及びＣ２の接
続点の電圧を、ＶＢ′とする。又、このときの、これら
等電荷コンデンサＣ１及びＣ２それぞれに蓄えられる電
荷をＱ′とする。すると、該第２ステップ終了直後に
は、次式が成り立つ。

【００２６】 Ｑ′＝１６Ｃ×（ＶＢ′−Ｖｒｈ）＋Ｃ×ＶＢ′ …（２）

【００２７】ここで、前記電荷Ｑ′が前記電荷Ｑに等し
いとする。即ち、（Ｑ＝Ｑ′）とする。このとき、次式
が成り立つ。

【００２８】 ＶＢ′＝ＶＢ−（Ｖｉｎ−Ｖｒｈ）×１６／１７ …（３）

【００２９】次に、第３ステップとして、前記スイッチ
ＳＷφ１をオフとし、前記スイッチＳＷφ２をオンと
し、前記スイッチＳＷφ３をオンとし、前記スイッチＳ
Ｗφ４をオフとする。

【００３０】即ち、前記第２ステップの後、当該第３ス
テップでは、前記グランドＧ側へ接続されていた前記等
電荷コンデンサＣ２の一端を、前記マルチプレクサ１２
Ｂへ接続する。この第３ステップ開始時には、前記電圧
ＶＢと前記電圧ＶＢ′との較差は、前記アナログ入力電
圧Ｖｉｎと前記比較参照電圧Ｖｒｈとの較差に応じてい
る。又、前記電圧ＶＢと前記電圧ＶＢ′との較差の有無
は、前記インバータゲート１４にて判定することができ
る。

【００３１】又、当該第３ステップでは、前記マルチプ
レクサ１２Ｂを切り替えることで、前記ラダー抵抗１０
が発生する多数の比較参照電圧のうちの１つ、即ち比較
参照電圧Ｖｒｌを選択する。このように逐次前記比較参
照電圧Ｖｒｌを選択し、前記電圧ＶＢと前記電圧ＶＢ′
との較差がより小さくなるようにする。

【００３２】チャージバランスコンパレータを用いたＡ
／Ｄコンバータは、このような第１ステップから第３ス
テップまでの一連の動作を行いながら、最終的に決定さ
れた前記マルチプレクサ１２Ａの選択設定、及び前記マ
ルチプレクサ１２Ｂの選択設定に基づいて、前記アナロ
グ入力電圧Ｖｉｎのデジタル変換結果を得るようにして
いる。

【００３３】なお、該第３ステップ終了直後の、相互に
直列接続された前記等電荷コンデンサＣ１及びＣ２の接
続点の電圧を、ＶＢ″とする。又、このときの、これら
等電荷コンデンサＣ１及びＣ２それぞれに蓄えられる電
荷をＱ″とする。すると、該第３ステップ終了直後に
は、次式が成り立つ。

【００３４】 Ｑ″＝１６Ｃ×（ＶＢ″−Ｖｒｈ）＋Ｃ×（ＶＢ″−Ｖｒｌ） …（４）

【００３５】ここで、前記電荷Ｑ″が前記電荷Ｑに等し
いとする。即ち、（Ｑ＝Ｑ″）とする。このとき、前記
電圧ＶＢ′は、次式のように表わすことができる。

【００３６】 ＶＢ″＝ＶＢ−（１６Ｖｉｎ−（１６Ｖｒｈ＋Ｖｒｌ））／１７ …（５）

【００３７】従って、該第３ステップでは、上記（５）
式で示される前記電圧ＶＢ″が、より前記電圧ＶＢと等
しくなるようにする。このとき、前記マルチプレクサ１
２Ｂで得られた前記比較参照電圧Ｖｒｌは、上記（５）
式のとおり、前記電圧ＶＢに対して、（１／１７）の分
解能で作用する。

【００３８】従って、このようなチャージバランスコン
パレータを用いたＡ／Ｄコンバータでは、同一の前記ラ
ダー抵抗１０から前記比較参照電圧Ｖｒｈ及び前記比較
参照電圧Ｖｒｌを得ながら、前記比較参照電圧Ｖｒｌの
大きさを逐次変更しながら行うＡ／Ｄ変換の分解能を、
より細かくすることができる。従って、このようなＡ／
Ｄコンバータによれば、前記ラダー抵抗１０が要する抵
抗素子の数を低減することができる。即ち、一般の逐次
比較型Ａ／Ｄコンバータが内蔵するラダー抵抗に要した
抵抗素子の個数（２^N −１）よりも、より少ない抵抗素
子にて、前記ラダー抵抗１０を構成することができる。

【００３９】なお、このようなチャージバランスコンパ
レータを用いたＡ／Ｄコンバータについては、例えば、
「Ａ Ｍonolithic Ｃharge −Ｂalancing Ｓuccessiv
e Ａpproximation Ａ／Ｄ Ｔechnique （ＩＥＥＥ
Ｊ． Ｓolid−Ｓtate Ｃircuit、Ｖｏｌ．ＳＣ−１
４、ｐｐ．９１２−９２０、Ｄec．１９７９）」でも言
及されている。

【００４０】このようなチャージバランスコンパレータ
を用いることにより、Ａ／Ｄコンバータが内蔵するＤ／
Ａコンバータの分解能を抑えることができ、用いるラダ
ー抵抗の抵抗素子の数の低減、又マルチプレクサに用い
るスイッチ素子の数の低減等により、全体の小型化を図
ることが可能である。例えば次に述べる特開昭６２−７
７２１では、前述のようなチャージバランスコンパレー
タを用いることによって、内蔵する４ビットの分解能の
Ｄ／Ａコンバータを用いながら、より分解能の高い、即
ち、８ビットの分解能のＡ／Ｄコンバータを実現してい
る。

【００４１】次に、以上説明したチャージバランスコン
パレータを用いたＡ／Ｄコンバータに対して、前記特開
昭６２−７２２１は、該特開昭６２−７２２１の明細書
第２図のように、前記図８の前記マルチプレクサ１２Ａ
と前記マルチプレクサ１２Ｂとを共通化することで、ス
イッチ素子の数の低減等を図っている。該特開昭６２−
７２２１では、前記図８の前述の説明における前記第２
ステップにて確定する前記比較参照電圧Ｖｒｈの電圧を
記憶する電圧記憶回路を特に備えるようにしている。

【００４２】又、前記特開平５−１７５８３７では、逐
次変換型Ａ／Ｄコンバータが内蔵するＤ／Ａコンバータ
を、Ａ／Ｄ変換時に必要なＤ／Ａ変換だけでなく、入力
されるデジタル信号の値に応じたアナログ出力電圧を出
力する一般的なＤ／ＡコンバータのＤ／Ａ変換にも用い
るようにしている。即ち、該特開平５−１７５８３７で
は、時分割的に、１つのコンバータをＡ／Ｄコンバータ
にも、又Ｄ／Ａコンバータにも用いられるようにしてい
る。これによって、例えば内蔵するラダー抵抗等をＡ／
ＤコンバータとＤ／Ａコンバータとで共用できるため、
全体的な素子数を低減することができ、例えば半導体集
積回路化した場合のレイアウト面積の縮小等を図ること
が可能である。

【００４３】

【発明が達成しようとする課題】しかしながら、前述の
ようなラダー抵抗を用いたＤ／Ａコンバータでは、該ラ
ダー抵抗に用いる抵抗素子の数に応じ、該抵抗素子の数
にほぼ等しい、得られる多数の比較参照電圧の数が定め
られてしまう。又、該比較参照電圧の数に応じ、Ｄ／Ａ
コンバータの分解能が定まってしまう。即ち、従来、Ｄ
／Ａコンバータの分解能が、内蔵するラダー抵抗に用い
る抵抗素子の数によって定められてしまっていた。

【００４４】従って、前述のようなチャージバランスコ
ンパレータを有するＡ／Ｄコンバータにおいては用いる
Ｄ／Ａコンバータの分解能が低減されているため、前記
特開平５−１７５８３７の如くＤ／Ａコンバータを実現
しようとした場合、十分な分解能を得ることができない
という問題がある。即ち、Ａ／Ｄコンバータとして動作
させるときの分解能に比べ、Ｄ／Ａコンバータとして動
作させるときの分解能が低くなってしまう。

【００４５】該特開平５−１７５８３７は、基本的に、
Ｄ／Ａコンバータを内蔵するＡ／Ｄコンバータでは同様
に適用することができる。従って、前記チャージバラン
スコンパレータを有するＡ／Ｄコンバータにも適用する
ことができる。しかしながら、前述したように、チャー
ジバランスコンパレータを有するＡ／Ｄコンバータで
は、前記図８を用い前述したとおり、内蔵するＤ／Ａコ
ンバータの分解能が抑えられているため、このようなＤ
／Ａコンバータを独立して用いた場合、必要な分解能を
得ることができないという問題がある。

【００４６】例えば、チャージバランスコンパレータを
有するＡ／Ｄコンバータである前記特開昭６２−７２２
１の実施例では、内蔵するＤ／Ａコンバータの分解能が
４ビットである。従って、該実施例のこのようなＤ／Ａ
コンバータを独立して用いた場合、Ａ／Ｄコンバータと
して動作させたときの分解能が８ビットであることに比
べ、Ｄ／Ａコンバータとして動作させたときの分解能が
４ビットになってしまう。

【００４７】本発明は、前記従来の問題点を解決するべ
くなされたもので、Ｄ／Ａ変換後のアナログ出力電圧の
発生に必要な、基準電圧を分圧した多数の比較参照電圧
を得るラダー抵抗を構成する、抵抗素子の数等を抑えな
がら、より細かい分解能でＤ／Ａ変換することができる
Ｄ／Ａコンバータを提供することを目的とする。

【００４８】

【課題を達成するための手段】本発明は、多数の比較参
照電圧を、入力されるデジタル信号の値に応じて切り替
えることで、該デジタル信号の値に対応する電圧のアナ
ログ出力電圧をアナログ電圧出力端子から出力するよう
にしたＤ／Ａコンバータにおいて、複数の加重充電コン
デンサと、これら加重充電コンデンサそれぞれの一端を
いずれもグランドへ接地すると共に、それぞれのグラン
ドへ接地されていない一端に対して、任意の前記比較参
照電圧を印加することで、印加した電圧に比例する電荷
をこれら加重充電コンデンサにチャージする電荷チャー
ジスイッチ群と、これら加重充電コンデンサそれぞれの
グランドへ接地されていない一端を、いずれも前記アナ
ログ電圧出力端子へ切り替えることで、これら加重充電
コンデンサにチャージされた総電荷量に比例する電圧
が、該アナログ電圧出力端子から出力されるようにする
総電荷量比例電圧出力スイッチ群と、を備えることでＤ
／Ａコンバータの機能を実現すると共に、相互に直列接
続された、相互に容量の異なる複数の等電荷コンデンサ
として、前記加重充電コンデンサを用いると共に、アナ
ログ入力電圧と前記比較参照電圧と比較するチャージバ
ランスコンパレータを有することで、Ａ／Ｄコンバータ
の機能をも備えたことにより、前記課題を達成したもの
である。

【００４９】又、本発明は、前記課題を達成すると共
に、Ｄ／Ａコンバータの機能及びＡ／Ｄコンバータの機
能を共に実現すると共に、これらＡ／Ｄコンバータの機
能及びＡ／Ｄコンバータの機能とでコンデンサやスイッ
チ素子等を共用することで、全体的な素子数の低減、又
例えば半導体集積回路化に際したレイアウト面積の縮小
等を図ったものである。

【００５０】

【作用】図１は、本発明の要旨を示す回路図である。

【００５１】この図１において、Ｃ１及びＣ２は、互い
に容量が異なる加重充電コンデンサである。これら加重
充電コンデンサＣ１及びＣ２は、いずれも、一端がグラ
ンドＧへ接続されている。又、前記加重充電コンデンサ
Ｃ１の、このように前記グランドＧへ接続される一端と
は逆の一端には、比較参照電圧Ｖｒｅｆ１が印加され
る。前記加重充電コンデンサＣ２については、前記グラ
ンドＧへ接地される一端とは逆の一端には、比較参照電
圧Ｖｒｅｆ２が印加される。更に、スイッチＳＷφ５を
オンとすることで、これら加重充電コンデンサＣ１及び
Ｃ２それぞれの、前記グランドＧへ接地されていない一
端は、いずれもアナログ電圧出力端子Ｖｏｕｔへ接続さ
れる。

【００５２】この図１に示すような回路において、前記
比較参照電圧Ｖｒｅｆ１として、電圧Ｖ１の比較参照電
圧を印加する。すると、容量Ｃ１の前記加重充電コンデ
ンサＣ１には、次式に示す電荷Ｑ１が蓄えられる。

【００５３】Ｑ１＝Ｃ１×Ｖ１ …（６）

【００５４】又、前記比較参照電圧Ｖｒｅｆ２として、
電圧Ｖ２の比較参照電圧を印加する。すると、容量Ｃ２
の前記加重充電コンデンサＣ２には、次式に示す容量Ｑ
２がチャージされる。

【００５５】Ｑ２＝Ｃ２×Ｖ２ …（７）

【００５６】次に、前記スイッＳＷφ５をオンとする。
このとき、前記アナログ電圧出力端子Ｖｏｕｔの電圧Ｖ
は、次式のとおり、前記電荷Ｑ１及びＱ２、及び、前記
加重充電コンデンサＣ１及びＣ２の合成容量（＝Ｃ１＋
Ｃ２）に依存したものとなる。

【００５７】 Ｖ＝（Ｑ１＋Ｑ２）／（Ｃ１＋Ｃ２） …（８） ＝（Ｃ１×Ｖ１＋Ｃ２×Ｖ２）／（Ｃ１＋Ｃ２） …（９）

【００５８】上記（８）式から明らかなように、電圧Ｖ
は、前記加重充電コンデンサＣ１に蓄えられる前記電荷
Ｑ１及び前記加重充電コンデンサＣ２に蓄えられる前記
電荷Ｑ２の総電荷量Ｑ（＝Ｑ１＋Ｑ２）に比例する。
又、これら電荷Ｑ１及びＱ２は、それぞれ、前記加重充
電コンデンサＣ１の前記容量Ｃ１あるいは前記加重充電
コンデンサＣ２の前記容量Ｃ２に依存している。又、こ
れら電荷Ｑ１及びＱ２は、それぞれ、前記加重充電コン
デンサＣ１へ印加する前記電圧Ｖ１、あるいは前記加重
充電コンデンサＣ２へ印加する前記電圧Ｖ２に依存して
いる。

【００５９】ここで、前記比較参照電圧端子Ｖｒｅｆ１
へ印加する、複数の比較参照電圧と、前記比較参照電圧
端子Ｖｒｅｆ２へ印加する複数の比較参照電圧とが、共
に同一のラダー抵抗を用いて発生したものとしても、こ
れら比較参照電圧端子Ｖｒｅｆ１及びＶｒｅｆ２から印
加される電圧の重みを、前記加重充電コンデンサＣ１及
びＣ２のそれぞれの容量Ｃ１あるいはＣ２によって、相
互に異ならせることができる。

【００６０】例えば、前記比較参照電圧端子Ｖｒｅｆ
１、又前記比較参照電圧端子Ｖｒｅｆ２へ印加する比較
参照電圧を、いずれも共通のラダー抵抗、例えば合計
（２^N −１）個の抵抗素子を直列接続したラダー抵抗に
て発生するものとする。該ラダー抵抗からは、最大、
（２^N −１）の種類の比較参照電圧が得られる。このと
き、前記比較参照電圧端子Ｖｒｅｆ１へ印加される比較
参照電圧の種類の数（２^N −１）と、前記比較参照電圧
端子Ｖｒｅｆ２へ印加される比較参照電圧の種類の数
（２^N −１）に対して、前記スイッチＳＷφ５をオンと
し、前記アナログ出力電圧端子Ｖｏｕｔから得られる前
記電圧Ｖの種類の数は、（２^N −１）以上となる。特
に、前記容量Ｃ１と前記容量Ｃ２とが等しい場合、前記
電圧Ｖの種類の数は（２^(N+1) −１）となる。又、前記
容量Ｃ１と前記容量Ｃ２とを、一方が他方の２倍以上と
なるよう、互いに容量を異ならせた場合、より種類の多
い前記電圧Ｖを発生することができ、（２^(N+1) −１）
の種類以上の前記電圧Ｖを発生することができる。

【００６１】このように、本発明においては、互いに容
量が異なる加重充電コンデンサへと、任意の比較参照電
圧を印加し、電荷をチャージした後、全ての前記加重充
電コンデンサを前記アナログ出力電圧端子Ｖｏｕｔへと
接続することで、これら加重充電コンデンサに充電され
た総電荷量に比例する、より設定する種類が増大された
電圧を得ることができるようになっている。従って、本
発明によれば、前記ラダー抵抗を構成する抵抗素子の数
等を抑えながら、より細かい分解能でＤ／Ａ変換するこ
とができる。

【００６２】なお、Ｄ／Ａコンバータへ入力される、Ｄ
／Ａ変換されるデジタル信号の２進数の各ビットについ
て考えた場合、ＬＳＢ（least significant bit ）側か
らＭＳＢ（most significant bit）側へと、２倍毎に、
重みの度合いが異なる。

【００６３】従って、前記容量Ｃ１と前記容量Ｃ２とを
異ならせる場合、例えば、一方が他方の２^K 倍となるよ
うにする。この場合、前記電圧Ｖの種類は、おおむね、
２^{(N +K)} 程度となる。従って、前記ラダー抵抗の数を抑
えながら、Ｄ／Ａ変換の分解能をより向上できる。

【００６４】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００６５】図２は、本発明が適用されたＤ／Ａコンバ
ータの第１実施例の回路図である。

【００６６】この図２の本実施例のＤ／Ａコンバータ
は、前記図８に示した従来のＡ／Ｄコンバータを基本と
して構成されている。まず、本実施例では、この従来技
術と同様、Ａ／Ｄコンバータとしての機能も有する。こ
れに加え、本実施例は、Ｄ／Ａコンバータとしての機能
も有する。

【００６７】この図２に示される如く、本実施例におい
ては、前記図８に示した従来のＡ／Ｄコンバータに対し
て、スイッチＳＷφ３及びＳＷφ５が追加されている。

【００６８】まず、前記スイッチＳＷφ３は、本実施例
が、前記図８の従来のものと同様Ａ／Ｄコンバータとし
て動作するときには、前記スイッチＳＷφ３及びＳＷφ
５がオフとなる。該スイッチＳＷφ３をオフとし、且つ
該スイッチＳＷφ５をオフとすることで、本実施例の回
路構成は前記図８の従来のものと同一となる。

【００６９】一方、本実施例をＤ／Ａコンバータとして
動作させる場合、まず、前記スイッチＳＷφ３をオンと
する。これによって、前記加重充電コンデンサＣ１及び
Ｃ２は、前記図１に示したものと同様、それぞれのコン
デンサＣ１及びＣ２の一端がいずれも前記グランドＧへ
接地される。

【００７０】以下、本実施例をこのようにＤ／Ａコンバ
ータとして動作させる場合の作用を説明する。

【００７１】まず、第１ステップとして、前記スイッチ
ＳＷφ１、ＳＷφ４及びＳＷφ５をオフとする。又、前
記スイッチＳＷφ２及びＳＷφ３をいずれもオンとす
る。

【００７２】このように前記スイッチＳＷφ２をオンと
することで、前記マルチプレクサ１２によって選択され
た、前記ラダー抵抗１０によって発生された多数の比較
参照電圧のうちの１つ、即ち前記比較参照電圧Ｖｒｈが
前記加重充電コンデンサＣ１へ印加される。これによっ
て、該比較参照電圧Ｖｒｈに比例する電荷Ｑ１が、前記
加重充電コンデンサＣ１へチャージされる。

【００７３】一方、前述のように前記スイッチＳＷφ３
をオンとすることで、前記ラダー抵抗１０で発生された
多数の比較参照電圧のうちの、前記マルチプレクサ１２
Ｂで選択された１つ、即ち前記比較参照電圧Ｖｒｌを前
記加重充電コンデンサＣ２へ印加することができる。こ
れによって、該比較参照電圧Ｖｒｌに比例する電荷Ｑ２
が前記加重充電コンデンサＣ２へチャージされる。

【００７４】このように前記加重充電コンデンサＣ１へ
前記比較参照電圧Ｖｒｈに比例する電荷Ｑ１がチャージ
され、且つ、前記加重充電コンデンサＣ２へ前記比較参
照電圧Ｖｒｌに比例する前記電荷Ｑ２がチャージされた
後には、第２ステップとして、まず、前記スイッチＳＷ
φ２及びＳＷφ３がいずれもオフとする。

【００７５】この後、第３ステップとして、前記図１の
前記スイッチＳＷφ５と同様、この図２の前記スイッチ
ＳＷφ５を操作する。即ち、オフとなっていたこの図２
の前記スイッチＳＷφ５がオンとされる。これによっ
て、前記図１のものと同様、前記加重充電コンデンサＣ
１及びＣ２にチャージされた総電荷量Ｑ（＝Ｑ１＋Ｑ
２）に比例する電圧が、端子Ｖ（アナログ電圧出力端子
Ｖｉｎ）から出力される。

【００７６】以上説明した通り、本実施例によれば、ま
ず、前記図８に示した従来のＡ／Ｄコンバータと同様の
Ａ／Ｄ変換機能を実現することができる。即ち、本実施
例の端子Ｖ（Ｖｉｎ／Ｖｏｕｔ）から入力されるアナロ
グ入力電圧をＡ／Ｄ変換することができる。

【００７７】更に、本実施例によれば、本発明を適用し
たＤ／Ａコンバータの機能をも実現することができる。
即ち、前記マルチプレクサ１２Ａにて選択された前記比
較参照電圧Ｖｒｈに応じた前記加重充電コンデンサＣ１
へチャージされる前記電荷Ｑ１と、前記マルチプレクサ
１２Ｂで選択された前記比較参照電圧をＶｒｌに従っ
た、前記加重充電コンデンサＣ２へ蓄えられる前記電荷
Ｑ２とについて、前記スイッチＳＷφ５をオンとするこ
とで、総電荷量Ｑ（＝Ｑ１＋Ｑ２）に比例する電圧を、
前記端子Ｖ（Ｖｉｎ／Ｖｏｕｔ）から出力することがで
きる。

【００７８】このとき、前述の如く、前記加重充電コン
デンサＣ１の容量Ｃ１（＝１６Ｃ）と、前記加重充電コ
ンデンサＣ２の前記容量Ｃ２（＝Ｃ）とが、互いに異な
る大きさとされているため、より細かい分解能でＤ／Ａ
変換することができる。即ち、前記マルチプレクサ１２
Ａから得られる前記比較参照電圧Ｖｒｈの分解能や、前
記マルチプレクサ１２Ｂから得られる前記比較参照電圧
Ｖｒｌの分解能に比べて、より細かい分解能でＤ／Ａ変
換することができる。

【００７９】特に、前記容量Ｃ１と前記容量Ｃ２との比
が（１６：１＝２⁴ ：１）とされている。このため、前
記ラダー抵抗１０の分解能をＮビットとすれば、（Ｎ＋
４）程度のビット数の分解能でＤ／Ａ変換することがで
きる。このように、本実施例によれば、Ｄ／Ａコンバー
タとして動作させた場合、前記比較参照電圧ＶｒｈやＶ
ｒｌの電圧の種類を抑えながら、従って、前記ラダー抵
抗１０を構成する抵抗素子の数を抑えながら、より細か
い分解能でＤ／Ａ変換することができる。

【００８０】図３は、本発明が適用されたＤ／Ａコンバ
ータの第２実施例の回路図である。

【００８１】この図３において、抵抗素子Ｒ０及びＲ１
によって構成されるラダー抵抗を用いて、基準電圧Ｖｒ
ｅｆが分圧され、２種類の電圧の前記比較参照電圧が得
られている。即ち、前記基準電圧Ｖｒｅｆと同電圧の比
較参照電圧と、前記基準電圧Ｖｒｅｆの（１／２）の電
圧（Ｖｒｅｆ／２）の比較参照電圧が得られている。

【００８２】又、本実施例においては、合計４個の加重
充電コンデンサＣ０〜Ｃ３が用いられている。これら加
重充電コンデンサＣ０〜Ｃ３のそれぞれの容量を、順
に、Ｃ０〜Ｃ３とする。又、前記容量Ｃ０と前記容量Ｃ
１とは互いに等しく（Ｃ０＝Ｃ１＝Ｃ）、又、前記容量
Ｃ２と前記容量Ｃ３とは互いに等しい（Ｃ２＝Ｃ３＝４
Ｃ）。更に、これら容量Ｃ０〜Ｃ３において、（Ｃ０
（＝Ｃ１）：Ｃ２（＝Ｃ３）＝１：４）の関係となって
いる。

【００８３】以下、Ｄ／Ａ変換するために入力されるデ
ジタル信号の値を、“Ｄ３ Ｄ２Ｄ１ Ｄ０”の４桁の
二進数とした場合の、本実施例の作用を説明する。な
お、ビットＤ３側はＭＳＢ側であり、ビットＤ０側はＬ
ＳＢ側である。

【００８４】まず、第１ステップとして、Ｄ／Ａ変換に
あたって、スイッチＳＷＥａ０〜ＳＷＥａ３を全てオフ
とし、スイッチＳＷＥｂ０〜ＳＷＥｂ３を全てオンとす
る。この後、次のように、前記入力デジタル信号の値
“Ｄ３ Ｄ２ Ｄ１ Ｄ０”に応じ、スイッチＳＷＤ０
〜ＳＷＤ３を操作する。

【００８５】（１）前記ビットＤ０に応じ、前記スイッ
チＳＷＤ０を切り替える。即ち、前記ビットＤ０が
“０”の場合、前記スイッチＳＷＤ０をグランドＧ側へ
切り替え、０Ｖの電圧を選択する。一方、前記ビットＤ
０が“１”の場合、前記スイッチＳＷＤ０を前記ラダー
抵抗側へ切り替え、（Ｖｒｅｆ／２）の電圧を選択す
る。 （２）前記ビットＤ１に応じ、前記スイッチＳＷＤ１を
切り替える。即ち、前記ビットＤ１が“０”の場合、前
記スイッチＳＷＤ１をグランドＧ側へ切り替え、０Ｖの
電圧を選択する。一方、前記ビットＤ１が“１”の場
合、前記スイッチＳＷＤ１を前記ラダー抵抗側へ切り替
え、Ｖｒｅｆの電圧を選択する。 （３）前記ビットＤ２に応じ、前記スイッチＳＷＤ２を
切り替える。即ち、前記ビットＤ２が“０”の場合、前
記スイッチＳＷＤ２をグランドＧ側へ切り替え、０Ｖの
電圧を選択する。一方、前記ビットＤ２が“１”の場
合、前記スイッチＳＷＤ２を前記ラダー抵抗側へ切り替
え、（Ｖｒｅｆ／２）の電圧を選択する。 （４）前記ビットＤ３に応じ、前記スイッチＳＷＤ３を
切り替える。即ち、前記ビットＤ３が“０”の場合、前
記スイッチＳＷＤ３をグランドＧ側へ切り替え、０Ｖの
電圧を選択する。一方、前記ビットＤ３が“１”の場
合、前記スイッチＳＷＤ３を前記ラダー抵抗側へ切り替
え、Ｖｒｅｆの電圧を選択する。

【００８６】このように、入力されたＤ／Ａ変換される
デジタル信号の値“Ｄ３ Ｄ２ Ｄ１ Ｄ０”に応じ、
前記スイッチＳＷＤ０〜ＳＷＤ３を切り替える。又、こ
のような切り替えによって選択された電圧に応じ、前記
加重充電コンデンサＣ０〜Ｃ３へ、それぞれ対応する電
荷Ｑ０〜Ｑ３を蓄える。

【００８７】又、このようにこれら加重充電コンデンサ
Ｃ０〜Ｃ３の全てに対応する電荷がチャージされた後、
第２ステップとして、まず、前記スイッチＳＷＥｂ０〜
ＳＷＥｂ３を全てオフとする。又、このようにこれらス
イッチＳＷＥｂ０〜ＳＷＥｂ３全てをオフした後、続い
て、前記スイッチＳＷＥａ０〜ＳＷＥａ３を全てオン状
態とする。

【００８８】このとき、合計４個の前記加重充電コンデ
ンサＣ０〜Ｃ３にチャージされた総電荷量Ｑ（＝Ｑ０＋
Ｑ１＋Ｑ２＋Ｑ３）は、次のとおり、前記デジタル信号
の値“Ｄ３ Ｄ２ Ｄ１ Ｄ０”に比例したものとな
る。又、端子Ｖからは、該総電荷量Ｑに比例する、Ｄ／
Ａ変換結果のアナログ出力電圧を得ることができる。

【００８９】（１）“Ｄ３ Ｄ２ Ｄ１ Ｄ０”＝“１
１１１”の場合： Ｑ＝（１５／２）×Ｖｒｅｆ×Ｃ （２）“Ｄ３ Ｄ２ Ｄ１ Ｄ０”＝“１１１０”の場
合： Ｑ＝（１４／２）×Ｖｒｅｆ×Ｃ （３）“Ｄ３ Ｄ２ Ｄ１ Ｄ０”＝“１１０１”の場
合： Ｑ＝（１３／２）×Ｖｒｅｆ×Ｃ （４）以下同様に、前記デジタル信号の値“Ｄ３ Ｄ２
Ｄ１ Ｄ０”の大きさに比例する前記総電荷量Ｑを得
ることができる。又、該デジタル信号の値“Ｄ３ Ｄ２
Ｄ１ Ｄ０”が“００００”の場合には、前記総電荷
量Ｑは０となる。

【００９０】以上説明したとおり、本実施例によれば、
合計２個の前記抵抗素子Ｒ０及びＲ１を直列接続した１
〜２ビット程度の分解能のラダー抵抗を用い、４ビット
の分解能のＤ／Ａコンバータを構成することができる。
このように、本実施例においては、本発明を適用するこ
とで、ラダー抵抗を構成する抵抗素子の数を抑えなが
ら、より細かい分解能のＤ／Ａコンバータを構成するこ
とができる。即ち、従来では、４ビットの分解能のＤ／
Ａコンバータを構成する場合、一般には合計（２ ⁴ −１
＝１５）個要していたところ、このように、本実施例で
は合計２個の前記抵抗素子Ｒ０及びＲ１の合計２個のみ
を用いた前記ラダー抵抗によって、同様の４ビットの分
解能のＤ／Ａコンバータを実現することができている。

【００９１】図４及び図５は、本発明が適用されたＤ／
Ａコンバータの第３実施例の回路図である。

【００９２】本実施例については、まず、本発明を適用
しながら、Ｄ／Ａコンバータの機能が実現されている。
更に、本実施例においては、Ａ／Ｄコンバータの機能も
実現されている。即ち、Ｄ／Ａコンバータとしての動作
状態とＡ／Ｄコンバータとしての動作状態とが、スイッ
チ操作にて設定できるようになっている。

【００９３】特に、前記図４は、Ｄ／Ａコンバータとし
て動作させるために、各スイッチを切り替えた状態を示
す。一方、前記図５は、本実施例をＡ／Ｄコンバータと
して動作させるよう、スイッチを切り替えた状態を示
す。

【００９４】このような本実施例のＤ／Ａコンバータ
は、前記第２実施例と同様、４ビットの分解能である。
又、構成についても、本実施例は前記第２実施例に類似
している。

【００９５】まず、本実施例において、互いに抵抗値が
等しい合計４個の抵抗素子Ｒ０〜Ｒ３によって、４種類
の比較参照電圧を得るラダー抵抗が構成されている。
又、本実施例は、前記図３にも示した、前記スイッチＳ
ＷＤ０〜ＳＷＤ３と、前記スイッチＳＷＥａ０〜ＳＷＥ
ａ３と、前記スイッチＳＷＥｂ０〜ＳＷＥｂ３を有す
る。更に、本実施例については、前記ラダー抵抗から得
られる複数の前記比較参照電圧の選択に用いる、スイッ
チＳＷＡ１〜ＳＷＡ３と、スイッチＳＷＣ１〜ＳＷＣ３
を備える。又、本実施例は、Ｄ／Ａコンバータとしての
動作状態と、Ａ／Ｄコンバータとしての動作状態とを切
り替えるため等に用いる、スイッチＳＷＰ１及びＳＷＰ
２と、スイッチＳＷＱ１〜ＳＷＱ３とを備える。

【００９６】又、本実施例に用いられる加重充電コンデ
ンサＣ０〜Ｃ３のそれぞれの容量を、順に、容量Ｃ０〜
Ｃ３とする。又、前記容量Ｃ０と前記容量Ｃ１とは相互
に等しい。又、前記容量Ｃ２〜Ｃ３は、相互に等しい。
ここで、前記容量Ｃ０及びＣ１を、容量Ｃとする。この
とき、前記容量Ｃ２〜Ｃ４は、これら容量Ｃ０及びＣ１
の４倍であり、４Ｃとなる。

【００９７】このような構成の本実施例について、ま
ず、Ｄ／Ａコンバータとして動作させた場合の作用を、
前記図４と図６を用いて説明する。

【００９８】まず、本実施例をＤ／Ａコンバータとして
動作させる場合、前記図４に示す如く、上記スイッチＳ
ＷＡ２、ＳＷＣ２、ＳＷＰ１〜ＳＷＰ４を全てオンとす
る。又、前記スイッチＳＷＡ１、ＳＷＡ３、ＳＷＣ１、
ＳＷＣ３、ＳＷＱ１〜ＳＷＱ３を全てオフとする。

【００９９】これらスイッチを操作することで、等価的
に、本実施例の回路は、図６に示すように切り替えられ
る。又、この図６のような状態に切り替えられたもの
は、回路構成は前記図３と同一のものとなる。例えば、
前記図６の前記抵抗素子Ｒ０及びＲ１が、前記図３の前
記抵抗素子Ｒ０に対応する。前記図６の前記抵抗素子Ｒ
２及びＲ３が、前記図３の前記抵抗素子Ｒ１に対応す
る。従って、前記第２実施例と同様の作用によって、本
実施例についてもＤ／Ａコンバータとして動作させるこ
とができる。

【０１００】次に、本実施例をＡ／Ｄコンバータとして
動作させる場合の作用を、前記図５及び図７を用いて説
明する。

【０１０１】本実施例を、端子Ｖ（Ｖｉｎ／Ｖｏｕｔ）
から入力されるアナログ入力電圧をＡ／Ｄ変換するＡ／
Ｄコンバータとして動作させる場合、まず、前記スイッ
チＳＷＤ０〜ＳＷＤ３を、全て前記ラダー抵抗の側へ切
り替える。又、このように動作させる場合、前記スイッ
チＳＷＰ１〜ＳＷＰ４を全てオフとし、前記スイッチＳ
ＷＱ１〜ＳＷＱ３を全てオンとする。このように該図５
に示す如く操作すると、本実施例のＤ／Ａコンバータの
回路は、等価的に前記図７に示されるような構成とな
る。

【０１０２】ここで、これら図５及び図７に示される前
記スイッチＳＷＡ１〜ＳＷＡ３によって、前記図８に示
す前記マルチプレクサ１２Ａが構成される。又、これら
スイッチＳＷＡ１〜ＳＷＡ３は、前記図８の前記スイッ
チＳＷφ２の機能も有する。前記スイッチＳＷＣ１〜Ｓ
ＷＣ３によって、前記図８の前記マルチプレクサ１２Ｂ
が構成される。又、これらスイッチＳＷＣ１〜ＳＷＣ３
は、前記スイッチＳＷφ３の機能も有する。

【０１０３】又、前記スイッチＳＷＥａ２及びＳＷＥａ
３は、前記図８の前記スイッチＳＷφ１に対応する。前
記スイッチＳＷＥａ０及びＳＷＥａ１は、前記図８の前
記スイッチＳＷφ４に相当する。スイッチＳＷＬは、前
記図８の前記スイッチＳＷφ１に相当する。

【０１０４】従って、本実施例のＤ／Ａコンバータを、
チャージバランスコンパレータを有するＡ／Ｄコンバー
タとして動作させるよう諸スイッチを切り替えた場合、
前記図８の従来例と同様に、端子Ｖ（Ｖｉｎ／Ｖｏｕ
ｔ）に入力されるアナログ入力電圧をＡ／Ｄ変換するこ
とができる。即ち、前記図８の前記スイッチＳＷφ１〜
ＳＷφ４に対応する前記図５や前記図６に示すスイッチ
を、これらスイッチＳＷφ１〜ＳＷφ４と同様に操作す
ることで、入力される前記アナログ入力電圧をＡ／Ｄ変
換することができる。

【０１０５】このように、本実施例においては、４ビッ
トのＤ／Ａコンバータの機能と共に、チャージバランス
コンパレータを用いたＡ／Ｄコンバータの機能をも実現
することができる。特に、前述のように合計４個の前記
抵抗素子Ｒ０〜Ｒ３によって構成される前記ラダー抵抗
を用いながら、４ビットの分解能のＤ／Ａコンバータを
構成することができ、従来の同一分解能のＤ／Ａコンバ
ータに比べ、前記ラダー抵抗に要する抵抗素子の数を抑
えることができる。

【０１０６】

【０１０７】

【０１０８】

【０１０９】

【０１１０】

【０１１１】

【０１１２】

【０１１３】

【０１１４】

【０１１５】

【０１１６】

【０１１７】

【０１１８】

【０１１９】

【０１２０】

【０１２１】

【０１２２】

【０１２３】

【０１２４】なお、前述したように、前記第３実施例に
ついては４ビットの分解能のＤ／Ａ変換、及び同じく４
ビットの分解能のＡ／Ｄ変換を行うものである。ここ
で、本発明は、このような４ビットの分解能のものに限
定されるものではない。

【０１２５】例えば、用いる複数の前記加重充電コンデ
ンサのうち、容量が小さい方のその容量をＣとした場
合、４ビット、８ビット、１０ビット及び１６ビットの
分解能の、前記第３実施例に対応する、Ｄ／Ａ変換機能
と共に、Ａ／Ｄ変換機能を有するものは、主として次の
ような構成にて実現することができる。

【０１２６】（１）４ビットの分解能：前記容量Ｃの前
記加重充電コンデンサを合計２個と、前記容量Ｃの４
倍、即ち容量４Ｃの前記加重充電コンデンサを合計２個
と、合計４個の相互に抵抗値が等しい抵抗素子を直列接
続したラダー抵抗とを用いる。又、必要な分解能４ビッ
トに対して、２ビットと２ビットとに分けてＤ／Ａ変換
乃至はＡ／Ｄ変換する。 （２）８ビットの分解能：前記容量Ｃの前記加重充電コ
ンデンサを合計４個と、前記容量Ｃの１６倍、即ち容量
１６Ｃの前記加重充電コンデンサを合計４個、合計１６
個の相互に抵抗値が等しい抵抗素子を直列接続したラダ
ー抵抗とを用いる。又、必要な分解能８ビットに対し
て、４ビットと４ビットとに分けてＤ／Ａ変換乃至はＡ
／Ｄ変換する。 （３）１０ビットの分解能：前記容量Ｃの前記加重充電
コンデンサを合計５個と、前記容量Ｃの３２倍、即ち容
量３２Ｃの前記加重充電コンデンサを合計５個と、合計
３２個の相互に抵抗値が等しい抵抗素子を直列接続した
ラダー抵抗とを用いる。又、必要な分解能１０ビットに
対して、５ビットと５ビットとに分けてＤ／Ａ変換乃至
はＡ／Ｄ変換する。 （４）１６ビットの分解能：前記容量Ｃの前記加重充電
コンデンサを合計８個と、前記容量Ｃの２５６倍、即ち
容量２５６Ｃの前記加重充電コンデンサを合計８個と、
合計２５６個の相互に抵抗値が等しい抵抗素子を直列接
続したラダー抵抗とを用いる。又、必要な分解能１６ビ
ットに対して、８ビットと８ビットとに分けてＤ／Ａ変
換乃至はＡ／Ｄ変換する。

【０１２７】

【発明の効果】以上説明したとおり、本発明によれば、
Ｄ／Ａ変換後のアナログ出力電圧の発生に必要な、基準
電圧Ｖｒｅｆを分圧した多数の比較参照電圧を得るラダ
ー抵抗を構成する、抵抗素子の数を抑えながら、より細
かい分解能でＤ／Ａ変換することができるという優れた
効果を得ることができる。例えば、このようにラダー抵
抗の構成に必要な抵抗素子の数を抑えることで、コスト
の低減や、半導体集積回路化等に際した必要なレイアウ
ト面積の縮小等を図ることが可能である。特に、本発明
の適用にあっては種々のスイッチ素子を必要とするが、
例えば半導体集積回路化に際しては、このようなスイッ
チ素子の大きさよりも、ラダー抵抗を構成する抵抗素子
の大きさの方が大きい。従って、一般的に全体として
は、本発明を適用することで、半導体集積回路化等に際
したレイアウト面積を縮小することができる。

【図面の簡単な説明】

【図１】本発明の原理を示す回路図

【図２】本発明が適用されたＤ／Ａコンバータの第１実
施例の回路図

【図３】本発明が適用されたＤ／Ａコンバータの第２実
施例の回路図

【図４】本発明が適用されたＡ／Ｄ変換機能をも有する
４ビットの分解能のＤ／ＡコンバータのＤ／Ａ変換時の
回路図

【図５】前記第３実施例のＡ／Ｄ変換時の回路図

【図６】前記第３実施例のＤ／Ａ変換時の等価回路図

【図７】前記第３実施例のＡ／Ｄ変換時の等価回路図

【図８】 従来のチャージバランスコンパレータを有する
Ａ／Ｄコンバータの回路図

【図９】 前記従来からのＡ／Ｄコンバータに用いられる
ラダー抵抗及び比較参照電圧を選択するマルチプレクサ
の回路図

【符号の説明】

１０…ラダー抵抗 １２Ａ、１２Ｂ…マルチプレクサ Ｃ１〜Ｃ４…コンデンサ（加重充電コンデンサあるいは
等電化コンデサとして用いるもの） Ｒ１〜Ｒ１５…ラダー抵抗を構成する抵抗素子 ＳＷφ１〜ＳＷφ５、ＳＷＡ１〜ＳＷＡ７、ＳＷＢ１〜
ＳＷＢ６、ＳＷＣ１〜ＳＷＣ３、ＳＷＤ０〜ＳＷＤ４、
ＳＷＥａ０〜ＳＷＥａ４、ＳＷＥｂ０〜ＳＷＥｂ４、Ｓ
ＷＪ１〜ＳＷＪ４、ＳＷＫ１〜ＳＷＫ４、ＳＷＰ１〜Ｓ
ＷＰ４、ＳＷＱ１〜ＳＷＱ３、ＳＷＬ…スイッチ Ｖｒｅｆ…基準電圧 Ｖｒｅｆ１、Ｖｒｅｆ２…比較参照電圧 Ｇ…グランド

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】多数の比較参照電圧を、入力されるデジタ
   ル信号の値に応じて切り替えることで、該デジタル信号
   の値に対応する電圧のアナログ出力電圧をアナログ電圧
   出力端子から出力するようにしたＤ／Ａコンバータにお
   いて、複数 の加重充電コンデンサと、 これら加重充電コンデンサそれぞれの一端をいずれもグ
   ランドへ接地すると共に、それぞれのグランドへ接地さ
   れていない一端に対して、任意の前記比較参照電圧を印
   加することで、印加した電圧に比例する電荷をこれら加
   重充電コンデンサにチャージする電荷チャージスイッチ
   群と、 これら加重充電コンデンサそれぞれのグランドへ接地さ
   れていない一端を、いずれも前記アナログ電圧出力端子
   へ切り替えることで、これら加重充電コンデンサにチャ
   ージされた総電荷量に比例する電圧が、該アナログ電圧
   出力端子から出力されるようにする総電荷量比例電圧出
   力スイッチ群と、を備えることでＤ／Ａコンバータの機
   能を実現すると共に、 相互に直列接続された、相互に容量の異なる複数の等電
   荷コンデンサとして、前記加重充電コンデンサを用いる
   と共に、アナログ入力電圧と前記比較参照電圧と比較す
   るチャージバランスコンパレータを有することで、Ａ／
   Ｄコンバータの機能をも 備えたことを特徴とするＤ／Ａ
   コンバータ。