JPH09214344A - アナログデイジタル変換回路及びデイジタルアナログ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】容量アレイを構成する重み付け容量の重み付け
精度が劣化すると、上位ビツトの変化点で微分直線性が
悪化していた。 【解決手段】再電荷配分型デイジタルアナログ変換回路
の容量アレイを重み付けることなく、２^m 個の単位容量
によつて構成し、当該２^m 個の単位容量のそれぞれに抵
抗分圧型デイジタルアナログ変換回路の出力電圧を接続
できるようにする。これにより、各単位容量の相対精度
が悪化して上位１ビツト当たりの入力電圧幅がバラつい
ても下位ビツトがカバーする入力電圧幅を各上位ビツト
の入力電圧幅の変動に応じて変化させることができ、上
位ビツト変化点付近で微分直線性が悪化するおそれのな
いアナログデイジタル変換回路を実現することができ
る。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態（図１〜図４） 発明の効果

【０００２】

【発明の属する技術分野】本発明は逐次比較型のアナロ
グデイジタル変換回路や電荷再分配型のデイジタルアナ
ログ変換回路に関する。

【０００３】

【従来の技術】図５に従来用いられている基本的なＡＤ
変換回路の一例を示す。この図５に示すＡＤ変換回路は
抵抗分圧型逐次比較ＡＤ変換回路である。抵抗分圧型逐
次比較ＡＤ変換回路は、サンプルホールドしたアナログ
電圧と抵抗分圧により発生した基準電圧とを最上位ビツ
ト（ＭＳＢ）側から順に比較し、アナログ電圧との差が
最小になる基準電圧を探すことにより、基準電圧に対応
するデイジタルコードを出力するようになされている。
この回路の場合、変換精度は主に基準電圧を発生する分
圧抵抗の精度に依存する。

【０００４】また図６に示す電荷再分配型逐次比較ＡＤ
変換回路も基本的なＡＤ変換回路の一つとして知られて
いる。この電荷再分配型逐次比較ＡＤ変換回路は、抵抗
分圧型逐次比較ＡＤ変換回路の抵抗分圧による基準電圧
の発生回路（内蔵ＤＡ変換回路）とサンプルホールド回
路とを容量アレイで代用するものである。すなわちこの
電荷再分配型逐次比較ＡＤ変換回路は、サンプル時、ス
イツチＳＷをオンして容量の共通電極の電位Ｖ_X をチヨ
ツパコンパレータの論理しきい値電圧Ｖ_THにチヤージす
る一方、スイツチＳＷ0 〜ＳＷm-1 により他方の全電極
をＶinにチヤージする。そしてスイツチＳＷをオフする
ことによりアナログ電圧に依存した電荷をホールドす
る。

【０００５】この電荷のホールドシーケンスが終了する
と、次は変換シーケンスに移る。変換シーケンスでは最
上位ビツト（ＭＳＢ）から順に判定する。ＭＳＢ判定時
は最も重み付けられた容量２^m-1 ＣのスイツチＳＷm-1
をＶＲＴ側に接続し、他の容量Ｃ、Ｃ〜２^m-2 ＣをＶＲ
Ｂに接続する。これにより全容量の半分がＶＲＴに接続
され、残りの容量がＶＲＢに接続されることになる。こ
のときの共通電極の電位Ｖ_X は、次式

【数１】 で与えられ、ＶＲＴ／２とＶinとの差がコンパレータに
入力され、比較結果（「１」又は「０」）が判定され
る。

【０００６】このとき判定結果が「１」ならスイツチＳ
Ｗm-1 をＶＲＴに接続したままとし、判定結果が「０」
ならスイツチＳＷm-1 をＶＲＢに接続して次のビツト判
定に移る。ＭＳＢ−１ビツトはＭＳＢと同様にスイツチ
ＳＷm-2 をＶＲＴに接続し、そのときの共通電極の電位
Ｖ_X によつてビツト判定する。なお共通電極の電位Ｖ_X
は判定済みのビツトも考慮して、次式

【数２】 で表される。

【０００７】後は、抵抗分圧型と同様にＭＳＢからＬＳ
Ｂまで順次ビツト判別し、Ｖ_X とＶ_THとの差が最小とな
るスイツチＳＷの組み合わせを探し、それに対応するデ
イジタルコードを出力する。この一連の処理タイミング
を表したのが図７である。なおこの構成のＡＤ変換回路
の場合、変換精度は主に容量の精度に依存する。ところ
がいずれのＡＤ変換回路の場合でも、多ビツト化しよう
とすると、全体の面積が増大するのを避け得ないという
問題があつた。このため面積を小型のまま多ビツト化で
きるＡＤ変換回路として、図８に示す逐次比較型ＡＤ変
換回路が用いられている。この逐次比較型ＡＤ変換回路
は、抵抗分圧型ＤＡ変換回路と電荷再分配型ＤＡ変換回
路とを併用するものである。

【０００８】この構成の逐次比較型ＡＤ変換回路は上位
ｍビツトを電荷再分配型ＤＡ変換回路で判定した後、上
位ｍビツトの１ＬＳＢ分の容量Ｃに供給するＶＲＴを抵
抗分圧して供給することによりＶ_X を変化させ、下位ｋ
ビツトを判定するようになされている。このとき共通電
極の電位Ｖ_X は、次式

【数３】 で表すことができ、Ｖ_X とＶ_THとの差が最小となるよう
にスイツチＳＷを制御し、それに対応するデイジタルコ
ードを出力するようになされている。

【０００９】

【発明が解決しようとする課題】ところがかかる構成の
逐次比較型ＡＤ変換回路は回路面積の小型化には適して
いるが、上位ｍビツトの判定に用いられる電荷再分配型
ＤＡ変換回路の容量アレイに必要な精度はｍビツトで済
まず、ｍ＋ｋビツトもの精度が必要となるため多ビツト
化が難しいという問題があつた。これは次の理由によ
る。図９に示すように、ＡＤ変換回路の入力電圧−出力
コード特性を考えた場合、上位１ビツト当たりの入力電
圧幅は重み付け容量の容量値によつて決まる。このとき
上位ビツト用容量Ｃ〜２^m-1 Ｃ及び下位ビツト専用容量
Ｃ’がｍ＋ｋビツト精度で正確に重み付けられているの
であれば、図１０に示すように、上位ビツトと下位ビツ
トとのつなぎ目が一致し、微分直線性が悪化することは
ない。

【００１０】ところが図１１に示すように上位ビツト用
容量Ｃ〜２^m-1 Ｃの相対的な重み付け精度が悪化する
と、上位１ＬＳＢ当たりの入力電圧幅にバラツキが生
じ、上位ビツトと下位ビツトとのつなぎ目部分に段差
（すなわち±Δ）が生じて微分直線性が悪化するのを避
け得なかつた。これは下位ｋビツトで与えられる all
「０」から all「１」までの値がカバーする入力電圧幅
が下位ビツト専用容量Ｃ’の大きさにより常に固定であ
るためである。このように厳しい相対精度が求められる
ために従来この種のＡＤ変換回路の多ビツト化は難しか
つた。

【００１１】本発明は以上の点を考慮してなされたもの
で、単位容量の相対精度が悪化しても微分直線性の劣化
が生じない多ビツト化に適したアナログデイジタル変換
回路及びデイジタルアナログ変換回路を提案しようとす
るものである。

【００１２】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、電荷再分配型デイジタルアナログ
変換回路の容量アレイを重み付けることなく、２^m 個の
単位容量によつて構成し、当該２^m 個の単位容量のそれ
ぞれに抵抗分圧型デイジタルアナログ変換回路の出力電
圧を接続できるようにする。これにより各単位容量の相
対精度が悪化して上位１ビツト当たりの入力電圧幅がバ
ラついても、下位ビツトがカバーする入力電圧幅は各上
位ビツトの値に対応する単位容量の入力電圧幅に応じて
変化する。すなわち下位ビツトがカバーする入力電圧幅
と上位ビツトがカバーする入力電圧幅とが一致し、上位
ビツト変化点付近で微分直線性が悪化するおそれをなく
すことができる。

【００１３】

【発明の実施の形態】以下図面に付いて、本発明の一実
施例を詳述する。

【００１４】図１に実施例に係る逐次比較型ＡＤ変換回
路の構成例を示す。この逐次比較型ＡＤ変換回路１は、
上位ｍビツトをビツト判定するのに用いられる電荷再分
配型ＤＡ変換回路２と、下位ｋビツトをビツト判定する
のに用いられる抵抗分圧型ＤＡ変換回路３と、ＤＡ変換
回路２及び３で発生された電圧とアナログ電圧Ｖinとの
差分が所定の論理しきい値より大きいか小さいか判定す
るのに用いられるチヨツパーコンパレータ４と、サンプ
ル時にチヨツパーコンパレータ４の入力電位を論理しき
い値に設定するスイツチ５と、チヨツパーコンパレータ
４の判定結果に基づいてスイツチアレイの接続を制御す
ると共にアナログ電圧に応じたデイジタルコードを出力
する制御回路６とで構成されている。

【００１５】この逐次比較型ＡＤ変換回路１の特徴は、
電荷再分配型ＤＡ変換回路２を構成する容量アレイが２
^m 個の単位容量Ｃによつて構成されていること（すなわ
ちＣ0 ＝Ｃ1 ＝……＝Ｃ^2m-1＝Ｃであること）と、容量
アレイの各容量Ｃ0 、Ｃ1 ……、Ｃ^2m-1にはスイツチア
レイＳＷ0 、ＳＷ1 、……ＳＷ2m-1を介して抵抗分圧型
ＤＡ変換回路３の出力ＶＲＴＴが印加し得るようになさ
れている点である。すなわち各容量Ｃi （ｉ＝０、１、
……２^m -1）に、上位基準電圧ＶＲＴ、下位基準電圧Ｖ
ＲＢ、アナログ電圧Ｖin及び抵抗分圧型ＤＡ変換回路３
の出力ＶＲＴＴのうちいずれか１つを選択的に印加し得
るようになされている点である。

【００１６】このように上位ビツトの判定に用いる容量
アレイに抵抗分圧型ＤＡ変換回路３の出力ＶＲＴＴを印
加できるようにしたことにより、単位容量の相対精度が
悪化して上位１ビツト当たりの入力電圧幅が変動して
も、図２に示すように、下位ビツトの入力電圧幅がこれ
に追従して変化できるようになつている。すなわち図３
に示すように、上位ビツトの変化点付近において発生さ
れる電圧の連続性が確保され、微分直線性が悪化しない
ようになされている。

【００１７】以上の構成において、かかる逐次比較型Ａ
Ｄ変換回路１による変換動作の様子を説明する。まずサ
ンプル時、スイツチ５がオンされ、容量アレイＣ0 、Ｃ
1 ……、Ｃ^2m−１の共通電極の電位Ｖ_X がチヨツパコン
パレータ４の論理しきい値Ｖ_THにチヤージされる一方、
他方の全電極がスイツチＳＷ0 〜ＳＷ2m-1のスイツチン
グによりアナログ電圧Ｖinにチヤージされる。なおアナ
ログ電圧Ｖinのチヤージが終了すると、スイツチ５がオ
フされ、アナログ電圧に依存した電荷がホールドされ
る。

【００１８】この電荷のホールドシーケンスが終了する
と、次は上位ビツトの変換シーケンスに移る。上位ビツ
ト変換シーケンスでは、最上位ビツト（ＭＳＢ）から順
に判定が行われる。まずＭＳＢ判定時は、２^m 個の単位
容量Ｃのうち半分の単位容量Ｃの電極に上位基準電圧Ｖ
ＲＴが印加され、残る半分の単位容量Ｃの電極に下位基
準電圧ＶＲＢが印加される。このときの共通電極の電位
Ｖ_X は、次式

【数４】 となり、ＶＲＴ／２とＶinとの差がチヨツパーコンパレ
ータ４に入力され、論理しきい値に対する大小関係
（「１」又は「０」）が判定される。

【００１９】ここで判定結果が「１」の場合、制御回路
６から電荷再分配型ＤＡ変換回路２を構成するスイツチ
アレイＳＷ0 、ＳＷ1 、……ＳＷ２^m -1に切換信号ＳＷ
_S が出力され、全容量のうち３／４の個数の容量にＶＲ
Ｔが印加され、残り１／４の容量にＶＲＢが印加される
ように接続が変更される。すなわち３ＶＲＴ／４とＶin
との差がチヨツパーコンパレータ４に入力され、論理し
きい値に対する大小関係（「１」又は「０」）が判定さ
れる。

【００２０】これに対して判定結果が「０」の場合、制
御回路６から電荷再分配型ＤＡ変換回路２を構成するス
イツチアレイＳＷ0 、ＳＷ1 、……ＳＷ２^m -1に切換信
号ＳＷ_S が出力され、全容量のうち１／４の個数の容量
にＶＲＴが印加され、残り３／４の容量にＶＲＢが印加
されるように接続が変更される。これによりＶＲＴ／４
とＶinとの差がチヨツパーコンパレータ４に入力され、
論理しきい値に対する大小関係（「１」又は「０」）が
判定される。

【００２１】以下同様に、チヨツパーコンパレータ４に
おける判定結果に応じてスイツチアレイが切り換え制御
され、次式

【数５】 で表される電位Ｖ_X の値がＶ_THに近づくように（すなわ
ち発生される基準電圧とＶinとの差が最小となるよう
に）スイツチアレイの切り換え動作が実行される。

【００２２】かかる動作により上位ビツトが確定する
と、次は下位ビツトの判定処理に移る。このとき制御回
路６は、上位１ＬＳＢだけ、先に確定された上位ビツト
よりも大きいコードを与える単位容量Ｃに抵抗分圧型Ｄ
Ａ変換回路３の出力ＶＲＴＴを与えるようスイツチアレ
イを切り換え制御する。そして当該単位容量Ｃに出力Ｖ
ＲＴＴを印加させることにより、この単位容量Ｃが発生
する上位１ＬＳＢを分圧する基準電圧を発生させるよう
にする。例えば上位ビツトの判定でＣ0 〜ＣR がＶＲＴ
に接続され、ＣR+1 〜Ｃ２^m -1がＶＲＢに接続されてい
た場合、ＣR+1 に対して抵抗分圧型ＤＡ変換回路の出力
ＶＲＴＴを印加し、この単位容量ＣR+1 が発生する上位
１ＬＳＢを分圧する基準電圧を発生させる。。

【００２３】従つて容量アレイＣ0 、Ｃ1 ……、Ｃ２^m
-1の共通電極には、次式

【数６】 で与えられる電位Ｖ_X が生じる。すなわちある基準電位
に対して相対的に上位１ＬＳＢ分だけ高い電圧を与える
単位容量Ｃの入力電圧幅を線形に分圧する基準電位が下
位ビツトの判定用に発生される。かかる後、上位ビツト
の場合と同様に、制御回路６はこの電位Ｖ_X の値がＶ_TH
に近づくように（すなわち発生される基準電圧とＶinと
の差が最小となるように）スイツチアレイの切り換え動
作が実行される。これにより下位ビツトが確定され、制
御回路６の出力端からアナログ電圧Ｖinに対応するデイ
ジタルコードＤOUT が出力されることになる。

【００２４】以上の構成によれば、上位ｍビツトの基準
電圧を発生する電荷再分配型ＤＡ変換回路の容量アレイ
を２^m 個の単位容量で構成し、各単位容量に対して下位
ビツトの基準電圧を発生する抵抗分圧型ＤＡ変換回路３
の出力ＶＲＴＴを入力できるようにしたことにより、単
位容量Ｃの相対精度が悪化しても下位ビツトが発生する
基準電圧がこれに追従して変動するので、上位ビツトの
変化点付近で微分直線性が悪化するおそれのないＡＤ変
換回路を実現することができる。

【００２５】なお上述の実施例においては、上位ｍビツ
トをビツト判定する電荷再分配型ＤＡ変換回路２の容量
アレイ及びスイツチアレイとして１列に並べた構成につ
いて述べたが、本発明はこれに限らず、図４に示すよう
にマトリクス状に配列する場合にも適用し得る。なお図
１との対応部分に同一符号を付して示す図４のＡＤ変換
回路の場合、電荷再分配型ＤＡ変換回路２は上位４ビツ
トをビツト判定するようになされている。ただしこの場
合には、マトリクス状に配列されたスイツチアレイのス
イツチを切り換え制御するためマトリクスデコーダ（す
なわちカラムデコーダ７Ａ及びローデコーダ７Ｂ）が必
要である。

【００２６】因にかかる構成のＡＤ変換回路の動作も上
述の実施例の場合と同様であり、上位ビツトのＭＳＢを
判定するときには単位容量Ｃ0 〜Ｃ7 をＶＲＴに接続
し、残りの単位容量Ｃ8 〜Ｃ15をＶＲＢに接続すれば良
い。そしてチヨツパーコンパレータ４の判定結果が
「１」の場合には、次の比較タイミングで単位容量Ｃ0
〜Ｃ11をＶＲＴに接続する一方で、残りの単位容量Ｃ12
〜Ｃ15をＶＲＢに接続して３ＶＲＴ／４の電圧を発生す
れば良く、また判定結果が「０」の場合には、次の比較
タイミングで単位容量Ｃ0 〜Ｃ3 をＶＲＴに接続する一
方で、残りの単位容量Ｃ4 〜Ｃ15をＶＲＢに接続してＶ
ＲＴ／４の電圧を発生すれば良い。なお、下位ビツトを
ビツト判定する場合には、上位ビツトの判定で単位容量
Ｃ0 〜Ｃ9 がＶＲＴに接続され、また残る単位容量Ｃ10
〜Ｃ15がＶＲＢに接続されているのであれば、単位容量
Ｃ10に抵抗分圧型ＤＡ変換回路３の出力ＶＲＴＴを供給
することになる。このようにすれば上述の場合と同様の
結果が得られる。

【００２７】また上述の実施例においては、電荷再分配
型ＤＡ変換回路の容量アレイで発生される基準電圧と入
力アナログ電圧Ｖinとの差分を論理しきい値Ｖ_THと比較
することにより、入力アナログ電圧Ｖinに対応するデイ
ジタルデータを特定する場合について述べたが、本発明
はこれに限らず、与えられたデイジタルデータに応じた
アナログ電圧を発生するＤＡ変換回路にも応用できる。
すなわち電荷再分配型ＤＡ変換回路２のスイツチアレイ
が容量アレイを構成する各単位容量Ｃに与える入力電圧
を上位基準電圧ＶＲＴ、下位基準電圧ＶＲＢ及び抵抗分
圧型ＤＡ変換回路３の出力ＶＲＴＴの３種類とし、容量
アレイの共通電極の電位Ｖ_X をチヨツパーコンパレータ
４ではなくサンプルホールド回路に入力するようにすれ
ばデイジタルデータに応じた所望のアナログ電圧を発生
することができるＤＡ変換回路を実現することができ
る。

【００２８】

【発明の効果】上述のように本発明によれば、上位ｍビ
ツトのビツト変換に用いられる再電荷配分型デイジタル
アナログ変換回路の容量アレイを重み付けることなく、
２^m 個の単位容量によつて構成し、当該２^m 個の単位容
量のそれぞれに下位ｋビツトのビツト変換に用いられる
抵抗分圧型デイジタルアナログ変換回路の出力電圧を接
続できるようにしたことにより、各単位容量の相対精度
が悪化して上位１ビツト当たりの入力電圧幅がバラつい
ても下位ビツトがカバーする入力電圧幅も各々上位ビツ
トに合わせて変化させることができ、上位ビツト変化点
付近で微分直線性が悪化するおそれのない多ビツト化に
適したアナログデイジタル変換回路を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明によるアナログデイジタル変換回路の一
実施例を示すブロツク図である。

【図２】上位ビツトの入力電圧幅の変動に応じて下位ビ
ツトの入力電圧幅が変動する様子を示す略線図である。

【図３】容量アレイの共通電極に発生される基準電圧を
示す折れ線図である。

【図４】上位ビツトとして４ビツトをビツト変換する場
合におけるアナログデイジタル変換回路の一例を示すブ
ロツク図である。

【図５】従来用いられている抵抗分圧型逐次比較アナロ
グデイジタル変換回路の基本構成を示すブロツク図であ
る。

【図６】従来用いられている電荷再分配型逐次比較アナ
ログデイジタル変換回路の基本構を示すブロツク図であ
る。

【図７】図６に示すアナログデイジタル変換回路の動作
説明に供するタイミングチヤートである。

【図８】電荷再分配型デイジタルアナログ変換回路と抵
抗分圧型デイジタルアナログ変換回路とを用いてアナロ
グ信号をデイジタル信号に変換する方式の逐次比較アナ
ログデイジタル変換回路である。

【図９】上位ビツト用の容量の入力電圧幅と下位ビツト
専用の容量の入力電圧幅との関係を示す略線図である。

【図１０】容量の相対精度が高い場合における上位ビツ
トの入力電圧幅と下位ビツトの入力電圧幅との関係を示
す略線図である。

【図１１】容量の相対精度が劣化した場合における上位
ビツトの入力電圧幅と下位ビツトの入力電圧幅との関係
を示す略線図である。

【符号の説明】

１……逐次比較型ＡＤ変換回路、２……電荷再分配型Ｄ
Ａ変換回路、３……抵抗分圧型ＤＡ変換回路、４……チ
ヨツパーコンパレータ、５……スイツチ、６……制御回
路、７Ａ……カラムデコーダ、７Ｂ……ローデコーダ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】電荷再分配型デイジタルアナログ変換回路
   で発生された出力電圧とアナログ電圧と比較して上位ｍ
   ビツトを決定し、かかる後、当該上位ｍビツトに相当す
   る出力電圧に抵抗分圧型デイジタルアナログ変換回路で
   発生された出力電圧を加算して生成された出力電圧と上
   記アナログ電圧とを比較して下位ｋビツトを決定するこ
   とにより、上記アナログ電圧をｍ＋ｋビツトのデイジタ
   ルコードに変換する逐次比較型のアナログデイジタル変
   換回路において、 上記電荷再分配型デイジタルアナログ変換回路の容量ア
   レイは２^m 個の単位容量によつて構成されており、当該
   ２^m 個の単位容量はそれぞれ、下位ビツトの判定時に上
   記抵抗分圧型デイジタルアナログ変換回路から出力され
   た出力電圧が供給される対象と成り得ることを特徴とす
   るアナログデイジタル変換回路。
2. 【請求項２】あるアナログ電圧に対する上位ビツトの判
   定の際、 0番目から２^m -1番目まで通し番号が付されて
   いる単位容量に対して昇順に基準電圧としてＶＲＴを供
   給し、上記容量アレイに上位ビツトのＬＳＢからＭＳＢ
   に相当する出力電圧を順番に発生させる場合において、
   あるアナログ電圧に対する上位ビツトの判定結果により
   0番目から R番目までの単位容量に基準電圧としてＶＲ
   Ｔが供給され、残る R+1番目から２^m -1番目までの単位
   容量に基準電圧としてＶＲＢが供給されているとき、 下位ビツトの判定時では、 0番目から R番目までの単位
   容量に基準電圧としてＶＲＴを供給し、 R+1番目の単位
   容量に上記抵抗分圧型デイジタルアナログ変換回路にお
   いて発生された基準電圧を供給し、残る R+2番目から２
   ^m -1番目までの単位容量に基準電圧としてＶＲＢを供給
   することにより下位ビツトの判定に必要な出力電圧を発
   生させることを特徴とする請求項１に記載のアナログデ
   イジタル変換回路。
3. 【請求項３】再電荷再分配型デイジタルアナログ変換回
   路が発生するデイジタルコードの上位ｍビツトに対応す
   るアナログ電圧と、抵抗分圧型デイジタルアナログ変換
   回路が発生するデイジタル信号の下位ｋビツトに対応す
   るアナログ電圧とを加算することにより上記デイジタル
   コードをアナログ電圧に変換するデイジタルアナログ変
   換回路において、 上記電荷再分配型デイジタルアナログ変換回路の容量ア
   レイは２^m 個の単位容量によつて構成されており、当該
   ２^m 個の単位容量のそれぞれには上記抵抗分圧型デイジ
   タルアナログ変換回路において発生された基準電圧が供
   給され得るようになされていることを特徴とするデイジ
   タルアナログ変換回路。
4. 【請求項４】0番目から２^m -1番目まで通し番号が付さ
   れている単位容量に対して昇順に基準電圧としてＶＲＴ
   を供給し、上記容量アレイに上位ビツトのＬＳＢからＭ
   ＳＢに相当する出力電圧を順番に発生させる場合におい
   て、デイジタルコードの上位ビツトに基づいて 0番目か
   ら R番目までの単位容量に基準電圧としてＶＲＴが供給
   されるとき、下位ビツトに対応する上記抵抗分圧型デイ
   ジタルアナログ変換回路の出力電圧を R+1番目の単位容
   量に供給し、残る R+2番目から２^m -1までの単位容量に
   基準電圧としてＶＲＢを供給することを特徴とする請求
   項３に記載のデイジタルアナログ変換回路。