JP2009516433A - ディザを有するアナログ・ディジタル変換器 - Google Patents

Abstract

アナログ・ディジタル変換器が提供され、該変換器は、入力をサンプリングするためのキャパシタのアレイであって、各キャパシタは該キャパシタの端末を第１基準電圧または第２基準電圧に制御可能に接続するための少なくとも１つの関連スイッチを有する、前記キャパシタのアレイ；およびビットのシーケンスを発生するためのシーケンス発生器を含み、ここでキャパシタのアレイへの入力のサンプリング中に、シーケンス発生器の出力を第１群のキャパシタのスイッチに供給して、第１群の中の所定のキャパシタをその関連するスイッチにより第１基準電圧または第２基準電圧に接続するかどうかを制御するものである。

Description

本発明は、アナログ・ディジタル変換器にディザを適用するための機器および方法、ならびにかかる機器を含むアナログ・ディジタル変換器に関する。

アナログ・ディジタル変換器は良好な分解能を持つべきであるだけでなく、良好な線形性も示すことが望ましい。変換器の分解能は、それが変換するビット数で示される。代表的な高性能変換器は、１４ビットまたは１８ビットの分解能を示す。しかし使用者は、アナログ・ディジタル変換器の他の性能評価指標、例えば積分非直線性：ＩＮＬ、および微分非直線性：ＤＮＬなどにも注意を払うべきである。微分非直線性は、アナログ・ディジタル変換器によって生成される各離散コードの、相対的なステップサイズを言う。理想的な世界では、ランプ入力電圧がアナログ・ディジタル変換器に印加された場合、１つのディジタルコードから次への遷移の各々は、アナログの傾斜（analog ramp）に沿って等間隔であるべきである。しかし、微分非直線性誤差は、これらの遷移を非等間隔にさせ得る。アナログ値を異なるディジタル「ビン」に分類すると考えることが有用であり、したがって各ビンは同じサイズであるべきである。微分非直線性は、最下位ビットの大きさによって表わすことができる。図２に示すＤＮＬの説明を用いて、−１ＬＳＢ（−１ＬＳＢ＜ＤＮＬ誤差）より大きい微分非直線性を有する変換器が、ミッシングコードなしであると保証されることがわかる。最適なＤＣ性能のためには、ＤＮＬ誤差は全てのコードでゼロでなければならない。
製造業者は微分非直線性を最小化するために多大の注意を払うが、デバイスを製造する際のプロセス変動および物理的精度の制限により、幾つかのＤＮＬ誤差が残ることは殆ど避けられない。

US 5,010,339には、標準アナログ・ディジタル変換器が、該アナログ・ディジタル変換器の前に加算器を含む付加外部回路内に結合された配置が開示されている。加算器は、変換すべき信号を第１入力において、およびディジタル・アナログ変換器の出力を第２出力において受信する。ディジタル・アナログ変換器は、変化しているが既知の電圧を、変換前にアナログ信号に加えるように駆動される。これにより、同じ値の繰り返しの入力電圧信号がアナログ・ディジタル変換器の異なるビンにおいて変換され、これによって不等間隔なビンの幅によるＤＮＬ誤差を最小化する。しかし、この回路はアナログ・ディジタル変換器の複雑さを増加させ、また付加回路はオフセット誤差および利得誤差の源となり得る。

US 7,015,853には、Ｎ個のキャパシタのスイッチトキャパシタアレイが設けられた変換器が開示されている。Ｋ個のキャパシタは、残りの（Ｎ−Ｋ）個のキャパシタの入力信号のサンプリング中に＋Ｖｒｅｆに切換えることができる。逐次近似変換が開始されると、全てのＮ個のキャパシタは探索プロセスに関与し、その結果、入力をサンプリングするのに用いる（Ｎ−Ｋ）個のキャパシタと、入力をサンプリングしないこれらＫ個のキャパシタの間で、電荷の再配分が起こる。これは必然的に、回路内に利得誤差を生じさせる。さらに、ディザは単極性（すなわち、単一符号のみ）である。

発明の概要
本発明の第１の側面により、アナログ・ディジタル変換器が提供され、該変換器は、逐次近似変換に関与するための第１群のキャパシタであって、各キャパシタは該キャパシタの端末を第１基準電圧または第２基準電圧に制御可能に接続するための少なくとも１つの関連スイッチを有する、前記第１群のキャパシタ；第２群のキャパシタであって、該キャパシタを第３基準電圧または第４基準電圧に接続するためのそれぞれのスイッチを有する、前記第２群のキャパシタ、およびビットのシーケンスを発生するためのシーケンス発生器を含み、ここで第１群のキャパシタの少なくとも幾つかのキャパシタへの入力のサンプリング中に、またはサンプルの変換中に、シーケンス発生器の出力を第２群のキャパシタのスイッチに供給して、第２群の中の所定のキャパシタを、その関連するスイッチにより第３基準電圧または第４基準電圧に接続するかどうかを制御し、これによってディザを前記アナログ・ディジタル変換器に適用する。

このようにして、サンプリングされた入力に対し、キャパシタを用いて、制御された摂動を提供することが可能である。実質的に同一の入力値の複数の変換は、各個別のサンプリングポイントに適用される異なる摂動の結果により、変換プロセス中に異なる「ビン」に割り当てられる入力値を生じる可能性がある。これは、ＤＮＬ誤差の改善を生み出し、ミッシングコードの可能性を大幅に減少させ、良好に設計された変換器においてはミッシングコードがないことを効果的に保証する。
第３および第４基準電圧は、第１および第２基準電圧と等しくてもよい。
第２群のキャパシタは、ＳＡＲ変換に関与しないことが好ましい。

しかし第２群のキャパシタ内のキャパシタは、平均化ステップに用いてもよく、該ステップにおいては、１回または２回以上の平均化変換を行って、前の変換結果（例えば、従来のＳＡＲ変換においてキャパシタＣＮ〜Ｃ１の連続セットおよび試験に対して得られたもの、ただし、任意にディザを適用したもの）を複数補正変換により修正し、ここで各補正変換が作り出せる変換結果の変化は一般に小さく、例えば約１または０．５ＬＳＢなどである。
第１群のキャパシタはＳＡＲ変換に含まれており、したがって例えば、変換器がＮ番目ビットの結果を提供する場合、第１群のキャパシタにはＮ個のキャパシタがあり、それに加えて、冗長性を許容するために提供されることができる、任意の追加キャパシタがある。

有利には、アレイの幾つかのキャパシタは、入力信号をサンプリングするために、またその変換に関与するために、用いられる。
好ましくは、第２群のキャパシタは、キャパシタアレイ中の最下位キャパシタから選択される。
有利には、実質的に０．５〜２ＬＳＢの範囲のビット重みを有する複数のキャパシタは、スイッチトキャパシタアレイ中の追加キャパシタとして提供され、これらのキャパシタが第２群のキャパシタを構成する。

有利には、第２群のキャパシタは、キャパシタアレイの一体化部分であり、ただし代替的にこれらは、結合キャパシタを介してキャパシタの主アレイに接続されたサブアレイ内に形成してもよい。主アレイはそれ自体、セグメント化アレイであってよい。
有利には、シーケンス発生器は、第２群のキャパシタのスイッチを制御するための、ランダムまたは擬似ランダムシーケンスを発生する。ランダムまたは擬似ランダムシーケンスの使用は、最悪ケースのシナリオにおいて幾つかのコードの短時間の欠落をもたらし得るシステム誤差を、回避することを支援する。

有利には、算術ユニット（arithmetic unit）が設けられ、該ユニットは、シーケンス発生器からビットシーケンスを受信し、したがって入力信号に適用される摂動の大きさについての情報を有する。算術ユニットはまた、スイッチトキャパシタアレイから変換コードを受信し、スイッチトキャパシタアレイからの該コードに、適用された摂動を考慮するための補償を適用する。
シーケンス発生器は、入力信号のサンプリング中に生じ得る設定フェーズにおいて用いられる第１スイッチ制御ワードを発生することができ、および変換中に用いられる第２スイッチ制御ワードを発生することができる。これらワードの値の差はディザを生じさせ、これは双極性であって、すなわち、ディザは正または負のどちらの符号も取ることができる。

本発明の第２の側面により、アナログ・ディジタル変換器が提供され、該アナログ・ディジタル変換器は、
アナログ値をサンプリングするため、およびアナログ値をディジタル値に変換するために用いるスイッチトキャパシタアレイ；および
制御ワードに応答するスイッチトキャパシタディジタル・アナログ変換器；
を含み、ここで、入力信号をスイッチトキャパシタアレイにサンプリングした後、スイッチトキャパシタディジタル・アナログ変換器が動作して、スイッチトキャパシタアレイに格納された電荷に既知の摂動を作るか、または前記アナログ・ディジタル変換器の比較器に既知の摂動を適用する。

好ましくは、スイッチトキャパシタディジタル・アナログ変換器は、スイッチトキャパシタアレイと同じ技術を用いて実装され、任意に、スイッチトキャパシタアレイの一体化部分であってよい。
本発明の第３の側面により、アナログ・ディジタル変換器にディザを適用する方法が提供され、ここで前記変換器は、第１アレイのキャパシタを含み、各キャパシタは該キャパシタの端末を第１基準電圧または第２基準電圧に制御可能に接続するための少なくとも１つの関連スイッチを有し、そしてここで、第１アレイのキャパシタは、逐次近似変換中に逐次近似コントローラの制御のもとで、第１および第２基準電圧の間で切換えられ；ここで第２アレイのキャパシタが提供され、該第２アレイのキャパシタはそれぞれのスイッチを有し、キャパシタのアレイ中の少なくとも１つのキャパシタへの入力のサンプリング中、またはサンプルの変換中に、摂動制御ワードが第２アレイのキャパシタのスイッチに供給されて、第２アレイ内のあるキャパシタをその関連するスイッチにより、第１基準電圧または第２基準電圧に接続するかどうかを制御する。

本発明の第４の側面により、アナログ・ディジタル変換器によりディジタル化される入力信号にディザを加えるための方法が提供され、ここで前記アナログ・ディジタル変換器は、入力値をサンプリングするため、および入力値をディジタル値に変換するために用いるスイッチトキャパシタアレイを含み、前記アナログ・ディジタル変換器は、制御ワードに応答するスイッチトキャパシタディジタル・アナログ変換器をさらに含み、ここで、入力信号をスイッチトキャパシタアレイにサンプリングした後、スイッチトキャパシタディジタル・アナログ変換器が動作して、スイッチトキャパシタアレイに格納された電荷に、またはアレイに生じる電圧に、または前記アナログ・ディジタル変換器の比較器に、既知の摂動を作る。

本発明の第５の側面により、アナログ・ディジタル変換器の微分非直線性を改善するための方法が提供され、前記方法は、
ａ）ディザ値を発生すること；
ｂ）前記ディザ値を比較器に適用して、これにより比較器の比較閾値に摂動を起こすこと；および
ｃ）１または２以上のアナログ・ディジタル変換ステップを実行すること、
のステップを含む。

本発明の態様を、非限定的例を用い、添付の図を参照してさらに説明する。

本発明の好ましい態様の説明
理想的には、アナログ・ディジタル変換器は線形であるべきである。したがって、図１に示すように、ディジタルコードＸＸ００１（ここでＸＸは先行するビットを表し、これらの状態は本議論とは無関係である）は入力電圧Ｖ_ｉｎが０．５〜１．５任意単位の範囲である。同様に、ＸＸ０１０は入力電圧１．５〜２．５の範囲である。各ディジタルコードは、アナログ領域で同一間隔、すなわち図１に示すように１電圧入力単位にわたっているべきである。しかし、図１に示すようにＤＮＬ誤差が生じ、その結果コードＸＸ０１１は本来の２．５〜３．５ではなく、２．２５〜４．２５の入力範囲となる。これは、１．５より大きく、２．５より小さい範囲のＶ_ｉｎの幾つかの入力値はＸＸ０１０として正しく変換され、かつこの範囲の幾つかの入力電圧はＸＸ０１１として誤って変換されることを意味する。示された例においては、コードＸＸ１００が欠落し、コードＸＸ１０１は４〜５．５の範囲である。図１に示すその後のコードは、それらの正しい範囲にわたっている。

ＤＮＬ誤差についてさらに考慮することは有用である。図２は、アナログ入力電圧に対する一連のディジタル出力コードを示す。この例においては、第１ディジタル出力コードであるコード１は、その正しい範囲である１ＬＳＢに正確にまたがり、その結果そのＤＮＬ誤差はゼロである。次のコードであるコード２は、その範囲であるべきアナログ入力電圧の半分のみにまたがっている。コード２は−０．５ＬＳＢのＤＮＬを有する。第３のコードであるコード３は広すぎる範囲にまたがり、この例では１．５ＬＳＢに相当する範囲にまたがり、このため＋０．５ＬＳＢのＤＮＬを有する。第４のコードであるコード４は、０．２５ＬＳＢに相当する範囲のみにまたがり、このため−０．７５ＬＳＢのＤＮＬを有する。興味深いことには、第５コードは欠落しており、第６のコードであるコード６はアナログ電圧範囲において１ＬＳＢの正しい長さにまたがっており、このためそのＤＮＬ＝０であるが、ただしその期待される電圧範囲からは１．７５ＬＳＢオフセットしていることが観察される。

アナログ・ディジタル変換器の動作に既知のディザを加えることにより、ミッシングコードの問題を低減し、また微分非直線性誤差を改善することができる。これは、ディザが適用された固定入力電圧を変換すると、変換結果は、同じビンに一貫して入るよりは、複数の変換ビンに分散されるからである。
従来技術による解決法として、US 5,010,339に記載されているように、入力電圧をサンプリングし、次に加算器を用いてディザ電圧を加算した後にこれをアナログ・ディジタル変換器に送信すると、追加のアナログ素子を必要とするため、全体としての変換器回路の複雑さが増す。さらに、アナログディザ電圧を発生するために用いるＤＡＣおよび加算器は、ノイズ、オフセットおよび利得誤差の源となり得て、このためアナログ・ディジタル変換器の性能の他の側面を劣化させる可能性がある。素子がＡＤＣに一体化されたとしても、ディザの機能性を実装するには、用いるシリコン面積およびＡＤＣの消費電力の面で高価な方法となる。さらにUS 5,010,339では、入力電圧とディザの合計がＡＤＣのフルスケール範囲を超えるのを防ぐよう、特別な注意を払わなければならない。

本発明者らは、多くの逐次近似変換器で用いられているスイッチトキャパシタ構造が、摂動またはディザをサンプリング信号に負荷するために使用可能であることに気づいた。スイッチトキャパシタアレイの構造により、特にその中に誤差補正キャパシタを有しているかどうか、もし有している場合はその数により、本発明はスイッチトキャパシタアレイを改変することなく実装してもよい。しかし、幾つかの場合において、本発明の実装は、ディザの源として用いることができる複数の低値（すなわち、１ＬＳＢ付近）の追加キャパシタの形成によって促進することができる。追加キャパシタの形成は有利であるが、これは追加キャパシタを、複数の変換結果を得ることによって変換器の信号対ノイズ比を改善するために後に用いてもよいからであり、このことはUSPTO US 11/226,071として出願された本出願人の共同特許出願である、名称「アナログ・ディジタル変換器」に説明されており、これは参照として本明細書に組み込まれる。

図３は、本発明の態様を構成するアナログ・ディジタル変換器の模式図である。典型的には、アナログ・ディジタル変換器は２つのスイッチトキャパシタアレイを含み、１つは「Ｐ−ＡＤＣ」であり、一般に２で示され、比較器６の非反転入力４に接続される。等価スイッチトキャパシタアレイである「Ｎ−ＤＡＣ」は、比較器６の反転入力８に接続される。両アレイは同一であり、単純化のために１つだけを記載する。実際アナログ・ディジタル変換器の動作は、「Ｎ−ＤＡＣ」アレイを省略し、反転入力８を例えばグラウンドなどの基準電圧に接続すると仮定すると、より容易に理解することができる。

一般にＮビット変換器、例えば１４ビット変換器は、１４個のバイナリ重み付けキャパシタをその中に有する。最下位キャパシタＣ１は１任意単位のキャパシタンス値を有し、次の最上位キャパシタＣ２は２任意単位の値を有し、次の最上位キャパシタＣ３は４任意単位の値を有し、次の最上位キャパシタＣ４は８任意単位の値を有し、最後にＣＮ（例えばＣ１４）キャパシタは、８，１９２単位の値を有する。これは実際には、最小のキャパシタから最大のキャパシタまでの非常に広いスケーリングを示し、１４ビット範囲全体にわたって正確なスケーリングを維持することは困難である。この問題を克服するために、スイッチトキャパシタアレイはセグメント化アレイとして実装することができる。したがって、図３に示すように、最上位キャパシタは２で示されるメインアレイまたは主アレイに設けられ、最下位キャパシタは１０で示されるサブアレイに設けられる。どのアレイ内のキャパシタも、互いにバイナリに重み付けされ（＜２の基数による他の重み付けも可能ではあるが）、ただしアレイ間のスケーリングは壊すことができ、キャパシタの正しい相対的大きさは、サブアレイ１０をメインアレイ２に接続する結合キャパシタ１２の適当なサイジングにより回復される。

従って、１４ビットのアナログ・ディジタル変換器を考えると、最下位の７個のキャパシタＣ１〜ＣＡ（Ａ＝７）はサブアレイ１０に配置することができ、最上位キャパシタＣＢ〜ＣＮ（Ｂ＝８およびＮ＝１４）は、メインアレイ２に配置することができる。サブアレイ１０内で、最小キャパシタＣ１は１任意単位の値を有するが、このアレイ内の最大キャパシタＣＡは６４任意単位の値を有する。同様にメインアレイ内で、最小キャパシタＣＢは１任意単位の値を有し、最大キャパシタＣＮは６４任意単位の値を有する。したがって任意のアレイにおいてキャパシタのスケーリングの問題は大幅に低減され、キャパシタアレイが必要とする集積回路内でのシリコンの総面積も大幅に減少する。１６ビット変換器の文脈において８個のキャパシタはサブアレイ１０に設けられ、８個のキャパシタはメインアレイ２に設けられる。各アレイ内での相対的サイズは１〜１２８の係数で変化するのみである。変換器の設計者は、キャパシタをサブアレイ１０とメインアレイ２の間で等分しなければならないわけではなく、例えば、メインアレイ２はサブアレイ１０より多くのキャパシタを有してもよい。

誤差補正キャパシタを有さない１４ビットＤＡＣについて、キャパシタの相対的サイズは以下である。
Ｃ１＝１、Ｃ２＝２、Ｃ３＝４、Ｃ４＝８、Ｃ５＝１６、Ｃ６＝３２、Ｃ７＝６４
結合キャパシタ １２＝１
Ｃ８＝１、Ｃ９＝２、Ｃ１０＝４、Ｃ１１＝８、Ｃ１２＝１６、Ｃ１３＝３２、Ｃ１４＝６４。
ここで、キャパシタＣ１〜Ｃ７はサブアレイにあり、キャパシタＣ８〜Ｃ１４はメインアレイにある。
１６ビットＡＤＣにおいても同様のスキームが適用されるが、ただし各アレイは、１２８単位キャパシタを追加して有する。

Ｃ１〜ＣＮの各キャパシタは、関連するスイッチＳ１〜ＳＡおよびＳＢ〜ＳＮを有し、これらスイッチは、第１プレート（図３に描かれたような、キャパシタの最下部のプレート）を第１基準電圧「Ｖ_ｒｅｆｐ」または第２基準電圧「Ｖ_ｒｅｆｎ」のどちらかに接続するように動作する。一般にＶ_ｒｅｆｎはグラウンドに相当する。メインＤＡＣアレイ２のキャパシタＣＢ〜ＣＮはさらに、スイッチＳＢ〜ＳＮにより、それぞれ、信号パス「Ａ_ｉｎ」に接続することもでき、入力電圧をキャパシタＣＢ〜ＣＮへとサンプリングする。サンプリング中、スイッチ２２は閉じられ、キャパシタの第２プレート（図３に示すように、最上部のもの）をグラウンドまたは１／２Ｖ_ｒｅｆなどの他の適当な基準電圧へ接続する。スイッチ２２は、その他の場合は常に開状態である。図３に示すような種類のセグメント化された変換器においては、入力電圧を、サブアレイ１０のキャパシタＣ１〜ＣＡにサンプリングする必要はない。

メインキャパシタアレイのみにサンプリングする結果、利得誤差が生じる。これは、サブアレイへサンプリングしないことについて補正するための、追加の単位値キャパシタを加えることによって補正することができる。この追加のキャパシタは、サンプリングキャパシタと呼ぶことができ、その理由は、これがサンプリングフェーズでのみ用いられ、下に示すように、サブアレイのキャパシタのビット重みの合計に１ＬＳＢを加えたもの（サブアレイに誤差補正ビットがある場合はこれを除く）に等しい、等価のビット重みを有するからである。セグメント化アレイおよびサンプリングキャパシタを用いて利得誤差を補正することは、当業者に知られている。

したがって１６ビットＡＤＣにおいて、以下を有する：

ここで、ＣＣ＝結合キャパシタ
ＳＣ＝サンプリングキャパシタ

入力電圧Ａ_ｉｎがキャパシタＣＢ〜ＣＮにサンプリングされると、スイッチ２２が開かれて、これによりメインアレイ２のキャパシタの電荷が捕捉される。次に逐次近似探索を開始することができる。逐次近似探索戦略は当業者に知られており、したがってここでは最小の言及のみで足りる。基本的に、全てのスイッチＳ１〜ＳＮは、キャパシタをＶ_ｒｅｆｎ基準電圧に接続するように切換える。次に、最上位キャパシタＣＮを試験し、そのスイッチＳＮを用いて、これを電圧基準Ｖ_ｒｅｆｐに接続する。アレイのキャパシタは効果的に容量分圧器を形成し、その結果非反転入力４に生じている電圧が変化する。比較器６は、この電圧がその反転入力での電圧より大きいか小さいかを試験する。比較結果に応じて、キャパシタＣＮに対応するビットは維持されるか（すなわち、セット）または廃棄される（リセット）。変換されるアナログ値が変換範囲の上半分にある場合は、ビットＣＮは維持され、他の場合は廃棄される。最初のビット試行の結果は、次の最上位ビット試行Ｃ（Ｎ−１）に繰り越され、これが同様の方法でセットおよび試験され、次にこの結果は再度、最終ビットＣ１が試験されるまで、逐次近似探索を通して繰り越される。

アナログ・ディジタル変換器の性能を強化し、全体の変換スピードを増すために、アレイ内に追加の誤差補正キャパシタを作製することが知られている。これらのキャパシタは余分な「重み」をアレイ内に提供し、逐次近似探索が誤った決定から回復することを可能とし、その結果、スイッチＳ１〜ＳＮの切換えから比較器６の決定を捕らえるまでの静定時間がかなり短縮される。
キャパシタＣ１〜ＣＮは、逐次近似アルゴリズムに関与する第１群のキャパシタを形成する。

現代のアナログ・ディジタル変換器の多くは、誤差補正キャパシタを含み、不正確な決定からの回復が可能である。本発明の１例において、キャパシタの有効重みは、（サブアレイ１０におけるリスケーリングにより説明されるように）以下のパターンを取る：
３２７６８、１６３８４、８１９２、４０９６、２０４８、±１０２４、１０２４、５１２、２５６、１２８、±６４、６４、３２、１６、８、±４、４、２、±１、±１、１、±０．５、±０．５、±０．５、±０．５、±０．５、±０．５、±０．５。

この好ましい態様において、±０．５の重みを有する７個の追加のキャパシタＡＣ１〜ＡＣ７が作製されているが、単純化のため図３には、このうち３個のキャパシタＡＣ１〜ＡＣ３のみが示されている。これら追加のキャパシタＡＣ１〜ＡＣ７は第２群のキャパシタとみなされ、ＡＤＣにディザを適用するために用いられる。追加のキャパシタＡＣ１〜ＡＣ７は、ＳＡＲコントローラの制御下でスイッチが切換えられることはなく、したがって変換すべきアナログ値を得た後、第１のアナログ・ディジタル変換に先立って、ビット試行に関与することはない。
好ましい態様における７個の追加のキャパシタＡＣ１〜ＡＣ７はしかし、他のプロセスにおいて、アナログ・ディジタル変換器の信号対ノイズ比を改善するために再度用いられ、このプロセスは本発明の一部を構成しない。したがって、単純化のために、１つのキャパシタＡＣ１がＰ−ＤＡＣアレイに設けられることのみが必要であり、この追加の１／２ＬＳＢキャパシタは、０．５ＬＳＢの値を有することのみが必要である。

例えば±１０２４の値を有する誤差補正キャパシタの形成は、当業者に知られている。好ましい態様において、±１０２４の値を有するキャパシタは、それぞれが１０２４ビットの重みを有する２つのキャパシタからなる。アナログ入力はこれらのキャパシタにはサンプリングされない。サンプリングフェーズの間、これらのキャパシタの第１のものはＶ_ｒｅｆｐに接続され、第２のキャパシタはＶ_ｒｅｆｎに接続される。ビット試行の間、これらのキャパシタの第２のものは、Ｖ_ｒｅｆｎとの接続を解かれて、Ｖ_ｒｅｆｐと接続され、＋１０２４の重みを試験する。ビットが許容された場合、第１および第２のキャパシタ両方がＶ_ｒｅｆｐに接続されたまま残される。ビットが棄却された場合、第１および第２のキャパシタ両方はＶ_ｒｅｆｐとの接続をはずされて、−１０２４ＬＳＢの負のステップを発生するＶ_ｒｅｆｎに接続される。

前に述べたように、サンプリングフェーズの間、キャパシタＣＢ〜ＣＮはそれらの第１プレート（（図３に示される最下部のプレート）がＰ−ＤＡＣのＶ_ｒｅｆｎに接続されている。Ｎ−ＤＡＣの対応するキャパシタ（図３には詳細に示されず）は、それらの電気的制御可能スイッチを介してＶ_ｒｅｆｐと接続される。サブアレイのキャパシタの第１プレートを任意の特定基準電圧に接続する必要はないことを指摘しておくが、これは、サブアレイ１０からメインアレイ２へと結合キャパシタ１２を通って伝播する電荷の変化のみに興味があるからである。

本発明者らは、アナログ・ディジタル変換器へのディザの導入を、次のようにして、すなわち、サンプリング中にスイッチ位置を変更することにより、サブアレイ１０の下部キャパシタビット重みの幾つかが、その第１プレートをサンプリングフェーズの間にＶ_ｒｅｆｎでなくＶ_ｒｅｆｐと接続させることで、実現した。スイッチが、逐次近似変換プロセスの間のある時点においてＶ_ｒｅｆｎに接続し直された場合、必ずしもそうである必要はないが好ましくは最上位ビットＣＮが試験される前に、電荷の再配分が起こってサブＤＡＣ１０の共通レール１４における電圧に負の摂動が生成され、そのために負の摂動が結合キャパシタ１２を介してメインアレイ２に導入され、これによってメインアレイ２にサンプリングされる電圧に、わずかであるが知ることができる変化を引き起こす。Ｎ−ＤＡＣサブアレイに同じディザ技法を適用することにより、サンプリングされた入力に正の摂動が生成される。ディザは、サブアレイの任意のキャパシタＣ１〜ＣＡのスイッチＳ１〜ＳＡを変更することにより導入できるが、一般に、ディザを小さく保つのが好ましい。したがって、サブキャパシタアレイ中でキャパシタの選択的切換えを用いて、サンプリングフェーズの間にメインキャパシタアレイにサンプリングされた電圧に摂動をもたらすことができ、したがって、変換器内のアナログ信号パスを複雑化することなく、アナログ・ディジタル変換器に正または負のディザを導入することができる。

上に指摘したように、ディザは０．５ＬＳＢまでの分解能を有するのが好ましい。したがって、０．５ＬＳＢの値を有する、少なくとも１つの追加のキャパシタＡＣ１を形成するのが望ましい。かかるキャパシタは、２単位（１ＬＳＢ）をキャパシタに直列で接続することにより、形成可能である。この追加のキャパシタＡＣ１は、次に、２、３個のより低い値のキャパシタと共に用いてもよく、例えば、サブアレイのＣ１およびＣ２であり、これらは０〜−３．５ＬＳＢの範囲のディザを、サブアレイ１０に加えるために用いる。同様に、Ｎ−ＤＡＣのサブアレイのキャパシタは、０〜＋３．５ＬＳＢの範囲のディザを加えるために用いることができる。

図３に示すように、複数の追加のキャパシタＡＣ１〜ＡＣ３が設けられる場合、これらは単独で、またはサブＤＡＣの低い重みのキャパシタに追加して用いてよく、ディザの機能性を実現するために用いる。本発明の１つの態様において、それぞれが０．５ＬＳＢの値を有する７個の追加キャパシタＡＣ１〜ＡＣ７が、サブＤＡＣに実装される。便利さのために、第１の追加キャパシタＡＣ１は個別に切換えされて、０．５ＬＳＢのディザキャパシタを形成する。２つのキャパシタＡＣ２およびＡＣ３は、同時に切換えされて、１ＬＳＢディザキャパシタを合成し、残りのキャパシタＡＣ４〜ＡＣ７は同時に切換えされて、２ＬＳＢのディザキャパシタを合成する。スイッチＳＡＣ１、ＳＡＣ２等は、擬似乱数発生器４０が発生する擬似乱数に応答して駆動される。これは、−３．５以上＋３．５以下の数をランダムに発生し、Ｐ−ＤＡＣに関連するサブＤＡＣ１０のスイッチ、および対応するＮ−ＤＡＣに関連するサブＤＡＣ（図示されず）のスイッチを制御する。

ただ１つの追加キャパシタＡＣ１を有する態様については、擬似乱数発生器４０はスイッチＳＡＣ１、Ｓ１、Ｓ２、Ｓ３等を制御する。こうして負のディザ値−５ＬＳＢを導入するために、サンプリングフェーズの間、図３に示すようにスイッチＳ１およびＳ３はＰ−ＤＡＣのＶ_ｒｅｆｐに接続され、Ｓ２はＶ_ｒｅｆｎに接続され、Ｎ−ＤＡＣサブアレイの同様のスイッチ（図においては明確さのために省略されている）は、Ｖ_ｒｅｆｐに接続される。サンプリングフェーズが完了すると、スイッチ２２が開かれ、続いてスイッチＳＢ〜ＳＮが開かれて、キャパシタＣＢ〜ＣＮの第１プレートをアナログ入力信号から切り離す。スイッチＳＢ〜ＳＮは次に、最上位ビットのビット試行について準備するために、最初の逐次変換状態に設定することができる。前に指摘したように、スイッチＳ１およびＳ３がＶ_ｒｅｆｎに再接続されると、メインアレイ２にサンプリングされた電圧に負の摂動が導入される。

追加のキャパシタ、例えばＡＣ１〜ＡＣ７を有する態様に対して同様の考察が適用されるが、ただし、スケーリングのため、この場合は擬似乱数−５が、０．５ＬＳＢキャパシタのＡＣ１、およびキャパシタＡＣ４〜ＡＣ７により形成される複合２ＬＳＢキャパシタに関連するスイッチを操作して、−２．５ＬＳＢのディザを導入する。
どちらの場合もビット試行は最後まで行われ、逐次近似変換の結果は、逐次近似コントローラ４４により加算器４２に渡される。加算器は次に、サンプリング完了後にサンプリングされた信号に適用されたディザのサイズを説明するための、結果の補正を行う。

次のことも明らかである：サンプリング中、全キャパシタは同じ基準電圧に接続してもよく、サンプリングフェーズが完了すると、キャパシタの幾つかは擬似乱数発生器に応答して切り換えられる。切換えは、ビット試行が始まる前またはビット試行中に行うことができる。
さらに、サンプリングされた電荷はキャパシタアレイから失われないため、１つのサンプリング事象の後に２回以上の変換が行われて、最下位ビットの幾つかを完全にかまたは部分的に再変換してもよく、ここでこれらの変換は１つのサンプリング事象に関連しているが、これらの変換の各々において異なるディザを適用することができる。

したがって、本発明は、アナログ信号パスに追加の素子を導入することなく、サンプリングされた電圧にディザを適用することが可能であることがわかる。さらにディザは、アナログ・ディジタル変換器内にいかなる追加素子を作製することなく、適用することができる。しかし、本発明の幾つか実装においては、追加のキャパシタをサブアレイ内に作製してもよく、これらは１ＬＳＢより小さいディザを適用するのに便利に用いることができる。

追加のキャパシタが作製された場合、サブＬＳＢキャパシタンスを非常に容易に提供することが可能である。与えられた例においては作製された最小のキャパシタンスは０．５ＬＳＢであるが、より小さいキャパシタンスも、アナログ・ディジタル変換器の作製中に設置する単位サイズキャパシタを用いて容易に作製できる。したがって、１／３ＬＳＢキャパシタを、３つの単位キャパシタを直列に接続して作製できる。同様に、１／４ＬＳＢキャパシタを、４つの単位キャパシタを直列に接続して作製でき、１／５ＬＳＢキャパシタを、５つの単位キャパシタを直列に接続して作製できる、等である。これにより、ディザはキャパシタ値の公称バイナリ重みの順列から容易に離れることができることがわかる。
前に指摘したように、ディザキャパシタは必ずしも追加キャパシタである必要はなく、サンプリングおよび変換スイッチトキャパシタアレイのキャパシタから選択できた。さらに、この技術はセグメント化されたＡＤＣに関して記載されているが、非セグメント化アレイにも同様に適用可能である。したがって、アレイ中に存在するキャパシタを用いるか、または数個の余分なキャパシタを加えるかして、ＤＮＬ誤差を補正することができる。これは、安価かつ低消費電力で、ＡＤＣ設計について良好な適合性を有する解決策を提供する。

図４に示す配置は図３に示すものの変更であり、逐次近似変換に関与し、主アレイに設けられ、一般に８０で示されるキャパシタＣ１〜ＣＮは、最下位キャパシタＣ１〜ＣＡが設けられた第１キャパシタアレイ８２、および最上位キャパシタＣＢ〜ＣＮが設けられた第２キャパシタアレイ８４を含む。これらのアレイは、結合キャパシタ８６を介して結合されている。ディザを供給するために用いられるキャパシタＡＣ１〜ＡＣＮは、サブアレイ９０に設けられ、これはさらなる結合キャパシタ９２を介して主アレイ８０に結合されている。前と同様、キャパシタＡＣ１〜ＡＣＮに対するスイッチは擬似乱数発生器４０に応答し、一方下部プレートのキャパシタＣ１〜ＣＮへの接続を制御するためのスイッチは、ＳＡＲコントローラ４４に応答する。

図５に示す本発明のさらなる態様において、追加キャパシタＡＣ１、ＡＣ２およびＡＣ３等はサブアレイ１００に形成され、キャパシタの下部プレートは、擬似乱数発生器４０の制御下で動作するそれぞれのスイッチを介して、ディザ基準Ｄ_ｒｅｆ１およびＤ_ｒｅｆ２に結合可能であり、これらは、絶対に必要であるわけではないが、便宜上Ｖ_ｒｅｆｎおよびＶ_ｒｅｆｐに対応することができる。しかし、サブアレイ１００は今、比較器６の反転入力に接続され、一方正常サンプリングおよび変換アレイは、比較器６の非反転入力に接続される（または、この逆）。したがって、このシングルエンド型変換器においては、逐次近似ルーチンにしたがってサンプリングされた入力電圧をサンプリングおよび変換するために用いるキャパシタアレイについて、いかなる変更も必要ない。第２アレイにより提供されるディザは、比較器６の反転入力において電圧を摂動するのに用いられ、これによってディザ値により比較閾値を調節する。図３に示す配置により、ディザ値が加算器４２に提供されて、これにより出力結果を形成するディジタルワードを修正し、適用されたディザを補償するようにすることができる。

サブアレイ１００は擬似乱数発生器４０により駆動され、一方メインアレイ８０はＳＡＲコントローラにより駆動される。このシングルエンド構成の信号パスに対して、むしろ効果的に、何の改変もされていないことが理解される。
この概念は、図６に示すようにさらに拡張することができ、図６では、図３に示されたものと同様の差動型アナログ・ディジタル変換器が、比較器６の非反転入力に接続されたＰキャパシタアレイ１２０、および比較器６の反転入力に接続されたＮキャパシタアレイ１２２により提供される。図にはまた代替法も示されており、これらはディザを適用するのに互いに排他的ではない。ディジタル・アナログ変換器１３０はＰアレイ１２０と結合され、ディジタル・アナログ変換器の出力は、比較器６に提示される前に、Ｐアレイの出力において生じる電圧と加算される。ＤＡＣおよびＰアレイの両方がスイッチトキャパシタとして実装される場合、これら２つの素子の間の電荷移動がディザを生じさせるため、ＤＡＣ１３０はＰアレイ１２０に直接接続可能である。しかし、実際に失われる電荷はなく、したがって任意のディザを適用する効果が取り消せることは、注目すべきである。代替案として、さらなるディジタル・アナログ変換器１４０が、比較器の入力ステージに接続可能であるか、またはこれの一部であってもよく、ここでＤＡＣ１４０の出力が比較器６内の内部電圧を変更するのに用いられるような様式であって、これによって比較器スイッチング閾値をシフトさせ／変化させて、ディザを適用する。

差動型またはシングルエンド型ＡＤＣに対し、専用のディザＤＡＣによって駆動される１または２以上の追加入力を、比較器に加えることができる。かかる構成の１例が図７に示されており、これは比較器の第１プリアンプステージを示す。ＭＯＳデバイスＭ１およびＭ２は、正常差動入力装置であり、負荷抵抗器Ｒ１およびＲ２を駆動する。Ｐ ｏｕｔおよびＮ ｏｕｔのノードは、さらなるプリアンプステージに接続するか、またはラッチを直接駆動してよい。このプリアンプステージの利得は、入力装置のトランスコンダクタンスｇｍ１に、Ｒ１およびＲ２の負荷抵抗をかけた値に等しい。入力をオフセットする能力を比較器に提供するため、ｇｍ２のトランスコンダクタンスおよび関連する電流源Ｉ２を有するデバイスＭ３およびＭ４を加えた。これらデバイスのゲートは、ディザＤＡＣ１５０の出力により制御される。逐次近似アルゴリズムは、このステージからゼロ差動出力電圧を提供するように機能する。ディザＤＡＣ１５０がデバイスＭ３およびＭ４にディザオフセットを提供していたとしても、これは真である。したがって、デバイスＭ３およびＭ４によっていかなる差動電流が提供されるとしても、入力装置Ｍ１およびＭ２により、等価で逆の電流が提供されなければならない。これにより、ディザＤＡＣの出力におけるディザ電圧Ｖ_{ｄｉｔｈｅｒ}と、その結果としてのステージへの入力におけるオフセット変化Ｖ_{ｏｆｆｓｅｔ}の間に、単純な関係がもたらされ、これは式１で与えられる。
Ｖ_{ｏｆｆｓｅｔ}／Ｖ_{ｄｉｔｈｅｒ}＝ｇｍ２／ｇｍ１ 式１

プリアンプ入力オフセットに必要な摂動は非常に小さいため、デバイスＭ３およびＭ４は、Ｍ１およびＭ２よりはるかに小さいことが予想される。また、式１が合理的に正確であることを保証するために、ディザＤＡＣの出力における差動電圧は、デバイスＭ３およびＭ４が両方ともそれらの線形領域において動作することを保証できるほど、小さい値であるように制限される。明らかにこの構成は、正および負の両方のディザの提供を可能とする。

図８は、電流駆動ＤＡＣ１６０が、電流をプリアンプの出力に注入する代替の構成を示す。前の例でのように、逐次近似アルゴリズムは、このステージからゼロ差動出力電圧を提供するように機能する。ＤＡＣ２が提供する任意の差動電流は、プリアンプへの入力のオフセットにおいて対応する変化をもたらす。ＤＡＣが提供する総電流が、入力装置のトランスコンダクタンスを追跡するようにすることで、この構成はまた、温度およびプロセス変化に対して感度を低めるようにすることができる。かかる構成全てにおいて、必要なディザ値を表わすディジタル値は、プリアンプの入力対における電流変化に変換される。これにより、このデバイス（単数または複数）のゲートソース電圧に変化をもたらし、これはまた、プリアンプへのオフセットにおける変化でもある。

プリアンプのオフセットへディザを適用する方法は全て差動法であるが、同じ技法がシングルエンド構成にも適用可能である。また、第１プリアンプの利得が合理的に制御されるなら、ディザは、第１プリアンプステージに続くプリアンプステージへ適用することができる。
したがって、アナログ・ディジタル変換器の動的非線形性を改善することが可能であり、したがってミッシングコードに関連する問題を避けることができる。

アナログ・ディジタル変換器における微分非直線性誤差の例の模式図である。 微分非直線性誤差を示すグラフである。 本発明の１態様を構成するアナログ・ディジタル変換器の模式図である。 キャパシタの主アレイがセグメント化アレイである、さらなる態様を示す図である。 ディザが比較器の入力に適用されて、比較器の比較閾値を変化させる、本発明のさらなる態様を示す図である。 差動型ＡＤＣのさらなる態様およびディザを加える代替方法（ただし相互に排他的ではない）を示す図である。 電圧モードＤＡＣを介してディザを加えるための機構を有する比較器の、入力ステージの模式図である。 ディザを加えるための電流モードＤＡＣを有する比較器の、入力ステージの模式図である。

Claims (25)

1. アナログ・ディジタル変換器であって、逐次近似変換に関与するための第１群のキャパシタであって、各キャパシタは該キャパシタの端末を第１基準電圧または第２基準電圧に制御可能に接続するための少なくとも１つの関連スイッチを有する、前記第１群のキャパシタ；ディザを適用するための第２群のキャパシタであって、該キャパシタを第３基準電圧または第４基準電圧に選択的に接続するためのスイッチを有する、前記第２群のキャパシタ、およびビットのシーケンスを発生するためのシーケンス発生器を含み、ここで第１群のキャパシタの少なくとも幾つかのキャパシタへの入力のサンプリング中に、またはサンプルの変換中に、シーケンス発生器の出力を第２群のキャパシタのスイッチへ供給して、第２群の中の所定のキャパシタをその関連するスイッチにより第３基準電圧または第４基準電圧に接続するかどうかを制御し、これによってディザを適用する、前記アナログ・ディジタル変換器。
2. 第１群のキャパシタの中の幾つかのキャパシタが、サンプリング中に該キャパシタを入力に接続するように操作可能なスイッチを有する、請求項１に記載のアナログ・ディジタル変換器。
3. 第２群のキャパシタが、キャパシタアレイのキャパシタンスの１％未満の総キャパシタンスを有する、請求項１に記載のアナログ・ディジタル変換器。
4. 第２群のキャパシタが、結合キャパシタを介して主アレイのキャパシタに接続されたサブアレイのキャパシタの一部である、請求項１に記載のアナログ・ディジタル変換器。
5. アレイ中のキャパシタが、公称バイナリに重み付けされている、請求項１に記載のアナログ・ディジタル変換器。
6. キャパシタアレイが、誤差補正ビットを含む、請求項１に記載のアナログ・ディジタル変換器。
7. 入力信号の第１群のキャパシタへのサンプリングの後に、第２群のキャパシタが所定の状態に切換えられる、請求項２に記載のアナログ・ディジタル変換器。
8. サンプリングの後に、第２群のキャパシタが第２基準電圧に接続される、請求項７に記載のアナログ・ディジタル変換器。
9. シーケンス発生器が擬似ランダムビットシーケンスを発生する、請求項１に記載のアナログ・ディジタル変換器。
10. 加算器が変換器からの変換結果およびシーケンス発生器の出力を受信し、シーケンス発生器の出力に基づいて補正を適用する、請求項１に記載のアナログ・ディジタル変換器。
11. １ＬＳＢ未満の値を有する少なくとも１つのキャパシタを第２群内にさらに含む、請求項１に記載のアナログ・ディジタル変換器。
12. 比較器の非反転入力に接続されたＰ−ＤＡＣおよび比較器の反転入力に接続されたＮ−ＤＡＣを含み、前記Ｎ−ＤＡＣとＰ−ＤＡＣのうちの少なくとも１つが、そのスイッチがシーケンス発生器に応答する第２群のキャパシタをその中に有する、請求項１に記載のアナログ・ディジタル変換器。
13. アナログ・ディジタル変換器であって、
    入力をサンプリングするため、および入力をディジタル値に変換するために用いるスイッチトキャパシタアレイ；および
    制御ワードに応答するスイッチトキャパシタディジタル・アナログ変換器を含み、
    入力信号をスイッチトキャパシタアレイにサンプリングした後、スイッチトキャパシタディジタル・アナログ変換器が動作して、前記スイッチトキャパシタアレイに格納された電荷に既知の摂動を作るか、または前記アナログ・ディジタル変換器の比較器の動作に摂動を起こす、前記アナログ・ディジタル変換器。
14. スイッチトキャパシタディジタル・アナログ変換器が、スイッチトキャパシタアレイに一体化された部分である、請求項１３に記載のアナログ・ディジタル変換器。
15. 信号のサンプリング中に、ディジタル・アナログ変換器がディザ値にセットされ、次にサンプリング完了後に、キャパシタがさらなる値に切換えられて、これによりディザをサンプリング値に適用する、請求項１３に記載のアナログ・ディジタル変換器。
16. アナログ・ディジタル変換器にディザを適用する方法であって、前記変換器は、第１群のキャパシタであって、各キャパシタは該キャパシタの端末を第１基準電圧または第２基準電圧に制御可能に接続するための少なくとも１つの関連スイッチを有する、前記第１群のキャパシタを含み、前記方法は、信号をキャパシタアレイの少なくとも１つのキャパシタにサンプリングする間に、または変換中に、摂動制御ワードを第２群のキャパシタのスイッチに供給して、第２群の中の所定のキャパシタがその関連するスイッチにより第１基準電圧または第２基準電圧に接続されるかどうかを制御することを含み、およびここで、第１群のキャパシタが、逐次近似コントローラによりビット試行されて、ディジタル値を得る、前記方法。
17. 摂動制御ワードが、ランダムにまたは擬似ランダムに、１つのサンプルから次へと変化する、請求項１６に記載の方法。
18. アナログ・ディジタル変換器によってディジタル化する入力信号にディザを加える方法であって、前記アナログ・ディジタル変換器は、入力値をサンプリングするため、および入力値をディジタル値に変換するために用いるスイッチトキャパシタアレイを含み、前記アナログ・ディジタル変換器は、制御ワードに応答するスイッチトキャパシタディジタル・アナログ変換器をさらに含み、ここで、入力信号をスイッチトキャパシタアレイにサンプリングした後、スイッチトキャパシタディジタル・アナログ変換器が動作して、スイッチトキャパシタアレイに格納された電荷にまたはアレイに生じる電圧に、既知の摂動を作る、前記方法。
19. ディザが、あるときは加法的であり、あるときは減法的である、請求項１に記載のアナログ・ディジタル変換器。
20. セグメント化アナログ・ディジタル変換器であって、メインアレイおよびサブアレイに分けられたキャパシタのアレイを有し、ここでキャパシタは第１基準電圧または第２基準電圧のどちらかに接続可能であり、ここでメインアレイのキャパシタはさらに入力信号に接続可能であり該入力信号を格納し、および、ディザワードを発生するためのシーケンス発生器を有し、ここで前記ディザワードは、サブアレイの少なくとも１つのキャパシタが第１基準電圧または第２基準電圧に接続されるかどうかを制御し、これによりディザを変換結果に適用する、前記セグメント化アナログ・ディジタル変換器。
21. ディザを適用するためのキャパシタが、逐次近似変換中に変更されない、請求項２０に記載のセグメント化アナログ・ディジタル変換器。
22. ディザをサンプリングされた値から差し引くことができる、請求項２０に記載のセグメント化アナログ・ディジタル変換器。
23. ディジタル・アナログ変換器が、サンプリング完了後にディザ値にセットされて、これによりディザを適用する、請求項１３に記載のアナログ・ディジタル変換器。
24. 第２群のキャパシタが、信号のサンプリング中にディザ値に切換えられ、サンプリング完了後にさらなる値に切換えられて、これによりサンプリングされた値にディザを適用する、請求項１に記載のアナログ・ディジタル変換器。
25. 第２群のキャパシタが、サンプリング完了後にディザ値に切換えられて、これによりサンプリングされた値にディザを適用する、請求項１に記載のアナログ・ディジタル変換器。

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