JP7396845B2 - 逐次比較ａｄ変換器 - Google Patents

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Description

本発明は、逐次比較ＡＤ変換器に関する。
高精度の逐次比較アナログ・デジタル変換器（以下、「逐次比較ＡＤ変換器」という）を実現するにあたり、微分非直線性誤差を生じさせる要因は大きく二つある。１つは逐次比較ＡＤ変換器を構成するデジタル・アナログ変換器（以下、「ＤＡ変換器」という）の素子ばらつきによって生じる静的な微分非直線性誤差であり、もう１つは逐次比較近似に応じてＤＡ変換器を増減させた際、次の判定ポイントまでに、ＤＡ変換器が本来期待するアナログ値まで収束できないことによる動的な微分非直線性誤差である。
前者の静的な微分非直線性誤差は、逐次比較ＡＤ変換器を構成するＤＡ変換器の素子ばらつきによって生じる。例えば、図１２に示す５ビット（ｂｉｔ）のバイナリＤＡ変換器において、最上位ビットは理想的には１６の重みを持つことが期待されるが、素子の製造ばらつきによってこの重みは変動する。
後者については十分な時間を待つことで特性を改善できるが、更なる高速化を実現する上では課題となる。この解決方法として従来技術にて逐次比較ＡＤ変換器に冗長性を導入し変換回数を増やすことが提示されている。冗長性を持つと、あるアナログ入力値を表現するデジタルコードのパターンを重複できる。そのため、セトリング不足等により、上位側の判定においてミスが生じた場合でも、そのビットよりも下位側のＤＡ変換素子を異なる組み合わせで表現できる。したがって、上位ビット側の誤判定を補正することが可能になり、これによりセトリング不足が生じたとしても最終的なＡＤ変換結果に影響を与えないことが実現できる。
ここで、一般的な冗長性を有するＤＡ変換器においても、この静的な微分非直線性誤差は改善されない理由を説明する。静的な微分非直線性誤差は、各ＤＡ変換素子の担っている実際の重みと、デジタル出力にて想定されている重みとに不一致があることで生じる。一般的な冗長性の判定シーケンスでは、不一致が生じしている素子を切り替えることはせず、冗長ビットの素子を切り替えることで、上位変換にて生じた変換エラーを補正しようとする。そのため、不一致は解消されず、静的な微分非直線性誤差は改善されないことがあった。
上述の課題を解決するため、例えば、特許文献１に記載されたような従来技術は、図１３に示すように、逐次比較ＡＤ変換に用いるＤＡ変換器と、さらに、擬似乱数発生器及びその値を反映させるＤＡ変換器と有している。また、従来技術は、擬似ランダム信号の値と、逐次比較変換結果の値をデジタル回路で足し合わせる回路をさらに備えている。これにより、従来技術は、擬似ランダム信号の値によって消失するコードを意図的にずらし、擬似ランダム信号毎に得られたＡＤ変換値を時間的に平均することによって、微分非直線性を改善している。
特許第４８７５０９９号公報
しかしながら、従来技術は、微分非直線性誤差を改善するために擬似ランダム信号を生成する回路と擬似ランダム信号を印加するキャパシタ（ＤＡ変換器）とを備える必要があり、回路面積が増加してしまう。
かかる事情に鑑みてなされた本発明は、ＤＡ変換器を構成する素子にばらつきがある場合にも、小面積で、微分非直線性誤差を改善する逐次比較ＡＤ変換器を提供することを目的とする。
上記課題を解決するため、本発明に係る逐次比較ＡＤ変換器は、入力アナログ信号と参照信号の大小を判定する比較回路と、前記比較回路の判定した結果を保持し、第１ビット信号と第２ビット信号とで構成される出力デジタル信号を出力する逐次比較レジスタと、前記第１ビット信号と前記第２ビット信号とが入力され、第３ビット信号と第４ビット信号とを出力する演算部と、前記第３ビット信号を第１アナログ信号に変換する第１ビットＤＡ変換器と、前記第４ビット信号を第２アナログ信号に変換する第２ビットＤＡ変換器と、前記第１アナログ信号と前記第２アナログ信号とに基づいて、前記参照信号を生成する参照信号生成部と、を備え、前記演算部は、前記第２ビット信号のうち、前記出力デジタル信号に対して演算を行うか否かを制御する制御信号が第１論理値に遷移するまでに前記判定された、第５ビット信号に基づいて、前記第３ビット信号と前記第４ビット信号とで構成される信号が、前記第１ビット信号と第２ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第３ビット信号と前記第４ビット信号とを出力する。
さらに、本発明に係る逐次比較ＡＤ変換器において、前記制御信号を前記演算部に出力する制御信号生成部を更に備え、前記演算部は、前記制御信号が第１論理値の場合に、前記第５ビット信号に基づいて、前記第３ビット信号と前記第４ビット信号とで構成される信号が、前記第１ビット信号と第２ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第３ビット信号と前記第４ビット信号とを出力し、前記制御信号が第２論理値の場合、前記第１ビット信号を前記第３ビット信号として出力し、前記第２ビット信号を前記第４ビット信号として出力する。
さらに、本発明に係る逐次比較ＡＤ変換器において、前記演算部は、前記第５ビット信号の各ビット値が同じ値である場合に、前記第３ビット信号と前記第４ビット信号とで構成される信号が、前記第１ビット信号と第２ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第３ビット信号と前記第４ビット信号とを出力し、前記第５ビット信号の各ビット値が同じ値でない場合に、前記第１ビット信号を前記第３ビット信号として出力し、前記第２ビット信号を前記第４ビット信号として出力する。
さらに、本発明に係る逐次比較ＡＤ変換器において、前記演算部は、前記第５ビット信号のビット値が全て１である場合に、前記第１ビット信号と前記第２ビット信号とで構成される信号をインクリメントした信号を前記第３ビット信号と前記第４ビット信号とで構成される信号とし、前記第１ビット信号のビット値が全て０である場合に、前記第１ビット信号と前記第２ビット信号とで構成される信号をディクリメントした信号を前記第３ビット信号と前記第４ビット信号とで構成される信号とする。
さらに、本発明に係る逐次比較ＡＤ変換器において、第２冗長ビット信号を第３アナログ信号に変換する冗長ビットＤＡ変換器を更に備え、前記制御信号生成部は、冗長制御信号を生成し、前記逐次比較レジスタは、前記第１ビット信号と前記第２ビット信号と第１冗長ビット信号とで構成される出力デジタル信号を出力し、前記演算部は、前記冗長制御信号に基づいて、前記第１冗長ビット信号を前記第２冗長ビット信号として出力し、前記参照信号生成部は、前記第１アナログ信号と前記第２アナログ信号と前記第３アナログ信号とに基づいて、前記参照信号を生成する。
前記演算部は、前記冗長制御信号が前記第１論理値で前記制御信号が前記第１論理値であり、前記第５ビット信号のビット値が全て１である場合に、前記第１冗長ビット信号をインクリメントした信号を前記第２冗長ビット信号として出力し、前記冗長制御信号が前記第１論理値で前記制御信号が前記第１論理値であり、前記第５ビット信号のビット値が全て０である場合に、前記第１冗長ビット信号をディクリメントした信号を前記第２冗長ビット信号として出力し、前記冗長制御信号が前記第１論理値で前記制御信号が前記第１論理値であり、前記第５ビット信号のビット値が全て同じ値でない場合に、前記第１冗長ビット信号に前記第５ビット信号の最下位ビットを加算した信号を、前記第２冗長ビット信号として出力し、前記冗長制御信号が前記第１論理値で前記制御信号が前記第２論理値である場合に、前記第１冗長ビット信号に前記第５ビット信号の最下位ビットを加算した信号を、前記第２冗長ビット信号として出力し、前記冗長制御信号が前記第２論理値である場合に、前記第１冗長ビット信号を前記第２冗長ビット信号として出力する。
本発明によれば、ＤＡ変換器を構成する素子にばらつきがある場合にも、小面積で、微分非直線性誤差を改善する逐次比較ＡＤ変換器を提供することが可能となる。
本実施形態に係る逐次比較ＡＤ変換器の構成例を示すブロック図である。 図１に示す逐次比較ＡＤ変換器におけるＤＡＣ制御コードシフト回路の構成例を示すブロック図である。 本実施形態に係る逐次比較ＡＤ変換器の他の構成例を示すブロック図である。 図３に示す逐次比較ＡＤ変換器におけるＤＡＣ制御コードシフト回路の構成例を示すブロック図である。 図３に示す逐次比較ＡＤ変換器において、素子ばらつきが生じていない場合の逐次比較変換のタイミングチャートである。 図３に示す逐次比較ＡＤ変換器における、シフトイネーブル信号Ｅ＿ＳＦＴがＨであるときのコードシフト条件判定によるＤＡＣ制御コードの変化を示す図である。 図３に示す逐次比較ＡＤ変換器における、シフトイネーブル信号Ｅ＿ＳＦＴがＬであるときのコードシフト条件判定によるＤＡＣ制御コードの変化を示す図である。 図３に示す逐次比較ＡＤ変換器において、素子ばらつきが生じている場合に、アナログ入力値「１３．９」及び「１４．１」がそれぞれ入力された場合の逐次比較変換のタイミングチャートである。 図３に示す逐次比較ＡＤ変換器において、素子ばらつきが生じている場合に、アナログ入力値「１５．９」及び「１６．１」がそれぞれ入力された場合の逐次比較変換のタイミングチャートである。 アナログ入力値とＡＤ変換結果出力値との関係を表すＡＤ変換曲線を示す図である。 図１に示す逐次比較ＡＤ変換器における逐次比較変換のタイミングチャートである。 図１に示す逐次比較ＡＤ変換器における、シフトイネーブル信号Ｅ＿ＳＦＴがＨであるときのコードシフト条件判定によるＤＡＣ制御コードの変化を示す図である。 図１に示す逐次比較ＡＤ変換器における、シフトイネーブル信号Ｅ＿ＳＦＴがＬであるときのコードシフト条件判定によるＤＡＣ制御コードの変化を示す図である。 従来の、冗長性を有する５ビットバイナリＤＡＣを用いる逐次比較ＡＤ変換器の回路図である。 従来の、擬似ランダム信号発生器による値を反映させる逐次比較ＡＤ変換器の回路図である。
本発明の実施形態について、図面を参照して詳細に説明する。なお、図面においては、ＡＤ変換及びＤＡ変換をそれぞれＡＤＣ及びＤＡＣとしていることがある。
図１は、本実施形態における逐次比較ＡＤ変換器１００の全体概略構成図である。図１に示す逐次比較ＡＤ変換器１００は、入力サンプル／ホールド回路１と、比較回路２と、制御回路３と、第１ビットＤＡ変換器（上位ビット（補正対象）デジタル・アナログ変換器（以下、「上位ビットＤＡＣ」という））４と、第２ビットＤＡ変換器（下位ビットデジタル・アナログ変換器（以下、「下位ビットＤＡＣ」という））５と、参照信号生成部６とを備える。
入力サンプル／ホールド回路１は、入力アナログ信号をサンプリングして、保持する。
比較回路２は、入力サンプル／ホールド回路１に保持されている入力アナログ信号と参照信号との大小を判定する。また、比較回路２は、判定に基づいて判定信号を出力する。参照信号は、追って詳細に説明する参照信号生成部６によって、第１アナログ信号と第２アナログ信号とに基づいて生成される信号である。
制御回路３は、シフトイネーブル信号生成回路３１と、変換タイミング生成回路３２と、逐次比較レジスタ３３と、演算部（デジタル・アナログ変換制御コードシフト回路（以下、「ＤＡＣ制御コードシフト回路」という））３４と、を備える。
シフトイネーブル信号生成回路３１は、所定のタイミングでコードシフトイネーブル信号Ｅ＿ＳＦＴを変換タイミング生成回路３２に出力する。
制御信号生成部（以下、「変換タイミング生成回路」という）３２は、シフトイネーブル信号生成回路３１によって出力されたコードシフトイネーブル信号Ｅ＿ＳＦＴの極性に応じて、制御信号（以下、「コードシフトタイミング信号」という）ＳＦＴ＿ＴＩＭをＤＡＣ制御コードシフト回路３４に出力する。コードシフトタイミング信号ＳＦＴ＿ＴＩＭは、第１論理値（以下、「Ｈ」という）と第２論理値（以下、「Ｌ」という）とのいずれかの値であり、変換タイミング生成回路３２は、逐次比較中のあるタイミングまでコードシフトタイミング信号ＳＦＴ＿ＴＩＭを「Ｌ」にし、該判定シーケンスが終了するとコードシフトタイミング信号ＳＦＴ＿ＴＩＭを「Ｈ」にする。また、変換タイミング生成回路３２は、ＳＡＲ（逐次比較レジスタ）タイミング信号を逐次比較レジスタ３３に出力する。
逐次比較レジスタ３３は、比較回路２によって出力された判定信号が示す、比較回路２の判定した結果を保持し、上位ビットの信号である第１ビット信号（以下、「上位ビット信号」という）と、下位ビットの信号である第２ビット信号（以下、「下位ビット信号」という）とで構成されるデジタル信号を出力する。上位ビット信号は、１以上の桁数（例えば２桁）のビットから構成される。下位ビット信号は、中位ビットの信号である第５ビット信号（以下、「中位ビット信号」という）を含み、１以上の桁数（例えば３桁）のビットから構成される。
ＤＡＣ制御コードシフト回路３４は、逐次比較レジスタ３３で保持される上位ビット信号と下位ビット信号とに基づいて、第３ビット信号（以下、「上位ビットＤＡＣ制御コード」という）と、第４ビット信号（以下、「下位ビットＤＡＣ制御コード」という）とを出力する。具体的には、ＤＡＣ制御コードシフト回路３４は、下位ビット信号のうち、コードシフトタイミング信号ＳＦＴ＿ＴＩＭがＨに遷移するまでに判定された、中位ビット信号に基づいて、上位ビットＤＡＣ制御コードと下位ビットＤＡＣ制御コードとで構成される信号が、上位ビット信号と下位ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、上位ビットＤＡＣ制御コードと下位ビットＤＡＣ制御コードとを出力する。
さらに具体的には、ＤＡＣ制御コードシフト回路３４は、コードシフトタイミング信号ＳＦＴ＿ＴＩＭがＨの場合に、中位ビット信号に基づいて、上位ビットＤＡＣ制御コードと下位ビットＤＡＣ制御コードとで構成される信号が、上位ビット信号と下位ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、上位ビットＤＡＣ制御コードと下位ビットＤＡＣ制御コードとを出力する。また、ＤＡＣ制御コードシフト回路３４は、コードシフトタイミング信号ＳＦＴ＿ＴＩＭがＬの場合、上位ビット信号を上位ビットＤＡＣ制御コードとして出力し、下位ビット信号を下位ビットＤＡＣ制御コードとして出力する。
ＤＡＣ制御コードシフト回路３４は、中位ビット信号の各ビット値が同じ値である場合に、上位ビットＤＡＣ制御コードと下位ビットＤＡＣ制御コードとで構成される信号が、上位ビット信号と下位ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、上位ビットＤＡＣ制御コードと下位ビットＤＡＣ制御コードとを出力する。また、ＤＡＣ制御コードシフト回路３４は、中位ビット信号の各ビット値が同じ値でない場合に、上位ビット信号を上位ビットＤＡＣ制御コードとして出力し、下位ビット信号を下位ビットＤＡＣ制御コードとして出力する
ＤＡＣ制御コードシフト回路３４は、中位ビット信号のビット値が全て１である場合に、上位ビット信号と下位ビット信号とで構成される信号をインクリメントした信号を上位ビットＤＡＣ制御コードと下位ビットＤＡＣ制御コードとで構成される信号とする。また、ＤＡＣ制御コードシフト回路３４は、上位ビット信号のビット値が全て０である場合に、上位ビット信号と下位ビット信号とで構成される信号をディクリメントした信号を上位ビットＤＡＣ制御コードと下位ビットＤＡＣ制御コードとで構成される信号とする。
図２を参照して、ＤＡＣ制御コードシフト回路３４の構成について詳細に説明する。図２は、ＤＡＣ制御コードシフト回路３４のブロック図である。図２に示すように、ＤＡＣ制御コードシフト回路３４は、コードシフト条件判定回路３４１と、上位ビットデジタル・アナログ変換制御切替回路（以下、「上位ビットＤＡＣ制御切替回路」という）３４２と、下位ビットデジタル・アナログ変換制御切替回路（以下、「下位ビットＤＡＣ制御切替回路」という）３４３と、第１のセレクタ３４４と、第２のセレクタ３４５と、を備える。
コードシフト条件判定回路３４１は、中位ビット信号に応じて、第１のセレクタ３４４及び第２のセレクタ３４５が切り替わるように、コードシフト制御信号ＳＦＴを出力する。
上位ビットＤＡＣ制御切替回路３４２は、後述するように上位ビット信号を変化させた上位ＤＡＣ制御コードを出力する。
下位ビットＤＡＣ制御切替回路３４３は、後述するように下位ビット信号を変化させた下位ＤＡＣ制御コードを出力する。
第１のセレクタ３４４は、コードシフト制御信号ＳＦＴに基づいて、上位ビットＤＡＣ制御切替回路３４２によって変化された上位ビット信号、又は逐次近似レジスタ３３から出力された上位ビット信号を、上位ＤＡＣ制御コードとして出力する。
第２のセレクタ３４５は、コードシフト制御信号ＳＦＴに基づいて、下位ビットＤＡＣ制御切替回路３４３によって変化された下位ビット信号、又は逐次近似レジスタ３３から出力された下位ビット信号を、下位ＤＡＣ制御コードとして出力する。
上位ビットＤＡＣ４は、上位ＤＡＣ制御コードを第１アナログ信号に変換する。
下位ビットＤＡＣ５は、下位ＤＡＣ制御コードを第２アナログ信号に変換する。
参照信号生成部６は、上位ビットＤＡＣ４によって変換された第１アナログ信号と、上位ビットＤＡＣ５によって変換された第２アナログ信号とを加算した値を示す判定信号を比較回路２に出力する。
本実施形態の逐次比較ＡＤ変換器１００は、図３に示すように、冗長ビットＤＡ変換器（中位ビットデジタル・アナログ変換器（以下、「冗長性をもつ中位ビットＤＡＣ」という））７をさらに含んでもよい。この構成において、図４に示すように、ＤＡＣ制御コードシフト回路３４は、下位ビットＤＡＣ制御切替回路３４４の代わりに、中位ビット反転回路３４６と、冗長デジタル・アナログ変換器制御信号生成回路（以下、「冗長ＤＡＣ制御信号生成回路」という）３４７とを備える。
この場合、変換タイミング生成回路３２は、コードシフトタイミング信号ＳＦＴ＿ＴＩＭに加えて、さらに冗長制御信号をＤＡＣ制御コードシフト回路３４に出力する。逐次比較レジスタ３３は、判定信号に基づいて、上位ビット信号、中位ビット信号、及び第１冗長ビット信号（以下、「冗長ビット信号」という）を保持し、ＤＡＣ制御コードシフト回路３４に出力する。また、逐次比較レジスタ３３は、判定信号に基づいて、下位ＤＡＣ制御コードを下位ビットＤＡＣ５２に出力する。
ＤＡＣ制御コードシフト回路３４は、冗長制御信号に基づいて、冗長ビットを第２冗長ビット信号（以下、「冗長ＤＡＣ制御コード」という）として出力する。
中位ビット反転回路３４６は、逐次比較レジスタ３３から出力された中位ビット信号の極性を反転させた中位ＤＡＣ制御コードを出力する。
冗長ＤＡＣ制御信号生成回路３４７は、変換タイミング生成回路３２から出力された冗長制御信号に応じて、逐次比較レジスタ３３から出力された冗長ビットに基づいて冗長ビット制御コードを出力する。
このような構成において、ＤＡＣ制御コードシフト回路３４は、冗長制御信号に応じて、冗長ビット信号に基づいて冗長ＤＡＣ制御コードを出力する。
具体的には、ＤＡＣ制御コードシフト回路３４は、冗長制御信号がＨでコードシフトタイミング信号ＳＦＴ＿ＴＩＭがＨであり、中位ビット信号のビット値が全て１である場合に、冗長ビット信号を冗長ＤＡＣ制御コードとして出力する。また、ＤＡＣ制御コードシフト回路３４は、冗長制御信号がＨでコードシフトタイミング信号ＳＦＴ＿ＴＩＭがＨであり、中位ビット信号のビット値が全て０である場合に、第１冗長ビット信号をインクリメントした信号を冗長ＤＡＣ制御コードとして出力する。また、ＤＡＣ制御コードシフト回路３４は、冗長制御信号がＨでコードシフトタイミング信号ＳＦＴ＿ＴＩＭがＨであり、中位ビット信号のビット値が全て同じ値でない場合に、冗長ビット信号に中位ビット信号の最下位ビットを加算した信号を、冗長ＤＡＣ制御コードとして出力する。また、ＤＡＣ制御コードシフト回路３４は、冗長制御信号がＨでコードシフトタイミング信号ＳＦＴ＿ＴＩＭがＬである場合に、冗長ビット信号に中位ビット信号の最下位ビットを加算した信号を、冗長ＤＡＣ制御コードとして出力する。冗長制御信号がＬである場合に、冗長ビット信号を冗長ＤＡＣ制御コードとして出力する。
以降において、このように構成された逐次比較ＡＤ変換器１００が冗長性を有するビットを用いて行う逐次比較ＡＤ変換について詳細に説明する。ここでは、図３に示すように、逐次比較ＡＤ変換器１００は、冗長性をもつ中位ビットＤＡＣ７をさらに含み、図４に示すように、ＤＡＣ制御コードシフト回路３４が、中位ビット反転回路３４６と、冗長ＤＡＣ制御信号生成回路３４７とを備える逐次比較ＡＤ変換器１００の処理を説明するが、逐次比較ＡＤ変換器１００は、冗長性をもつ中位ビットＤＡＣ７、中位ビット反転回路３４６、及び冗長ＤＡＣ制御信号生成回路３４７を有さなくてもよい。
図５は、図３及び図４に示す逐次比較ＡＤ変換器１００による逐次比較変換のタイミングチャートである。変換タイミング生成回路３２は、図５に示すように、シフトイネーブル信号生成回路３１によって出力されたコードシフトイネーブル信号Ｅ＿ＳＦＴの極性に応じて、コードシフトタイミング信号ＳＦＴ＿ＴＩＭを変化させる。具体的には、変換タイミング生成回路３２は、コードシフトイネーブル信号Ｅ＿ＳＦＴがＨである場合、逐次比較変換中のあるタイミングにてコードシフトタイミング信号ＳＦＴ＿ＴＩＭを「Ｌ」から「Ｈ」に変化させる。変換タイミング生成回路３２は、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬである場合、コードシフトタイミング信号ＳＦＴ＿ＴＩＭを「Ｌ」とする。
なお、図５を参照して説明する例においては、逐次比較ＡＤ変換器１００が変換するデジタル値は、冗長ビットを有する５ビットのデジタル値である。冗長ビットは、上位から４ビット目と同じ重みとし、２の重みを有する。まず、ＤＡ変換器に素子ばらつきが生じていない理想的な場合の動作について説明する。
＜＜コードシフトイネーブル信号がＬの場合＞＞
シフトイネーブル信号生成回路３１によって生成されたコードシフトイネーブル信号Ｅ＿ＳＦＴがＬの場合、一般的な冗長性を有した逐次比較変換と同一の変換を行う。
＜サンプリング＞
まず、入力サンプル／ホールド回路１は、アナログ入力信号の値であるアナログ入力値をサンプリングする
＜１回目の判定シーケンス＞
各回の判定シーケンスは、［ＤＡＣ設定］と［判定（、判定結果のＤＡＣ値への反映）］とに分けられる。
［ＤＡＣ設定］
次に、１回目の逐次比較判定を行うためのＤＡＣ値が設定される。具体的には、１６の重みを有する、上位ビットのうちの１桁目である最上位ビットが「１」と設定され、他のビットが「０」と設定される。すなわち、ＤＡＣ値は「１００００」に設定される。
［判定（、判定結果のＤＡＣ値への反映）］
比較器２による１回目の逐次比較判定により、最上位ビットが決定される。具体的には、比較器２は、入力サンプル／ホールド回路１によってサンプリングされたアナログ入力値が、ＤＡＣ出力値以上である場合、判定信号「１」を出力し、アナログ入力値が、ＤＡＣ出力値未満である場合、判定信号「０」を出力する。これにより、最上位ビットが、１回目の判定により出力された判定信号の値であると決定される。図５の例では、アナログ入力値が「１７．５」で、ＤＡＣ出力値が「１６」であるため、１回目の判定において、比較回路２は、判定信号「１」を出力する。これにより、最上位ビットは、「１」であると決定される。
＜２回目の判定シーケンス＞
［ＤＡＣ設定］
２回目の逐次比較判定を行うためのＤＡＣ値が設定される。具体的には、制御回路３は、最上位ビットに１回目の判定により出力された判定信号の値が設定され、最上位ビットの次に大きな重みを有する上位２ビット目に１が設定され、他のビットに０が設定される。すなわち、本例では、ＤＡＣ値は「１１０００」に設定される。
［判定（、判定結果のＤＡＣ値への反映）］
比較器２による２回目の逐次比較判定により、上位２ビット目が決定される。具体的には、比較器２は、入力サンプル／ホールド回路１によってサンプリングされたアナログ入力値が、ＤＡＣ出力値以上である場合、判定信号「１」を出力し、アナログ入力値が、ＤＡＣ出力値未満である場合、判定信号「０」を出力する。これにより、上位２ビット目が、２回目の判定により出力された判定信号の値であると決定される。本例では、アナログ入力値が「１７．５」で、ＤＡＣ出力値が「２４」であるため、２回目の判定において、比較回路２は、判定信号「０」を出力する。これにより、上位２ビット目は、「０」であると決定される。
同様にして、冗長ビットの重みと同一の重みを有するビットまでのＤＡＣ設定及び判定を繰り返して行う。本例では、冗長ビットの重みと同一の重みを有する上位４ビット目までのＤＡＣ設定及び判定を繰り返して行う。
＜５回目の冗長ビット判定シーケンス＞
ここでは、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬであるため、図６Ｂに示すように、一般的な冗長ビットの判定が行われる。
［ＤＡＣ設定］
変換タイミング生成回路３２から出力される冗長制御信号がＬからＨに切り替わると、冗長ＤＡＣ制御コードのみが変化される。具体的には、比較器２による直前の判定（本例では４回目の判定）によって判定信号「１」が出力された場合、ＤＡＣ制御コードシフト回路３４は、冗長ビットをインクリメントした信号を冗長ＤＡＣ制御コードとして出力する。比較器２による直前の判定（本例では４回目の判定）によって判定信号「０」が出力された場合に、ＤＡＣ制御コードシフト回路３４は、冗長ビットを冗長ＤＡＣ制御コードとして出力する。
［判定（、判定結果のＤＡＣへの反映）］
比較器２による５回目の逐次比較判定により、冗長ビットが決定される。具体的には、比較器２は、入力サンプル／ホールド回路１によってサンプリングされたアナログ入力値が、ＤＡＣ出力値以上である場合、判定信号「１」を出力し、アナログ入力値が、ＤＡＣ出力値未満である場合、判定信号「０」を出力する。ＤＡＣ制御コードシフト回路３４は、判定信号「１」が出力された場合、冗長ＤＡＣ制御コードを変化させない。冗長ＤＡＣ制御信号生成回路３４７は、判定信号「０」が出力された場合、ＤＡＣ制御コードシフト回路３４は、冗長ＤＡＣ制御コードをディクリメントさせる。
＜６回目の判定シーケンス＞
上述した１～４回目の判定シーケンスと同様に、ＤＡＣ設定、判定を行って、上位５ビット目が決定される。
このようにして決定された、上位ＤＡＣ制御コードと、中位ＤＡＣ制御コード及び冗長ＤＡＣ制御コードと、下位ＤＡＣ制御コードとが出力され、それぞれ上位ビットＤＡＣ、中位ビットＤＡＣ、及び下位ビットＤＡＣによって変換された値に基づいてＡＤ変換結果出力値（図５に示すように、本例では「１７」）が出力される。
＜＜コードシフトイネーブル信号がＨの場合＞＞
次に、コードシフトイネーブル信号Ｅ＿ＳＦＴがＨの場合の逐次比較変換について説明する。
コードシフトイネーブル信号Ｅ＿ＳＦＴがＨの場合、サンプリング、及び１～４回目の判定シーケンスは、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬの場合の、サンプリング、及び１～４回目の判定シーケンスと同様である。４回目の判定シーケンスが終了されると、コードシフト条件の判定を伴う５回目の冗長ビット判定シーケンスが行われる。
＜５回目の冗長ビット判定シーケンス＞
ここでは、コードシフトイネーブル信号Ｅ＿ＳＦＴがＨであるため、コードシフト条件判定の結果に応じて、ＤＡＣ制御コードシフト回路３４は、上位ＤＡＣ制御コード、中位ＤＡＣ制御コード、及び冗長ＤＡＣ制御コードを出力する。
［コードシフト条件判定及びＤＡＣ設定］
具体的には、図６Ａに示すように、コードシフト判定回路３４１が、コードシフトタイミング信号ＳＦＴ＿ＴＩＭがＬからＨに切り替わったと判定すると、上位ビット正負シフト回路３４４、中位ビット反転回路３４６、及び冗長ＤＡＣ制御信号生成回路３４７は、中位ビット信号に応じて、それぞれ上位ＤＡＣ制御コード、中位ＤＡＣ制御コード、及び冗長ＤＡＣ制御コードを出力する。
さらに具体的には、中位ビット信号が「１１」の場合、上位ビット正負シフト回路３４４は、上位ビット信号を正にシフトさせた上位ＤＡＣ制御コードを出力し、中位ビット反転回路３４６は、中位ビット信号の極性を反転させた中位ＤＡＣ制御コードを出力する。
また、中位ビット信号が「００」の場合、上位ビット正負シフト回路３４４は、上位ビット信号を負にシフトさせた上位ＤＡＣ制御コードを出力し、中位ビット反転回路３４６は、中位ビットの極性を反転させた中位ＤＡＣ制御コードを出力する。また、冗長ＤＡＣ制御信号生成回路３４７は、冗長ビットに＋１を加算した冗長ＤＡＣ制御コードを出力する。
また、中位ビットが「１１」でも「００」でもない場合（「０１」又は「１０」である場合）、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬである場合と同様に、冗長ＤＡＣ制御コードのみが操作される。具体的には、冗長ＤＡＣ制御信号生成回路３４７は、冗長ビットの判定の直前に行われた判定シーケンス（本例では４回目の判定シーケンス）によって決定された値（本例では、中位ビットの最下位ビットの値）が「１」の場合に、冗長ビットに＋１を加算した冗長ＤＡＣ制御コードを出力し、判定信号の値が「０」の場合に、冗長ビットを変化させずに冗長ＤＡＣ制御コードとして出力する。
［判定（、判定結果のＤＡＣへの反映）］
比較器２による５回目の逐次比較判定により、冗長ビット信号が決定する。比較器２によって判定信号「１」が出力された場合、冗長ＤＡＣ制御信号生成回路３４７は、判定信号「１」が出力された場合、冗長ＤＡＣ制御コードを変化させない。冗長ＤＡＣ制御信号生成回路３４７は、判定信号「０」が出力された場合、ＤＡＣ制御コードシフト回路３４は、冗長ＤＡＣ制御コードをディクリメントさせる。
＜６回目の判定シーケンス＞
上述した１～４回目の判定シーケンスと同様に、ＤＡＣ設定及び判定を行って、上位５ビット目が決定される。
これにより、制御回路３によって、上位ＤＡＣ制御コードと、中位ＤＡＣ制御コード及び冗長ＤＡＣ制御コードと、下位ＤＡＣ制御コードとが出力され、それぞれ上位ビットＤＡＣ、中位ビットＤＡＣ、及び下位ビットＤＡＣによって変換された値に基づいてＡＤ変換結果出力値「１７」が出力される。
図５の例に示すように、ＤＡ変換器に素子ばらつきが生じていない理想的な場合において、６回目の判定が終了した時点におけるＡＤ変換結果出力値は、コードシフトイネーブル信号Ｅ＿ＳＦＴの極性によらず「１７」であり、同一である。つまり、ＤＡ変換器に素子ばらつきが生じていない理想的な場合、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬの場合もＨの場合も、一般的な冗長判定と同様の結果が得られる。
続いて、最上位ビットが理想的な状態から変化するように、素子ばらつきが生じている場合の動作について説明する。
５ビットのバイナリＤＡＣでは、最上位ビットの重みは１６であることが理想的であるが、ここでは、図７及び図８を参照して、最上位ビットの重みが１６ではなく１４になるような、素子ばらつきが生じている逐次比較ＡＤ変換器１００について説明する。図７は、素子ばらつきが生じている場合に、アナログ入力値「１３．９」及び「１４．１」がそれぞれ入力された場合の逐次比較変換のタイミングチャートである。図８は、素子ばらつきが生じている場合に、アナログ入力値「１５．９」及び「１６．１」がそれぞれ入力された場合の逐次比較変換のタイミングチャートである。
図７に示すように、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬであるとき、上述したように構成された逐次比較ＡＤ変換器１００は、アナログ入力値が「１３．９」である場合にＡＤ変換結果出力値「１３」を出力し、アナログ入力値が「１４．１」である場合にＡＤ変換結果出力値「１６」を出力する。このように、ＡＤ変換結果出力値は、一般的な冗長性を有した逐次比較変換によるＡＤ変換結果出力値と同一であり、ＡＤ変換結果出力値が「１４」又は「１５」となることはなく、すなわち、「１４」及び「１５」がミッシングコードとなっている。
一方、コードシフトイネーブル信号Ｅ＿ＳＦＴがＨであるとき、上述したように構成された逐次比較ＡＤ変換器１００は、アナログ入力値が「１３．９」である場合にＡＤ変換結果出力値「１３」を出力し、アナログ入力値が「１４．１」である場合にＡＤ変換結果出力値「１４」を出力する。これはミッシングコードを生じさせるほど大きな誤差を持った素子を用いず、冗長ＤＡＣを用いて同じＤＡ変換器出力を再現できるためである。
図８に示すように、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬであるとき、上述したように構成された逐次比較ＡＤ変換器１００は、アナログ入力値が「１５．９」である場合にＡＤ変換結果出力値「１７」を出力し、アナログ入力値が「１６．１」である場合にＡＤ変換結果出力値「１８」を出力する。これらのＡＤ変換結果出力値は、一般的な冗長性を有した逐次比較変換によるＡＤ変換結果出力値と同一である。
一方、同じく図８に示すように、コードシフトイネーブル信号Ｅ＿ＳＦＴがＨであるとき、上述したように構成された逐次比較ＡＤ変換器１００は、アナログ入力値が「１５．９」である場合にＡＤ変換結果出力値「１５」を出力し、アナログ入力値が「１６．１」である場合にＡＤ変換結果出力値「１８」を出力する。このように、ＡＤ変換結果出力値が「１６」又は「１７」となることはなく、すなわち、「１６」及び「１７」がミッシングコードとなっている。
図９は、図７及び図８で示したＤＡ変換器の素子ばらつきが存在する場合のＡＤ変換曲線を示している。変換曲線ＬｉｎｅＡは、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬの場合における、アナログ入力値と、ＡＤ変換結果出力値との関係を示す曲線である。変換曲線ＬｉｎｅＡ（第１の変換曲線）においては、図７の例であるアナログ入力値が「１４」の近傍である場合に、大きいコード段差が生じている。変換曲線ＬｉｎｅＢ（第２の変換曲線）は、コードシフトイネーブル信号Ｅ＿ＳＦＴがＨの場合における、アナログ入力値と、ＡＤ変換結果出力値との関係を示す曲線である。変換曲線ＬｉｎｅＢにおいては、図８の例であるアナログ入力値が「１４」の近傍である場合にコード段差が生じておらず、アナログ入力値が「１６」の近傍である場合に大きいコード段差が生じている。
このように、上述のように構成した本実施形態の逐次比較ＡＤ変換器１００は、素子ばらつきによりミッシングコードをずらすことができる。したがって、上述したようにコードシフトイネーブル信号Ｅ＿ＳＦＴに応じて、ミッシングコードをずらす変換と、ずらさない変換とを切り替えることができる。この結果、アナログ入力信号値とＡＤ変換結果出力値との関係は、ＡＤ変換曲線ＬｉｎｅＡとＡＤ変換曲線ＬｉｎｅＢとが平均化された理想的なＡＤ変換曲線に近づくことになる。
本実施形態において、図３及び図４に示した逐次比較ＡＤ変換器１００は、冗長ＤＡＣ制御コードを用いているが、図１及び図２に示した逐次比較ＡＤ変換器１００のように、冗長ＤＡＣ制御コードを用いなくてもよい。図１及び図２に示した逐次比較ＡＤ変換器１００も、ＤＡ変換器の素子ばらつきによるミッシングコードをずらすことが可能であり、この場合も、コードシフトイネーブル信号Ｅ＿ＳＦＴに応じて、ミッシングコードをずらす変換と、ずらさない変換とを切り替えることによって、アナログ入力信号値とＡＤ変換結果出力値との関係は、ミッシングコードの発生が低減された、理想的なＡＤ変換曲線に近づけることができる。
このように、本実施形態では、冗長ビット判定シーケンスにおいて、冗長ビットを判定する前にコードシフト条件判定を行い、特定の条件において上位ＤＡＣ制御コード、中位ＤＡＣ制御コード、及び冗長ＤＡＣ制御コードの少なくとも１つを変化させる。これによって、従来技術のような擬似ランダム信号を生成する回路を有することなく、微分非直線性誤差が改善される。すなわち、回路面積の増加を抑制しつつ、微分非直線性誤差が改善される。
なお、シフトイネーブル信号生成部３１は、図５、図７、及び図８のタイミングチャートで示すように、１つのアナログ入力値に対する逐次比較変換中、コードシフトイネーブル信号Ｅ＿ＳＦＴを同一に保ち、次のアナログ入力値のサンプリングが開始されるタイミングでコードシフトイネーブル信号Ｅ＿ＳＦＴの極性を変化させる。コードシフトイネーブル信号Ｅ＿ＳＦＴが擬似ランダム信号である必要はなく、サンプリングが開始されるタイミングのうちの任意のタイミングで、極性が変化される。また、コードシフトイネーブル信号Ｅ＿ＳＦＴにおけるＬとＨそれぞれが所定期間内に出力される頻度は任意である。ただし、ＡＤ変換曲線を平均的に理想曲線に近づけることを鑑みると、Ｌが出力される頻度ＦLとＨが出力される頻度ＦHは同等であることが望ましい。
仮に、Ｌが出力される頻度ＦLとＨが出力される頻度ＦHとに極端な差異があり、例えば頻度ＦLと頻度ＦHとの比であるデューティー（Ｄｕｔｙ）比がＦL：ＦH＝１：９である場合、ＡＤ変換曲線ＬｉｎｅＡに従う逐次比較ＡＤ変換器１００と、ＡＤ変換曲線ＬｉｎｅＢに従う逐次比較ＡＤとの割合は１：９になる。逐次比較ＡＤ変換器１００に各アナログ入力値が入力された場合のＡＤ変換結果出力値の時間的な平均値は、デューティー比に依存するが、頻度ＦLと頻度ＦHとのいずれかが０でない限りミッシングコードの発生は低減されうる。
例えば、逐次比較ＡＤ変換器１００は、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬであるときにアナログ入力値「１４」が入力された場合、ＡＤ変換曲線ＬｉｎｅＡに従い、ＡＤ変換結果出力値「１６」を出力する。また、コードシフトイネーブル信号Ｅ＿ＳＦＴがＨであるときにアナログ入力値「１４」が入力された場合、ＡＤ変換曲線ＬｉｎｅＢに従い、ＡＤ変換結果出力値「１４」を出力する。したがって、アナログ入力値「１４」に対するＡＤ変換結果出力値の平均値はデューティー比が１：１である場合、１５（＝１６×０．５＋１４×０．５）となる。デューティー比が１：１である場合、１４．２（＝１６×０．１＋１４×０．９）となる。
本実施形態では、コードシフトイネーブル信号Ｅ＿ＳＦＴは、サンプリングを行うタイミングを示すサンプリング信号を２分周した信号とすることができる。サンプリング信号を２分周するための構成は、１つのフリップフロップ回路により簡単に実現されうる。仮に、コードシフトイネーブル信号Ｅ＿ＳＦＴが、サンプリング信号を４分周した信号であり、Ｌ、Ｌ、Ｈ、Ｈの順に出力された場合も、上述したような本実施形態の効果を奏することができる。しかし、段差エラーが周波数変調される周波数と関係するため、コードシフトイネーブル信号Ｅ＿ＳＦＴがサンプリング信号を２分周した信号である場合に比べて、変調される周波数が低域に落ちる。したがって、コードシフトイネーブル信号Ｅ＿ＳＦＴは、サンプリングを行うタイミングを示すサンプリング信号を２分周した信号である方が、ＡＤ変換を受ける後段のデジタルフィルタ処理（例えば移動平均フィルタ）によってエラー成分を落としやすい。
なお、上述したように、逐次比較ＡＤ変換器１００は、図１及び図２に示すように、冗長性をもつ中位ビットＤＡＣ７、中位ビット反転回路３４６、及び冗長ＤＡＣ制御信号生成回路３４７を有さなくてもよい。この場合、逐次比較ＡＤ変換器１００が変換するデジタル値は、冗長ビットを有さないデジタル値である。冗長ビットを有さないデジタル値を変換する逐次比較ＡＤ変換器１００による逐次比較ＡＤ変換について、図１０及び図１１を参照して説明する。
図１０に示すように、アナログ入力値が「１７．５」である場合、逐次比較ＡＤ変換器１００は、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬであるとき、ＡＤ変換結果出力値「１７」を出力し、コードシフトイネーブル信号Ｅ＿ＳＦＴがＨであるとき、ＡＤ変換結果出力値「１５」を出力する。このように、逐次比較ＡＤ変換器１００が変換するデジタル値は、冗長ビットを有さないデジタル値である場合、コードシフト条件判定を実施すると、補正対象である上位ビットにおいて重みが理想的でないことによる誤差とは別に２コード分の誤差が生じる。
この場合、図１１Ａに示すように、コードシフト条件判定においては、中位ビット信号が「１１」の場合、上位ビットＤＡＣ制御切替回路３４２は、上位ビット信号を正にシフトさせた上位ＤＡＣ制御コードを出力し、下位ビットＤＡＣ制御切替回路３４３は、下位ビット信号に含まれる中位ビット信号の極性を反転させた中位ビットと、下位ビット信号に含まれる、中位ビット信号以外の信号に相当する下位ビットとを含む下位ＤＡＣ制御コードを出力する。
また、中位ビット信号が「００」の場合、上位ビットＤＡＣ制御切替回路３４２は、上位ビット信号を負にシフトさせた上位ＤＡＣ制御コードを出力し、下位ビットＤＡＣ制御切替回路３４３は、下位ビット信号に含まれる中位ビット信号の極性を反転させた中位ビットと、下位ビット信号に含まれる、中位ビット信号以外の信号に相当する下位ビットとを含む下位ＤＡＣ制御コードを出力する。
また、中位ビットが「１１」でも「００」でもない場合（「０１」又は「１０」である場合）、コードシフトイネーブル信号Ｅ＿ＳＦＴがＬであるの場合と同様に、上位ビットＤＡＣ制御切替回路３４２は上位ビット信号を変化させずに上位ＤＡＣ制御コードとして出力し、下位ビットＤＡＣ制御切替回路３４３は下位ビット信号を変化させずに下位ＤＡＣ制御コードとして出力する。
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形及び変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組合せたり、あるいは１つの構成ブロックを分割したりすることが可能である。例えば上位ビットＤＡ変換器としてサーモメータＤＡ変換器を用いることや、下位ビットＤＡ変換器としてカップリング容量を用いた２ステージ構成とすることは可能である。
１ 入力サンプル／ホールド回路
２ 比較回路
３ 制御回路
４ 第１ビットＤＡ変換器（上位ビットＤＡＣ）
５ 第２ビットＤＡ変換器（下位ビットＤＡＣ）
６ 参照信号生成部
７ 冗長ビットＤＡ変換器（中位ビットＤＡＣ）
３１ シフトイネーブル信号生成回路
３２ 変換タイミング生成回路
３３ 逐次比較レジスタ
３４ 演算部（ＤＡＣ制御コードシフト回路）
３４１ コードシフト条件判定回路
３４２ 下位ビットＤＡＣ制御切替回路
３４３ 第１のセレクタ
３４４ 上位ビットＤＡＣ制御切替回路
３４５ 第２のセレクタ
３４６ 中位ビット反転回路
３４７ 冗長ＤＡＣ制御信号生成回路

Claims (8)

  1. 入力アナログ信号と参照信号の大小を判定する比較回路と、
    前記比較回路の判定した結果を保持し、第１ビット信号と第２ビット信号とで構成される出力デジタル信号を出力する逐次比較レジスタと、
    前記第１ビット信号と前記第２ビット信号とが入力され、第３ビット信号と第４ビット信号とを出力する演算部と、
    前記第３ビット信号を第１アナログ信号に変換する第１ビットＤＡ変換器と、
    前記第４ビット信号を第２アナログ信号に変換する第２ビットＤＡ変換器と、
    前記第１アナログ信号と前記第２アナログ信号とに基づいて、前記参照信号を生成する参照信号生成部と、
    を備え、
    前記演算部は、
    前記第２ビット信号のうち、前記出力デジタル信号に対して演算を行うか否かを制御する制御信号が第１論理値に遷移するまでに前記判定された、第５ビット信号に基づいて、前記第３ビット信号と前記第４ビット信号とで構成される信号が、前記第１ビット信号と第２ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第３ビット信号と前記第４ビット信号とを出力する逐次比較ＡＤ変換器。
  2. 前記制御信号を前記演算部に出力する制御信号生成部を更に備え、
    前記演算部は、
    前記制御信号が第１論理値の場合に、前記第５ビット信号に基づいて、前記第３ビット信号と前記第４ビット信号とで構成される信号が、前記第１ビット信号と第２ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第３ビット信号と前記第４ビット信号とを出力し、
    前記制御信号が第２論理値の場合、前記第１ビット信号を前記第３ビット信号として出力し、前記第２ビット信号を前記第４ビット信号として出力する
    請求項１に記載の逐次比較ＡＤ変換器。
  3. 前記演算部は、
    前記第５ビット信号の各ビット値が同じ値である場合に、前記第３ビット信号と前記第４ビット信号とで構成される信号が、前記第１ビット信号と第２ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第３ビット信号と前記第４ビット信号とを出力し、
    前記第５ビット信号の各ビット値が同じ値でない場合に、前記第１ビット信号を前記第３ビット信号として出力し、前記第２ビット信号を前記第４ビット信号として出力する
    請求項１に記載の逐次比較ＡＤ変換器。
  4. 前記演算部は、
    前記第５ビット信号のビット値が全て１である場合に、前記第１ビット信号と前記第２ビット信号とで構成される信号をインクリメントした信号を前記第３ビット信号と前記第４ビット信号とで構成される信号とし、
    前記第１ビット信号のビット値が全て０である場合に、前記第１ビット信号と前記第２ビット信号とで構成される信号をディクリメントした信号を前記第３ビット信号と前記第４ビット信号とで構成される信号とする
    請求項１又は３に記載の逐次比較ＡＤ変換器。
  5. 前記演算部は、
    前記第５ビット信号の各ビット値が同じ値である場合に、前記第３ビット信号と前記第４ビット信号とで構成される信号が、前記第１ビット信号と第２ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第３ビット信号と前記第４ビット信号とを出力し、
    前記第５ビット信号の各ビット値が同じ値でない場合に、前記第１ビット信号を前記第３ビット信号として出力し、前記第２ビット信号を前記第４ビット信号として出力する
    請求項２に記載の逐次比較ＡＤ変換器。
  6. 前記演算部は、
    前記第５ビット信号のビット値が全て１である場合に、前記第１ビット信号と前記第２ビット信号とで構成される信号をインクリメントした信号を前記第３ビット信号と前記第４ビット信号とで構成される信号とし、
    前記第１ビット信号のビット値が全て０である場合に、前記第１ビット信号と前記第２ビット信号とで構成される信号をディクリメントした信号を前記第３ビット信号と前記第４ビット信号とで構成される信号とする
    請求項２又は５に記載の逐次比較ＡＤ変換器。
  7. 第２冗長ビット信号を第３アナログ信号に変換する冗長ビットＤＡ変換器を更に備え、
    前記制御信号生成部は、冗長制御信号を生成し、
    前記逐次比較レジスタは、
    前記第１ビット信号と前記第２ビット信号と第１冗長ビット信号とで構成される出力デジタル信号を出力し、
    前記演算部は、
    前記冗長制御信号に基づいて、前記第１冗長ビット信号を前記第２冗長ビット信号として出力し、
    前記参照信号生成部は、
    前記第１アナログ信号と前記第２アナログ信号と前記第３アナログ信号とに基づいて、前記参照信号を生成する
    請求項２、５、又は６に記載の逐次比較ＡＤ変換器。
  8. 前記演算部は、
    前記冗長制御信号が前記第１論理値で前記制御信号が前記第１論理値であり、前記第５ビット信号のビット値が全て１である場合に、前記第１冗長ビット信号を前記第２冗長ビット信号として出力し、
    前記冗長制御信号が前記第１論理値で前記制御信号が前記第１論理値であり、前記第５ビット信号のビット値が全て０である場合に、前記第１冗長ビット信号をインクリメントした信号を前記第２冗長ビット信号として出力し、
    前記冗長制御信号が前記第１論理値で前記制御信号が前記第１論理値であり、前記第５ビット信号のビット値が全て同じ値でない場合に、前記第１冗長ビット信号に前記第５ビット信号の最下位ビットを加算した信号を、前記第２冗長ビット信号として出力し、
    前記冗長制御信号が前記第１論理値で前記制御信号が第２論理値である場合に、前記第１冗長ビット信号に前記第５ビット信号の最下位ビットを加算した信号を、前記第２冗長ビット信号として出力し
    前記冗長制御信号が前記第２論理値である場合に、前記第１冗長ビット信号を前記第２冗長ビット信号として出力する
    請求項７に記載の逐次比較ＡＤ変換器。
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