CN110912560B - 一种带有可重构数据加权平均的多模过采样模数转换器 - Google Patents

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Abstract

一种带有可重构数据加权平均的多模过采样模数转换器，包括可重构环路滤波器、可重构量化器、带DWA通道、不带DWA通道、带分区DWA通道以及可重构DAC，所述带DWA通道、所述不带DWA通道、所述带分区DWA通道在所述可重构量化器和所述可重构DAC之间组成可重构DWA通道，其中，根据不同的模式选择所述带DWA、所述不带DWA通道和所述带分区DWA通道中任一者的开关导通，其中，在高速低精度模式下，控制所述不带DWA通道的开关导通，在低速高精度模式下，控制所述带DWA的开关导通，在介于两者之间的模式下，控制所述带分区DWA通道的开关导通。本发明的多模过采样模数转换器能够在调制器性能与环路延时上实现整体优化。

Description

一种带有可重构数据加权平均的多模过采样模数转换器
技术领域
本发明属于混合信号电路领域，特别涉及一种带有可重构数据加权平均的多模过采样模数转换器。
背景技术
在电子与通信电路中，模数转换器(ADC)是一个重要的模块，它负责把声音、图像和无线电波等模拟信号转换成数字信号传递给后面的数字电路进行各种信号处理。随着工艺尺寸的缩小，过采样模数转换器在音频视频等领域越来越重要。衡量模数转换器的指标主要有带宽(速度)、精度和功耗。
过采样模数转换器是模数转换器中一种重要的结构，其基本结构如图1所示，由环路滤波器1、量化器2和反馈数模转换器(DAC)3构成。连续时间过采样模数转换器和其他类型模数转换器相比具有内生的抗混叠滤波功能，可以极大降低前端模拟滤波器的设计难度和功耗。过采样模数转换器的带宽由采样速率(Fs)和过采样率(over-sampling ratio，OSR)共同确定；其精度由过采样率OSR、量化比特数B和噪声整形阶数L共同决定。在图1中，前端滤波器和前端反馈DAC的精度同时也直接限制了整个过采样模数转换器的精度，所以尽管反馈DAC的位数为B，其精度要求达到整个ADC的精度，所以对DAC的失配就需要控制在一定的范围内。
DAC有很多非理想因素限制其精度，主要的非理想因素有以下三种：
(1)多比特DAC的静态失配——主要是由元件值的随机变化引起的，对于多比特DAC，是由多个DAC单元组成的，理想情况下每个DAC单元中的元件值是一样的，但由于制造工艺的误差，元件会存在失配。元件失配引起元件值的随机变化使得不同DAC单元提供的电流值不同，进而DAC呈现出非线性，最终在调制器输出信号带宽内引入大量谐波分量，严重降低了整体模数转换器的性能；
(2)DAC的动态误差——也叫码间串扰，它主要是由DAC输出电流的上升沿和下降沿时间不等造成。由于上升沿下降沿时间不等，DAC输出传输的电荷量不仅依赖数字“1”的个数，而且依赖数据的序列。序列的依赖性造成了连续过采样模数转换器输出波形的失调以及信号噪声失真比(SNDR)的降低；
(3)DAC时钟噪声(clock jitter noise)——在时域中表示为相位噪声，DAC时钟噪声可分为两类：脉冲延时抖动和脉冲宽度抖动。其中脉冲延时抖动可以看成一个可变的环路延时，这种延时可以被调制器容忍，所以可以被忽略。而脉冲宽度抖动随机性地改变了每个周期DAC传输的电荷量。DAC输出电荷量变化的随机性增加了调制器输出的噪声。而且脉冲宽度抖动依赖DAC输出电流波形和量化器比特数，进一步降低了调制器的性能。
对于连续时间过采样模数转换器中反馈DAC由于静态失配引起的非线性误差，有以下几种处理方法：(1)采用单比特DAC，输出只有两个电平，所以保持严格线性度，但误差较大，分辨率太低；(2)给DAC电流源阵列留出充足的面积并对其进行合适的布局来减小静态失配；(3)使用数字查找表校准DAC失配，通过将DAC失配存入查找表中，在对应相位，基于量化器的输出从查找表中取出对应的校准值作为调制器输出，这种方法的优点是数字校准位于整个环路之外，所以它造成的延时并不会影响调制器的稳定性，缺点是这种方法不能追踪不同的变化，比如温度变化和老化效应；(4)使用动态元件匹配(DEM)技术，在没有DEM技术的DAC中，低位的DAC单元被频繁使用，所以每个DAC单元被调用的频率随着其对应位数的升高而减小。当引入DEM技术时，所有的DAC单元被调用的频率一样，这相当于对DAC静态失配做了一个一阶整形，从而降低了DAC静态失配引起的误差。但是DEM技术也引入了较大的延时，这将增大整个环路的延时，进而影响调制器的稳定性。(5)模拟校正法，依赖DAC具体工作方式，比如电阻实现的DAC可以采用激光校正法，该方法是通过改变电阻值来校正DAC失配，但是比较昂贵且操作难度大；电流实现DAC可以通过调整晶体管栅极电压或者补偿失配的电流来校正其失配；电容实现DAC可以加入小电容来平衡电容的失配误差等，这些模拟校正的方法有一个共同的缺点就是不能根据温度和时间的变化进行即时校正。
参考文献：
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发明内容
本发明针对现有技术的不足，提出了一种带有可重构数据加权平均的多模过采样模数转换器，以获得精度和速度的综合提升。
为实现上述目的，本发明采用以下技术方案：
一种带有可重构数据加权平均的多模过采样模数转换器，包括可重构环路滤波器、可重构量化器、带DWA通道、不带DWA通道、带分区DWA通道以及可重构DAC，所述带DWA通道、所述不带DWA通道、所述带分区DWA通道在所述可重构量化器和所述可重构DAC之间组成可重构DWA通道，其中，根据不同的模式选择所述带DWA、所述不带DWA通道和所述带分区DWA通道中任一者的开关导通，其中，在高速低精度模式下，控制所述不带DWA通道的开关导通，在低速高精度模式下，控制所述带DWA的开关导通，在介于两者之间的模式下，控制所述带分区DWA通道的开关导通。
进一步地：
所述带DWA通道通过数据加权平均DWA引入一个局部变量作为指针，在每个时钟周期通过和所述可重构量化器输出的数字信号温度计码进行取模相加得到下一时刻的指针，用作下一时刻所述可重构DAC被调用的起始地址，其中取模的数为温度计码的位数。
所述带分区DWA通道基于n分区对所述可重构量化器输出进行分区DWA，所述可重构DAC按同样规则划分为n个区，这n个区各自对其所分配到的温度计码进行数据加权平均DWA，引入一个局部变量作为指针，在每个时钟周期通过和所述可重构量化器输出的数字信号温度计码进行取模相加得到下一时刻的指针，用作下一时刻所述可重构DAC被调用的起始地址，其中取模的数为每个区分配到的温度计码的位数。
所述带DWA通道采用蝶形拓扑，通过一个伪随机序列发生器产生n位伪随机数来控制n个蝶形单元开关的随机开启，实现2n种结合情况，从而使输出伪随机化。
所述可重构DAC为3比特DAC，通过所述伪随机序列发生器产生12位伪随机数来控制12个蝶形单元开关的随机开启，实现4096种蝶形单元结合情况。
所述带分区DWA通道采用蝶形拓扑，其中，对所述可重构DAC单元进行奇偶分区，并分别对各分区进行蝶形随机拓扑。
所述可重构DAC为3比特DAC，对所述可重构DAC单元进行奇偶分区，并分别对两个分区进行蝶形随机拓扑，控制8个蝶形单元开关的随机开启，实现256种蝶形单元结合情况。
所述可重构DAC包括温度计码转二进制码编码器、加法器、寄存器和移位模块，其中，输入的温度计码经过所述温度计码转二进码编码器变为二进制码，然后经过所述加法器取模得到一个指向DAC调用起始位置的指针，并经过所述寄存器，在时钟有效时进行输出，时钟无效时进行锁存并将当前时刻的指针和当前输入数据进行运算得到下一时刻指针，由所述寄存器输出的指针控制所述移位模块分别实现相应的移位操作，从而实现DWA。
所述加法器采用超前进位加法器。
所述可重构DAC为5比特DAC，包括一个31-5温度计码转二进制码编码器、一个对31取模的加法器、5个寄存器、一个移位模块，输入的31位的温度计码经过所述31-5温度计码转二进码编码器变为5位的二进制码，然后经过所述对31取模的加法器，得到一个指向DAC调用起始位置的指针，并经过所述寄存器，在时钟有效时进行输出，时钟无效时进行锁存并将当前时刻的指针和当前输入数据进行运算得到下一时刻指针，所述寄存器输出的指针控制移位模块分别实现1、2、4、8、16的移位操作，从而实现DWA。
本发明具有如下有益效果：
本发明从精度和速度两方面综合考虑，提出了一种带有可重构数据加权平均的多模过采样模数转换器，其是一种具备带DWA通道、带分区DWA通道和不带DWA通道的多模过采样模数转换器。本发明中，首先通过数据加权平均技术(DWA)引入一个局部变量作为指针，在每个时钟周期通过和量化器输出的数字信号进行取模相加得到下一时刻的指针，用作下一时刻DAC单元被调用的起始地址。这样便使得每一时刻各个DAC单元被调用的频率相等，可等价于对DAC单元的失配所引起的误差进行了一阶整形，减小了调制器的带内谐波失真，提高了整个过采样模数转换器的性能。但是，数据加权平均也引入一个延时问题，该延时会增加整个环路的延时，可能使整个调制器环路不稳定。本发明通过构造一个可在数据加权平均、分区数据加权平均、以及没有数据加权平均之间进行重构的多模连续过采样模数转换器，实现多种模式下的模数转换，在环路延时和调制器性能上进行了平衡，优化了整体性能。
附图说明
图1为传统多比特过采样模数转换器结构图；
图2为本发明实施例的带有可重构数据加权平均的多模过采样模数转换器结构图；
图3为本发明实施例中的noDWA、DWA和PDWA示例及比较示意图，图3中(a)表示noDWA(左)和DWA(右)，图3中(b)、(c)表示PDWA；
图4为本发明实施例中的DWA和PDWA的蝶式随机化拓扑图，图4中(a)表示DWA蝶形随机化拓扑，图4中(b)表示PDWA蝶形随机化拓扑；
图5为本发明一种实施例的DWA具体电路结构图。
具体实施方式
以下对本发明的实施方式作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。
参阅图2，本发明的实施例提供一种带有可重构数据加权平均的多模过采样模数转换器，包括可重构环路滤波器(LP)2.1、可重构量化器2.2(QTZ)、带DWA通道(表示成DWA)2.3、不带DWA通道(表示成noDWA)2.4、带分区DWA通道(表示成PDWA)2.5以及可重构DAC2.6，所述带DWA通道2.3、所述不带DWA通道2.4、所述带分区DWA通道2.5在所述可重构量化器2.2和所述可重构DAC2.6之间组成可重构DWA通道，其中，根据不同的模式控制所述带DWA通道2.3、所述不带DWA通道2.4、所述带分区DWA通道2.5中任一者的开关导通，其中，在所需的高速低精度模式下，控制所述不带DWA通道2.4的开关导通，在所需的低速高精度模式下，控制所述带DWA2.3的开关导通，在介于两者之间的模式下，控制所述带分区DWA2.5通道的开关导通。
基于对现有技术不足的考虑，本发明通过设计动态元件匹配(DEM)的方法解决DAC单元静态失配引起的误差。本发明中的动态元件匹配包括DWA、noDWA和PDWA，其中DWA对静态失配整形效果最好，但延时也是最大的，适用于高精度低速的过采样模数转换器；分区DWA(PDWA)对DAC静态失配整形效果次之，延时也相对较小，适用于精度和速度要求都适中的过采样模数转换器；不带DWA(noDWA)对DAC静态失配整形效果最差，延时也是最小的，适用于低精度高速度的过采样模数转换器。
本发明的构思在于，首先，利用数据加权平均技术DWA引入一个局部变量作为指针，在每个时钟周期通过和量化器输出的数字信号进行取模相加得到下一时刻的指针，用作下一时刻DAC单元被调用的起始地址。这样便使得每一时刻各个DAC单元被调用的频率相等，可等价于对DAC单元的失配所引起的误差进行了一阶整形，减小了调制器的带内谐波失真，提高了整个过采样模数转换器的性能。但是数据加权平均也引入一个延时问题，该延时会增加整个环路的延时，可能使整个调制器环路不稳定。为了在环路延时和调制器性能上进行平衡，本发明实施例通过可重构DWA通道，其中设置带DWA通道、不带DWA通道和带分区DWA通道，从而构造一个可在数据加权平均、分区数据加权平均和没有数据加权平均之间进行重构的多模连续过采样模数转换器，实现多种模式下的模数转换。
在一种实施例中，一种带有可重构数据加权平均的多模过采样模数转换器，其结构如图2所示。
图3所示分别是根据优选实施例的noDWA、DWA和PDWA的概念图，以3bits DAC为例。以下结合图3进一步描述优选实施例的实现方式。
如图3中(a)的左边部分，可以看到在noDWA的开关导通时，低位的DAC单元被频繁使用，DAC单元被使用的频率随着其相应位数的升高而减小。
如图3中(a)的右边部分，在DWA的开关导通时，有一个局部指针和当前时刻量化器输出的数据做对7取模的求和运算(这里的7是量化器输出的温度计码的位数，也就是7位)，运算结果作为下一时刻的指针，指出DAC单元被调用的起始位置。例如一个3bits DAC，在第一个时钟周期量化器输出温度计码1，此时指针为0，DAC单元被调用的起始位置是第1位，将0和1进行对7取模的求和运算得到下一时刻指针为1，指向下一时刻DAC单元被调用的起始位置；第二个时钟周期量化器输出温度计码3，上一时刻计算得到这一时刻的指针为1，所以DAC单元被调用起始位置是第2位，将1和3进行对7取模的求和运算得到下一时刻指针为4，指向下一时刻DAC单元被调用的起始位置；第三个时钟周期量化器输出温度计码6，上一时刻计算得到这一时刻指针为4，所以DAC单元被调用起始位置是第5位，将4和6进行对7取模的求和运算得到下一时刻指针，指向下一时刻DAC单元被调用的起始位置。
可以看到对于一个3bits的DAC，在每一个时钟周期，可以根据上一个时钟周期计算得到的指针作为这一时钟周期的指针指向这一时钟周期DAC单元被调用的起始位置，并通过将这一时钟周期的指针和量化器输出的温度计码进行对7取模的求和运算得到下一时刻指针，指向下一时刻DAC单元被调用的起始位置。这样循环操作来实现3bits的DWA，使每个DAC单元被调用的频率一样，等价于对DAC单元失配引起的误差进行了一阶整形，提高调制器性能。
图3中(b)是二分区DWA的示例，这里将DAC单元进行奇偶分区，虚线左边部分为奇数区，虚线右边部分为偶数区，拆分完后将每个时钟周期量化器输出进行奇偶分解并分别做DWA。例如：一个3bitsDAC，在第一个时钟周期，量化器输出的温度计码1被拆分到偶数区1位温度计码，奇数区0位温度计码，计算得下一时刻偶数区指针为1，奇数区指针仍为0；第二个时钟周期，量化器输出温度计码3被拆分为偶数区2位温度计码，奇数区1位温度计码，且上一时钟周期计算得到这一时刻的偶数区指针为1，奇数区指针为0，所以偶数区DAC单元被调用起始位置是第2位，将1和2进行对4取模的求和后得到下一时刻偶数区的指针，指向下一时刻偶数区DAC单元被调用的起始位置，奇数区DAC单元被调用的起始位置是第1位，将0和1进行对3取模的求和后得到下一时刻奇数区的指针，指向下一时刻奇数区DAC单元被调用的起始位置，可以看到两个分区互不影响，对每个分区分别进行DWA，每个时钟周期除了求和时偶数区是对4取模求和，奇数区是对3取模求和，其他操作和前面所述DWA一样，通过这样便可以对量化器输出进行二分区DWA。
这里显示出了分区DWA和DWA的差异，因为分区DWA，每个区的DAC单元数不一样，所取模的数值也不一样。例如，DWA以24为周期，过了24从0开始，而分区DWA可以等价于将24拆分为12+12或者8+8+8等等，然后在每个区内以12/8为周期，也就是对12/8进行取模。
图3(c)是三分区DWA的示例，同样以3bitsDAC为例，量化器输出温度计码从右向左编码为0-6，则图3(c)中一区对应温度计码位数2，5，二区对应温度计码位数1，4，三区对应温度计码位数0，3，6；同样七个DAC单元按同样规则划分为3个区。在第一个时钟周期，一区指针0，分配到温度计码0，二区指针0，分配到温度计码0，三区指针0，分配到温度计码1；将三个区的指针和分配到的温度计码分别作对2取模求和，对2取模求和以及对3取模求和得到三个区下一时刻指针，分别指向三个区下一时刻DAC单元被调用的起始位置，在第二个时钟周期，根据上一时钟周期的运算得到这一时钟周期三个区指针分别为0，0，1，在一区内，分配到温度计码为1，DAC单元被调用的起始位置是第1位，将0和1进行对2取模的求和后得到下一时刻一区的指针，指向下一时刻一区DAC单元被调用的起始位置；在二区内，拆分后得温度计码为1，DAC单元被调用的起始位置是第1位，将0和1进行对2取模的求和后得到下一时刻二区的指针，指向下一时刻二区DAC单元被调用的起始位置；在三区内，拆分后得温度计码为1，DAC单元被调用的起始位置是第2位，将0和1进行对3取模的求和后得到下一时刻三区的指针，指向下一时刻三区DAC单元被调用的起始位置。可以看到三个区之间互不影响，每个区各自作DWA。每个区在每个时钟周期除了求和时取模的数不一样，其他操作都和前面所述的DWA操作一样，从而使量化器输出(也即DAC输入)实现三区DWA。
以3bits DAC为例，当扩展到n(n≤7)区DWA时，将量化器输出温度计码从右向左编码为0-6，其中i(1≤i≤n)区划分的温度计码位数为(n-i+kn)(k代表第k+1个温度计码，从0开始取，取到n-i+kn＜7对应的k为止)，DAC单元按同样规则划分为n个区，这n个区各自对其所分配到的温度计码进行DWA，每个区在每个时钟周期除了求和时取模的数不同外，其他操作和前面所述的DWA操作一样，求和时取模的数即每个区温度计码的位数。这样便实现了n区DWA。
以上对3bits DAC下DWA和分区DWA的原理进行了描述，当选用mbits DAC时，对于DWA，在指针和输入的温度计码进行取模求和运算时，所取模的数值将变为2m-1,其他操作和上面所述3bits DAC的DWA操作一样；对于n分区DWA，分区上限变为n≤2m-1，i(1≤i≤n)区划分的温度计码位数为(n-i+kn)(k代表第k+1个温度计码，从0开始取，取到n-i+kn＜2m-1,对应的k为止)，可以看到因为n-i+kn的上限改变，每个区划分的温度计码位数也会改变，根据上面所述，温度计码位数决定了指针取模求和运算时所取模的数值，所以取模的数值会发生变化。除此以外，其他操作和上面所述3bits DAC的分区DWA操作一样。
另外，量化器输出信号的类型可以是温度计码，也可以是二进制码，当输出为二进制码时，可通过一个二进制码转温度计码的译码器将其变为温度计码，后续操作将和前文描述的操作一样。
图4中(a)为DWA的蝶形拓扑图，以3bitsDAC为例，其中S1-S12是蝶形单元控制开关，通过一个伪随机序列发生器产生12位伪随机数来控制这12个蝶形单元开关的随机开启。因为有12个控制开关，所以这些蝶形单元可以实现4096种结合情况，从而使输出伪随机化。输出的伪随机化，使得不同DAC单元失配引起的误差之间有一个好的不相关性，从而减小了DAC单元失配引起调制器性能下降的程度。图4中(b)为PDWA的蝶形拓扑图，同样以3bitsDAC和两分区为例，对DAC单元进行奇偶分区，并分别对两个分区进行蝶形随机拓扑，可以看到分区后的拓扑级数降低，所用的蝶形单元控制开关减少，只需要8个控制开关，相比于DWA，减小了运算的延时，调制器更稳定，但是控制开关的减少使得蝶形单元结合情况也降为256种，相比于DWA，随机性降低，使得不同DAC单元失配引起的误差之间相关性增大，从而降低了调制器的性能。
图5所示为DWA的一种具体实现电路。在具体实施例中，所述可重构DAC包括温度计码转二进制码编码器、加法器、寄存器和移位模块，其中，输入的温度计码经过所述温度计码转二进码编码器变为二进制码，然后经过所述加法器取模得到一个指向DAC调用起始位置的指针，并经过所述寄存器，在时钟有效时进行输出，时钟无效时进行锁存并将当前时刻的指针和当前输入数据进行运算得到下一时刻指针，由所述寄存器输出的指针控制所述移位模块分别实现相应的移位操作，从而实现DWA。
如图5所示，以5bits DAC为例，该电路由一个31-5的温度计码转二进制码编码器、一个对31取模的加法器、5个寄存器、一个移位模块组成。为了减少DWA的时间，本例的加法器采用延时较短的超前进位加法器。当输入一个31位的温度计码时，经过31-5温度计码转二进码编码器变为5位的二进制码，然后经过一个对31取模的加法器，得到一个指向DAC单元调用起始位置的指针，并经过寄存器稳定输出，在时钟有效时进行输出，时钟无效时进行锁存并将当前时刻的指针和当前输入数据进行运算得到下一时刻指针，寄存器输出的指针控制移位模块分别实现1、2、4、8、16的移位操作，从而实现DWA。
本发明的背景部分可以包含关于本发明的问题或环境的背景信息，而不是由其他人描述现有技术。因此，在背景技术部分中包含的内容并不是申请人对现有技术的承认。
以上内容是结合具体/优选的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，其还可以对这些已描述的实施方式做出若干替代或变型，而这些替代或变型方式都应当视为属于本发明的保护范围。在本说明书的描述中，参考术语“一种实施例”、“一些实施例”、“优选实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。尽管已经详细描述了本发明的实施例及其优点，但应当理解，在不脱离由所附权利要求限定的范围的情况下，可以在本文中进行各种改变、替换和变更。此外，本发明的范围不旨在限于说明书。

Claims (10)

1.一种带有可重构数据加权平均的多模过采样模数转换器，其特征在于，包括可重构环路滤波器、可重构量化器、带DWA通道、不带DWA通道、带分区DWA通道以及可重构DAC，所述带DWA通道、所述不带DWA通道、所述带分区DWA通道在所述可重构量化器和所述可重构DAC之间组成可重构DWA通道，其中，根据不同的模式选择所述带DWA、所述不带DWA通道和所述带分区DWA通道中任一者的开关导通，其中，在高速低精度模式下，控制所述不带DWA通道的开关导通，在低速高精度模式下，控制所述带DWA的开关导通，在介于两者之间的模式下，控制所述带分区DWA通道的开关导通。
2.如权利要求1所述的多模过采样模数转换器，其特征在于，所述带DWA通道通过数据加权平均DWA引入一个局部变量作为指针，在每个时钟周期通过和所述可重构量化器输出的数字信号温度计码进行取模相加得到下一时刻的指针，用作下一时刻所述可重构DAC被调用的起始地址，其中取模的数值为温度计码的位数。
3.如权利要求1或2所述的多模过采样模数转换器，其特征在于，所述带分区DWA通道基于n分区对所述可重构量化器输出进行分区DWA，所述可重构DAC对应划分为n个区，这n个区各自对其所分配到的温度计码进行数据加权平均DWA，引入一个局部变量作为指针，在每个时钟周期通过和所述可重构量化器输出的数字信号温度计码进行取模相加得到下一时刻的指针，用作下一时刻所述可重构DAC被调用的起始地址，其中取模的数值为每个区分配到的温度计码的位数。
4.如权利要求1至2任一项所述的多模过采样模数转换器，其特征在于，所述带DWA通道采用蝶形拓扑，通过一个伪随机序列发生器产生n位伪随机数来控制n个蝶形单元开关的随机开启，实现2n种结合情况，从而使输出伪随机化。
5.如权利要求4所述的多模过采样模数转换器，其特征在于，所述可重构DAC为3比特DAC，通过所述伪随机序列发生器产生12位伪随机数来控制12个蝶形单元开关的随机开启，实现4096种蝶形单元结合情况。
6.如权利要求1至2任一项所述的多模过采样模数转换器，其特征在于，所述带分区DWA通道采用蝶形拓扑，其中，对所述可重构DAC进行奇偶分区，并分别对各分区进行蝶形随机拓扑。
7.如权利要求6所述的多模过采样模数转换器，其特征在于，所述可重构DAC为3比特DAC，对所述可重构DAC进行奇偶分区，并分别对两个分区进行蝶形随机拓扑，控制8个蝶形单元开关的随机开启，实现256种蝶形单元结合情况。
8.如权利要求1至2任一项所述的多模过采样模数转换器，其特征在于，所述可重构DAC包括温度计码转二进制码编码器、加法器、寄存器和移位模块，其中，输入的温度计码经过所述温度计码转二进码编码器变为二进制码，然后经过所述加法器取模得到一个指向DAC调用起始位置的指针，并经过所述寄存器，在时钟有效时进行输出，时钟无效时进行锁存并将当前时刻的指针和当前输入数据进行运算得到下一时刻指针，由所述寄存器输出的指针控制所述移位模块分别实现相应的移位操作，从而实现DWA。
9.如权利要求8所述的多模过采样模数转换器，其特征在于，所述加法器采用超前进位加法器。
10.如权利要求8所述的多模过采样模数转换器，其特征在于，所述可重构DAC为5比特DAC，包括一个31-5温度计码转二进制码编码器、一个对31取模的加法器、5个寄存器、一个移位模块，输入的31位的温度计码经过所述31-5温度计码转二进码编码器变为5位的二进制码，然后经过所述对31取模的加法器，得到一个指向DAC调用起始位置的指针，并经过所述寄存器，在时钟有效时进行输出，时钟无效时进行锁存并将当前时刻的指针和当前输入数据进行运算得到下一时刻指针，所述寄存器输出的指针控制移位模块分别实现1、2、4、8、16的移位操作，从而实现DWA。
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