CN110011667B - 三角积分调变器 - Google Patents

三角积分调变器 Download PDF

Info

Publication number
CN110011667B
CN110011667B CN201810010873.9A CN201810010873A CN110011667B CN 110011667 B CN110011667 B CN 110011667B CN 201810010873 A CN201810010873 A CN 201810010873A CN 110011667 B CN110011667 B CN 110011667B
Authority
CN
China
Prior art keywords
signal
bits
coupled
control signals
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810010873.9A
Other languages
English (en)
Other versions
CN110011667A (zh
Inventor
赖杰帆
陈昱璋
黄诗雄
陈志龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to CN201810010873.9A priority Critical patent/CN110011667B/zh
Publication of CN110011667A publication Critical patent/CN110011667A/zh
Application granted granted Critical
Publication of CN110011667B publication Critical patent/CN110011667B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

一种三角积分调变器包含积分器、量化器、随机化电路以及模拟数字转换器电路。积分器用以对模拟信号积分，以产生第一信号，其中模拟信号为输入信号与第二信号之总和。量化器耦接积分器，并用以量化第一信号以产生数字信号，其中数字信号具有复数位元。随机化电路耦接量化器，并用以随机化数字信号的该些位元中的部分位元，以产生复数个控制信号。模拟数字转换器电路耦接该量化器以及随机化电路，并用以根据该些第一控制信号与该数字信号的该些位元中的剩余位元产生第二信号。

Description

三角积分调变器
技术领域
本案是有关于一种三角积分调变器，且特别是有关于采用随机化技术的三角积分调变器。
背景技术
三角积分调变器常应用于高速以及高解析度的模拟数字转换应用中。为了能够同时符合高速以及高解析度的需求，模拟数字转换器中常采用不同的校正机制，以校正其内部电路非线性的问题。然而，随着解析度的要求越来越高，模拟数字转换器的电路面积也越来越大，且模拟数字转换器与/或校正机制里的临界路径越来越长。如此，模拟数字转换器在实现上较难符合当前的速度与解析度要求。
发明内容
为了解决上述问题，本案之一态样提供一种三角积分调变器，其包含积分器、量化器、随机化电路以及模拟数字转换器电路。积分器用以对模拟信号积分，以产生第一信号，其中模拟信号为输入信号与第二信号之总和。量化器耦接积分器，并用以量化第一信号以产生数字信号，其中数字信号具有复数位元。随机化电路耦接量化器，并用以随机化数字信号的该些位元中的部分位元，以产生复数个第一控制信号。模拟数字转换器电路，耦接量化器以及随机化电路，并用以根据该些第一控制信号与该数字信号的该些位元中的剩余位元产生该第二信号。
综上所述，本案提供的三角积分调变器100可仅针对量化器输出之部分位元进行随机化，以节省电路面积并同时满足高速操作的需求。
附图说明
本揭示内容所附图式之说明如下：
图1为根据本揭示内容的一些实施例所绘示之三角积分调变器的示意图；
图2A为根据本揭示内容的一些实施例所绘示之图1中随机化电路的电路示意图；
图2B为根据本揭示内容的一些实施例所绘示之图1中随机化电路的电路示意图；以及
图3为根据本揭示内容的一些实施例所绘示之图1中的随机化电路的电路示意图。
符号说明
100：三角积分调变器
120：量化器
140：模拟数字转换器电路
141A：单位元件
SI：输入信号
SA：模拟信号
MSB：最高有效位元
SC：控制信号
210：桶式移位器
220：暂存器
231：编码器
CLK：时钟信号
S3、S4：信号
320：编码器
SEL1、SEL2：选择信号
SEL6、SEL7：选择信号
SC1～SC7：控制信号
340：暂存器
240：映射电路
130A-1、130B：随机化电路
t1～t7：数位码
110：积分器
130：随机化电路
141、142：模拟数字转换器
S-M、S-L：电流
S1、S2：信号
D[n]：数字信号
LSB：最低有效位元
150：加法器
211、212、213：移位器
230：控制电路
232：加法器
233、340：暂存器
C0、C1、C2：控制信号
310：指示器
330：多工器电路
SP1、SP2：输入式样
SP6、SP7：输入式样
SS1～SS7：移位信号
F1、F2、F3：位元
130A-2：随机化电路
具体实施方式
下文系举实施例配合所附图式作详细说明，但所提供之实施例并非用以限制本案所涵盖的范围，而结构操作之描述非用以限制其执行之顺序，任何由元件重新组合之结构，所产生具有均等功效的装置，皆为本案所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为便于理解，下述说明中相同或相似的元件将以相同之符号标示来说明。
关于本文中所使用之“约”、“大约”或“大致约”一般通常系指数值之误差或范围约百分之二十以内，较好地是约百分之十以内，而更佳地则是约百分五之以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如“约”、“大约”或“大致约”所表示的误差或范围。
另外，关于本文中所使用之“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。
参照图1，图1为根据本揭示内容的一些实施例所绘示的三角积分调变器100的示意图。于一些实施例中，三角积分调变器100为连续时间式的三角积分调变器(continuous-time sigma-delta modulator)。
于一些实施例中，三角积分调变器100包含积分器110、量化器120、随机化(randomization)电路130以及模拟数字转换(digital-to-analog,DAC)电路140。
积分器110用以对模拟信号SA进行积分，以产生信号S1。于一些实施例中，积分器110可由低通滤波电路实现。于另一些实施例中，低通滤波电路可由电阻、电容与/或放大器电路实现。
于一些实施例中，模拟信号SA为输入信号SI与DAC电路140产生的信号S2之总和。于一些实施例中，三角积分调变器100更包含加法器150，其用于加总输入信号SI与信号S2以产生模拟信号SA。于另一些实施例中，DAC电路140由电流式DAC实现。于此条件下，DAC电路140之输出与提供输入信号SI的端点连接至积分器110的输入，如此，可在不设置加法器150下直接产生模拟信号SA。
量化器120耦接至积分器110以接收信号S1，并用以将信号S1量化为具有(M+N)位元的数字信号D[n]，其中M与N皆为正数。数字信号D[n]的M位元为最高有效位元(mostsignificant bit,MSB)。数字信号D[n]的剩余N位元为最低有效位元(least significantbit,LSB)。
于一些实施例中，量化器120可由比较器电路实现。于一些实施例中，量化器120可由循续渐近(successive approximation)模拟数字转换器实现。于另一些实施例中，量化器120可由快闪式模拟数字转换器实现。此外，于各实施例中，量化器120可加入额外回路延迟(excess loop delay)的补偿机制(未绘示)。
随机化电路130耦接至量化器120，以接收数字信号D[n]。随机化电路130用以根据数字信号D[n]的M位元(即前述的MSB)执行随机演算法以产生多个控制信号SC。于一些实施例中，数字信号D[n]之M位元MSB所对应的控制信号SC可用热码(thermometer code)方式编码，但本案并不仅此为限。
于一些实施例中，随机演算法包含资料权重平均(data weighted averaging,DWA)或动态元件匹配(dynamic element matching,DEM)。上述演算法可用于降低DAC电路140的不匹配(例如包含单位电流源于低频的不匹配、时间点不匹配等等)，以改善DAC电路140的静态错误与动态错误。
DAC电路140耦接随机化电路130以接收多个控制信号SC，并耦接量化器120以接收N位元的LSB。于一些实施例中，DAC电路140用以根据多个控制信号SC以及数字信号D[n]中的N位元LSB产生信号S2。
于一些实施例中，DAC电路140为电流式DAC。举例而言，DAC电路140包含DAC 141以及DAC142。DAC 141用于处理M位元的MSB。例如，DAC 141包含多个单位元件141A，且多个单位元件141A每一者根据一对应的控制信号SC导通或关闭，以产生对应于M位元的MSB的电流S-M至DAC 141的输出端。于一些实施例中，单位元件141A为单位电容或单位电流源。DAC142根据N位元的LSB产生对应于N位元的LSB的电流S-L至DAC 142的输出端。其中，信号S2即为DAC 141输出的电流与DAC 142输出的电流之总和。
于一些相关技术中，随机化电路设置以针对量化器所输出的信号中的所有位元(即M+N个位元)进行随机化。于此些技术中，需要较多的电路元件来处理每一位元的信号，使得电路面积变大。此外，越多的电路元件代表随机化电路中的临界路径更长。如此一来，线路延迟时间变长而使调变器较难符合高速操作的要求。
相较于上述技术，本案的随机化电路130仅根据量化器130所输出的数字信号D[n]信号中的部分位元(即M位元的MSB)进行随机化。藉由此设置方式，不仅随机化电路130所使用的电路元件与面积可被减少，同时降低了随机化电路130的延迟时间。如此一来，三角积分调变器100可满足高速操作的要求。
在一些实施例中，M+N为6或8时，M可设置为3。换言之，于不同实施例中，M与M+N之间的比例可设置约为37.5％～50％。于另一些实施例中，M与M+N之间的比例约为30％～60％。上述数值仅为示例，其他各种可适用于本案的数值皆为本案的范围。
以下段落说明上述三角积分调变器100的实施例。为易于理解，下述仅以随机化演算法为DWA演算法为例说明。然而，如先前所述，其他类型的随机化演算法(例如为DEM)亦为本案所涵盖的范围。因此，本案并不仅以下所列的实施例为限。
参照图2A，图2A为根据本揭示内容的一些实施例所绘示之图1中随机化电路的电路示意图。为易于理解，图2A中与图1中的类似元件将被指定为相同标号。
于图2A中，随机化电路130A-1执行DWA演算法，其中M设定成3，但本案并不以此为限。随机化电路130A-1包含桶式(barrel)移位器210、暂存器220、映射电路240以及控制电路230。
桶式移位器210包含多个移位器211、212以及213。于一些实施例中，多个移位器211、212以及213可由多个多工器电路实现，其中该些多工器根据对应的控制信号C0、C1以及C2进行切换。移位器211耦接至图1中的量化器120以接收M位元(此例，M＝3)的MSB。多个移位器211、212以及213分别根据多个控制信号C0、C1与C2以依序对M位元的MSB进行移位。等效而言，M位元的MSB经由多个移位器211～213循环改变。多个移位器211～213将移位后的3位元MSB(分别标示为F1、F2以及F3)输出至映射电路240，其中，映射电路240将根据位元F1、F2、F3以及多个控制信号C0、C1与C2输出移位信号SS1～SS7至暂存器220。暂存器220根据时钟信号CLK将移位信号SS1～SS7输出为控制信号SC1～SC7(即对应于图1中的多个控制信号SC)。如先前所述，每一个控制信号SC1～SC7用来控制图1中一对应的单位元件141A，换句话说，控制信号SC1～SC7为对应于3位元MSB的热码。
于一些实施例中，映射电路240可由编码器实现，但本案不以此为限。映射电路240耦接至桶式移位器210，以接收位元F1、F2、F3。在一些实施例中，映射电路240可根据控制信号C0、C1与C2判断位元F1、F2、F3与3位元MSB的对应关系，并根据所述顺序输出控制信号SS1～SS7。举例来说，若位元F1、F2、F3对应于3位元MSB的顺序为F2、F3、F1时(即3位元MSB可表示为F2F3F1)，控制信号SS1为位元F1，控制信号SS2～SS5为位元F2，控制信号为SS6～SS7位元F3；若位元F1、F2、F3对应于3位元MSB的顺序为F3、F1、F2(即3位元MSB可表示为F3F1F2)，那控制信号SS1～SS2为位元F1，控制信号SS3为位元F2，控制信号为SS4～SS7为位元F3。
控制电路230包含编码器231、加法器232以及暂存器233。编码器231用以对M位元的MSB编码，以产生信号S3。加法器232相加多个控制信号C0～C2以及信号S3以产生信号S4。暂存器233根据时钟信号CLK以及信号S4输出多个控制信号C0～C2。上述控制电路230的设置方式仅为示例，其他各种可实施相同功能的控制电路皆为本案所涵盖的范围。
若M+N为8且M＝3，以先前提及的相关技术而言，编码器231、加法器232、暂存器233与220都需设置为处理8位元信号的电路，且需要8个移位器来实现桶式移位器210。相较上述技术，于本案中，编码器231、加法器232、暂存器233中的任一者仅需设置为处理3位元信号的至少一电路实现，且仅需要采用3个移位器来实现桶式移位器210。因此，本案所需的电路元件、所耗面积以及线路延迟明显较低。
参照图2B，图2B为根据本揭示内容的一些实施例所绘示之图1中随机化电路的电路示意图。为易于理解，图2B中与图2A中的类似元件将被指定为相同标号。
相较于图2A，在图2B的随机化电路130A-2中，映射电路240设置于桶式移位器210之前，以耦接至图1的量化器120来接收M位元的MSB。换言之，于此例中，M位元的MSB先经由映射电路240处理以产生多个数位码(例如为热码)t1～t7。
桶式移位器210耦接至映射电路240，以接收多个数位码t1～t7。多个移位器211、212以及213分别根据多个控制信号C0、C1与C2以对多个数位码t1～t7进行移位，以产生多个移位信号SS1～SS7至暂存器220。据此，暂存器220可根据时钟信号CLK将多个移位信号SS1～SS7输出为多个控制信号SC1～SC7。
举例而言，如图2B所示，多个控制信号C0～C2依序控制多个移位器211、212以及213。当控制信号C0等于1时，数位码会移位4个位置；当控制信号C1等于1时，数位码会移位2个位置；当控制信号C2等于1时，数位码会移位1个位置。亦即，若将多个控制信号C0～C2表示为C0C1C2，当C0C1C2等于000时，数位码会移位0个位置；当C0C1C2等于001时，数位码会移位1个位置；当C0C1C2等于010时，数位码会移位2个位置。依此类推，当C0C1C2等于110时，数位码会移动6个位置。
在一些实施例中，图2B中的桶式移位器210亦可由单一移位器来实现，所述单一移位器可接收多个控制信号C0～C2，并根据多个控制信号对数位码进行移位。
图2A与图2B的电路设置方式为示例，且各种适用的电路设置方式皆为本案所涵盖的范围。
参照图3，图3为根据本揭示内容的一些实施例所绘示之图1中随机化电路的电路示意图。为易于理解，图3中与图1的类似元件将被指定为相同标号。
为易于理解，图3的电路配置以M＝3为例说明。于此例中，随机化电路130B执行DWA演算法。随机化电路130B包含指示器(pointer)310、编码器320、多个多工器电路330以及暂存器340。指示器310用以根据M位元的MSB计算，以产生多个选择信号SEL1～SEL7。指示器310可由处理M位元信号之数字电路实现。例如，指示器310可由编码器、一或多个累加器以及暂存器实现。于此例中，图1的单位元件141A的数量为(2M-1)个。指示器310根据DWA演算法进行计算，以指示多个单位元件141A中需被用来做为下一次操作的起始点的元件。
编码器320耦接至图1中的量化器120以接收数字信号D[n]中的M位元MSB。于一些实施例中，编码器320根据M位元的MSB进行编码，以产生(2M-1)个输入式样(pattern)SP。若M＝3，编码器320将输出7个不同的输入式样SP1～SP7至多个多工器电路330，举例来说，3位元的MSB为101，其对应之热码为0011111，编码器320可移位上述热码以产生输入式样SP1～SP7。于此条件下，多个选择信号SEL1～SEL7的信号值相同，来达成随机化的效果。
或者，于另一些实施中，多个选择信号SEL1～SEL7的信号值彼此不相同，且多个输入式样SP的信号值相同。等效而言，藉由此设置方式，亦可达成随机化的效果。
于各种实施例中，上述编码器320亦可由其他数位码转换器或暂存器电路实现。上述输入式样仅为示例，其他各种可适用于本案的输入式样皆为本案所涵盖的范围。
于此例中，多个多工器电路330的数量为(2M-1)个。每一个多工器电路330耦接至指示器310以接收对应的选择信号SEL，且每一多工器电路330耦接至编码器320以接收多个输入式样SP1～SP7中一对应者。每一个多工器电路330用以根据多个选择信号SEL1～SEL7而将多个输入式样SP1～SP7中一对应者的一位元输出为多个移位信号SS1～SS7中一对应者。
暂存器340耦接至多个多工器电路330以接收多个移位信号SS1～SS7，并根据时钟信号CLK将多个移位信号SS1～SS7分别输出为多个控制信号SC1～SC7(即对应于图1中的多个控制信号SC)。如先前所述，每一个控制信号SC1～SC8用来控制图1中一对应的单位元件141A。
等效而言，随机化电路130B或第2A-2B图中的随机化电路130A-1与130A-2操作为资料混洗器(shuffler)或加搅器(scrambler)，其用以打散并映射M位元MSB与图1的DAC141中多个单位元件141A之间的关系。上述关于随机化电路130的设置方式仅为示例。各种可执行随机化演算法的电路皆为本案所涵盖的内容。
综上所述，本案提供的三角积分调变器100可仅针对量化器输出之部分位元进行随机化，以节省电路面积并同时满足高速操作的需求。
虽然本案已以实施方式揭露如上，然其并非限定本案，任何熟习此技艺者，在不脱离本案之精神和范围内，当可作各种更动与润饰，因此本案之保护范围当视后附之申请专利范围所界定者为准。

Claims (9)

1.一种三角积分调变器，包含：
一积分器，用以对一模拟信号积分，以产生一第一信号，其中该模拟信号为一输入信号与一第二信号之总和；
一量化器，耦接该积分器，并且该量化器用以量化该第一信号以产生一数字信号，其中该数字信号具有复数位元；
一随机化电路，耦接该量化器，并且该随机化电路用以随机化该数字信号的该些位元中的一部分位元，以产生复数个第一控制信号；以及
一数字模拟转换器电路，耦接该量化器以及该随机化电路，并且该数字模拟转换器电路用以根据该些第一控制信号与该数字信号的该些位元中的剩余位元产生该第二信号，
其中该数字模拟转换器电路包含：
一第一数字模拟转换器，用以根据该些第一控制信号产生对应于该部分位元的一第一信号值；以及
一第二数字模拟转换器，用以根据该剩余位元产生一第二信号值，其中该第二信号为该第一信号值与该第二信号值之总和，
其中该部分位元为该数字信号的一最高有效位元，且该剩余位元为该数字信号的一最低有效位元。
2.根据权利要求1所述的三角积分调变器，其中该部分位元的位元数与该些位元的位元数之间的比例为30％至60％。
3.根据权利要求1所述的三角积分调变器，其中该随机化电路包含：
一桶式移位器，用以根据复数个第二控制信号对该部分位元进行移位；
一映射电路，耦接至该桶式移位器，并且该映射电路用以根据移位后的该部分位元输出复数个移位信号；
一第一暂存器，耦接至该映射电路，并且该第一暂存器用以根据一时钟信号将该些移位信号输出为该些第一控制信号；以及
一控制电路，耦接至该桶式移位器，该控制电路用以根据该部分位元产生该些第二控制信号。
4.根据权利要求3所述的三角积分调变器，其中该控制电路包含：
一编码器，耦接至该量化器以接收该部分位元，该编码器用以对该部分位元编码，以产生一第三信号；
一加法器，用以相加该第三信号与该些第二控制信号，以产生一第四信号；以及
一第二暂存器，用以根据该第四信号以及该时钟信号输出该些第二控制信号。
5.根据权利要求4所述的三角积分调变器，其中该部分位元的位元数为M，M为一正数，且由处理M位元信号的至少一电路实现以下各项中的任一项：该编码器、该加法器、延迟电路、该第一暂存器、该第二暂存器。
6.根据权利要求1所述的三角积分调变器，其中该随机化电路包含：
一映射电路，耦接至该量化器，并且该映射电路用以根据该部分位元输出复数个数位码；
一桶式移位器，耦接至该映射电路，并且该桶式移位器用以根据复数个第二控制信号对该些数位码进行移位作为复数个移位信号；
一第一暂存器，耦接至该桶式移位器，并且该第一暂存器用以根据一时钟信号将该些移位信号输出为该些第一控制信号；以及
一控制电路，耦接至该桶式移位器，该控制电路用以根据该部分位元产生该些第二控制信号。
7.根据权利要求1所述的三角积分调变器，其中该随机化电路包含：
一指示器，耦接至该量化器以接收该部分位元，该指示器用以根据该部分位元计算，以产生复数个选择信号；
一编码器，耦接至该量化器以接收该部分位元，该编码器用以根据该部分位元产生复数个输入式样；
复数个多工器电路，耦接至该编码器与该指示器，该些多工器电路用以根据该些选择信号与该些输入式样产生复数个移位信号；以及
一暂存器，耦接至该些多工器电路以接收该些移位信号，并且该暂存器用以根据一时钟信号将该些移位信号分别输出为该些第一控制信号。
8.根据权利要求7所述的三角积分调变器，其中该部分位元的位元数为M，M为一正数，且该些多工器电路的数量为2M个。
9.根据权利要求1所述的三角积分调变器，其中该第一数字模拟转换器包含复数个单位元件，用以根据该些第一控制信号导通或关断。
CN201810010873.9A 2018-01-05 2018-01-05 三角积分调变器 Active CN110011667B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810010873.9A CN110011667B (zh) 2018-01-05 2018-01-05 三角积分调变器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810010873.9A CN110011667B (zh) 2018-01-05 2018-01-05 三角积分调变器

Publications (2)

Publication Number Publication Date
CN110011667A CN110011667A (zh) 2019-07-12
CN110011667B true CN110011667B (zh) 2023-03-03

Family

ID=67164664

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810010873.9A Active CN110011667B (zh) 2018-01-05 2018-01-05 三角积分调变器

Country Status (1)

Country Link
CN (1) CN110011667B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113691261A (zh) * 2020-05-19 2021-11-23 瑞昱半导体股份有限公司 三角积分调变器装置与三角积分调变方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006254261A (ja) * 2005-03-14 2006-09-21 Renesas Technology Corp Σδ型ａ／ｄ変換回路を内蔵した通信用半導体集積回路
CN101499786A (zh) * 2008-01-31 2009-08-05 维林克斯公司 可编程滤波器电路和方法
US9007242B2 (en) * 2013-06-27 2015-04-14 Realtek Semiconductor Corp. Self-calibrated delta-sigma modulator and method thereof
US9912342B2 (en) * 2015-12-18 2018-03-06 Analog Devices Global Flash analog-to-digital converter calibration
US9871534B2 (en) * 2016-06-03 2018-01-16 Mediatek Inc. Analog-to-digital converter with embedded noise-shaped truncation, embedded noise-shaped segmentation and/or embedded excess loop delay compensation

Also Published As

Publication number Publication date
CN110011667A (zh) 2019-07-12

Similar Documents

Publication Publication Date Title
CN109995367B (zh) 数模转换器装置
Hamoui et al. High-order multibit modulators and pseudo data-weighted-averaging in low-oversampling/spl Delta//spl Sigma/ADCs for broad-band applications
CN106888018B (zh) Dac时序失配误差的数字测量
Kwak et al. A 15-b, 5-Msample/s low-spurious CMOS ADC
US10498353B2 (en) Successive approximation register quantizer and continuous-time sigma-delta modulator
KR100911427B1 (ko) 동적 소자 정합 방법 및 이를 이용한 멀티-비트디지털-아날로그 변환기, 상기 멀티-비트 디지털-아날로그변환기를 구비한 델타-시그마 변조기 및 델타-시그마디지털-아날로그 변환기
US20170077937A1 (en) System for conversion between analog domain and digital domain with mismatch error shaping
US8378869B2 (en) Fast data weighted average circuit and method
WO2001067614A1 (en) Digital cancellation of d/a converter noise in pipelined a/d converters
US9941897B1 (en) Digital-to-analog converter with improved linearity
US5905453A (en) Dithered sigma delta modulator having programmable full scale range adjustment
US10693489B2 (en) Circuit and method for digital-to-analog conversion using three-level cells
TWI400887B (zh) 類比數位轉換器
US20210159906A1 (en) Analog to digital converter
JP5387211B2 (ja) 線形性改善回路、σδａ／ｄ変換器、および受信装置
WO2019119349A1 (en) Interpolation digital-to-analog converter (dac)
CN110011667B (zh) 三角积分调变器
US8487792B2 (en) Method of gain calibration of an ADC stage and an ADC stage
US7868807B2 (en) Data weighted average circuit and dynamic element matching method
TWI645684B (zh) 三角積分調變器
US10897232B2 (en) Multi-level capacitive digital-to-analog converter for use in a sigma-delta modulator
US8072362B2 (en) Modulator with loop-delay compensation
CN109672446B (zh) 一种分段伪数据加权平均dem电路
TWI672908B (zh) 數位類比轉換器裝置
CN110912560B (zh) 一种带有可重构数据加权平均的多模过采样模数转换器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant