TWI672908B

TWI672908B - 數位類比轉換器裝置

Info

Publication number: TWI672908B
Application number: TW107129155A
Authority: TW
Inventors: 陳志龍; 黃詩雄
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2018-08-21
Filing date: 2018-08-21
Publication date: 2019-09-21
Also published as: TW202010265A

Abstract

數位類比轉換器裝置包含數位類比轉換器電路系統、校正電路系統與隨機化電路系統。數位類比轉換器電路系統包含第一以及第二數位類比轉換器電路。第一數位類比轉換器電路用以根據輸入訊號中之複數個最低有效位元產生第一訊號。第二數位類比轉換器電路輸出第二訊號。校正電路系統比較第一訊號與第二訊號，以校正第二數位類比轉換器電路。隨機化電路系統隨機化輸入訊號中之複數個最高有效位元，以產生複數個控制訊號，其中第二數位類比轉換器電路用以根據該些最高有效位元或該些控制訊號以產生該第二訊號。

Description

數位類比轉換器裝置

本案是有關於一種數位類比轉換器裝置，且特別是有關於具有校正機制以及隨機化技術的數位類比轉換器裝置。

數位類比轉換器常見於各種電子裝置中。在相關技術中，受限於製程變異、電路的非理想特性等等因素，數位類比轉換器的線性度無法提升。如此，數位類比轉換器在實現上較難符合當前的速度與解析度要求。

為了解決上述問題，本案之一態樣提供一種數位類比轉換器裝置，其包含數位類比轉換器電路系統、校正電路系統與隨機化電路系統。數位類比轉換器電路系統包含第一數位類比轉換器電路以及第二數位類比轉換器電路。第一數位類比轉換器電路用以根據一輸入訊號中之複數個最低有效位元產生一第一訊號。第二數位類比轉換器電路用以輸出一第二訊號。校正電路系統用以比較該第一訊號與該第二訊號，以校正該第二數位類比轉換器電路。隨機化電路系統用以隨機化該輸入訊號中之複數個最高有效位元，以產生複數個第一控制訊號，其中該第二數位類比轉換器電路更用以根據該些最高有效位元或該些第一控制訊號以產生該第二訊號。

綜上所述，本案提供的數位類比轉換器裝置同時採用校正機制以及隨機化機制，以改善數位類比轉換器裝置於低頻與高頻上的線性度，同時隨機化機制可僅針對部分位元設置，以節省電路面積並滿足高速操作的需求。

100‧‧‧數位類比轉換器裝置

110‧‧‧多工器電路系統

120‧‧‧數位類比轉換器電路系統

130‧‧‧校正電路系統

DIN‧‧‧資料訊號

140‧‧‧隨機化電路系統

CAL、CAL’‧‧‧模式控制訊號

DT‧‧‧測試訊號

121~122、133‧‧‧數位類比轉換器電路

SIN‧‧‧輸入訊號

AO1、AO2‧‧‧訊號

LSB‧‧‧最低有效位元

MSB‧‧‧最高有效位元

SOUT‧‧‧類比輸出

RO1、RO2‧‧‧電阻

131‧‧‧偵測電路

132‧‧‧數位控制器電路

SP‧‧‧補償訊號

SD‧‧‧偵測訊號

311~313‧‧‧移位器

S1‧‧‧校正訊號

330‧‧‧控制電路

SW1~SW4‧‧‧開關

332‧‧‧加法器

310‧‧‧桶式移位器

333、340‧‧‧暫存器

320‧‧‧暫存器

C0、C1、C2‧‧‧控制訊號

331、520‧‧‧編碼器

510‧‧‧指示器

CLK‧‧‧時脈訊號

530‧‧‧多工器電路

S3、S4‧‧‧訊號

SP1、SP2‧‧‧輸入式樣

SEL1、SEL2‧‧‧選擇訊號

SP6、SP7‧‧‧輸入式樣

SEL6、SEL7‧‧‧選擇訊號

SS1~SS7‧‧‧移位訊號

SC、SC1~SC7‧‧‧控制訊號

F1~F3‧‧‧位元

540‧‧‧映射電路

t1~t7‧‧‧數位碼

本案所附圖式之說明如下：第1圖為根據本案的一些實施例所繪示的數位類比轉換器裝置的示意圖；第2圖為根據本案一些實施例所繪示的數位類比轉換器裝置之另一設置示意圖；第3圖為根據本案的一些實施例所繪示之第1~2圖中隨機化電路系統的電路示意圖；第4圖為根據本案的一些實施例所繪示之第1圖中隨機化電路系統的電路示意圖；以及第5圖為根據本案的一些實施例所繪示之第1圖中隨機化電路系統的電路示意圖。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本案所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本案所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為便於理解，下述說明中相同或相似的元件將以相同之符號標示來說明。

另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

於本文中，用語『電路系統(circuitry)』泛指包含一或多個電路(circuit)所形成的單一系統。用語『電路』泛指由一或多個電晶體與/或一或多個主被動元件按一定方式連接以處理訊號的物件。

為易於理解，本案各圖式中的類似元件將被指定為相同標號。

參照第1圖，第1圖為根據本案的一些實施例所繪示的數位類比轉換器(digital-to-analog converter,DAC)裝置100的示意圖。

DAC裝置100包含多工器電路系統110、DAC電路系統120、校正電路系統130以及隨機化電路系統140。多工器電路系統110接收資料訊號DIN、測試訊號DT以及模式控制訊號CAL，並根據模式控制訊號CAL選擇性地輸出資料訊號DIN或測試訊號DT中之一者為輸入訊號SIN。例如，當操作於一般模式時，模式控制訊號CAL具有第一邏輯值。響應於此第一邏輯值，多工器電路系統110輸出資料訊號DIN為輸入訊號 SIN。或者，當操作於校正模式時，模式控制訊號CAL具有第二邏輯值。響應於此第二邏輯值，多工器電路系統110輸出測試訊號DT為輸入訊號SIN。

DAC電路系統120耦接至多工器電路系統110，以接收輸入訊號SIN。DAC電路系統120包含DAC電路121以及DAC電路122。DAC電路121用以根據輸入訊號SIN中之N個最低有效位元(least significant bit,LSB)產生訊號AO1。DAC電路122用以根據輸入訊號SIN之M個最高有效位元(most significant bit,MSB)產生訊號AO2。

於一些實施例中，DAC電路系統120可由電流導向式(current-steering)DAC電路實現。電流導向式DAC電路可由多個具有不同電流比例的單位電流源電路實施，其中該些單位電流源電路可依據輸入訊號SIN啟動，以輸出相應的電流訊號來做為訊號AO1或AO2。於此些實施例中，DAC裝置100更包含電阻RO1~RO2。電阻RO1~RO2分別耦接至多個DAC電路121與122的多個輸出端，以將多個訊號AO1與AO2之總和轉換成電壓形式的類比輸出SOUT。

上述僅以電流導向式DAC為例說明，其他各種類型的DAC亦可用來實施DAC電路系統120。此外，以下提及的編碼方式僅用於示例，本案並不以此為限。

於一些實施例中，校正電路系統130耦接至DAC電路系統120，並用以在校正模式下基於訊號AO1與AO2校正DAC電路122。於一些實施例中，校正電路系統130包含偵測電路131、數位控制器電路132以及DAC電路133。

偵測電路131耦接至DAC電路121~122的多個輸出端，以接收訊號AO1與AO2。於一些實施例中，偵測電路131用於比較訊號AO1與訊號AO2，以產生偵測訊號SD。於一些實施例中，偵測電路131可由電流比較器實現，但本案並不以此為限。

數位控制器電路132耦接至多工器電路系統110與偵測電路131。於一些實施例中，數位控制器電路132設置有一記憶體(未繪示)，其用以儲存預設的測試訊號DT，以在操作於校正模式下提供測試訊號DT至多工器電路系統110。於一些實施例中，數位控制器電路132更響應於偵測訊號SD來執行一校正演算法，以產生校正訊號S1。關於校正演算法之操作將於後述段落說明。

DAC電路133耦接至DAC電路122與數位控制器電路132。於一些實施例中，DAC電路133用以根據校正訊號S1輸出補償訊號SP，以校正DAC電路122。例如，於第1圖中，若DAC電路122為多個單位電流源所實施的電流導向式DAC，補償訊號SP可直接輸入至DAC電路122，以修正其對應單位電流源的偏壓。如此，可等效校正DAC電路122所輸出的訊號AO2。

或者，參照第2圖，第2圖為根據本案一些實施例所繪示的DAC裝置100之另一設置示意圖。相較於第1圖，於此例中，DAC電路133耦接至DAC電路122之輸出。DAC電路133可由電流導向式DAC實現，並用以根據校正訊號S1開啟內部對應的單位電流源，以產生對應的電流訊號(即補償訊號SP) 至DAC電路122之輸出。如此一來，補償訊號SP可與訊號AO2直接相加，以等效修正DAC電路122之偏移。於一些實施例中，DAC電路133之解析度高於DAC電路122之解析度。

以下將說明校正電路系統130之相關操作，但本案並不以下列例子為限。

如先前所述，於一些實施例中，DAC電路121與122每一者皆由電流導向式DAC實現。於此些實施例中，處理LSB的DAC電路121中的多個單位電流源(後稱理想電流源)以及處理MSB的DAC電路122中的多個單位電流源(後稱待校電流源)之間具有一對應比例。舉例而言，若LSB以二進位編碼(binary code)編碼且MSB以熱碼(thermometer code)編碼，則多個理想電流源的多個電流(後稱電流ILSB)依序相差2倍，多個待校電流源之數量為(2^M-1)個，M為MSB之位元數，且多個電流ILSB之總和應等於單一個待校電流源之電流(後稱電流IMSB)。亦即，Σ ILSB=IMSB(後稱式1)。

因此，當操作於校正模式時，數位控制器電路132可輸出具有特定位元值的測試訊號DT。於初次測試時，測試訊號DT的低權重位元值(即LSB)皆為1，而測試訊號DT的高權重位元值(即MSB)中一對應者為1。於此條件下，所有的理想電流源皆會導通而輸出全部電流ILSB以作為訊號AO1，且一對應的待校電流源會導通而輸出單一電流IMSB以作為訊號AO2。藉由此設置方式，偵測電路131可比較訊號AO1與訊號AO2，以確認兩者是否符合式1。若不符合式1，偵測電路131可輸出相應的偵測訊號SD。

再者，數位控制器電路132可響應於偵測訊號SD來執行一校正演算法(例如為二元搜索法或逐漸逼近法)來產生對應的校正訊號S1，以控制DAC電路133輸出對應的補償訊號SP。例如，DAC電路133產生補償訊號SP來調整待校電流源的偏壓(如第1圖所示)。或者，DAC電路133依據校正訊號S1導通其對應的內部單位電流源來輸出對應電流訊號為補償訊號SP，以直接補償訊號AO2(如第2圖所示)。換言之，在第2圖之實施例中，式1可修正為Σ ILSB=IMSB+SP。如此，藉由逐次執行一或多次操作，數位控制器電路132可決定該單一待校電流源須修正的偏移量，並記錄其對應的校正訊號S1至其記憶體(未繪示)內。

在記錄到一個待校電流源所對應的補償訊號SP後，數位控制器電路132可將測試訊號DT的MSB中之該對應者更新為0，並將測試訊號DT的MSB中之次一對應者更新為1，並再次執行上述操作。依此類推，數位控制器電路132可藉由查找表等方式紀錄所有待校電流源所對應的校正訊號S1。如此一來，當DAC電路122中之一待校電流源被啟動時，數位控制器電路132可輸出對應校正訊號S1，以控制DAC電路133產生對應的補償訊號SP來修正DAC電路122。藉此，DAC電路122的靜態錯誤可以被改善。

需說明的是，為易於理解，第1~2圖中的訊號AO1~AO2與補償訊號SP以簡化方式呈現。於實際應用中，訊號AO1可為DAC電路121所輸出的多個電流(或電壓)訊號(如為電流ILSB)之總和，訊號AO2可為DAC電路122所輸出的多個電流(或電壓)訊號(如為電流IMSB)之總和，且補償訊號SP可為DAC電路133所輸出的多個電流(或電壓)訊號之總和。隨著訊號形式的不同，偵測電路131亦可採用不同電路設置來判斷上述式1是否成立。舉例而言，當上述訊號皆為電流訊號時，偵測電路131可由電流比較器以及切換電路實現。切換電路可用來對調訊號AO1~AO2所對應之電流訊號的傳遞路徑，以利電流比較器獲取足夠資訊來判斷式1是否成立。或者，當上述訊號皆為電壓訊號時，偵測電路131亦可由類比數位轉換器電路實現。

藉由校正電路系統130，DAC電路122中之單位元件(例如為待校電流源)因製程變異等影響所產生的偏移可以被校正，以提高DAC電路122的解析度與線性度。上述操作僅以電流導向式DAC以及二元搜索法為例說明，但本案並不以此為限。各種類型的DAC架構(例如：電阻式、電容式等等)以及校正演算法皆為本案所涵蓋之範圍。

繼續參照第1圖，隨機化電路系統140耦接至多工器電路系統110以及DAC電路122之間。隨機化電路系統140用以根據輸入訊號SIN之最高有效位元MSB執行一隨機化演算法，以產生多個控制訊號SC。DAC電路122更根據多個控制訊號SC產生訊號AO2。

於一些實施例中，隨機演算法包含資料權重平均(data weighted averaging,DWA)或動態元件匹配(dynamic element matching,DEM)。上述演算法可用於降低DAC電路122的不匹配(例如包含單位電流源於低頻的不匹配、時間點不匹配等等)，以改善DAC電路122的動態錯誤。

在一些相關技術中，僅直接採用單獨的DAC電路來轉換輸入訊號SIN。在此些技術中，DAC電路的線性度在低頻會受到由單位電流源不匹配所引起的靜態錯誤影響而變低，並在中高頻時會受到時序偏移與/或有限輸出阻抗等動態錯誤影響而變低。在另一些相關技術中，更單獨採用校正電路來改善DAC電路於低頻時的線性度。然而，在此些技術中，DAC電路在高頻的線性度仍無法改善。於又一些相關技術中，隨機化電路被採用以改善DAC電路在高頻的線性度。於此些技術中，隨機化電路須針對DAC電路所輸出的所有位元(即M+N個位元)進行隨機化。於此些技術中，需要較多的電路元件來處理每一位元的訊號，使得電路面積變大。此外，越多的電路元件代表隨機化電路中的臨界路徑更長。如此一來，線路延遲時間變長而使DAC電路較難符合高速操作的要求。

相較於上述多種相關技術，本案同時採用校正電路系統130以及隨機化電路系統140來分別改善DAC電路122的靜態錯誤以及動態錯誤，其中隨機化電路系統140設置以僅隨機化輸入訊號SIN的部分位元(即M位元的MSB)。藉此，可同時改善DAC電路於低頻以及高頻的線性度，並同時降低隨機化電路系統140的電路元件、面積以及延遲時間。

於一些實施例中，DAC裝置100更包含多個開關SW1~SW4。開關SW1與SW2分別耦接至DAC電路系統120的多個輸出端以及電阻RO1~RO2。開關SW3耦接於DAC電路122的輸入端與多工器電路系統110之間。開關SW4耦接於隨機化電路系統140與多工器電路系統110之間。

當操作於校正模式時，開關SW1、SW2與SW4響應於模式控制訊號CAL’而不導通，且開關SW3響應於模式控制訊號CAL導通，其中模式控制訊號CAL’為模式控制訊號CAL之互補訊號。如此，於校正模式下，輸入訊號SIN的MSB可透過開關SW3傳送至DAC電路122，且訊號AO1與AO2可正確地傳送至偵測電路131。或者，當操作於一般模式時，開關SW3響應於模式控制訊號CAL而不導通，且開關SW1、SW2與SW4響應於模式控制訊號CAL’導通。如此，於一般模式時，輸入訊號SIN的MSB可透過開關SW4傳送至隨機化電路系統140，且訊號AO1~AO2可傳送至電阻RO1~RO2。

上述多個開關SW1~SW4的設置方式僅為示例，但本案並不以此為限。在一些實施例中，DAC裝置100可先操作於校正模式，並在DAC電路122校正完後在操作於一般模式。換言之，隨機化電路系統140之操作是在DAC電路122被校正後執行。或者，在一些實施例中，可在不設置開關SW3~SW4下，校正電路系統130以及隨機化電路系統140可於校正模式下同時操作。

參照第3圖，第3圖為根據本案的一些實施例所繪示之第1~2圖中隨機化電路系統的電路示意圖。

於第3圖中，隨機化電路系統140執行DWA演算法，其中M設定成3，但本案並不以此為限。隨機化電路系統140包含桶式(barrel)移位器310、暫存器320、控制電路330以及映射電路340。

桶式移位器310包含多個移位器311~313。於一些實施例中，多個移位器311~313可由多個多工器電路實現，其中該些多工器根據對應的控制訊號C0、C1以及C2進行切換。移位器311耦接至第1圖中的多工器電路系統110以接收M位元(此例，M=3)的MSB。多個移位器311~313分別根據多個控制訊號C0、C1與C2以依序對M位元的MSB進行移位。等效而言，M位元的MSB經由多個移位器311~313循環改變。多個移位器311~313將移位後的3位元MSB(分別標示為F1、F2以及F3)輸出至映射電路340，其中，映射電路340根據位元F1~F3以及多個控制訊號C0~C2輸出移位訊號SS1~SS7至暫存器320。暫存器320根據時脈訊號CLK將移位訊號SS1~SS7輸出為多個控制訊號SC1~SC7(即對應於第1圖中的多個控制訊號SC)。

於一些實施例中，映射電路340可由編碼器實現，但本案不以此為限。映射電路340耦接至桶式移位器310，以接收位元F1~F3。在一些實施例中，映射電路340可根據控制訊號C0~C2判斷位元F1~F3與3位元MSB的對應關係，並根據所述順序輸出移位訊號SS1~SS7。舉例來說，若位元F1~F3對應於3位元MSB的順序為F2、F3、F1時(即3位元MSB可表示為F2F3F1)，移位訊號SS1為位元F1，移位訊號SS2~SS5為位元F2，移位訊號為SS6~SS7位元F3；若位元F1~F3對應於3位元MSB的順序為F3、F1、F2(即3位元MSB可表示為F3F1F2)，那移位訊號SS1~SS2對應位元F1，移位訊號SS3對應位元F2，移位訊號SS4~SS7對應位元F3。

控制電路330包含編碼器331、加法器332以及暫存器333。編碼器331用以對M位元的MSB編碼，以產生訊號S3。加法器332相加多個控制訊號C0~C2以及訊號S3以產生訊號S4。暫存器333根據時脈訊號CLK以及訊號S4輸出多個控制訊號C0~C2。

參照第4圖，第4圖為根據本案的一些實施例所繪示之第1圖中隨機化電路系統140的電路示意圖。

相較於第3圖，在第4圖中，映射電路340設置於桶式移位器310之前，以耦接至第1圖的多工器電路系統110以接收M位元的MSB。換言之，M位元的MSB先經由映射電路340處理以產生多個數位碼(例如為熱碼)t1~t7。

桶式移位器310耦接至映射電路340，以接收多個數位碼t1~t7。多個移位器311~313分別根據多個控制訊號C0~C2以對多個數位碼t1~t7進行移位，以產生多個移位訊號SS1~SS7至暫存器320。據此，暫存器320可根據時脈訊號CLK將多個移位訊號SS1~SS7輸出為多個控制訊號SC1~SC7。

如第4圖所示，多個控制訊號C0~C2依序控制多個移位器311~313。當控制訊號C0等於1時，數位碼會移位4個位置；當控制訊號C1等於1時，數位碼會移位2個位置；當控制訊號C2等於1時，數位碼會移位1個位置。因此，舉例而言，若將多個控制訊號C0~C2表示為C0C1C2，當C0C1C2等於000時，數位碼會移位0個位置；當C0C1C2等於001時，數位碼會移位1個位置；當C0C1C2等於010時，數位碼會移位 2個位置。

在一些實施例中，第4圖中的桶式移位器310亦可由單一移位器來實現，所述單一移位器可接收多個控制訊號C0~C2，並根據多個控制訊號對數位碼進行移位。

參照第5圖，第5圖為根據本案的一些實施例所繪示之第1圖中隨機化電路系統140的電路示意圖。

為易於理解，第5圖的電路配置以M=3為例說明。於此例中，隨機化電路系統140執行DWA演算法。隨機化電路系統140包含指示器(pointer)510、編碼器520、多個多工器電路530以及暫存器540。指示器510用以根據M位元的MSB計算，以產生多個選擇訊號SEL1~SEL7。指示器510可由處理M位元訊號之數位電路實現。例如，指示器510可由編碼器、一或多個累加器以及暫存器實現。如先前所述，DAC電路122中的單位元件(例如為前述的待校電流源，但不限於此)的數量為(2^M-1)個。指示器510根據DWA演算法進行計算，以指示多個單位元件中需被用來做為下一次操作的起始點的元件。

編碼器520耦接至第1圖中的多工器電路系統110，以接收M位元MSB。於一些實施例中，編碼器520根據M位元的MSB進行編碼，以產生(2^M-1)個輸入式樣(pattern)SP。若M=3，編碼器520將輸出7個不同的輸入式樣SP1~SP7至多個多工器電路530，舉例來說，3位元的MSB為101，其對應之熱碼為0011111，編碼器320可移位上述熱碼以產生輸入式樣SP1~SP7。於此條件下，多個選擇訊號SEL1~SEL7的訊號值相同，來達成隨機化的效果。

或者，於另一些實施中，多個選擇訊號SEL1~SEL7的訊號值彼此不相同，且多個輸入式樣SP的訊號值相同。等效而言，藉由此設置方式，亦可達成隨機化的效果。

於各種實施例中，上述編碼器520亦可由其他數位碼轉換器或暫存器電路實現。上述輸入式樣僅為示例，其他各種可適用於本案的輸入式樣皆為本案所涵蓋的範圍。

於此例中，多個多工器電路530的數量為(2^M-1)個。每一個多工器電路530耦接至指示器510以接收對應的選擇訊號SEL，且每一多工器電路530耦接至編碼器320以接收多個輸入式樣SP1~SP7中一對應者。每一個多工器電路530用以根據多個選擇訊號SEL1~SEL7而將多個輸入式樣SP1~SP7中一對應者的一位元輸出為多個移位訊號SS1~SS7中一對應者。

暫存器540耦接至多個多工器電路530以接收多個移位訊號SS1~SS7，並根據時脈訊號CLK將多個移位訊號SS1~SS7分別輸出為多個控制訊號SC1~SC7(即對應於第1圖中的多個控制訊號SC)。

等效而言，前述第3~5圖中的隨機化電路系統130操作為資料混洗器(shuffler)或加攪器(scrambler)，其用以打散並映射M位元MSB與第1圖的DAC電路122的多個單位元件之間的關係。

上述關於隨機化電路系統140的設置方式僅為示例。各種可執行隨機化演算法的電路皆為本案所涵蓋的內容。

雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種數位類比轉換器裝置，包含：一數位類比轉換器電路系統，包含：一第一數位類比轉換器電路，用以根據一輸入訊號中之複數個最低有效位元產生一第一訊號；以及一第二數位類比轉換器電路，用以輸出一第二訊號；一校正電路系統，用以比較該第一訊號與該第二訊號，以校正該第二數位類比轉換器電路；以及一隨機化電路系統，用以只隨機化該輸入訊號中之複數個最高有效位元，以產生複數個第一控制訊號，其中該第二數位類比轉換器電路更用以轉換該些最高有效位元或該些第一控制訊號為該第二訊號。
如請求項1所述的數位類比轉換器裝置，其中該第一數位類比轉換器電路與該第二數位類比轉換器電路中每一者皆由一電流導向式數位類比轉換器電路實現。
如請求項1所述的數位類比轉換器裝置，其中該校正電路系統包含：一偵測電路，用以比較該第一訊號與該第二訊號，以產生一偵測訊號；一數位控制器電路，用以根據該偵測訊號執行一校正運算，以產生一校正訊號；以及一第三數位類比轉換器電路，用以根據該校正訊號輸出一補償訊號，以校正該第二數位類比轉換器電路。
如請求項3所述的數位類比轉換器裝置，其中該補償訊號用以與該第二訊號直接相加。
如請求項3所述的數位類比轉換器裝置，其中該補償訊號直接輸入至該第二數位類比轉換器電路。
如請求項1所述的數位類比轉換器裝置，其中該隨機化電路系統包含：一桶式移位器，用以根據複數個第二控制訊號對該些最高有效位元進行移位；一映射電路，用以根據移位後的該些最高有效位元輸出複數個移位訊號；一第一暫存器，用以根據一時脈訊號將該些移位訊號輸出為該些第一控制訊號；以及一控制電路，用以根據該些最高有效位元產生該些第二控制訊號。
如請求項6所述的數位類比轉換器裝置，其中該控制電路包含：一編碼器，用以對該些最高有效位元編碼，以產生一第三訊號；一加法器，用以相加該第三訊號與該些第二控制訊號，以產生一第四訊號；以及一第二暫存器，用以根據該第四訊號以及該時脈訊號輸出該些第二控制訊號。
如請求項1所述的數位類比轉換器裝置，其中該隨機化電路系統包含：一映射電路，用以根據該些最高有效位元輸出複數個數位碼；一桶式移位器，用以根據複數個第二控制訊號對該些數位碼進行移位；一第一暫存器，用以根據一時脈訊號將移位後的該些數位碼輸出為該些第一控制訊號；以及一控制電路，用以根據該些最高有效位元產生該些第二控制訊號。
如請求項1所述的數位類比轉換器裝置，其中該隨機化電路系統包含：一指示器，用以根據該些最高有效位元計算，以產生複數個選擇訊號；一編碼器，用以根據該些最高有效位元產生複數個輸入式樣；複數個多工器電路，用以根據該些選擇訊號與該些輸入式樣產生複數個移位訊號；以及一暫存器，用以根據一時脈訊號將該些移位訊號分別輸出為該些第一控制訊號。
如請求項1所述的數位類比轉換器裝置，其中該第二數位類比轉換器電路用以在一第一模式下轉換該些第一控制訊號為該第二訊號，並在一第二模式下轉換該些最高有效位元為該第二訊號。